CN104969346A - 用于磁致伸缩式随机存取存储器(mram)的小形状因子磁屏蔽 - Google Patents

用于磁致伸缩式随机存取存储器(mram)的小形状因子磁屏蔽 Download PDF

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Abstract

一些实现提供包括磁阻式随机存取存储器(MRAM)单元阵列的管芯，该MRAM单元阵列包括若干MRAM单元。该管芯还包括位于该MRAM单元阵列上方的第一铁磁层、位于该MRAM单元阵列下方的第二铁磁层、以及位于至少一个MRAM单元周围的若干通孔。通孔包括铁磁材料。在一些实现中，第一铁磁层、第二铁磁层和该若干通孔定义用于该MRAM单元阵列的磁屏蔽。MRAM单元可包括磁隧道结(MTJ)。在一些实现中，该若干通孔至少穿过管芯的金属层和介电层。在一些实现中，通孔是贯穿基板通孔。在一些实现中，铁磁材料具有高磁导率和高B饱和度。

Description

用于磁致伸缩式随机存取存储器(MRAM)的小形状因子磁屏蔽
背景
本申请要求于2013年2月8日提交的题为“Small form factor magneticshield for magnetorestrictive random access memory(MRAM)(用于磁致伸缩式随机存取存储器(MRAM)的小形状因子磁屏蔽)”的美国临时申请No.61/762,428的优先权，其通过引用明确纳入于此。
领域
各种特征涉及用于磁致伸缩式随机存取存储器(MRAM)的小形状因子磁屏蔽。
背景
磁阻式随机存取存储器(MRAM)是使用磁存储元件和/或单元来存储数据的存储器技术。图1概念性地解说了包括用于存储数据的MRAM单元阵列的管芯/晶片。具体地，图1概念性地解说了包括基板102、若干金属和介电层104以及MRAM单元阵列106的管芯100。MRAM单元阵列106包括若干MRAM单元106a-f。这些单元中的每个单元包括磁隧道结(MTJ)。MTJ是允许MRAM存储数据的地方。
图2解说了图1中的至少一个单元的磁隧道结(MTJ)200。如图2中所示，MTJ 200包括固定磁性层202、绝缘层204、以及自由磁性层206。磁性层202和206是铁磁层并且绝缘层204是介电层。每个磁性层202和206具有极性(北极和南极)。固定磁性层202是固定的，因为该磁性层202的极性不能改变。自由磁性层206是自由的，因为该磁性层206的极性能够改变(电极能够改变)。如以上所提及的，MTJ 200是允许MRAM 200存储数据的地方。MTJ 200可以具有两种状态。在一种状态中，自由磁性层206在与固定磁性层202相同的方向上被极化。在另一种状态中，自由磁性层206在与固定磁性层202相反的方向上被极化。
如以上所描述的，MTJ 200可以处于两种可能的状态中，即图3A-3B和4A-4B中所解说的低阻态和高阻态。图3A解说了MTJ 200处于低阻态。如图3A中所示，在低阻态中，MTJ 200的磁性层202和206的极性对齐(磁性层的北极和南极在相同侧上)。图3B解说了MTJ 200处于高阻态。如图3B中所示，在高阻态中，MTJ 200的磁性层202和206的极性彼此相反(一个磁性层的北极在另一磁性层的北极的相对侧上)。
图3A-3B示出MTJ 200的两种状态之间的差异在于自由磁性层206的极性。MTJ 200的两种状态之间的差异可以由MTJ 200对电流的电阻来表达。当两个磁性层202和206的极性对齐时，如图3中所示，MTJ 200的电阻较低。相反，当两个磁性层202和206的极性彼此相反时，MTJ 200的电阻较高(相对于MTJ 200在磁性层的极性对齐时的电阻而言)。换言之，磁性层的极性彼此相反时MTJ 200的电阻要大于磁性层的极性对齐时MTJ 200的电阻。这些低阻态和高阻态可对应于0和1的二进制存储器状态。
图3A-3B解说了平行的MTJ。然而，在一些实现中，MTJ还可以是垂直的MTJ，如图4A-4B中所解说的。如图4A中所示，在低阻态中，MTJ 200的磁性层202和206的极性对齐在相同方向上(磁性层的北极和南极处于相同方向)。图4B解说了MTJ 200处于高阻态。如图4B中所示，在高阻态中，MTJ200的磁性层202和206的极性在相反方向上对齐。
如以上所提及的，自由磁性层的极性可以切换。在一个实例中，通过施加充分大的流过MTJ的电流来切换自由磁性层的极性。在相反方向上施加流过MTJ的电流将把自由磁性层的极性切换回来。在STT-MRAM的情形中，可以对MTJ施加自旋极化的电流来切换自由磁性层的极性。自旋极化的电流是包括在一个方向上的自旋比在另一个方向上的自旋更多(大于50％的上旋或者下旋)的电子的电流。电流通常是未极化的，但是可以通过使电流流过磁性层来形成自旋极化的电流。
在另一实例中，施加充分大的磁场也将切换自由磁性层的极性。类似地，在相反方向上施加充分大的磁场将把自由磁性层的极性切换回来。因此，除了电流之外，在设计和测试MTJ或者使用MTJ的任何存储器(诸如MRAM)时必须考虑磁场性质。MRAM的每个单元(即，每个MTJ)可能具有不同的性质(例如，磁性质)。即，每个单元可以在不同的磁场强度下在各个状态之间来回切换。
MRAM的一个主要缺点在于，充分大的磁场可能切换MRAM的单元的状态，由此使错误状态被存储在MRAM中的一些或全部单元中。因此，需要用于防止磁场影响MRAM的方法和结构。更具体地，需要用于防止磁场切换MRAM的单元的状态的方法和结构。理想地，任何此类结构将具有小形状因子。
概述
本文中所描述的各种特征、装置和方法提供了用于磁致伸缩式随机存取存储器(MRAM)的小形状因子磁屏蔽。
第一示例提供了一种管芯，其包括一组件、位于该组件上方的第一铁磁层、以及位于该组件下方的第二铁磁层。该管芯还包括位于该组件周围的若干贯穿基板通孔。贯穿基板通孔包括铁磁材料。
根据一个方面，该组件对磁场敏感。在一些实现中，该组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
根据一方面，第一铁磁层、第二铁磁层和该若干贯穿基板通孔定义用于该组件的磁屏蔽。
根据一个方面，该组件是包括若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。在一些实现中，该若干贯穿基板通孔关于至少一个MRAM单元横向放置。在一些实现中，第一铁磁层是涂敷在管芯的前部上的薄膜层。在一些实现中，第二铁磁层是涂敷在管芯的背部上的薄膜层。该若干贯穿基板通孔耦合至第一和第二铁磁层。在一些实现中，磁阻式随机存取(MRAM)单元包括磁隧道结(MTJ)。在一些实现中，铁磁材料具有高磁导率和高B饱和度。基板包括由硅、玻璃和/或蓝宝石中的一者制成的材料。
根据一个方面，该管芯被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
第二示例提供了一种用于提供包括磁屏蔽的管芯的方法。该方法提供包括一组件的管芯。该方法提供位于该组件上方的第一铁磁层。该方法提供位于该组件下方的第二铁磁层。该方法提供位于该组件周围的若干贯穿基板通孔。贯穿基板通孔包括铁磁材料。
根据一个方面，该组件对磁场敏感。在一些实现中，该组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
根据一方面，第一铁磁层、第二铁磁层和该若干贯穿基板通孔定义用于该组件的磁屏蔽。
根据一个方面，该组件是包括若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。在一些实现中，该若干贯穿基板通孔关于至少一个MRAM单元横向放置。在一些实现中，第一铁磁层是涂敷在管芯的前部上的薄膜层。在一些实现中，第二铁磁层是涂敷在管芯的背部上的薄膜层。该若干贯穿基板通孔耦合至第一和第二铁磁层。在一些实现中，磁阻式随机存取(MRAM)单元包括磁隧道结(MTJ)。在一些实现中，铁磁材料具有高磁导率和高B饱和度。基板包括由硅、玻璃和/或蓝宝石中的一者制成的材料。
根据一方面，提供若干贯穿基板通孔包括制造穿过管芯的金属层、介电层和基板的若干空腔。在一些实现中，提供若干贯穿基板通孔还包括用铁磁材料来填充这些空腔以形成该若干贯穿基板通孔。
第三示例提供了一种管芯，其包括一组件、配置成向该组件提供对穿过该管芯的顶部的顶磁场的屏蔽的第一屏蔽装置、配置成向该组件提供对穿过该管芯的底部的底磁场的屏蔽的第二屏蔽装置、以及配置成向该组件提供对穿过该管芯的侧部的侧磁场的屏蔽的第三屏蔽装置。
根据一个方面，该组件对磁场敏感。在一些实现中，该组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
根据一方面，第一屏蔽装置包括位于该组件上方的第一铁磁层。在一些实现中，第一铁磁层是涂敷在管芯的前部上的薄膜层。
根据一个方面，第二屏蔽装置包括位于该组件下方的第二铁磁层。在一些实现中，第二铁磁层是涂敷在管芯的背部上的薄膜层。
根据另一方面，第三屏蔽装置包括位于至少一个组件周围的若干贯穿基板通孔。通孔包括铁磁材料。在一些实现中，铁磁材料具有高磁导率和高B饱和度。基板包括由硅、玻璃和/或蓝宝石中的一者制成的材料。
根据一个方面，该管芯被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
第四示例提供了一种管芯封装，其包括封装基板、耦合至该封装基板的管芯、位于管芯下方的第一铁磁层、以及位于管芯上方的第二铁磁层。该管芯封装还包括围绕管芯的模制件、以及位于管芯的外周界周围的若干通孔。该若干通孔形成于至少该模制件中。通孔包括铁磁材料。
根据一个方面，管芯包括对磁场敏感的组件。在一些实现中，该组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
根据一方面，第一铁磁层、第二铁磁层和该若干通孔定义用于管芯的磁屏蔽。在一些实现中，第二铁磁层形成管芯封装的包封。在一些实现中，第二铁磁层是铁磁膜层。在一些实现中，铁磁材料具有高磁导率和高B饱和度。
根据一个方面，管芯包括包含若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。MRAM单元包括磁隧道结(MTJ)。
根据一方面，该管芯封装被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
第五示例提供了一种用于提供包括磁屏蔽的管芯封装的方法。该方法提供封装基板。该方法提供耦合至封装基板的管芯。该方法提供位于管芯下方的第一铁磁层。该方法提供位于管芯上方的第二铁磁层。该方法提供围绕管芯的模制件。该方法提供位于管芯的外周界周围的若干通孔。该若干通孔形成于至少该模制件中。通孔包括铁磁材料。
根据一个方面，管芯包括对磁场敏感的组件。在一些实现中，该组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
根据一方面，第一铁磁层、第二铁磁层和该若干通孔定义用于管芯的磁屏蔽。在一些实现中，第二铁磁层形成管芯封装的包封。在一些实现中，第二铁磁层是铁磁膜层。在一些实现中，铁磁材料具有高磁导率和高B饱和度。
根据一个方面，管芯包括包含若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。MRAM单元包括磁隧道结(MTJ)。
根据一方面，提供若干通孔包括制造穿过管芯封装的模制件的若干空腔。在一些实现中，提供若干通孔还包括用铁磁材料来填充这些空腔以形成该若干通孔。
根据一个方面，该管芯封装被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
第六示例提供了一种管芯封装，其包括封装基板、耦合至该封装基板的管芯、以及围绕该管芯的模制件。管芯封装还包括配置成向管芯提供对穿过管芯封装的底部的底磁场的屏蔽的第一屏蔽装置。管芯封装还包括配置成向管芯提供对穿过管芯封装的顶部的顶磁场的屏蔽的第二屏蔽装置。管芯封装还包括配置成向管芯提供对穿过管芯封装的侧部的侧磁场的屏蔽的第三屏蔽装置。
根据一个方面，管芯包括对磁场敏感的组件。在一些实现中，该组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
根据一方面，第一屏蔽装置包括位于管芯下方的第一铁磁层。在一些实现中，第二屏蔽装置包括位于管芯上方的第二铁磁层。
根据一个方面，第三屏蔽装置包括位于管芯的外周界周围的若干通孔。该若干通孔形成于至少该模制件中。通孔包括铁磁材料。在一些实现中，铁磁材料具有高磁导率和高B饱和度。
根据一个方面，管芯包括包含若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。MRAM单元包括磁隧道结(MTJ)。
根据一个方面，底磁场、顶磁场和侧磁场至少源自相同的磁场。
根据一个方面，该管芯封装被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
第七示例提供了一种管芯，其包括包含若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。该管芯还包括位于MRAM单元阵列上方的第一铁磁层和位于MRAM单元阵列下方的第二铁磁层。该管芯还包括位于至少一个MRAM单元周围的若干通孔。通孔包括铁磁材料。在一些实现中，通孔是贯穿基板通孔。
第八示例提供了一种管芯封装，其包括封装基板以及包含磁阻式随机存取存储器(MRAM)单元阵列的管芯。(MRAM)单元阵列包括若干MRAM单元。管芯耦合至封装基板。管芯封装还包括位于管芯下方的第一铁磁层和位于管芯上方的第二铁磁层。管芯封装还包括围绕管芯的模制件、以及位于管芯的外周界周围的若干通孔。该若干通孔形成于至少该模制件中。通孔包括铁磁材料。
附图
在结合附图理解下面阐述的详细描述时，各种特征、本质、和优点会变得明显，在附图中，相似的附图标记贯穿始终作相应标识。
图1解说了包括磁阻式随机存取存储器(MRAM)单元阵列的管芯/晶片。
图2解说了单元的磁隧道结(MTJ)。
图3A解说了低电阻下的磁隧道结(MTJ)。
图3B解说了高电阻下的磁隧道结(MTJ)。
图4A解说了低电阻下的另一磁隧道结(MTJ)。
图4B解说了高电阻下的另一磁隧道结(MTJ)。
图5解说了包括MRAM单元阵列和磁屏蔽的管芯。
图6解说了包括MRAM单元阵列和磁屏蔽的管芯，该MRAM单元阵列包括MRAM单元。
图7解说了包括MRAM单元阵列和磁屏蔽的另一管芯，该MRAM单元阵列包括另一MRAM单元。
图8解说了用于制造包括MRAM单元阵列和磁屏蔽的管芯的方法的流程图。
图9A-C解说了用于制造包括MRAM单元阵列和磁屏蔽的管芯的方法的顺序。
图10解说了用于制造包括MRAM单元阵列和磁屏蔽的管芯的概览方法的流程图。
图11解说了包括具有MRAM单元阵列和磁屏蔽的MRAM管芯的管芯封装。
图12解说了用于制造具有MRAM单元阵列和磁屏蔽的MRAM管芯的方法的流程图。
图13A-C解说了用于制造包括MRAM单元阵列和磁屏蔽的管芯的方法的顺序。
图14解说了用于制造具有MRAM单元阵列和磁屏蔽的MRAM管芯的概览方法的流程图。
图15解说了可与前述集成电路、管芯或封装中的任一者集成的各种电子设备。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。但是，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面混淆在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免使本公开的这些方面不明朗。
综览
若干新颖特征关于一种管芯，其包括包含若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。该管芯还包括位于MRAM单元阵列上方的第一铁磁层、位于MRAM单元阵列下方的第二铁磁层、以及位于至少一个MRAM单元周围的若干通孔，该通孔包括铁磁材料。在一些实现中，第一铁磁层、第二铁磁层和该若干通孔定义用于MRAM单元阵列的磁屏蔽。MRAM单元可包括磁隧道结(MTJ)。在一些实现中，该若干通孔至少穿过管芯的金属层和介电层。在一些实现中，通孔是贯穿基板通孔。在一些实现中，铁磁材料具有高磁导率和高B饱和度。若干新颖特征还关于一种管芯封装，其包括封装基板和管芯。该管芯包括具有若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。管芯耦合至封装基板。管芯封装还包括位于管芯下方的第一铁磁层、位于管芯上方的第二铁磁层、围绕管芯的模制件、以及位于管芯的外周界周围的若干通孔。这些通孔形成于至少该模制件中。通孔包括铁磁材料。
本公开描述了用于MRAM单元阵列和/或MRAM单元的磁屏蔽。然而，本公开中所描述的各种方法和磁屏蔽可被用于/配置/适配成提供用于管芯和/或管芯封装的其他组件的磁屏蔽。这些组件可以包括例如对磁场敏感的组件、变压器、和/或包括磁性材料的组件。在一些实现中，对磁场敏感的组件是其功能性可能因磁场的存在而受到不利影响的组件。
具有MRAM和磁屏蔽的示例性管芯
图5概念性地解说了包括磁阻式随机存取存储器(MRAM)和磁屏蔽的管芯/晶片。具体地，图5解说了管芯500，其包括基板502、若干金属和介电层504、MRAM单元阵列506、若干通孔508、第一层510和第二层512。
MRAM单元阵列506包括若干单元506a-l。该单元包括磁隧道结(MTJ)。在一些实现中，MRAM单元可以是STT-MRAM单元。在一些实现中，通孔508是穿过基板502以及金属和介电层504的通孔。基板可以是硅(Si)，或者可以是其他材料，例如，玻璃、蓝宝石等。通孔508可由铁磁材料制成。铁磁材料可以是呈现铁磁性的材料。铁磁材料可具有高磁导率(μ)和/或高B饱和度。在一些实现中，材料的磁导率是指材料响应于所施加的磁场而获得的磁化程度。在一些实现中，材料的B饱和度是指当磁场的增大不再使材料的磁化增加时材料达到的状态。铁磁材料的示例可以是硅钢、锰锌铁酸盐(MnZn)、和/或透磁合金。如图5中所示，通孔508横向围绕MRAM单元阵列506。在图5的示例中，通孔508位于管芯500的周界上。在一些实现中，通孔508还可以位于来自MRAM单元阵列506的每个MRAM单元(或者一组MRAM单元)周围。在一些实现中，通孔508为管芯500的MRAM单元阵列506提供横向磁屏蔽。
第一层510和第二层512可以由铁磁材料制成。在一些实现中，第一层510、第二层512和通孔508可以由具有高磁导率和高B饱和度的相同铁磁材料制成。在一些实现中，第一层510和第二层512可以是铁磁膜层(例如，薄膜层)。
如图5中所示，第一层510涂敷在管芯的前侧(例如，前部)上(例如，管芯的具有凸起区域的一侧)。如图5中进一步示出的，第一层510位于金属和介电层504上方。在一些实现中，管芯的凸起区域(例如，凸起物(例如，焊料)将被耦合于此的区域)被制造在第一层510周围。在第一层510与凸起物(未示出)之间没有电连接。在一些实现中，第一层510包括允许凸起物(或丝焊)与管芯的内部电路相连接的开口。在一些实现中，当在管芯500上制造了最后的金属和介电层之后，在管芯500上放置第一层510。在一些实现中，层510可被提供(例如，插入)在上位金属层(例如，一个或多个金属层504)处以覆盖MRAM单元(例如，MTJ单元)，但是具有一个或多个开口以用于上位金属连接。即，第一层510可以是管芯500的一个或多个金属层504。
如图5中所示，第二层512可以涂敷在管芯500的基板502上。具体地，第二层512涂敷在基板502的外部上。在一些实现中，涂敷基板502的外部可被称为涂敷管芯的背侧。
在一些实现中，第一和第二层510-512为MRAM单元阵列506提供对从管芯的顶部和/或底部(例如，垂直于管芯的顶部和/或底部)穿过管芯500的磁场的磁屏蔽。
图5解说了具有用于MRAM的磁屏蔽的管芯。然而，图5中所示和所描述的磁屏蔽也可被用于为管芯的其他组件提供磁屏蔽。此类组件可以包括例如对磁场敏感的组件、变压器、和/或包括磁性材料的组件。
管芯的不同实现可具有不同的MRAM单元阵列。图6-7解说了具有不同MRAM单元阵列的不同管芯。图6解说了包括MRAM单元阵列600和磁屏蔽的管芯。磁屏蔽可包括若干铁磁通孔508、第一铁磁层510和第二铁磁层512。磁屏蔽可提供对可横向(例如，从管芯的侧表面)或者纵向(例如，从管芯的顶表面或底表面)穿过管芯的磁场的磁屏蔽。
MRAM单元阵列600包括若干MRAM单元，该若干MRAM单元包括MRAM单元601。如图6中所示，MRAM单元601包括漏极602、源极604、第一组件606、旁路线608、层610、固定磁性层612、绝缘层614、可变磁性层616、以及位线618。在一些实现中，固定磁性层612、绝缘层614、以及可变磁性层616定义MRAM单元601的磁隧道结(MTJ)。在一些实现中，MRAM单元601还可以包括写入线620、栅极622以及第二组件624。
图7解说了包括MRAM单元阵列700和磁屏蔽的另一管芯。图7的磁屏蔽可以类似于图6的磁屏蔽。图7的磁屏蔽可包括若干铁磁通孔508、第一铁磁层510和第二铁磁层512。磁屏蔽可提供对可横向(例如，从管芯的侧表面)或者纵向(例如，从管芯的顶表面或底表面)穿过管芯的磁场的磁屏蔽。
MRAM单元阵列700包括若干MRAM单元，该若干MRAM单元包括MRAM单元701。如图7中所示，MRAM单元701包括漏极702、源极704、第一组件706、层708、固定磁性层710、金属层712、可变磁性层714、以及位线716。在一些实现中，固定磁性层710、金属层712、以及可变磁性层714定义MRAM单元701的磁隧道结(MTJ)。在一些实现中，MRAM单元701还可以包括栅极718和第二组件720。在一些实现中，MRAM单元701的这种配置可被称为自旋转移矩(STT)MRAM单元。
应当注意，图6-7中所解说的MRAM单元仅是示例性的，并且不应当被解读为将磁屏蔽的应用和使用限制于这些特定的MRAM单元。本公开中所描述的磁屏蔽可以适用于MRAM单元的任何类型和/或配置。
已描述了包括MRAM和磁屏蔽的管芯的各种示例，以下将描述用于制造包括MRAM和磁屏蔽的管芯的方法。
用于制造包括MRAM和磁屏蔽的管芯的示例性方法
图8解说了用于制造包括MRAM和磁屏蔽的管芯的方法的流程图。该方法始于制造包括磁阻式随机存取存储器(MRAM)单元阵列的管芯/晶片(在805处)。MRAM单元阵列包括若干MRAM单元。MRAM单元包括磁隧道结(MTJ)。在一些实现中，MRAM单元可以是STT-MRAM单元。在一些实现中，制造管芯/晶片(在805处)包括制造/提供基板以及若干金属和介电层。
该方法进一步在管芯中形成若干空腔(在810处)。这些空腔可以穿过管芯的金属层、介电层和/或基板。不同的实现可不同地形成空腔。在一些实现中，这些空腔可通过在管芯的金属层、介电层和/或基板中蚀刻/钻孔来形成。在一些实现中，空腔的蚀刻/钻孔可由激光来执行。在一些实现中，空腔可以穿过管芯的一部分或者整个管芯。不同的实现可以在管芯的不同位置中形成空腔。在一些实现中，空腔可被形成为围绕管芯的MRAM单元阵列(和/或每个MRAM单元或者一组MRAM单元)。在一些实现中，在管芯的周界处形成空腔。
一旦形成了空腔(在810处)，该方法用铁磁材料来填充空腔(在815处)。在一些实现中，填充空腔(在815处)形成管芯中的铁磁通孔。在一些实现中，铁磁通孔可以是贯穿通孔(例如，贯穿基板通孔(TSV))。在一些实现中，由铁磁材料制成的通孔沿管芯的横向提供对磁场的磁屏蔽(例如，从管芯的侧表面保护其免受磁场影响)。在一些实现中，用于填充空腔并且形成通孔的铁磁材料可具有高磁导率和高B饱和度。
该方法随后用铁磁材料来涂敷管芯的前侧(例如，前部)(在820处)。在一些实现中，用铁磁材料来涂敷管芯的前侧可包括在管芯的金属层和/或介电层上沉积铁磁膜层。在一些实现中，图5的第一层510是可被涂敷在管芯上的铁磁材料的示例。
在用铁磁材料涂敷了管芯的前侧(在820处)之后，该方法使经涂敷的前侧的凸起区域暴露(在825处)。在一些实现中，使凸起区域暴露包括蚀刻经涂敷前侧的区域以定义凸起区域，在一些实现中，焊料可以耦合至该凸起区域。
该方法还可以任选地使管芯的背侧(例如，背部或者基板部分)变薄(在830处)。在一些实现中，使管芯的背侧变薄包括使基板变薄。该方法随后用铁磁材料来涂敷管芯的背侧(在835处)。在一些实现中，涂敷背侧可包括涂敷管芯的基板的外部。在一些实现中，用铁磁材料来涂敷管芯的背侧可包括在管芯的基板(例如，变薄的基板)上沉积铁磁膜层。在一些实现中，图5的第二层512是可被涂敷在管芯上的铁磁材料的示例。
尽管图8的方法描述了首先涂敷管芯的前侧(例如，前部)，但是在一些实现中，可以在涂敷管芯的前侧之前先涂敷管芯的背侧(例如，背部)。不同的实现可不同地执行该方法。
用于制造包括MRAM和磁屏蔽的管芯的示例性顺序
图9A-9C解说了用于制造包括MRAM和磁屏蔽的管芯的顺序。该顺序在阶段1处以包括基板902以及金属和介电层904的管芯/晶片900开始。管芯/晶片900还包括磁阻式随机存取存储器(MRAM)单元阵列906。MRAM单元阵列906包括若干MRAM单元。MRAM单元包括磁隧道结(MTJ)。在一些实现中，MRAM单元可以是STT-MRAM单元。
在阶段2处，在管芯900中形成若干空腔908。空腔908可以穿过管芯900的金属层、介电层和/或基板902。不同的实现可不同地形成空腔。在一些实现中，这些空腔可通过在管芯900的金属层、介电层和/或基板中蚀刻/钻孔来形成。在一些实现中，空腔的蚀刻/钻孔可由激光来执行。在一些实现中，空腔908可以穿过管芯的一部分或者整个管芯。不同的实现可以在管芯的不同位置中形成空腔。在一些实现中，空腔908可被形成为围绕管芯900的MRAM单元阵列906。在一些实现中，在管芯900的周界处形成空腔908。
在阶段3处，用铁磁材料来填充空腔908。在一些实现中，对空腔的填充形成管芯900中的铁磁通孔910。在一些实现中，铁磁通孔910可以是贯穿通孔(例如，贯穿基板通孔(TSV))。在一些实现中，由铁磁材料制成的通孔910沿管芯900的横向提供对磁场的磁屏蔽(例如，从管芯的侧表面保护其免受磁场影响)。在一些实现中，用于填充空腔908并且形成通孔910的铁磁材料可具有高磁导率和高B饱和度。
在阶段4处，用具有铁磁材料的层912来涂敷管芯的前侧(例如，前部)。在一些实现中，用铁磁材料来涂敷管芯的前侧可包括在管芯900的金属层和/或介电层上沉积铁磁膜层(例如，层912)。
在阶段5处，使管芯900的背侧(例如，背部/基板部分)变薄。在一些实现中，使管芯的背侧变薄包括使管芯900的基板902变薄。在一些实现中，使管芯的背侧变薄是可任选的。
在阶段6处，在管芯900的背侧(例如，背部)上涂敷(例如，沉积)具有铁磁材料的层914。在一些情形中，可在提供铁磁层914之前首先提供(例如，沉积)介电层。在一些实现中，涂敷管芯900的背侧(例如，背部)可包括涂敷管芯900的基板902的外部。在一些实现中，用铁磁材料来涂敷管芯900的背侧可包括在管芯900的基板902(例如，变薄的基板)上沉积铁磁膜层(例如，层914)。
用于提供包括MRAM和磁屏蔽的管芯的示例性概览方法
图8的方法和图9A-C的顺序解说了用于制造包括磁阻式随机存取存储器(MRAM)和磁屏蔽的管芯的详细方法和顺序。此种详细方法和顺序可概念性地简化成用于提供包括MRAM和磁屏蔽的管芯的概览方法，如图10中所解说的。
将关于提供包括MRAM的管芯来描述图10。然而，图10中所描述的方法也可被用于提供包括需要磁屏蔽或者可以受益于磁屏蔽的其他组件的管芯。此类组件可以包括例如对磁场敏感的组件、变压器、和/或包括磁性材料的组件。
如图10中所示，该方法提供包括一组件(例如，包括若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列)的管芯(在1005处)。在一些实现中，提供MRAM单元阵列包括制造包括MRAM单元的管芯。MRAM单元包括磁隧道结(MTJ)。不同的实现可包括不同的MRAM单元。图9A的阶段1解说了在一些实现中提供MRAM单元阵列的示例。
该方法提供位于该组件(例如，MRAM单元阵列)上方的第一铁磁层(在1010处)。在一些实现中，第一铁磁层是铁磁薄膜。不同的实现可不同地提供第一铁磁层。在一些实现中，提供第一铁磁层包括在管芯的前侧上沉积(例如，涂敷)铁磁层。在一些实现中，第一铁磁层可以是管芯的(例如，管芯内部的)一个或多个金属层的一部分。图9B的阶段4解说了在一些实现中提供第一铁磁层的示例。
该方法提供位于该组件(例如，MRAM单元阵列)下方的第二铁磁层(在1015处)。不同的实现可不同地提供第二铁磁层。在一些实现中，提供第二铁磁层包括在管芯的背侧(例如，管芯的基板侧)上沉积(例如，涂敷)铁磁层。在一些实现中，提供第二铁磁层可包括使基板的一部分变薄。图9C的阶段6解说了在一些实现中提供第二铁磁层的示例。
该方法提供位于至少一个组件(例如，MRAM单元)周围的若干通孔(在1020处)。通孔包括铁磁材料。在一些实现中，提供若干通孔包括提供贯穿通孔(例如，穿过基板的通孔)。在一些实现中，基板可以是硅基板。在一些实现中，提供若干通孔包括制造(例如，钻出)穿过管芯的金属层、介电层和/或基板的若干空腔以及用铁磁材料来填充这些空腔以形成通孔。图9A-9B的阶段2-3解说了在一些实现中提供若干通孔的示例。
应当注意，在图8、9A-9C和10中提供第一铁磁层、第二铁磁层和通孔的次序仅是示例性的。在一些实现中，该次序可被交换或重新安排。例如，在一些实现中，在提供第一和/或第二铁磁层之前首先提供通孔。另外，图8、9A-9C和10中的一些步骤可被组合。
已描述了用于为管芯提供磁屏蔽的结构、方法和顺序，现在将在以下描述用于提供磁屏蔽的另一结构、方法和顺序。
包括具有MRAM和磁屏蔽的管芯的示例性管芯封装
图11概念性地解说了包括具有磁阻式随机存取存储器(MRAM)和磁屏蔽的管芯/晶片的管芯封装。具体地，图11解说了包括封装基板1102和管芯1104的管芯封装1000。如图11中所示，管芯1104包括MRAM单元阵列1104。MRAM单元阵列1104可包括若干MRAM单元(例如，MRAM单元601、MRAM单元701)。MRAM单元可包括磁隧道结(MTJ)。在一些实现中，MRAM单元可以是STT-MRAM单元。管芯封装1100还包括模制件1107、若干通孔1108、第一层1110和第二层1112。
模制件1107包封管芯1104。通孔1108是穿过模制件1107的通孔。由此，在一些实现中，通孔1108可以是贯穿模制件通孔(TMV)。在一些实现中，通孔1108还可以穿过封装基板1102。通孔1108可由铁磁材料制成。铁磁材料可具有高磁导率和高B饱和度。不同的实现可不同地形成通孔1108。在一些实现中，在提供了模制件(例如模制件1107)之后，在模制件中形成(例如，蚀刻、钻出)空腔。在一些实现中，激光可被用于在管芯封装的模制件中钻出空腔。一旦形成了空腔，就可以用材料(例如，铁磁材料)来填充空腔以形成通孔1108。如图11中所示，通孔1108横向围绕管芯1102。在图11的示例中，通过1108位于管芯封装1100的周界处。然而，通孔1108可以位于不同的位置中。在一些实现中，通孔1108为管芯1102的MRAM单元阵列1104提供横向磁屏蔽。
第一层1110和第二层1112可以由铁磁材料制成。在一些实现中，第一层1110、第二层1112和通孔1108可以由具有高磁导率和高B饱和度的相同铁磁材料制成。在一些实现中，第一层1110和第二层1112可以是铁磁膜层。
如图11中所示，第一层1110可以是封装基板1102的第一金属层。第一层1110可以在封装基板1102的制造期间形成。如图11中进一步示出的，在一些实现中，在模制件1107的顶上形成第二层1112以创建形成管芯封装1100的盖罩。在一些实现中，第一和第二层1110-1112为MRAM单元阵列1104提供对从管芯封装的顶部和/或底部(例如，垂直于管芯封装的顶部和/或底部)穿过管芯封装1100的磁场的磁屏蔽。在一些实现中，第二层1112可以在封装基板1102的底部处。
图11解说了具有用于带有MRAM的管芯的磁屏蔽的管芯封装。然而，图11中所示和所描述的磁屏蔽也可被用于为管芯和/或管芯封装的其他组件提供磁屏蔽。此类组件可以包括例如对磁场敏感的组件、变压器、和/或包括磁性材料的组件。
已描述了包括MRAM管芯和磁屏蔽的管芯封装的各种示例，现在将在以下描述用于制造包括MRAM管芯和磁屏蔽的管芯封装的方法。
用于制造包括MRAM管芯和磁屏蔽的管芯封装的示例性方法
图12解说了用于制造包括MRAM管芯和磁屏蔽的管芯封装的方法的流程图。该方法通过制造包括具有铁磁材料的层的封装基板开始(在1205处)。铁磁材料可以是具有高磁导率和高B饱和度的材料。该层可以是铁磁膜层。在一些实现中，具有铁磁材料的层可以是封装基板的第一金属层。
该方法随后使封装基板的凸起区域暴露(在1210处)。在一些实现中，凸起区域可以是封装基板的将被耦合至管芯的部分。
接下来，该方法将包括磁阻式随机存取存储器(MRAM)单元阵列的管芯/晶片耦合至封装基板(在1215处)。MRAM单元阵列包括若干MRAM单元。MRAM单元包括磁隧道结(MTJ)。在一些实现中，MRAM单元可以是STT-MRAM单元。在一些实现中，将管芯耦合至封装基板包括将管芯组装到封装基板。
接下来，该方法在管芯周围形成模制件(在1220处)。在一些实现中，形成模制件包括用模制材料来覆盖管芯以保护管芯。不同的实现可提供不同的模制件。
该方法进一步在模制件中形成若干空腔(在1225处)。在一些实现中，空腔可穿过模制件和封装基板。不同的实现可不同地形成空腔。在一些实现中，空腔可通过在模制件和封装基板中蚀刻/钻孔来形成。在一些实现中，空腔的蚀刻/钻孔可由激光来执行。在一些实现中，空腔可穿过模制件和/或封装基板的一部分或全部。不同的实现可以在管芯封装的不同位置中形成空腔。在一些实现中，空腔可被形成为围绕管芯的MRAM单元阵列。在一些实现中，空腔被形成在管芯封装的周界(例如，模制件和/或基板的周界)处。
一旦形成了空腔(在1225处)，该方法就用铁磁材料来填充空腔(在1230处)。在一些实现中，填充空腔(在1230处)形成了管芯封装(例如，管芯封装的模制件)中的铁磁通孔。在一些实现中，铁磁通孔可以是贯穿模制件通孔(TMV)。在一些实现中，由铁磁材料制成的通孔沿管芯封装的横向提供对磁场的磁屏蔽(例如，从管芯封装的侧表面保护其免受磁场影响)。在一些实现中，用于填充空腔并且形成通孔的铁磁材料可具有高磁导率和高B饱和度。
该方法随后通过提供由铁磁材料制成的层来形成管芯封装的包封(在1235处)。该层可在模制件上方形成。该层可以是铁磁膜层。在一些实现中，图11的第二层1112是可在管芯封装上形成的铁磁材料的示例。
用于制造包括MRAM管芯和磁屏蔽的管芯封装的示例性顺序
图13A-C解说了用于制造包括MRAM管芯和磁屏蔽的管芯封装的顺序。在阶段1处，封装基板1300包括层1302。在一些实现中，封装基板1300是用于管芯封装的基板。在一些实现中，层1302是封装基板的第一金属层。层1302可具有铁磁材料。铁磁材料可以是具有高磁导率和高B饱和度的材料。层1302可以是铁磁膜层(例如，薄膜层)。在一些实现中，层1302可以在封装基板1300的另一侧上或者在封装基板1300的两侧上。
在阶段2处，，管芯1304被耦合至封装基板1300。在一些实现中，在管芯1304被耦合至封装基板1300之前提供/定义基板1300和层1302中的凸起区域。管芯1304是包括磁阻式随机存取存储器(MRAM)单元阵列1306的晶片。MRAM单元阵列1306包括若干MRAM单元。MRAM单元包括磁隧道结(MTJ)。在一些实现中，MRAM单元可以是STT-MRAM单元。在一些实现中，将管芯1304耦合至封装基板1300包括将管芯1304组装到封装基板1300。管芯1304可以耦合至封装基板，从而层1302位于管芯下方。
在阶段3处，围绕管芯1304形成模制件1308。模制件1308是帮助保护管芯1304的模制材料。模制件1308可以完全围绕管芯1304或者模制件1308可围绕管芯1304形成壁。
在阶段4处，在模制件1308中形成若干空腔1310。在一些实现中，空腔1310可穿过模制件1310和封装基板1300。不同的实现可不同地形成空腔1310。在一些实现中，空腔1310可通过在模制件1310和封装基板1300中蚀刻/钻孔来形成。在一些实现中，空腔1310的蚀刻/钻孔可由激光来执行。在一些实现中，空腔1310可穿过模制件1310和/或封装基板1300的一部分或全部。不同的实现可以在管芯封装的不同位置中形成空腔1310。在一些实现中，空腔1310可被形成为围绕管芯1304的MRAM单元阵列1306。在一些实现中，空腔1310被形成在管芯封装的周界(例如，模制件和/或基板的周界)处。
在阶段5处，用铁磁材料来填充空腔1310。在一些实现中，对空腔1310的填充形成管芯封装的模制件1308中的铁磁通孔1312。在一些实现中，铁磁通孔1312可以是贯穿模制件通孔(TMV)。在一些实现中，通孔1312沿管芯封装的横向提供对磁场的磁屏蔽(例如，从管芯封装的侧表面保护其免受磁场影响)。在一些实现中，用于填充空腔1310并且形成通孔1312的铁磁材料可具有高磁导率和高B饱和度。
在阶段6处，通过提供由铁磁材料制成的层1314来形成管芯封装的包封。层1314可在模制件1308上方形成。层1214可以是铁磁膜层。
用于提供包括MRAM管芯和磁屏蔽的管芯封装的示例性概览方法
图12的方法和图13A-C的顺序解说了用于制造包括磁阻式随机存取存储器(MRAM)管芯和磁屏蔽的管芯封装的详细方法和顺序。此类详细方法和顺序可概念性地简化成用于提供包括MRAM管芯和磁屏蔽的管芯封装的概览方法，如图14中所解说的。
将关于提供具有包括MRAM的管芯的管芯封装来描述图14。然而，图14中所描述的方法也可被用于提供包括需要磁屏蔽或者可以受益于磁屏蔽的其他组件的管芯封装。此类组件可以包括例如对磁场敏感的组件、变压器、和/或包括磁性材料的组件。
如图14中所示，该方法提供封装基板(在1405处)。不同的实现可使用不同的封装基板。该方法在封装基板上提供第一铁磁层(在1410处)。在一些实现中，可以在封装基板的任一侧或两侧上沉积和/或涂敷第一铁磁层。第二铁磁层可以是薄膜铁磁层。图13A的阶段1解说了在一些实现中包括第一铁磁层的封装基板的示例。
该方法提供包括一组件(例如，包括若干磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列)的管芯(在1415处)。MRAM单元包括磁隧道结(MTJ)。不同的实现可包括不同的MRAM单元。在封装基板上提供管芯(在1415处)，以使得第一铁磁层在管芯下方。在一些实现中，提供管芯包括将管芯组装到封装基板上。图13A的阶段2解说了在一些实现中在封装基板上提供管芯的示例。
接下来，该方法提供围绕管芯的模制件(在1420处)。不同的实现可使用不同的模制材料。图13B的阶段3解说了在一些实现中围绕管芯提供模制件的示例。
该方法提供位于管芯的外周界周围的若干通孔(在1425处)。该若干通孔形成在模制件中。通孔包括铁磁材料。在一些实现中，提供若干通孔包括制造(例如，钻出)穿过围绕管芯的模制件的若干空腔以及用铁磁材料来填充这些空腔以形成通孔。图13B-13C的阶段4-5解说了在一些实现中在模制件中提供若干通孔的示例。
该方法随后提供位于管芯上方的第二铁磁层(在1430处)。在一些实现中，第二铁磁层是铁磁薄膜。不同的实现可不同地提供第二铁磁层。图13C的阶段6解说了在一些实现中提供第二铁磁层的示例。
应当注意，在图12、13A-13C和14中提供第一铁磁层、第二铁磁层和通孔的次序仅是示例性的。在一些实现中，该次序可被交换或重新安排。另外，图12、13A-13C和14中的一些步骤可被组合。
示例性电子设备
图15解说了可与前述集成电路、管芯或封装中的任一种集成的各种电子设备。例如，移动电话1502、膝上型计算机1504以及固定位置终端1506可包括如本文所述的集成电路(IC)1500。IC 1500可以是例如本文所述的集成电路、管芯或封装中的任何一种。图15中所解说的设备1502、1504、1506仅是示例性的。其它电子设备也可以IC 1500为其特色，此类电子设备包括但不限于移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、有GPS能力的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单位(诸如仪表读取设备)、通信设备、智能电话、平板计算机或存储或检索数据或指令的任何其它设备，或者其任何组合。
图5、6、7、8、9A-9C、10、11、12、13A-13C、14和/或15中解说的组件、步骤、特征和/或功能中的一者或多者可以被重新安排和/或组合成单个组件、步骤、特征或功能，或可以实施在若干组件、步骤、或功能中。也可添加额外的元件、组件、步骤、和/或功能而不会脱离本发明。
附图中解说的组件、步骤、特征、和/或功能之中的一个或多个可以被重新安排和/或组合成单个组件、步骤、特征、或功能，或可以实施在若干组件、步骤或功能中。还可添加附加的元件、组件、步骤、和/或功能而不会脱离本文中所公开的新颖特征。附图中所解说的装置、设备和/或组件可以被配置成执行在这些附图中所描述的方法、特征、或步骤中的一个或多个。本文中描述的新颖算法还可以高效地实现在软件中和/或嵌入在硬件中。
本文中使用措辞“示例性”来表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地触及对象B，且对象B触及对象C，则对象A和C可仍被认为是彼此耦合的——即便它们并未直接物理地触及彼此。术语“管芯封装”被用于指已经被包封或封装或打包的集成电路晶片。
还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多能够并行或并发地执行。另外，这些操作的次序可以被重新安排。过程在其操作完成时终止。过程可对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，它的终止对应于该函数返回调用方函数或主函数。
本领域技术人员将可进一步领会，结合本文中公开的实施例描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。
本文中所描述的本发明的各种特征可实现于不同系统中而不脱离本发明。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本发明。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改、和变形对于本领域技术人员将是显而易见的。

Claims (67)

1.一种管芯，包括：
组件；
位于所述组件上方的第一铁磁层；
位于所述组件下方的第二铁磁层；以及
位于所述组件周围的多个贯穿基板通孔，所述贯穿基板通孔包括铁磁材料。
2.如权利要求1所述的管芯，其特征在于，所述组件对磁场敏感。
3.如权利要求2所述的管芯，其特征在于，所述组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
4.如权利要求1所述的管芯，其特征在于，所述第一铁磁层、所述第二铁磁层和所述多个贯穿基板通孔定义用于所述组件的磁屏蔽。
5.如权利要求1所述的管芯，其特征在于，所述组件是包括多个磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。
6.如权利要求5所述的管芯，其特征在于，所述多个贯穿基板通孔关于至少一个MRAM单元横向放置。
7.如权利要求1所述的管芯，其特征在于，所述第一铁磁层是涂敷在所述管芯的前部上的薄膜层。
8.如权利要求1所述的管芯，其特征在于，所述第二铁磁层是涂敷在所述管芯的背部上的薄膜层。
9.如权利要求1所述的管芯，其特征在于，所述多个贯穿基板通孔耦合至所述第一铁磁层和所述第二铁磁层。
10.如权利要求1所述的管芯，其特征在于，所述组件包括包含磁隧道结(MTJ)的磁阻式随机存取(MRAM)单元。
11.如权利要求1所述的管芯，其特征在于，所述铁磁材料具有高磁导率和高B饱和度。
12.如权利要求1所述的管芯，其特征在于，所述基板包括由硅、玻璃和/或蓝宝石中的一者制成的材料。
13.如权利要求1所述的管芯，其特征在于，所述管芯被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
14.一种用于提供包括磁屏蔽的管芯的方法，包括：
提供包括组件的管芯；
提供位于所述组件上方的第一铁磁层；
提供位于所述组件下方的第二铁磁层；以及
提供位于所述组件周围的多个贯穿基板通孔，所述贯穿基板通孔包括铁磁材料。
15.如权利要求14所述的方法，其特征在于，所述组件对磁场敏感。
16.如权利要求15所述的方法，其特征在于，所述组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
17.如权利要求14所述的方法，其特征在于，所述第一铁磁层、所述第二铁磁层和所述多个贯穿基板通孔定义用于所述组件的磁屏蔽。
18.如权利要求14所述的方法，其特征在于，所述组件是包括多个磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。
19.如权利要求18所述的方法，其特征在于，所述多个贯穿基板通孔关于至少一个MRAM单元横向放置。
20.如权利要求14所述的方法，其特征在于，所述组件包括包含磁隧道结(MTJ)的磁阻式随机存取(MRAM)单元。
21.如权利要求14所述的方法，其特征在于，所述基板包括由硅、玻璃和/或蓝宝石中的一者制成的材料。
22.如权利要求14所述的方法，其特征在于，提供所述第一铁磁层包括在所述管芯的前部上提供薄膜层。
23.如权利要求14所述的方法，其特征在于，提供所述第二铁磁层包括在所述管芯的背部上提供薄膜层。
24.如权利要求14所述的方法，其特征在于，所述多个贯穿基板通孔耦合至所述第一铁磁层和所述第二铁磁层。
25.如权利要求14所述的方法，其特征在于，提供所述多个贯穿基板通孔包括：
制造穿过所述管芯的金属层、介电层和基板的多个空腔；以及
用铁磁材料填充所述空腔以形成所述多个贯穿基板通孔。
26.如权利要求14所述的方法，其特征在于，所述铁磁材料具有高磁导率和高B饱和度。
27.一种管芯，包括：
组件；
第一屏蔽装置，配置成向所述组件提供对穿过所述管芯的顶部的顶磁场的屏蔽；
第二屏蔽装置，配置成向所述组件提供对穿过所述管芯的底部的底磁场的屏蔽；以及
第三屏蔽装置，配置成向所述组件提供对穿过所述管芯的侧部的侧磁场的屏蔽。
28.如权利要求27所述的管芯，其特征在于，所述组件对磁场敏感。
29.如权利要求28所述的管芯，其特征在于，所述组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
30.如权利要求27所述的管芯，其特征在于，所述组件是包括多个磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列。
31.如权利要求27所述的管芯，其特征在于，所述第一屏蔽装置包括位于所述组件上方的第一铁磁层。
32.如权利要求31所述的管芯，其特征在于，所述第一铁磁层是涂敷在所述管芯的前部上的薄膜层。
33.如权利要求27所述的管芯，其特征在于，所述第二屏蔽装置包括位于所述组件下方的第二铁磁层。
34.如权利要求33所述的管芯，其特征在于，所述第二铁磁层是涂敷在所述管芯的背部上的薄膜层。
35.如权利要求27所述的管芯，其特征在于，所述第三屏蔽装置包括位于至少一个组件周围的多个贯穿基板通孔，所述贯穿基板通孔包括铁磁材料。
36.如权利要求27所述的管芯，其特征在于，所述组件包括包含磁隧道结(MTJ)的磁阻式随机存取(MRAM)单元。
37.如权利要求27所述的管芯，其特征在于，所述铁磁材料具有高磁导率和高B饱和度。
38.如权利要求27所述的管芯，其特征在于，所述管芯被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
39.一种管芯封装，包括：
封装基板；
耦合至所述封装基板的管芯；
位于所述管芯下方的第一铁磁层；
位于所述管芯上方的第二铁磁层；
围绕所述管芯的模制件；以及
位于所述管芯的外周界周围的多个通孔，所述多个通孔形成于至少所述模制件中，所述通孔包括铁磁材料。
40.如权利要求39所述的管芯封装，其特征在于，所述管芯包括对磁场敏感的组件。
41.如权利要求40所述的管芯封装，其特征在于，所述组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
42.如权利要求39所述的管芯封装，其特征在于，所述第一铁磁层、所述第二铁磁层和所述多个通孔定义用于所述管芯的磁屏蔽。
43.如权利要求39所述的管芯封装，其特征在于，所述第二铁磁层形成所述管芯封装的包封。
44.如权利要求39所述的管芯封装，其特征在于，所述第二铁磁层是铁磁膜层。
45.如权利要求39所述的管芯封装，其特征在于，所述管芯包括包含多个磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列，所述MRAM单元包括磁隧道结(MTJ)。
46.如权利要求39所述的管芯封装，其特征在于，所述铁磁材料具有高磁导率和高B饱和度。
47.如权利要求39所述的管芯封装，其特征在于，所述管芯封装被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
48.一种用于提供包括磁屏蔽的管芯封装的方法，包括：
提供封装基板；
提供耦合至所述封装基板的管芯；
提供位于所述管芯下方的第一铁磁层；
提供位于所述管芯上方的第二铁磁层；
提供围绕所述管芯的模制件；以及
提供位于所述管芯的外周界周围的多个通孔，所述多个通孔形成于至少所述模制件中，所述通孔包括铁磁材料。
49.如权利要求48所述的方法，其特征在于，所述管芯包括对磁场敏感的组件。
50.如权利要求49所述的方法，其特征在于，所述组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
51.如权利要求48所述的方法，其特征在于，所述第一铁磁层、所述第二铁磁层和所述多个通孔定义用于所述管芯的磁屏蔽。
52.如权利要求48所述的方法，其特征在于，所述第二铁磁层形成所述管芯封装的包封。
53.如权利要求48所述的方法，其特征在于，所述第二铁磁层是铁磁膜层。
54.如权利要求48所述的方法，其特征在于，所述管芯包括包含多个磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列，所述MRAM单元包括磁隧道结(MTJ)。
55.如权利要求48所述的方法，其特征在于，提供所述多个通孔包括：
制造穿过所述管芯封装的所述模制件的多个空腔；以及
用铁磁材料填充所述空腔以形成所述多个通孔。
56.如权利要求48所述的方法，其特征在于，所述铁磁材料具有高磁导率和高B饱和度。
57.如权利要求48所述的方法，其特征在于，所述管芯封装被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
58.一种管芯封装，包括：
封装基板；
耦合至所述封装基板的管芯；
围绕所述管芯的模制件；
第一屏蔽装置，配置成向所述管芯提供对穿过所述管芯封装的底部的底磁场的屏蔽；
第二屏蔽装置，配置成向所述管芯提供对穿过所述管芯封装的顶部的顶磁场的屏蔽；以及
第三屏蔽装置，配置成向所述管芯提供对穿过所述管芯封装的侧部的侧磁场的屏蔽。
59.如权利要求58所述的管芯封装，其特征在于，所述管芯包括对磁场敏感的组件。
60.如权利要求59所述的管芯封装，其特征在于，所述组件是变压器、磁阻式随机存取(MRAM)单元、和/或包括磁性材料的组件中的一者。
61.如权利要求58所述的管芯封装，其特征在于，所述第一屏蔽装置包括位于所述管芯下方的第一铁磁层。
62.如权利要求58所述的管芯封装，其特征在于，所述第二屏蔽装置包括位于所述管芯上方的第二铁磁层。
63.如权利要求58所述的管芯封装，其特征在于，所述第三屏蔽装置包括位于所述管芯的外周界周围的多个通孔，所述多个通孔形成于至少所述模制件中，所述通孔包括铁磁材料。
64.如权利要求58所述的管芯封装，其特征在于，所述管芯包括包含多个磁阻式随机存取存储器(MRAM)单元的MRAM单元阵列，所述MRAM单元包括磁隧道结(MTJ)。
65.如权利要求58所述的管芯封装，其特征在于，所述底磁场、所述顶磁场和所述侧磁场至少源自相同的磁场。
66.如权利要求58所述的管芯封装，其特征在于，所述铁磁材料具有高磁导率和高B饱和度。
67.如权利要求58所述的管芯封装，其特征在于，所述管芯封装被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111448626A (zh) * 2017-12-15 2020-07-24 高通股份有限公司 层压堆叠基板中的嵌入式垂直电感器

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741656B2 (en) * 2012-11-01 2017-08-22 Indian Institute Of Science High-frequency integrated device with an enhanced inductance and a process thereof
US8952504B2 (en) 2013-02-08 2015-02-10 Qualcomm Incorporated Small form factor magnetic shield for magnetorestrictive random access memory (MRAM)
US9337073B2 (en) 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9461025B2 (en) 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
JP2016192445A (ja) * 2015-03-30 2016-11-10 株式会社東芝 メモリ装置
KR102354370B1 (ko) * 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지
CN107922109B (zh) * 2015-08-11 2020-04-24 东芝存储器株式会社 磁屏蔽托盘、磁屏蔽包覆件及屏蔽外部磁场的磁性存储器产品
KR102444235B1 (ko) * 2015-08-13 2022-09-16 삼성전자주식회사 자기 쉴딩층을 구비한 mram 소자와 반도체 패키지, 및 그들의 제조방법
KR102437673B1 (ko) * 2015-09-09 2022-08-26 삼성전자주식회사 반도체 장치
CN105527889A (zh) * 2015-12-08 2016-04-27 中电海康集团有限公司 一种采用stt-mram作为单一存储器的微控制器
JP2017183398A (ja) * 2016-03-29 2017-10-05 東芝メモリ株式会社 半導体装置及びその製造方法
US10872843B2 (en) 2017-05-02 2020-12-22 Micron Technology, Inc. Semiconductor devices with back-side coils for wireless signal and power coupling
US20180323369A1 (en) 2017-05-02 2018-11-08 Micron Technology, Inc. Inductors with through-substrate via cores
US10121739B1 (en) 2017-05-02 2018-11-06 Micron Technology, Inc. Multi-die inductors with coupled through-substrate via cores
US10134671B1 (en) 2017-05-02 2018-11-20 Micron Technology, Inc. 3D interconnect multi-die inductors with through-substrate via cores
JP7139701B2 (ja) * 2017-09-05 2022-09-21 Tdk株式会社 スピン流磁化反転素子、スピン軌道トルク型磁気抵抗効果素子、磁気メモリ及び高周波磁気素子
SG11202006671PA (en) 2018-01-29 2020-08-28 Agency Science Tech & Res Semiconductor package and method of forming the same
KR102131584B1 (ko) * 2019-04-02 2020-07-09 한국전력공사 변압기 코어부의 모서리 포화 저감 구조체 및 그 제조 방법
KR102139004B1 (ko) * 2019-04-02 2020-07-28 한국전력공사 자속 보조용 페라이트 코어를 이용한 용량 가변형 변압기 구조체 및 그 제조 방법
US20220328561A1 (en) * 2021-04-09 2022-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic device structure and methods of forming the same
US20220344578A1 (en) * 2021-04-22 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US20220367790A1 (en) * 2021-05-12 2022-11-17 Globalfoundries Singapore Pte. Ltd. Non-volatile memory elements formed in conjunction with a magnetic via
US20230031478A1 (en) * 2021-07-30 2023-02-02 International Business Machines Corporation In-array magnetic shield for spin-transfer torque magneto-resistive random access memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040222506A1 (en) * 2002-10-15 2004-11-11 Silicon Laboratories, Inc. Integrated circuit package configuration incorporating shielded circuit element structure
US6888184B1 (en) * 2001-02-23 2005-05-03 Western Digital (Fremont), Inc. Shielded magnetic ram cells
US20090178833A1 (en) * 2008-01-16 2009-07-16 Ralink Technology Corporation Sliced electromagnetic cage for inductors
US20120205764A1 (en) * 2011-02-14 2012-08-16 Qualcomm Incorporated Methods of Integrated Shielding into MTJ Device for MRAM

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112517A (ja) * 1996-10-03 1998-04-28 Ngk Spark Plug Co Ltd 電子部品収納用パッケージ
US6350951B1 (en) * 1997-12-29 2002-02-26 Intel Corporation Electric shielding of on-board devices
US6872993B1 (en) 1999-05-25 2005-03-29 Micron Technology, Inc. Thin film memory device having local and external magnetic shielding
US6486534B1 (en) * 2001-02-16 2002-11-26 Ashvattha Semiconductor, Inc. Integrated circuit die having an interference shield
JP2003115578A (ja) * 2001-10-05 2003-04-18 Canon Inc 不揮発固体磁気メモリ装置、該不揮発固体磁気メモリ装置の製造方法およびマルチ・チップ・パッケージ
US20040222511A1 (en) 2002-10-15 2004-11-11 Silicon Laboratories, Inc. Method and apparatus for electromagnetic shielding of a circuit element
JP4147466B2 (ja) * 2002-12-10 2008-09-10 ソニー株式会社 磁気メモリ装置
JP4096302B2 (ja) * 2002-12-16 2008-06-04 ソニー株式会社 磁気メモリ装置
US7030469B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
JP4161911B2 (ja) * 2004-01-30 2008-10-08 ソニー株式会社 集積回路装置
WO2006059556A1 (ja) * 2004-12-02 2006-06-08 Murata Manufacturing Co., Ltd. 電子部品及びその製造方法
US7545662B2 (en) * 2005-03-25 2009-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for magnetic shielding in semiconductor integrated circuit
US20060289970A1 (en) * 2005-06-28 2006-12-28 Dietmar Gogl Magnetic shielding of MRAM chips
US7381906B2 (en) * 2006-03-01 2008-06-03 Sony Ericsson Mobile Communications Ab Shielding device
US7795708B2 (en) 2006-06-02 2010-09-14 Honeywell International Inc. Multilayer structures for magnetic shielding
US7427803B2 (en) * 2006-09-22 2008-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Electromagnetic shielding using through-silicon vias
US8269319B2 (en) 2006-10-13 2012-09-18 Tessera, Inc. Collective and synergistic MRAM shields
JP2008306094A (ja) * 2007-06-11 2008-12-18 Nec Corp 磁気メモリおよびその製造方法
TWI339432B (en) 2007-08-13 2011-03-21 Ind Tech Res Inst Magnetic shielding package structure of a magnetic memory device
JP2009290073A (ja) * 2008-05-30 2009-12-10 Renesas Technology Corp 半導体装置及びその製造方法
JP2010016148A (ja) * 2008-07-03 2010-01-21 Sony Corp 磁気抵抗効果素子及びその製造方法
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US7948064B2 (en) * 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
JP5425461B2 (ja) * 2008-12-26 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5470602B2 (ja) * 2009-04-01 2014-04-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
US8247888B2 (en) 2009-04-28 2012-08-21 Dai Nippon Printing Co., Ltd. Semiconductor device and method for manufacturing metallic shielding plate
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
JP2012027974A (ja) * 2010-07-22 2012-02-09 Panasonic Corp 半導体記憶装置
CN102893396A (zh) * 2010-07-22 2013-01-23 松下电器产业株式会社 半导体装置及其制造方法
JP2012109307A (ja) * 2010-11-15 2012-06-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8952504B2 (en) 2013-02-08 2015-02-10 Qualcomm Incorporated Small form factor magnetic shield for magnetorestrictive random access memory (MRAM)

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888184B1 (en) * 2001-02-23 2005-05-03 Western Digital (Fremont), Inc. Shielded magnetic ram cells
US20040222506A1 (en) * 2002-10-15 2004-11-11 Silicon Laboratories, Inc. Integrated circuit package configuration incorporating shielded circuit element structure
US20090178833A1 (en) * 2008-01-16 2009-07-16 Ralink Technology Corporation Sliced electromagnetic cage for inductors
US20120205764A1 (en) * 2011-02-14 2012-08-16 Qualcomm Incorporated Methods of Integrated Shielding into MTJ Device for MRAM

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111448626A (zh) * 2017-12-15 2020-07-24 高通股份有限公司 层压堆叠基板中的嵌入式垂直电感器

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