KR101786032B1

KR101786032B1 - 수평 및 수직 부분들을 포함하는 다마신-타입 자기 터널 접합 구조 및 그 구조를 형성하는 방법

Info

Publication number: KR101786032B1
Application number: KR1020157024385A
Authority: KR
Inventors: 시아 리
Original assignee: 퀄컴 인코포레이티드
Priority date: 2010-03-26
Filing date: 2011-03-25
Publication date: 2017-11-15
Also published as: EP2553728A1; KR101755567B1; KR20150109491A; KR20120135524A; US20110233696A1; WO2011119975A1; CN102812553A; US9385308B2; JP2015156488A; JP2017103489A; JP2013522931A; TW201207851A; CN102812553B

Abstract

특정한 예시적인 실시형태에서, 디바이스 기판 위에 금속 레이어를 형성하는 단계, 금속 레이어와 접촉하여 비아를 형성하는 단계, 및 비아 위에 유전체 레이어를 부가하는 단계를 포함하는 반도체 디바이스를 제조하는 방법이 기재된다. 방법은, 트렌치 영역을 형성하기 위해 유전체 레이어의 일부를 에칭하는 단계, 및 트렌치 영역 내에 수직 자기 터널 접합(MTJ) 구조를 증착시키는 단계를 더 포함한다.

Description

수평 및 수직 부분들을 포함하는 다마신-타입 자기 터널 접합 구조 및 그 구조를 형성하는 방법{DAMASCENE-TYPE MAGNETIC TUNNEL JUNCTION STRUCTURE COMPRISING HORIZONTAL AND VERTICAL PORTIONS AND METHOD OF FORMING THE SAME}

본 발명은 일반적으로 자기 터널 접합(MTJ) 구조에 관한 것이다.

일반적으로, 휴대용 컴퓨팅 디바이스들 및 무선 통신 디바이스들의 광범위한 채용은 고밀도 및 저전력 비휘발성 메모리에 대한 요구를 증가시키고 있다. 프로세스 기술들이 개선됨에 따라, 자기 터널 접합(MTJ) 디바이스들에 기초한 자기-저항 랜덤 액세스 메모리(MRAM)를 제조하는 것이 가능하게 되었다. 종래의 스핀 토크 터널(STT) 접합 디바이스들은 통상적으로 평평한 스택 구조들로서 형성된다. 그러한 디바이스들은 통상적으로, 단일 자기 도메인을 갖는 2차원 자기 터널 접합(MTJ) 셀들을 갖는다. 통상적으로, MTJ 셀은 하부 전극, 반강자성 재료로 형성된 기준 레이어, 기준 레이어에 의해 고정되거나 속박된(pin) 자기 모멘트를 운반하는 고정 또는 속박된 레이어, 터널 장벽 레이어(예를 들어, 터널링 산화물 레이어), 자유 레이어(예를 들어, 변경가능한 배향을 갖는 자기 모멘트를 운반하는 강자성 레이어), 캡(cap) 레이어, 및 상부 전극을 포함한다. 고정 레이어에 의해 운반된 고정 자기 모멘트의 방향에 대한 자유 레이어의 자기 모멘트의 방향은, MTJ 셀에 의해 표현되는 데이터 값을 결정한다.

통상적으로, 자기 터널 접합(MTJ) 셀은, 다수의 재료 레이어들을 증착시킴으로써, 그 레이어들 상에 패턴을 정의함으로써, 그리고 그 패턴에 따라 그 레이어들의 부분들을 선택적으로 제거함으로써 형성된다. 종래의 STT MTJ 셀들은 평면내(in-plane) 자기 모멘트이며, 자기 등방성 효과를 유지하기 위해 일보다 더 큰, 길이 대 폭의 종횡비를 유지하도록 형성된다. 종래에는, MTJ 셀들의 종횡비가 MTJ 패턴의 정확도를 제어함으로써 그리고 MTJ 포토 및 에칭 프로세스를 수행함으로써 유지된다. 특정한 예시에서, 하드 마스크는 MTJ 패턴을 정확하게 전달하고 정의하는데 사용될 수도 있다. 그러나, MTJ 셀 구조는 부식을 경험할 수도 있으며, 이는 원치않는 슬로프(slope), 코너 라운딩, 및 원치않는 막 손실을 초래할 수도 있다. 그러한 손상은 MTJ 구조의 콘택 저항에 영향을 줄 수 있으며, 심지어 잠재적으로는 MTJ 접합을 노출시키거나 MTJ 접합에 손상을 줄 수 있다.

특정한 예시적인 실시형태에서, 반도체 디바이스를 제조하는 방법이 기재된다. 방법은 디바이스 기판 위에 금속 레이어를 형성하는 단계를 포함한다. 방법은, 금속 레이어와 접촉하여 비아를 형성하는 단계 및 비아 위에 유전체 레이어를 부가하는 단계를 더 포함한다. 또한, 방법은 트렌치 영역을 형성하기 위해 유전체 레이어의 일부를 에칭하는 단계를 포함한다. 방법은 트렌치 영역으로 수직 자기 터널 접합(MTJ) 구조를 증착시키는 단계를 더 포함한다.

또 다른 특정한 실시형태에서, 반도체 디바이스의 트렌치 구역 내에 배치된 수직 자기 터널 접합(MTJ) 구조를 포함하는 반도체 디바이스가 기재된다.

기재된 실시형태들 중 적어도 몇몇에 의해 제공된 하나의 특정한 이점은, 산화, 부식 및 코너 라운딩이 수직 MTJ 구조를 포토/에칭하지 않으면서 수직 MTJ 구조의 디멘션들을 정의하기 위해 트렌치를 사용함으로써 감소될 수 있다는 것이다. 트렌치는, 수직 MTJ 금속 막들보다 포토-에칭하기에 더 용이한 산화물 베이스 기판에 형성될 수도 있다. 추가적으로, 금속 레이어들보다 산화물 베이스 기판을 정확히 포토-에칭하는 것이 더 용이하다. 리버스 트렌치 포토-에칭 프로세스 및 화학적-기계적 평탄화(CMP) 프로세스는, 수직 MTJ 구조의 성능에 영향을 줄 수도 있는 부식, 코너 라운딩 또는 다른 이슈들을 도입하지 않으면서 과도한 재료를 제거하는데 사용될 수 있다.

수직 MTJ 구조들의 형성을 위한 프로세스 윈도우가 개선, 즉, 확대되며 수직 MTJ 프로세스들의 전체 신뢰도 및 결과적인 수직 MTJ 구조들이 또한 개선된다는 또 다른 이점이 제공된다.

본 발명의 다른 양상들, 이점들, 및 특성들은, 다음의 섹션들: 도면들의 간단한 설명, 상세한 설명, 및 청구항들을 포함하는 전체 명세서의 검토 이후 더 명백해질 것이다.

도 1은, 디바이스에서의 트렌치의 형성을 도시하고 그 트렌치 내에 배치된 수직 자기 터널 접합(MTJ)의 대표적인 실시형태를 도시하는 단면도이다.
도 2는, 실질적으로 사각형인 형상을 갖는 수직 자기 터널 접합(MTJ) 셀을 포함하는 회로 디바이스의 특정한 예시적인 실시형태의 상면도이다.
도 3은 도 2의 라인 3-3을 따라 취해진 도 2의 회로 디바이스의 단면도이다.
도 4는 실질적으로 타원형인 형상을 갖는 수직 자기 터널 접합(MTJ)을 포함하는 회로 디바이스의 제 2 특정한 예시적인 실시형태의 상면도이다.
도 5는 수직 자기 터널 접합(MTJ)을 포함하는 회로 디바이스의 제 3 특정한 예시적인 실시형태의 상면도이다.
도 6은 도 5의 라인 6-6을 따라 취해진 도 5의 회로 디바이스의 단면도이다.
도 7은 다수의 비트들을 저장하도록 적응된 수직 자기 터널 접합 셀을 갖는 기판을 포함한 메모리 디바이스의 특정한 예시적인 실시형태의 상면도이다.
도 8은 도 7의 라인 8-8을 따라 취해진 도 7의 회로 디바이스의 단면도이다.
도 9는 도 7의 라인 9-9을 따라 취해진 도 7의 회로 디바이스의 단면도이다.
도 10은 다수의 비트들을 저장하도록 적응된 수직 자기 터널 접합(MTJ)을 갖는 기판을 포함한 메모리 디바이스의 또 다른 특정한 예시적인 실시형태의 상면도이다.
도 11은 도 10의 라인 11-11을 따라 취해진 도 10의 메모리 디바이스의 단면도이다.
도 12는 도 10의 라인 12-12를 따라 취해진 도 10의 메모리 디바이스의 단면도이다.
도 13은, 캡막 레이어의 증착 이후 그리고 비아 포토/에칭, 포토-레지스트 스트립, 비아 충진, 및 비아 화학적-기계적 평탄화(CMP) 프로세스들 이후의 회로 기판의 단면도이다.
도 14는, 인터-금속 유전체 레이어(IMD) 증착, 캡막 증착, 트렌치 포토/에칭 프로세스, 하부 전극 증착, 자기 터널 접합(MTJ) 막들 증착, 상부 전극 증착, 및 리버스 포토/에칭 프로세싱 이후의 다수의 트렌치들 및 다수의 수직 MTJ 구조들을 도시한 도 13의 회로 기판의 단면도이다.
도 15는 캡막 레이어에서 중지할 MTJ CMP 프로세싱 및 리버스 포토-레지스트 스트립 이후의 도 14의 회로 기판의 단면도이다.
도 16은, 프로세스 개구(opening)를 제공하는 수직 MTJ 스택의 측벽을 제거하기 위해 포토 레지스트 상의 스피닝(spinning) 이후 그리고 포토-에칭 이후의 도 15의 라인 16-16을 따라 취해진 도 15의 회로 기판의 단면도이다.
도 17은 프로세스 개구를 IMD 산화물 재료로 충진하는 것 및 캡 레이어에서의 CMP 프로세스 중지 이후의 도 16의 회로 기판의 단면도이다.
도 18은 제 1 IMD 레이어의 증착, 비아 프로세싱, 및 금속 막 증착 및 상부 배선 트레이스의 패터닝 이후의 도 17의 라인 18-18을 따라 취해진 도 17의 회로 기판의 단면도이다.
도 19는 수직 자기 터널 접합(MTJ) 셀을 형성하는 방법의 특정한 예시적인 실시형태의 흐름도이다.
도 20 내지 도 21은, 수직 자기 터널 접합(MTJ) 셀을 형성하는 방법의 제 2 특정한 예시적인 실시형태의 흐름도를 도시한다.
도 22는 복수의 수직 MTJ 셀들을 갖는 메모리 디바이스를 포함한 대표적인 무선 통신 디바이스의 블록도이다.
도 23은 수직 MTJ 셀을 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정한 예시적인 실시형태의 데이터 흐름도이다.

도 1은, 디바이스에서의 트렌치의 형성 및 트렌치 내에 배치된 수직 자기 터널 접합(MTJ) 셀의 대표적인 실시형태를 도시한 단면도이다. 도 1을 참조하면, 프로세싱의 제 1 스테이지(192), 제 2 스테이지(194), 및 제 3 스테이지(196) 이후의 회로 기판의 특정한 실시형태의 단면도가 도시되어 있다. 회로 기판(100)은 디바이스 기판(105), 제 1 인터-금속 유전체 레이어(IMD)(101), 배선 트레이스(103), 및 제 1 인터-금속 유전체 레이어(IMD)(101) 위에 배치된 제 2 인터-금속 유전체 레이어(IMD)(102)를 포함한다. 특정한 실시형태에서, 포토-레지스트 레이어가 제 2 IMD(102) 위에서 포토-레지스트를 스피닝함으로써 적용될 수도 있다. 포토-에칭 프로세스는 제 2 인터-금속 유전체 레이어(102)에서 트렌치 패턴을 정의하도록 적용될 수도 있다. 제 2 인터-금속 유전체 레이어(102)를 통하여 개구 또는 비아를 노출시키기 위해 에칭 이후 포토-레지스트 레이어가 스트리핑된다. 전도성 재료 또는 비아 충진 재료(108)가 개구 내에 증착되며, CMP 프로세스와 같은 평탄화 프로세스가 회로 기판(100)을 평탄화시키기 위해 수행될 수도 있다. 트렌치(114)는, 예를 들어, 트렌치 포토-에칭 및 세정 프로세스를 수행함으로써, 제 2 인터-금속 유전체 레이어(102) 내에 정의된다.

제 1 스테이지(192) 이후, 수직 자기 터널 접합(MTJ) 셀(150)이 트렌치(114) 내에 증착된다. 수직 MTJ 셀(150)은, 하부 비아 충진 재료(108)에 커플링된 하부 전극(176), 하부 전극(176)에 커플링된 수직 MTJ 스택(152), 및 수직 MTJ 스택(152)에 커플링된 상부 전극(170)을 포함한다. 포토-레지스트 레이어가 상부 전극(170) 상에 패터닝될 수도 있다. 리버스 MTJ 포토-에칭 프로세스는, 트렌치(114) 내에 또는 위에 있지 않은 과도한 재료를 제거하기 위해 포토 레지스트 레이어, 상부 전극(170), 수직 MTJ 스택(152), 및 하부 전극(176)에 적용된다.

이러한 특정한 예에서, 트렌치(114)가 트렌치 깊이 (d)를 갖도록 정의된다. 하부 전극(176)의 두께는 상대적인 수직 MTJ 셀 깊이 (c)를 갖도록 정의된다. 특정한 예에서, 수직 MTJ 셀 깊이 (c)는 트렌치 깊이 (d) 마이너스 하부 전극(176)의 두께와 대략적으로 동일하다.

일반적으로, 트렌치(114) 내에 수직 MTJ 셀(150)을 제조함으로써, 트렌치(114)의 디멘션들은 수직 MTJ 셀(150)의 디멘션들을 정의한다. 추가적으로, 트렌치(114)가 수직 MTJ 셀(150)의 디멘션들을 정의하기 때문에, 수직 MTJ 셀(150)은 수직 MTJ 셀(150)에 대해 중요하고 값비싼 포토-에칭 프로세스를 수행하지 않으면서 형성될 수 있으며, 그에 의해, 수직 MTJ 셀(150)에 관한 산화, 코너 라운딩 및 다른 부식-관련 이슈들을 감소시킨다.

특정한 실시형태에서, 수직 MTJ 셀(150)은, 자유 레이어(154), 터널 장벽 레이어(156), 및 속박된 레이어(158)를 포함하는 수직 MTJ 스택(152)을 포함한다. 수직 MTJ 스택(152)의 자유 레이어(154)는 캡 레이어(180)를 통해 상부 전극(170)에 커플링된다. 이러한 예에서, 수직 MTJ 스택(152)의 속박된 레이어(158)는 기준 레이어(178)를 통해 하부 전극(176)에 커플링된다. 특정한 실시형태에서, 기준 레이어(178)는 백금을 포함할 수도 있다.

기준 레이어(178) 및 속박된 레이어(158)는, 동일한 방향으로 배향된 각각의 자기 도메인들(107 및 109)을 갖는다. 자유 레이어(154)는 기입 전류(write current)(미도시)를 통해 프로그래밍가능한 자기 도메인(111)을 포함한다. 이러한 특정한 관점에서, 자기 도메인들(107, 109, 및 111)은 수직으로 배향된다. 다른 실시형태들에서, 하나 또는 그 초과의 시드 레이어들; 버퍼 레이어들; 스트레이 필드 밸런스 레이어들; 접속 레이어들; 합성 속박된 레이어들, 합성 자유(SyF) 레이어들, 또는 듀얼 스핀 필터(DSF)와 같은 성능 향상 레이어들; 또는 이들의 임의의 조합과 같은 부가적인 레이어들이 포함될 수도 있다. 특정한 실시형태에서, 수직 MTJ 셀(150)은 철/백금을 포함할 수도 있다. 또 다른 특정한 실시형태에서, 수직 MTJ 셀은 코발트/백금을 포함할 수도 있다. 또 다른 특정한 실시형태에서, 수직 MTJ 셀은 코발트/니켈을 포함할 수도 있다.

하부 전극(176), 수직 MTJ 스택(152), 및 상부 전극(170)이 트렌치(114) 내에 형성된 이후, 제 3 스테이지(196)에서, 화학적-기계적 평탄화(CMP) 프로세스가 실질적으로 평평한 표면(112)을 형성하기 위해 적용된다. 제 3 캡 레이어 및 제 4 인터-금속 유전체 레이어가 증착될 수도 있다. 포토-에칭 프로세스가 비아(160)를 정의하기 위해 적용된다. 비아(160)는 전도성 재료로 충진되며, 비아 화학적-기계적 평탄화 프로세스와 같은 평탄화 프로세스가 적용될 수도 있다.

특정한 실시형태에서, 수직 MTJ 스택은 트렌치(114)의 형태를 취할 수도 있다. 예를 들어, 도 2에 도시된 특정한 실시형태에서, 수직 MTJ 스택은 실질적으로 직사각형인 형상을 가질 수도 있으며, 트렌치 구역은 실질적으로 직사각형인 형상을 가질 수도 있다. 도 3에 도시된 또 다른 특정한 실시형태에서, 수직 MTJ 스택은 실질적으로 U-형상 단면을 가질 수도 있으며, 트렌치 구역은 실질적으로 U-형상 단면을 가질 수도 있다. 도 8에 도시된 바와 같은 또 다른 특정한 실시형태에서, 수직 MTJ 스택은 실질적으로 L-형상 단면을 가질 수도 있으며, 트렌치 구역은 실질적으로 L-형상 단면을 가질 수도 있다. 도 4에 도시된 바와 같은 또 다른 특정한 실시형태에서, 트렌치의 적어도 일부는 실질적으로 곡선인 형상을 가질 수도 있다. 특정한 실시형태에서, 수직 MTJ 스택의 형상은 MTJ 스택을 에칭하지 않으면서 트렌치에 의해 정의될 수도 있다.

트렌치 내에 형성된 수직 STT MTJ는 평면내 STT MTJ들과 비교하여 이점들을 제공할 수도 있다. 예를 들어, 평면내 STT MTJ는, 더 높은 스위칭 전류를 초래하는 더 높은 댐핑 팩터를 갖는다. 또한, MTJ 스위칭 전류는, MTJ 비트 셀 스위칭 전류 감소를 제한하는 MTJ의 에너지 장벽 및 보자력장(coercivity field)과 상관된다. 결과로서, 평면내 MRAM 비트 셀 사이즈 감소가 또한 제한된다. 그러나, 수직 STT MTJ에 대해, 에너지 장벽 스위치 전류는 보자력장과의 상관을 실질적으로 갖지 않으며, 댐핑이 또한 감소된다. 그로서, 에너지 장벽 스위치 전류는 보자력장을 고려하지 않으면서 스케일링될 수 있다. 수직 STT MTJ 형상 종횡비 및 등방성 요건들이 또한 평면내 STT MTJ와 비교하여 감소된다. 결과로서, MRAM 비트 셀 사이즈가 감소될 수 있다. 예를 들어, 부식 또는 코너 라운딩으로 인해 수직 MTJ 스케일링을 제한할 수도 있는 해로운 성능 효과들은, 트렌치 내에 수직 MTJ를 형성함으로써 감소되거나 회피될 수도 있다.

도 2는, 실질적으로 직사각형인 형상을 갖는 수직 자기 터널 접합(MTJ) 셀(204)을 포함하는 회로 디바이스(200)의 특정한 예시적인 실시형태의 상면도이다. 회로 디바이스(200)는 수직 MTJ 셀(204)을 갖는 기판(202)을 포함한다. 수직 MTJ 셀(204)은 하부 전극(206), 수직 MTJ 스택(208), 중심 전극(210), 및 비아(212)를 포함한다. 수직 MTJ 셀(204)은 제 1 측벽(214), 제 2 측벽(216), 제 3 측벽(218), 및 제 4 측벽(220)을 갖는다. 제 2 측벽(216)은 제 1 데이터 값을 표현하기 위한 제 2 자기 도메인(222)을 포함하고, 제 4 측벽(220)은 제 2 데이터 값을 표현하기 위한 제 4 자기 도메인(224)을 포함한다. 하부 벽(미도시)은 또 다른 데이터 값을 표현하기 위한 하부 자기 도메인(346)(도 3 참조)을 포함할 수도 있다. 또한, 제 1 및 제 3 측벽들(214 및 218)은 특정한 구현에 의존하여 자기 도메인들을 운반할 수도 있다.

수직 MTJ 셀(204)은 길이 (a) 및 폭 (b)을 갖는다. 길이 (a)는 제 2 및 제 4 측벽들(216 및 220)의 길이에 대응한다. 폭 (b)은 제 1 및 제 3 측벽들(214 및 218)의 길이에 대응한다. 이러한 특정한 예에서, 수직 MTJ 셀(204)의 길이 (a)는 폭 (b)보다 더 크다. 대안적으로, 수직 MTJ 셀(204)의 길이 (a)는 폭 (b)와 동일할 수 있다.

도 3은 도 2의 라인 3-3을 따라 취해진 도 2의 회로 디바이스(200)의 단면도(300)이다. 도면(300)은 수직 MTJ 셀(204), 비아(212), 상부 전극(210), 수직 MTJ 스택(208), 및 하부 전극(206)을 포함하는 단면으로 도시된 기판(202)을 포함한다. 기판(202)은 제 1 인터-금속 유전체 레이어(332), 제 1 캡 레이어(334), 제 2 인터-금속 유전체 레이어(336), 제 2 캡 레이어(338), 제 3 캡 레이어(340), 및 제 3 인터-금속 유전체 레이어(342)를 포함한다.

트렌치는, 하부 전극(206), 수직 MTJ 스택(208), 및 상부 전극(210)을 수용하기 위해 제 2 캡 레이어(338) 및 제 2 인터-금속 유전체 레이어(336)에서 형성된다. 트렌치는 트렌치 깊이 (d)를 가지며, 수직 MTJ 스택(208)은 트렌치 깊이 (d) 마이너스 하부 전극(206)의 두께와 대략적으로 동일한 깊이 (c)를 갖는다. 하부 비아(344)는 제 1 갭 레이어(334) 및 제 1 인터-금속 유전체 레이어(332)를 통해 연장하며, 하부 전극(206)에 커플링된다. 비아(212)는 제 3 인터-금속 유전체 레이어(342) 및 제 3 캡 레이어(340)를 통해 기판(202)의 표면(330)으로부터 연장하며, 상부 전극(210)에 커플링된다. 기판(330)은 실질적으로 평평한 표면일 수도 있다.

도 4는 실질적으로 타원형인 형상을 갖는 수직 자기 터널 접합(MTJ) 셀(404)을 포함하는 회로 디바이스(400)의 제 2 특정한 예시적인 실시형태의 상면도이다. 대안적으로, 수직 MTJ 셀은 라운드 형상을 가질 수도 있다. 회로 디바이스(400)는 수직 MTJ 셀(404)을 갖는 기판(402)을 포함한다. 수직 MTJ 셀(404)은 하부 전극(406), 수직 MTJ 스택(408), 상부 전극(410), 및 (도 3에 도시된 표면(330)과 같은) 표면으로부터 상부 전극(410)으로 연장하는 비아(412)를 포함한다. 수직 MTJ 셀(404)은, 독립적인 자기 도메인들(422 및 424)을 각각 운반하도록 적응된 제 1 측벽(416) 및 제 2 측벽(418)을 포함한다. 독립적인 자기 도메인들(422 및 424) 각각의 각각의 배향은 각각의 데이터 값을 표현할 수도 있다. 부가적으로, 수직 MTJ 셀(404)은, 또 다른 데이터 값을 표현할 수도 있는 도 3의 하부 도메인(346)과 같은 또 다른 독립적인 자기 도메인을 운반하도록 적응된 하부 벽을 포함할 수도 있다.

수직 MTJ 셀(404)은 길이 (a) 및 폭 (b)을 포함하며, 여기서, 길이 (a)는 폭 (b)보다 더 크다. 대안적으로, 길이 (a)는 폭 (b)과 동일할 수도 있다. 특정한 실시형태에서, 도 3의 단면도는 도 4의 라인들 3-3을 따라 취해진 단면을 또한 표현할 수도 있다. 이러한 예에서, 도 3에 도시된 바와 같이, 수직 MTJ 셀(404)은, 수직 MTJ 셀(404)이 깊이 (c)를 갖도록 깊이 (d)를 갖는 트렌치 내에 형성될 수도 있다. 이러한 특정한 예에서, 길이 (a)가 폭 (b)보다 더 크고 폭 (b)이 트렌치 깊이 (d) 또는 수직 MTJ 셀 깊이 (c)보다 더 크도록 수직 MTJ 셀(404)이 형성될 수도 있다. 대안적으로, 도 5 및 도 6에 도시된 바와 같이, 수직 MTJ 셀(404)이 수직 MTJ 셀 깊이 (c)보다 더 큰 트렌치 깊이 (d)를 갖도록 수직 MTJ 셀(404)이 형성될 수도 있으며, 그 깊이 (c)는 차례로 길이 (a)보다 더 크다.

도 5는 수직 자기 터널 접합(MTJ) 셀(504)을 포함하는 회로 디바이스(500)의 제 3 특정한 예시적인 실시형태의 상면도이다. 회로 디바이스(500)는 수직 MTJ 셀(504)을 갖는 기판(502)을 포함한다. 수직 MTJ 셀(504)은 하부 전극(506), 수직 MTJ 스택(508), 중심 전극(510) 및 비아(512)를 포함한다. 수직 MTJ 셀(504)은 제 1 측벽(514), 제 2 측벽(516), 제 3 측벽(518), 및 제 4 측벽(520)을 갖는다. 제 2 측벽(516)은 제 1 데이터 값을 표현하도록 적응된 제 2 자기 도메인(522)을 포함하고, 제 4 측벽(520)은 제 2 데이터 값을 표현하도록 적응된 제 4 자기 도메인(524)을 포함한다. 도 6에 도시된 바와 같이, 하부 벽(670)은 하부 자기 도메인(672)을 포함할 수도 있다. 또한, 제 1 및 제 3 측벽들(514 및 518)은 특정한 구현에 의존하여 자기 도메인들을 운반할 수도 있다.

수직 MTJ 셀(504)은 길이 (a) 및 폭 (b)을 갖는다. 길이 (a)는 제 2 및 제 4 측벽들(516 및 520)의 길이에 대응한다. 폭 (b)은 제 1 및 제 3 측벽들(514 및 518)의 길이에 대응한다. 이러한 특정한 예에서, 수직 MTJ 셀(504)의 길이 (a)는 폭 (b)보다 더 크다. 대안적으로, 수직 MTJ 셀(504)의 길이 (a)는 폭 (b)와 동일할 수도 있다.

도 6은 도 5의 라인 6-6을 따라 취해진 도 5의 회로 디바이스의 단면도이다. 도면(600)은 수직 MTJ 셀(504), 비아(512), 상부 전극(510), 수직 MTJ 스택(508), 및 하부 전극(506)을 포함하는 단면으로 도시된 기판(502)을 포함한다. 기판(502)은 제 1 인터-금속 유전체 레이어(632), 제 1 캡 레이어(634), 제 2 인터-금속 유전체 레이어(636), 제 2 캡 레이어(638), 제 3 캡 레이어(640), 및 제 3 인터-금속 유전체 레이어(642)를 포함한다.

트렌치는, 하부 전극(506), 수직 MTJ 스택(508), 및 상부 전극(510)을 수용하기 위해 제 2 캡 레이어(638) 및 제 2 인터-금속 유전체 레이어(636)에서 형성된다. 트렌치는 트렌치 깊이 (d)를 가지며, 수직 MTJ 스택(508)은 트렌치 깊이 (d) 마이너스 하부 전극(506)의 두께와 대략적으로 동일한 깊이 (c)를 갖는다. 하부 비아(644)는 제 1 갭 레이어(634) 및 제 1 인터-금속 유전체 레이어(632)를 통해 하부 표면(690)으로부터 연장하며, 하부 전극(506)에 커플링된다. 비아(512)는 제 3 인터-금속 유전체 레이어(642) 및 제 3 캡 레이어(640)를 통해 기판(502)의 상부 표면(680)으로부터 연장하며, 상부 전극(510)에 커플링된다. 상부 표면(680)은 실질적으로 평평한 표면일 수도 있다.

특정한 실시형태에서, 트렌치 깊이 (d)는 수직 MTJ 셀 깊이 (c)보다 더 크며, 그 양자는 수직 MTJ 셀(504)의 길이 (a)보다 더 크다. 이러한 특정한 예에서, 자기 도메인들(522 및 524)은, 기판(502)의 상부 표면(680)에 실질적으로 평행이고 측벽에 수직으로 배향된 방향(즉, 측벽들의 깊이 (d)의 방향으로 수직인 것과는 대조적임)으로 연장한다.

도 7은, 다수의 데이터 비트들을 저장하도록 적응될 수도 있는 수직 자기 터널 접합(MTJ) 셀(704)을 갖는 기판(702)을 포함하는 메모리 디바이스(700)의 특정한 예시적인 실시형태의 상면도이다. 수직 자기 터널 접합(MTJ) 셀(704)은, 하부 전극(706), 수직 MTJ 스택(708), 및 중심 전극(710)을 포함한다. 수직 MTJ 셀(704)은 길이 (a) 및 폭 (b)을 가지며, 여기서, 길이 (a)는 폭 (b)보다 크거나 동일하다. 기판(702)은 중심 전극(710)에 커플링된 상부 비아(736) 및 하부 전극(706)에 커플링된 하부 비아(732)를 포함한다. 또한, 기판(702)은 상부 비아(736)에 커플링된 제 1 배선 트레이스(734) 및 하부 비아(732)에 커플링된 제 2 배선 트레이스(730)를 포함한다. 기판(702)은 프로세스 개구(738)를 포함한다. 프로세스 개구(738)는 MTJ의 하나의 측벽을 제거하기 위한 선택적인 단계이다.

수직 MTJ 스택(708)은, 고정된 배향을 갖는 고정된 자기 도메인을 운반하는 속박된(고정) 자기 레이어, 터널 장벽 레이어, 및 기입 전류를 통해 변경되거나 프로그래밍될 수 있는 자기 도메인을 갖는 자유 자기 레이어를 포함한다. 또한, 수직 MTJ 스택(708)은 고정된 자기 레이어를 속박(pin)하기 위한 기준 레이어를 포함할 수도 있다. 특정한 실시형태에서, 수직 MTJ 스택(708)의 고정된 자기 레이어은 하나 또는 그 초과의 레이어들을 포함할 수도 있다. 부가적으로, 수직 MTJ 스택(708)은 다른 레이어들을 포함할 수도 있다. 수직 MTJ 셀(704)은 제 1 자기 도메인(722)을 운반하기 위한 제 1 측벽(712), 제 2 자기 도메인(724)을 운반하기 위한 제 2 측벽(714), 및 제 3 자기 도메인(726)을 운반하기 위한 제 3 측벽(716)을 포함한다. 또한, 수직 MTJ 셀(704)은 제 4 자기 도메인(872)(도 8 참조)을 운반하기 위한 하부 벽(870)을 포함한다. 제 1, 제 2, 제 3, 및 제 4 자기 도메인들(722, 724, 726, 및 872)은 독립적이다. 특정한 실시형태에서, 제 1, 제 2, 제 3, 및 제 4 자기 도메인들(722, 724, 726, 및 872)은 각각의 데이터 값들을 표현하도록 구성된다. 일반적으로, 자기 도메인들(722, 724, 726, 및 872)의 배향들은 저장된 데이터 값에 의해 결정된다. 예를 들어, "0" 값은 제 1 배향에 의해 표현될 수도 있지만, "1" 값은 제 2 배향에 의해 표현될 수도 있다.

도 8은 도 7의 라인 8-8을 따라 취해진 도 7의 회로 디바이스(700)의 단면도(800)이다. 도면(800)은 제 1 인터-금속 유전체 레이어(850), 제 2 인터-금속 유전체 레이어(852), 제 1 캡 레이어(854), 제 3 인터-금속 유전체 레이어(856), 제 2 캡 레이어(858), 제 3 캡 레이어(860), 제 4 인터-금속 유전체 레이어(862), 및 제 5 인터-금속 유전체 레이어(864)를 갖는 기판(702)을 포함한다. 기판(702)은 제 1 표면(880) 및 제 2 표면(890)을 갖는다. 또한, 기판(702)은 수직 MTJ 스택(708)을 포함하는 수직 MTJ 구조(704)를 포함한다. 하부 전극(706), 수직 MTJ 스택(708), 및 상부 전극(710)은 기판(702)의 트렌치 내에 배치된다. 트렌치는 깊이 (d)를 갖는다.

기판(702)은 제 2 표면(890)에 배치된 제 2 배선 트레이스(730)를 포함한다. 제 2 배선 트레이스(730)는, 제 2 배선 트레이스(730)로부터 하부 전극(706)의 부분으로 연장하는 하부 비아(732)에 커플링된다. 또한, 기판(702)은 제 1 표면(880)에 배치된 제 1 배선 트레이스(734)를 포함한다. 제 1 배선 트레이스(734)는, 제 1 배선 트레이스(734)로부터 중심 전극(710)으로 연장하는 상부 비아(736)에 커플링된다. 중심 전극(710)은 수직 MTJ 스택(708)에 커플링된다. 또한, 기판(702)은, 수직 MTJ 구조(704)의 일부를 선택적으로 제거하고 프로세스 개구(738) 내에 인터-금속 유전체 재료를 증착시키고 후속하여 화학적-기계적 평탄화(CMP) 프로세스를 수행함으로써 형성될 수도 있는 프로세스 개구(738)를 포함한다.

특정한 실시형태에서, 수직 MTJ 스택(708)은 제 2 자기 도메인(724)을 운반하는 제 2 측벽(714)을 포함한다. 제 2 자기 도메인(724)은 제 2 데이터 값을 표현하도록 적응될 수도 있다. 또한, 수직 MTJ 스택(708)은, 제 4 데이터 값을 표현하도록 적응될 수도 있는 하부 자기 도메인(872)을 갖는 하부 벽(870)을 포함한다. 특정한 예에서, 데이터 값은, 제 1 배선 트레이스(734)에 전압을 인가하고 제 2 배선 트레이스(730)에서의 전류를 기준 전류와 비교함으로써, 수직 MTJ 스택(708)으로부터 판독될 수 있다. 대안적으로, 데이터 값은, 제 1 및 제 2 배선 트레이스들(734 및 730) 중 하나에 기입 전류를 인가함으로써 수직 MTJ 스택(708)에 기입될 수도 있다. 특정한 실시형태에서, 도 7에 도시된 수직 MTJ 스택(708)의 길이 (a) 및 폭 (b)은 트렌치 깊이 (d)보다 더 크며, 제 2 측벽(714)에 의해 운반된 자기 도메인(724)은, 기판(702)의 제 1 표면(880)에 실질적으로 평행이고 수평으로 배향된 방향으로 (즉, 측벽들의 깊이 (d)의 방향으로 수직인 것과 대조적으로 측벽들의 길이 (a)의 방향으로) 연장한다.

*도 9는 도 7의 라인 9-9을 따라 취해진 도 7의 회로 디바이스(700)의 단면도(900)이다. 도면(900)은 제 1 인터-금속 유전체 레이어(850), 제 2 인터-금속 유전체 레이어(852), 제 1 캡 레이어(854), 제 3 인터-금속 유전체 레이어(856), 제 2 캡 레이어(858), 제 3 캡 레이어(860), 제 4 인터-금속 유전체 레이어(862), 및 제 5 인터-금속 유전체 레이어(864)를 갖는 기판(702)을 포함한다. 기판(702)은 제 1 표면(880) 및 제 2 표면(890)을 갖는다. 기판(702)은 하부 전극(706), 수직 MTJ 스택(708), 및 중심 전극(710)을 갖는 수직 MTJ 구조(704)를 포함한다. 기판(702)은, 제 1 표면(880)에 배치되고 패터닝된 제 1 배선 트레이스(734)를 포함한다. 제 1 배선 트레이스(734)는, 제 1 배선 트레이스(734)로부터 중심 전극(710)으로 연장하는 상부 비아(736)에 커플링된다. 또한, 기판(702)은 제 2 표면(890)에서 제 2 배선 트레이스(730)를 포함한다. 제 2 배선 트레이스(730)는, 제 2 배선 트레이스(730)로부터 하부 전극(706)의 부분으로 연장하는 하부 비아(732)에 커플링된다. 수직 MTJ 스택(708)은 제 1 자기 도메인(726)을 운반하기 위한 제 1 측벽(716), 제 3 자기 도메인(722)을 운반하기 위한 제 3 측벽(712), 및 하부 자기 도메인(872)을 운반하기 위한 하부 벽(870)을 포함한다. 이러한 특정한 관점에서, 자기 도메인들(726 및 722)은 수평으로 (즉, 측벽들의 깊이 (d)의 방향으로 수직인 것과 대조적으로 측벽들의 길이 (a)의 방향으로) 배향되고, 하부 자기 도메인(872)은 수직으로 (즉, 측벽들의 길이 (a)의 방향으로 수평인 것과 대조적으로 측벽들의 깊이 (d)의 방향으로) 배향된다.

특정한 실시형태에서, 수직 MTJ 스택(708)은 최대 4개의 고유한 데이터 값들을 저장하도록 적응될 수도 있다. 제 1 데이터 값은 제 1 자기 도메인(722)에 의해 표현될 수도 있고, 제 2 데이터 값은 제 2 자기 도메인(724)에 의해 표현될 수도 있고, 제 3 데이터 값은 제 3 자기 도메인(726)에 의해 표현될 수도 있으며, 제 4 데이터 값은 하부 자기 도메인(872)에 의해 표현될 수도 있다. 또 다른 특정한 실시형태에서, 제 5 데이터 값을 표현할 수도 있는 제 4 자기 도메인을 운반하도록 제 4 측벽이 포함될 수도 있다.

도 10은, 다수의 비트들과 같은 다수의 데이터 값들을 저장하도록 적응될 수도 있는 깊은 트렌치 내에 수직 자기 터널 접합(MTJ) 셀(1004)을 갖는 기판(1002)을 포함하는 메모리 디바이스(1000)의 특정한 예시적인 실시형태의 상면도이다. 수직 자기 터널 접합(MTJ) 셀(1004)은 하부 전극(1006), 수직 MTJ 스택(1008), 및 중심 전극(1010)을 포함한다. 수직 MTJ 셀(1004)은 길이 (a) 및 폭 (b)을 가지며, 여기서, 길이 (a)는 폭 (b)보다 크거나 동일하다. 기판(1002)은 중심 전극(1010)에 커플링된 상부 비아(1036)를 포함하고, 하부 전극(1006)에 커플링된 하부 비아(1032)를 포함한다. 또한, 기판(1002)은 하부 비아(1032)에 커플링된 제 1 배선 트레이스(1034), 및 상부 비아(1036)에 커플링된 제 2 배선 트레이스(1030)를 포함한다. 기판(1002)은 프로세스 개구(1038)를 포함한다.

수직 MTJ 스택(1008)은, 기준 레이어에 의해 속박될 수도 있고 고정된 배향을 갖는 고정된 자기 도메인을 운반하는 속박된(고정된) 자기 레이어, 터널 장벽 레이어, 및 기입 전류를 통해 변경되거나 프로그래밍될 수 있는 자기 도메인을 갖는 자유 자기 레이어를 포함한다. 특정한 실시형태에서, 수직 MTJ 스택(1008)의 고정된 자기 레이어은 하나 또는 그 초과의 레이어들을 포함할 수도 있다. 부가적으로, 수직 MTJ 스택(1008)은 다른 레이어들을 포함할 수도 있다. 수직 MTJ 셀(1004)은, 제 1 자기 도메인(1022)을 운반하기 위한 제 1 측벽(1012), 제 2 자기 도메인(1024)을 운반하기 위한 제 2 측벽(1014), 및 제 3 자기 도메인(1026)을 운반하기 위한 제 3 측벽(1016)을 포함한다. 또한, 수직 MTJ 셀(1004)은 제 4 자기 도메인(1172)(도 11 참조)을 운반하기 위한 하부 벽(1170)을 포함할 수도 있다. 제 1, 제 2, 제 3, 및 제 4 자기 도메인들(1022, 1024, 1026, 및 1172)은 독립적이다. 특정한 실시형태에서, 제 1, 제 2, 제 3, 및 제 4 자기 도메인들(1022, 1024, 1026, 및 1172)은 각각의 데이터 값들을 표현하도록 구성된다. 일반적으로, 자기 도메인들(1022, 1024, 1026, 및 1172)의 배향들은 저장된 데이터 값에 의해 결정된다. 예를 들어, "0" 값은 제 1 배향에 의해 표현될 수도 있지만, "1" 값은 제 2 배향에 의해 표현될 수도 있다.

도 11은 도 10의 라인 11-11을 따라 취해진 도 10의 회로 디바이스(1000)의 단면도(1100)이다. 도면(1100)은 제 1 인터-금속 유전체 레이어(1150), 제 2 인터-금속 유전체 레이어(1152), 제 1 캡 레이어(1154), 제 3 인터-금속 유전체 레이어(1156), 제 2 캡 레이어(1158), 제 3 캡 레이어(1160), 제 4 인터-금속 유전체 레이어(1162), 및 제 5 인터-금속 유전체 레이어(1164)를 갖는 기판(1002)을 포함한다. 기판(1002)은 제 1 표면(1180) 및 제 2 표면(1190)을 갖는다. 또한, 기판(1002)은 수직 MTJ 스택(1008)을 포함하는 수직 MTJ 구조(1004)를 포함한다. 하부 전극(1006), 수직 MTJ 스택(1008), 및 상부 전극(1010)은 기판(1002)의 트렌치 내에 배치된다. 트렌치는 깊이 (d)를 갖는다. 이러한 예시에서, 깊이 (d)는 측벽(1014)의 폭 (b)보다 더 크다.

기판(1002)은, 제 1 표면(1180)에 배치되고 패터닝된 제 2 배선 트레이스(1030)를 포함한다. 제 2 배선 트레이스(1030)는, 제 2 배선 트레이스(1030)로부터 중심 전극(1010)으로 연장하는 상부 비아(1036)에 커플링된다. 중심 전극(1010)은 수직 MTJ 스택(1008)에 커플링된다. 또한, 기판(1002)은 제 2 표면(1190)에 배치된 제 1 배선 트레이스(1034)를 포함한다. 제 1 배선 트레이스(1034)는, 제 1 배선 트레이스(1034)로부터 하부 전극(1006)의 부분으로 연장하는 하부 비아(1032)에 커플링된다. 기판(1002)은, 수직 MTJ 스택(1008)의 일부를 선택적으로 제거하고 프로세싱 개구(1038) 내에 인터-금속 유전체 재료를 증착시키고 후속하여 화학적-기계적 평탄화(CMP) 프로세스를 수행함으로써 형성될 수도 있는 프로세스 개구(1038)를 더 포함한다.

특정한 실시형태에서, 수직 MTJ 스택(1008)은 제 2 자기 도메인(1024)을 운반하는 제 2 측벽(1014)을 포함한다. 제 2 자기 도메인(1024)은 제 2 데이터 값을 표현하도록 적응될 수도 있다. 또한, 수직 MTJ 스택(1008)은, 제 4 데이터 값을 표현하도록 적응될 수도 있는 하부 자기 도메인(1172)을 갖는 하부 벽(1170)을 포함한다. 특정한 예에서, 데이터 값은, 제 2 배선 트레이스(1030)에 전압을 인가하고 제 1 배선 트레이스(1034)에서의 전류를 기준 전류와 비교함으로써, 수직 MTJ 스택(1008)으로부터 판독될 수 있다. 대안적으로, 데이터 값은, 제 1 및 제 2 배선 트레이스들(1034 및 1030) 사이에 기입 전류를 인가함으로써 수직 MTJ 스택(1008)에 기입될 수도 있다. 특정한 실시형태에서, 도 10에 도시된 수직 MTJ 스택(1008)의 길이 (a) 및 폭 (b)은 트렌치 깊이 (d)보다 더 작으며, 제 2 측벽(1014)에 의해 운반된 자기 도메인(1024)은, 기판(1002)의 제 1 표면(1180)에 실질적으로 평행인 방향 및 길이 (a)의 방향으로 연장한다.

도 12는 도 10의 라인 12-12을 따라 취해진 도 10의 회로 디바이스(1000)의 단면도(1200)이다. 도면(1200)은 제 1 인터-금속 유전체 레이어(1150), 제 2 인터-금속 유전체 레이어(1152), 제 1 캡 레이어(1154), 제 3 인터-금속 유전체 레이어(1156), 제 2 캡 레이어(1158), 제 3 캡 레이어(1160), 제 4 인터-금속 유전체 레이어(1162), 및 제 5 인터-금속 유전체 레이어(1164)를 갖는 기판(1002)을 포함한다. 기판(1002)은 제 1 표면(1180) 및 제 2 표면(1190)을 갖는다. 기판(1002)은 하부 전극(1006), 수직 MTJ 스택(1008), 및 중심 전극(1010)을 갖는 수직 MTJ 구조(1004)를 포함한다. 기판(1002)은, 제 2 표면(1190)에 배치되고 패터닝된 제 1 배선 트레이스(1034)를 포함한다. 제 1 배선 트레이스(1034)는, 제 1 배선 트레이스(1034)로부터 하부 전극(1006)의 부분으로 연장하는 하부 비아(1032)에 커플링된다. 또한, 기판(1002)은 제 1 표면(1180)에서 제 2 배선 트레이스(1030)를 포함한다. 제 2 배선 트레이스(1030)는, 제 2 배선 트레이스(1030)로부터 중심 전극(1010)으로 연장하는 상부 비아(1036)에 커플링된다.

수직 MTJ 스택(1008)은 제 1 자기 도메인(1026)을 운반하기 위한 제 1 측벽(1016), 제 3 자기 도메인(1022)을 운반하기 위한 제 3 측벽(1012), 및 하부 자기 도메인(1172)을 운반하기 위한 하부 벽(1170)을 포함한다. 이러한 특정한 관점에서, 트렌치 깊이 (d)는 수직 MTJ 스택(1008)의 길이 (a) 및 폭 (b)보다 더 크고, 제 1 및 제 3 자기 도메인들(1022 및 1026)은 실질적으로 수평인 방향으로 (즉, 측벽들의 깊이 (d)의 방향으로 수직인 것과 대조적으로 측벽들의 길이 (a)의 방향으로) 연장하며, 제 4 자기 도메인(1072)은 실질적으로 수직인 방향으로 (즉, 측벽들의 길이 (a)의 방향으로 수평인 것과 대조적으로 측벽들의 깊이 (d)의 방향으로) 연장한다.

특정한 실시형태에서, 수직 MTJ 스택(1008)은 최대 4개의 고유한 데이터 값들을 저장하도록 적응될 수도 있다. 제 1 데이터 값은 제 1 자기 도메인(1022)에 의해 표현될 수도 있고, 제 2 데이터 값은 제 2 자기 도메인(1024)에 의해 표현될 수도 있고, 제 3 데이터 값은 제 3 자기 도메인(1026)에 의해 표현될 수도 있으며, 제 4 데이터 값은 하부 자기 도메인(1172)에 의해 표현될 수도 있다. 또 다른 특정한 실시형태에서, 제 5 데이터 값을 표현할 수도 있는 제 4 자기 도메인을 운반하도록 제 4 측벽이 포함될 수도 있다.

도 13은, 캡막 레이어의 증착 이후 그리고 비아 포토-에칭, 포토-레지스트 스트립, 비아 충진, 및 비아 화학적-기계적 평탄화(CMP) 프로세스들 이후의 회로 기판(1300)의 단면도이다. 회로 기판(1300)은 제 1 인터-금속 유전체 레이어(1301), 배선 트레이스(1303), 제 1 인터-금속 유전체 레이어(1301)의 상부 상에 배치된 제 2 인터-금속 유전체 레이어(1302), 및 인터-금속 유전체 레이어(1302)의 상부 상에 배치된 캡막 레이어(1304)를 포함한다. 특정한 실시형태에서, 포토-레지스트 레이어은 캡막 레이어(1304) 상으로 포토-레지스트를 스피닝함으로써 적용되었다. 포토-에칭 프로세스는, 캡 레이어(1304) 및 인터-금속 유전체(1302)에서 트렌치 패턴을 정의하도록 적용되었다. 캡막 레이어(1304) 및 인터-금속 유전체 레이어(1302)를 통하여 개구 또는 비아(1306)를 노출시키기 위해 에칭 이후 포토-레지스트 레이어가 스트리핑되었다. 전도성 재료 또는 비아 충진 재료(1308)가 개구(1306)에 증착되었고, 비아 CMP 프로세스가 회로 기판(1300)을 평탄화시키기 위해 수행되었다.

도 14는, 인터-금속 유전체 레이어 증착, 캡막 증착, 트렌치 포토-에칭 프로세스, 트렌치 포토 레지스트 스트립, 하부 전극 증착, 수직 자기 터널 접합(MTJ) 막들 증착, 상부 전극 증착, 및 리버스 포토-에칭 프로세싱 이후의 다수의 트렌치들 및 다수의 수직 MTJ 구조들을 도시한 도 13의 회로 기판(1300)의 단면도(1400)이다. 회로 기판(1300)은 제 2 인터-금속 유전체 레이어(1302), 캡막 레이어(1304), 및 비아 충진 재료(1308)를 포함한다. 제 3 인터-금속 유전체 레이어(1410)는 캡막 레이어(1304) 상으로 증착된다. 제 2 캡막 레이어(1412)는 제 3 인터-금속 유전체 레이어(1410) 상으로 증착된다. 트렌치(1414)는, 예를 들어, 트렌치 포토-에칭 및 세정 프로세스를 수행함으로써, 캡막 레이어(1412) 및 제 3 인터-금속 유전체 레이어(1410) 내에 정의된다. 수직 자기 터널 접합(MTJ) 셀(1416)은 트렌치(1414) 내에 증착된다. 수직 MTJ 셀(1416)은, 하부 비아 충진 재료(1308)에 커플링된 하부 전극(1418), 하부 전극(1418)에 커플링된 수직 MTJ 스택(1420), 및 수직 MTJ 스택(1420)에 커플링된 상부 전극(1422)을 포함한다. 포토-레지스트 레이어(1424)는 상부 전극(1422) 상에 패터닝된다. 트렌치(1414) 내에 없는 과도한 재료를 제거하기 위해, 리버스 포토-에칭 프로세스가, 포토 레지스트 레이어(1424), 상부 전극(1422), 수직 MTJ 스택(1420), 및 하부 전극(1418)에 적용된다. 도 14에 도시된 바와 같이, 다수의 트렌치들(1414)은 캡막 레이어(1412) 및 제 3 인터-금속 유전체 레이어(1410) 내에 정의될 수도 있고, 수직 MTJ 셀(1416)은 각각의 트렌치(1414)에 증착될 수도 있다.

이러한 특정한 예에서, 트렌치(1414)는 트렌치 깊이 (d)를 갖도록 정의된다. 하부 전극(1418)의 두께는 상대적인 수직 MTJ 셀 깊이 (c)를 갖도록 정의된다. 특정한 예에서, 수직 MTJ 셀 깊이 (c)는 트렌치 깊이 (d) 마이너스 하부 전극(1418)의 두께와 대략적으로 동일하다.

일반적으로, 트렌치(1414) 내에 수직 MTJ 셀(1416)을 제조함으로써, 트렌치(1414)의 디멘션들은 수직 MTJ 셀(1416)의 디멘션들을 정의한다. 추가적으로, 트렌치(1414)가 수직 MTJ 셀(1416)의 디멘션들을 정의하기 때문에, 수직 MTJ 셀(1416)은 수직 MTJ 셀(1416)에 대해 중요하고 값비싼 포토-에칭 프로세스를 수행하지 않으면서 형성될 수 있으며, 그에 의해, 수직 MTJ 셀(1416)에 관한 산화, 코너 라운딩 및 다른 부식-관련 이슈들을 감소시킨다.

도 15는 캡막 레이어에서 중지할 MTJ CMP 프로세싱 및 리버스 포토-레지스트 스트립 이후의 도 14의 회로 기판(1300)의 단면도(1500)이다. 회로 기판(1300)은 제 1 인터-금속 유전체 레이어(1301), 배선 트레이스(1303), 제 2 인터-금속 유전체 레이어(1302), 및 제 1 캡 레이어(1304)를 포함한다. 도면(1500)은, 제 2 인터-금속 유전체 레이어(1410), 제 2 캡 레이어(1412), 및 수직 MTJ 구조(1416)를 포함한다. 수직 MTJ 구조(1416)는 수직 MTJ 셀 깊이 (d)를 가지며, 트렌치 깊이 (d)를 갖는 트렌치(1414) 내에 형성된다. 수직 MTJ 구조(1416)는 비아 충진 재료(1308)에 커플링된 하부 전극(1418), 수직 MTJ 스택(1420), 및 상부 전극(1422)을 포함한다. 포토 레지스트 스트립 프로세스가 적용되며, 실질적으로 평평한 표면(1530)을 생성하기 위해 수직 MTJ 구조(1416)의 일부들을 제거하도록 수직 MTJ 화학적-기계적 평탄화(CMP) 프로세스가 적용된다. CMP 프로세스는 제 2 캡막 레이어(1412)에서 중지한다.

도 16은, 포토 레지스트가 스피닝 및 패터닝되고 수직 MTJ 측벽 에칭이 수행된 이후의 도 15의 라인 16-16을 따라 취해진 도 15의 회로 기판(1300)의 단면도(1600)이다. 측벽 에칭은 선택적인 프로세스 단계이다. 회로 기판(1300)은 제 1 인터-금속 유전체 레이어(1301), 배선 트레이스(1303), 제 2 인터-금속 유전체 레이어(1302), 제 1 캡막 레이어(1304), 및 비아 충진 재료(1308)를 포함한다. 제 3 인터-금속 유전체 레이어(1410) 및 제 2 캡 레이어(1412)는 제 1 캡 레이어(1304) 상에 증착된다. 트렌치(1414)는 제 2 캡 레이어(1412) 및 제 2 인터-금속 유전체 레이어(1410)에서 정의된다. 하부 전극(1418), 수직 MTJ 스택(1420), 및 상부 전극(1422)은 트렌치(1414) 내에 형성된다. 실질적으로 평평한 표면(1530)을 생성하기 위해 화학적-기계적 평탄화(CMP) 프로세스가 적용된다. 포토 레지스트 레이어(1646)가 스피닝되며, 프로세스 패턴 개구(1652)가 포토-에칭 프로세스를 사용하여 정의된다. 포토-에칭 프로세스는 수직 MTJ 셀(1416)로부터 측벽을 제거하며, (상면도로부터) 실질적으로 u-형상 수직 MTJ 셀(1416)을 초래한다.

도 17은 프로세스 개구(1652) 내에서의 인터-금속 유전체 재료의 증착 이후, 화학적-기계적 평탄화(CMP) 프로세스를 수행한 이후, 그리고 제 3 캡핑(capping) 레이어(1644)를 증착시킨 이후의 도 16에 도시된 회로 기판(1300)의 단면도(1700)이다. 회로 기판(1300)은 제 1 인터-금속 유전체 레이어(1301), 배선 트레이스(1303), 제 2 인터-금속 유전체 레이어(1302), 제 1 캡막 레이어(1304), 및 비아 충진 재료(1308)를 포함한다. 제 3 인터-금속 유전체 레이어(1410) 및 제 2 캡 레이어(1412)는 제 1 캡막 레이어(1304) 상에 증착된다. 트렌치(1414)는 제 2 캡 레이어(1412) 및 제 2 인터-금속 유전체 레이어(1410)에서 정의된다. 하부 전극(1418), 수직 MTJ 스택(1420), 및 상부 전극(1422)은 트렌치(1414) 내에 형성된다. 실질적으로 평평한 표면(1530)을 복구시키기 위해 화학적-기계적 평탄화(CMP) 프로세스가 적용된다. 프로세스 개구(1652)가 포토-에칭 프로세스를 사용하여 정의된다. 포토-에칭 프로세스는 수직 MTJ 셀(1416)로부터 측벽을 제거하여, (상면도로부터) 실질적으로 u-형상 수직 MTJ 셀(1416)을 초래한다. 프로세스 개구(1652)는 인터-금속 유전체 재료(1748)로 충진되고, CMP 프로세스가 실질적으로 평평한 표면(1530)을 복구시키기 위해 수행되며, 제 3 캡 레이어(1644)가 실질적으로 평평한 표면(1530) 상에 증착된다.

도 18은 다른 회로에 커플링될 수도 있는 회로 기판(1300)의 단면도(1800)이다. 회로 기판(1300)은 제 1 인터-금속 유전체 레이어(1301), 배선 트레이스(1303), 제 2 인터-금속 유전체 레이어(1302), 제 1 캡막 레이어(1304), 및 비아 충진 재료(1308)를 포함한다. 제 3 인터-금속 유전체 레이어(1410) 및 제 2 캡 레이어(1412)는 제 1 캡막 레이어(1304) 상에 증착된다. 트렌치(1414)는 제 2 캡 레이어(1412) 및 제 2 인터-금속 유전체 레이어(1410)에서 정의된다. 하부 전극(1418), 수직 MTJ 스택(1420), 및 상부 전극(1422)은 트렌치(1414) 내에 형성된다. 실질적으로 평평한 표면(1530)을 복구시키기 위해 화학적-기계적 평탄화(CMP) 프로세스가 적용된다. 제 3 캡 레이어(1644) 및 제 4 인터-금속 유전체 레이어(1646)가 증착된다. 제 4 인터-금속 유전체 레이어(1646) 및 제 3 캡 레이어(1644)를 통해 비아(1860)를 정의하도록 포토-에칭 프로세스가 적용된다. 비아(1860)는 전도성 재료로 충진되며, 비아 화학적-기계적 평탄화 프로세스가 적용된다. 금속 배선 트레이스(1862)는 제 4 인터-금속 유전체 레이어(1646) 상에 증착 및 패터닝되며, 제 5 인터-금속 유전체 레이어(1848)가 증착된다. 다마신 프로세스가 사용되면, 비아 및 금속 배선이 제 5 인터-금속 유전체 레이어(1848) 및 제 4 인터-금속 유전체 레이어(1646)에서 트렌치 패터닝, 구리 도금, 및 구리 CMP로 결합될 수 있다. 특정한 실시형태에서, 또 다른 화학적-기계적 평탄화 프로세스가 회로 디바이스를 평탄화시키기 위해 수행될 수도 있다. 이러한 스테이지에서, 배선 트레이스(1303) 및 배선 트레이스(1862)는 다른 회로에 커플링될 수도 있으며, 수직 MTJ 셀(1416)은 하나 또는 그 초과의 데이터 값들을 저장하는데 사용될 수도 있다.

도 19는 도 1의 수직 자기 터널 접합(MTJ) 셀(150)과 같은 MTJ 셀을 형성하는 방법의 특정한 예시적인 실시형태의 흐름도이다. (1902)에서, 도 1의 배선 트레이스(103)와 같은 금속 레이어가 도 1의 디바이스 기판(105)과 같은 디바이스 기판 위에 형성된다. (1904)로 진행하여, 비아가 형성되고 금속 레이어와 접촉한다. 특정한 실시형태에서, 비아는 포토-에칭 프로세스, 포토-레지스트 스트립 프로세스, 및 세정 프로세스를 사용하여 형성될 수도 있으며, 도 1의 전도성 재료(108)와 같은 전도성 재료로 충진된다. (1906)으로 이동하여, 도 3의 제 2 유전체 레이어(336)와 같은 유전체 레이어가 비아 위에 부가된다. (1908)로 계속하여, 도 1의 트렌치(114)와 같은 트렌치 영역이 유전체 레이어의 일부를 에칭함으로써 형성된다. (1910)으로 진행하여, 트렌치 영역을 형성한 이후, 도 1의 수직 MTJ 스택(152)과 같은 수직 자기 터널 접합(MTJ) 구조가 트렌치 영역으로 증착된다. 수직 MTJ 구조는, 도 1의 자유 레이어(154)와 같은 자유 레이어와 도 1의 고정 레이어(158)와 같은 고정 레이어 사이에 도 1의 장벽 레이어(156)와 같은 장벽 레이어를 포함할 수도 있다. 특정한 실시형태에서, 고정 레이어 및 자유 레이어 중 적어도 하나는 트렌치의 하부 표면에 근접하며, 트렌치의 하부 표면에 실질적으로 수직인 자기 모멘트를 갖는다. 수직 MTJ 구조는, 도 1의 기준 레이어(178)와 같이, 트렌치의 하부 표면에 실질적으로 수직인 자기 모멘트를 갖는 트렌치의 하부 표면에 근접한 기준 레이어를 더 포함할 수도 있다. (1912)로 진행하여, 도 1의 상부 전극(170)과 같은 상부 전극이 수직 MTJ 구조 위에 형성된다.

(1914)로 진행하여, 수직 MTJ 구조가 평탄화될 수도 있다. 평탄화는 수직 MTJ 구조에 대해 포토-에칭 프로세스를 수행하지 않으면서 수행될 수도 있다. 평탄화 프로세스는, 트렌치 외부의 전극 재료의 일부를 포함하는 과도한 재료를 제거하기 위해 화학적-기계적 평탄화(CMP) 프로세스를 수행하는 단계를 포함할 수도 있다. 특정한 실시형태에서, 수직 MTJ 구조를 평탄화시키는 것은, 실질적으로 평평한 표면을 정의하기 위해 기판으로부터 증착된 재료를 제거하는 것을 포함할 수도 있다.

(1916)으로 진행하여, 도 1의 자기 도메인(109)과 같이, 고정 레이어에 의해 운반된 자기장의 배향을 정의하기 위해 자기 어닐링 프로세스가 수행될 수도 있다. 자기 어닐링 프로세스는 3차원(3D) 어닐링 프로세스일 수도 있다. 모든 수직 MTJ 레이어들은 자기 어닐링 프로세스를 통해 어닐링될 수도 있어서, 고정 레이어를 속박하면서 자유 레이어가 기입 전류를 통해 변형가능하게 한다.

특정한 실시형태에서, 도 14에 도시된 바와 같이, 다수의 트렌치들이 형성될 수도 있으며, 수직 MTJ 구조를 증착하는 것은, 다수의 트렌치들의 각각으로 MTJ 레이어들을 형성함으로써 수행된다. 평탄화는, MTJ 구조들의 MTJ 레이어들을 에칭하지 않으면서 다수의 실질적으로 유사한 MTJ 디바이스들을 형성하기 위해 다수의 트렌치들 각각의 외부의 과도한 재료를 제거하도록 CMP 프로세스에 의해 수행될 수도 있다.

도 20은 수직 자기 터널 접합(MTJ) 셀을 형성하는 방법의 제 2 특정한 예시적인 실시형태의 흐름도이다. (2002)에서, 도 14의 캡막 레이어(1304)와 같은 캡막 레이어가 도 14의 제 2 인터-금속 유전체 (IMD) 레이어(1302)와 같은 디바이스의 IMD 상으로 증착된다. (2004)로 진행하여, 비아가 포토-에칭 프로세스, 포토-레지스트 스트립 프로세스, 및 세정 프로세스를 사용하여 형성된다. (2006)으로 진행하여, 비아 또는 개구가 도 14의 전도성 재료(1308)와 같은 전도성 재료로 충진되며, 화학적-기계적 평탄화(CMP) 프로세스가 과도한 전도성 재료를 제거하기 위해 수행된다. (2008)로 진행하여, 도 14의 제 2 캡 레이어(1412)와 같은 캡 레이어가 비아 위에 증착된다. (2010)으로 진행하여, 수직 MTJ 구조에 대해 포토-에칭 프로세스를 수행하지 않으면서 수직 MTJ 구조를 결정하는 디멘션들을 갖는 도 14의 트렌치(1414)와 같은 트렌치가 정의된다. (2012)로 진행하여, 도 14의 하부 전극(1418)과 같은 하부 전극이 증착된다. (2014)로 계속하여, 도 14의 수직 자기 터널 접합(MTJ) 스택(1420)과 같은 수직 MTJ 스택을 형성하기 위해, 자기 막 및 터널 장벽 레이어들을 포함하는 다수의 수직 자기 터널 접합(MTJ) 막 레이어들이 증착된다. (2016)으로 계속하여, 도 14의 상부 전극(1422)과 같은 상부 전극이 수직 MTJ 셀을 형성하기 위해 수직 MTJ 스택 상에 증착된다. (2018)로 진행하여, 트렌치 위에 직접 존재하지 않는 과도한 재료를 제거하기 위해 리버스 포토-에칭 프로세스가 수행된다. (2020)에서, CMP 프로세스가 제 2 캡 레이어 위에서 과도한 재료를 제거하기 위해 수행된다. (2022)로 진행하여, 수직 MTJ 스택이 수직 MTJ 스택의 하나의 측벽을 제거하기 위해 포토-에칭된다. 특정한 실시형태에서, 수직 MTJ 스택의 포토-에칭은 프로세스 윈도우 또는 개구를 정의한다. 방법은 (2024)로 진행한다.

도 21을 참조하면, (2024)에서, 방법은 (2126)으로 진행하며, 자기 어닐 프로세스가 자기 모멘트의 배향을 정의하기 위해 수직 MTJ 스택에 대해 수행된다. (2128)로 진행하여, 도 18의 제 3 캡 레이어(1644)와 같은 제 3 캡막 레이어가 제 2 캡막 레이어 위에 증착되고, 도 18의 제 4 IMD 레이어(1646)와 같은 제 2 IMD가 제 3 캡막 레이어 위에 증착된다. (2130)으로 진행하여, 도 18의 비아(1860)와 같은 제 2 비아는 포토-에칭 프로세스를 사용하여 형성되고, 제 2 비아 또는 개구는 전도성 재료로 충진된다. (2132)로 진행하여, CMP 프로세스가 전도성 재료를 평탄화시키기 위해 수행된다. (2134)로 진행하여, 금속 배선은, 배선 트레이스를 형성하기 위해 금속 레이어를 증착시키고 그 레이어를 포토-에칭함으로써, 또는 트렌치를 형성하고, 포토-에칭하고, 도금하며, 화학적-기계적 평탄화(CMP) 프로세스를 수행함으로써 정의될 수도 있다. 다마신 프로세스가 사용되면, (2132)의 비아 프로세싱 및 (2134)의 금속 배선 프로세싱은, 정의된 트렌치 포토/에칭, 포토 레지스트 스트립, 구리 도금, 및 구리 CMP 프로세스로서 결합될 수 있다. 방법은 (2136)에서 종료한다.

도 22는 복수의 수직 MTJ 구조들을 갖는 메모리 디바이스를 포함한 대표적인 무선 통신 디바이스(2200)의 블록도이다. 통신 디바이스(2200)는, 트렌치 구역들 내에 배치된 수직 MTJ 구조들의 메모리 어레이(2232), 및 트렌치 구역들 내에 배치된 수직 MTJ 구조들의 어레이를 포함하는 자기-저항 랜덤 액세스 메모리(MRAM)(2266)를 포함하며, 이들은 디지털 신호 프로세서(DSP)(2210)와 같은 프로세서에 커플링된다. DSP(2210)는 소프트웨어(2233)와 같은 컴퓨터 판독가능 명령들을 저장한 메모리(2231)와 같은 컴퓨터 판독가능 매체에 커플링된다. 또한, 통신 디바이스(2200)는 DSP(2210)에 커플링된 트렌치 영역 내에 배치된 수직 MTJ 구조들의 캐시 메모리 디바이스(2264)를 포함한다. 트렌치 구역들 내에 배치된 수직 MTJ 구조들의 캐시 메모리 디바이스(2264), 트렌치 구역들 내에 배치된 수직 MTJ 구조들의 메모리 어레이(2232), 및 트렌치 구역들 내에 배치된 다수의 수직 MTJ 구조들을 포함한 MRAM 디바이스(2266)는, 도 3 내지 도 21에 관해 설명된 바와 같은, 프로세스에 따라 형성된 수직 MTJ 셀들을 포함할 수도 있다.

또한, 도 22는 디지털 신호 프로세서(2210) 및 디스플레이(2228)에 커플링된 디스플레이 제어기(2226)를 도시한다. 또한, 코더/디코더(코덱)(2234)가 디지털 신호 프로세서(2210)에 커플링될 수 있다. 스피커(2236) 및 마이크로폰(2238)이 코덱(2234)에 커플링될 수 있다.

또한, 도 22는, 무선 제어기(2240)가 디지털 신호 프로세서(2210) 및 무선 안테나(2242)에 커플링될 수 있다는 것을 표시한다. 특정한 실시형태에서, 입력 디바이스(2230) 및 전원(2244)은 온-칩 시스템(2222)에 커플링된다. 또한, 특정한 실시형태에서, 도 22에 도시된 바와 같이, 디스플레이(2228), 입력 디바이스(2230), 스피커(2236), 마이크로폰(2238), 무선 안테나(2242), 및 전원(2244)은 온-칩 시스템(2222) 외부에 있다. 그러나, 각각이 인터페이스 또는 제어기와 같은 온-칩 시스템(2222)의 컴포넌트에 커플링될 수 있다.

(도 1 내지 도 18의 디바이스들 도 19 내지 도 21의 방법들, 또는 이들의 임의의 조합과 같은) 상기 기재된 디바이스들 및 기능들은 컴퓨터 판독가능 매체들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등)로 설계 및 구성될 수도 있다. 몇몇 또는 모든 그러한 파일들은 그러한 파일들에 기초하여 디바이스들을 제조하는 제조 취급자(handler)들에 제공될 수도 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하며, 그 후, 그 반도체 웨이퍼들은 반도체 다이로 절단되고 반도체 칩으로 패키징된다. 그 후, 반도체 칩들은 전자 디바이스들에서 이용된다. 도 23은 전자 디바이스 제조 프로세스(2300)의 특정한 예시적인 실시형태를 도시한다.

물리 디바이스 정보(2302)는 제조 프로세스(2300)에서, 예를 들어, 리서치(research) 컴퓨터(2306)에서의 수신된다. 물리 디바이스 정보(2302)는, 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 MTJ 디바이스와 같은 반도체 디바이스의 적어도 하나의 물리 특성을 나타내는 설계 정보를 포함할 수도 있다. 예를 들어, 물리 디바이스 정보(2302)는 물리 파라미터들, 재료 특성들, 및 리서치 컴퓨터(2306)에 커플링된 사용자 인터페이스(2304)를 통해 입력되는 구조 정보를 포함할 수도 있다. 리서치 컴퓨터(2306)는 메모리(2310)와 같은 컴퓨터 판독가능 매체에 커플링된 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(2308)를 포함한다. 메모리(2310)는, 프로세서(2308)가 물리 디바이스 정보(2302)를 파일 포맷에 따르도록 변환하여 라이브러리 파일(2312)을 생성하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수도 있다.

특정한 실시형태에서, 라이브러리 파일(2312)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(2312)은, 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수도 있으며, 그 라이브러리 파일은 전자 설계 자동화(EDA) 툴(2320)과 함께 사용하기 위해 제공된다.

라이브러리 파일(2312)은, 메모리(2318)에 커플링된 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(2316)를 포함하는 설계 컴퓨터(2314)에서 EDA 툴(2320)과 함께 사용될 수도 있다. EDA 툴(2320)은 설계 컴퓨터(2314)의 사용자가, 라이브러리 파일(2312)의 도 1 내지 도 18 중 임의의 도면에 도시된 바와 같은 수직 MTJ 디바이스 또는 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 디바이스를 사용하여 회로를 설계할 수 있게 하도록 프로세서 실행가능한 명령들로서 메모리(2318)에 저장될 수도 있다. 예를 들어, 설계 컴퓨터(2314)의 사용자는 설계 컴퓨터(2314)에 커플링된 사용자 인터페이스(2324)를 통해 회로 설계 정보(2322)를 입력할 수도 있다. 회로 설계 정보(2322)는, 도 1 내지 도 18 중 임의의 도면에 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스와 같은 반도체 디바이스의 적어도 하나의 물리 특성을 나타내는 설계 정보를 포함할 수도 있다. 예시하기 위해, 회로 설계 특성은 회로 설계에서 다른 엘리먼트들에 대한 관계들 및 특정한 회로들의 식별, 포지셔닝 정보, 피처(feature) 사이즈 정보, 상호접속 정보, 또는 반도체 디바이스의 물리 특성을 나타내는 다른 정보를 포함할 수도 있다.

설계 컴퓨터(2314)는 파일 포맷에 따르기 위한 회로 설계 정보(2322)를 포함하여, 설계 정보를 변환하도록 구성될 수도 있다. 예시하기 위해, 파일 포메이션(formation)은 평면 지오메트릭 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSII) 파일 포맷과 같은 레이어 포맷에서의 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 바이너리 파일 포맷을 포함할 수도 있다. 설계 컴퓨터(2314)는, 다른 회로들 또는 정보에 부가하여, 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같은 수직 MTJ 디바이스 또는 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 디바이스를 설명하는 정보를 포함하는 GDSII 파일(2326)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수도 있다. 예시하기 위해, 데이터 파일은, 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스를 포함하고, SOC(system-on-chip) 내에 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 SOC에 대응하는 정보를 포함할 수도 있다.

GDSII 파일(2326)은, GDSII 파일(2326) 내의 변환된 정보에 따라 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스를 제조하기 위해 제조 프로세스(2328)에서 수신될 수도 있다. 예를 들어, 디바이스 제조 프로세스는, 대표적인 마스크(2332)로서 도시된 포토리소그래피 프로세싱을 위해 사용될 마스크들과 같은 하나 또는 그 초과의 마스크들을 생성하기 위해 GDSII 파일(2326)을 마스크 제조기(2330)에 제공하는 것을 포함할 수도 있다. 마스크(2332)는 테스트될 수도 있고 대표적인 다이(2336)와 같은 다이들로 분리될 수도 있는 하나 또는 그 초과의 웨이퍼들(2334)을 생성하기 위해 제조 프로세스 동안 사용될 수도 있다. 다이(2336)는 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스를 포함하는 회로를 포함한다.

다이(2336)는 패키징 프로세스(2338)에 제공될 수도 있으며, 패키징 프로세스에서, 다이(2336)는 대표적인 패키지(2340)로 통합된다. 예를 들어, 패키지(2340)는 SiP(system-in-package) 배열과 같은 다수의 다이들 또는 단일 다이(2336)를 포함할 수도 있다. 패키지(2340)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 그 초과의 표준들 또는 규격들에 부합하도록 구성될 수도 있다.

패키지(2340)에 관한 정보는, 예를 들어, 컴퓨터(2346)에 저장된 컴포넌트 라이브러리를 통해 다양한 제품 설계자들에 분배될 수도 있다. 컴퓨터(2346)는 메모리(2350)에 커플링된 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(2348)를 포함할 수도 있다. 인쇄 회로 보드(PCB) 툴은 사용자 인터페이스(2344)를 통해 컴퓨터(2346)의 사용자로부터 수신되는 PCB 설계 정보(2342)를 프로세싱하기 위해 메모리(2350)에 프로세서 실행가능한 명령들로서 저장될 수도 있다. PCB 설계 정보(2342)는 회로 보드 상의 패키징된 반도체 디바이스의 물리 포지셔닝 정보를 포함할 수도 있으며, 그 패키징된 반도체 디바이스는 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스를 포함하는 패키지(2340)에 대응한다.

컴퓨터(2346)는, 회로 보드 상의 패키징된 반도체 디바이스의 물리 포지셔닝 정보 뿐만 아니라 트레이스들 및 비아들과 같은 전기 접속들의 레이아웃을 포함하는 데이터를 갖는 GERBER 파일(2352)과 같은 데이터 파일을 생성하기 위해 PCB 설계 정보(2342)를 변환하도록 구성될 수도 있으며, 여기서, 패키징된 반도체 디바이스는 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스를 포함하는 패키지(2340)에 대응한다. 다른 실시형태들에서, 변환된 PCB 설계 정보에 의해 생성되는 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수도 있다.

GERBER 파일(2352)은, 보드 어셈블리 프로세스(2354)에서 수신될 수도 있으며, GERBER 파일(2352) 내에 저장된 설계 정보에 따라 제조되는 대표적인 PCB(2356)와 같은 PCB들을 생성하는데 사용될 수도 있다. 예를 들어, GERBER 파일(2352)은 PCB 제조 프로세스의 다양한 단계들을 수행하기 위해 하나 또는 그 초과의 머신들에 업로딩될 수도 있다. PCB(2356)는 대표적인 인쇄 회로 어셈블리(PCA)(2358)를 형성하기 위해 패키지(2340)를 포함하는 전자 컴포넌트들이 파퓰레이팅(populate)될 수도 있다.

PCA(2358)는 제품 제조 프로세스(2360)에서 수신될 수도 있으며, 제 1 대표적인 전자 디바이스(2362) 및 제 2 대표적인 전자 디바이스(2364)와 같은 하나 또는 그 초과의 전자 디바이스들로 통합될 수도 있다. 예시적이고 비-제한적인 예로서, 제 1 대표적인 전자 디바이스(2362), 제 2 대표적인 전자 디바이스(2364), 또는 그 양자는 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테이먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수도 있다. 또 다른 예시적이고 비-제한적인 예로서, 전자 디바이스들(2362 및 2364) 중 하나 또는 그 초과는 모바일 전화기들, 핸드헬드 개인 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 인에이블 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합과 같은 원격 유닛들일 수도 있다. 도 23이 본 발명의 교시들에 따른 원격 유닛들을 도시하지만, 본 발명은 이들 예시적인 도시된 유닛들로 제한되지 않는다. 본 발명의 실시형태들은, 메모리 및 온-칩 회로를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적절히 이용될 수도 있다.

따라서, 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스는, 예시적인 프로세스(2300)에서 설명된 바와 같이, 제조, 프로세싱, 및 전자 디바이스로 통합될 수도 있다. 도 1 내지 도 22에 관해 기재된 실시형태들의 하나 또는 그 초과의 양상들은, 라이브러리 파일(2312), GDSII 파일(2326), 및 GERBER 파일(2352) 내에서와 같이 다양한 프로세싱 스테이지들에 포함될 수도 있을 뿐만 아니라, 리서치 컴퓨터(2306)의 메모리(2310), 설계 컴퓨터(2314)의 메모리(2318), 컴퓨터(2346)의 메모리(2350), 보드 어셈블리 프로세스(2354)에서와 같은 다양한 스테이지들에서 사용되는 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에 저장될 수도 있고, 또한 마스크(2332), 다이(2336), 패키지(2340), PCA(2358), 프로토타입 회로들 또는 디바이스들(미도시)과 같은 다른 제품들, 또는 이들의 임의의 조합과 같은 하나 또는 그 초과의 다른 물리적인 실시형태들로 통합될 수도 있다. 예를 들어, GDSII 파일(2326) 또는 제조 프로세스(2328)는 컴퓨터, 재료 증착 시스템의 제어기, 또는 다른 전자 디바이스에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능 유형의(tangible) 매체를 포함할 수 있으며, 그 명령들은 도 1 내지 도 18 중 임의의 도면에서 도시된 바와 같이 트렌치 구역 내에 배치되거나 도 19 내지 도 21 중 임의의 도면에 따라 형성된 수직 MTJ 구조를 갖는 수직 MTJ 디바이스의 포메이션을 개시하도록 컴퓨터 또는 제어기의 프로세서에 의해 실행가능한 명령들을 포함한다. 예를 들어, 명령들은, 디바이스 기판 위에 금속 레이어를 형성하는 것, 금속 레이어와 접촉하여 비아를 형성하는 것, 비아 위에 유전체 레이어를 부가하는 것, 트렌치 영역을 형성하기 위해 유전체 레이어의 일부를 에칭하는 것, 및 수직 자기 터널 접합(MTJ) 구조를 트렌치 영역으로 증착시키는 것을 개시하기 위하여, 제조 스테이지(2328)에서와 같이 컴퓨터에 의해 실행가능한 명령들을 포함할 수도 있다. 물리 디바이스 설계부터 최종 제품까지의 제조의 다양한 대표적인 스테이지들이 도시되지만, 다른 실시형태들에서, 더 적은 스테이지들이 사용될 수도 있거나 부가적인 스테이지들이 포함될 수도 있다. 유사하게, 프로세스(2300)는 단일 엔티티에 의해 또는 프로세스(2300)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들에 의해 수행될 수도 있다.

당업자들은, 여기에 기재된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 방법 단계들이 전자 하드웨어, 프로세싱 유닛에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어 또는 실행가능한 프로세싱 명령들로서 구현되는지는 특정한 애플리케이션 및 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 각각의 특정한 애플리케이션에 대해 다양한 방식들로 설명된 기능을 구현할 수도 있지만, 그러한 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.

여기에 기재된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어로 직접, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 자기저항 랜덤 액세스 메모리(MRAM), 스핀-토크-전달 자기저항 랜덤 액세스 메모리(STT-MRAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그래밍가능 판독-전용 메모리(PROM), 소거가능한 프로그래밍가능 판독-전용 메모리(EPROM), 전기적으로 소거가능한 프로그래밍가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있게 한다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수도 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말 내의 별도의 컴포넌트들로서 상주할 수도 있다.

기재된 실시형태들의 이전 설명은 당업자가 기재된 실시형태들을 제작 또는 사용할 수 있도록 제공된다. 이들 실시형태들에 대한 다양한 변형들은 당업자들에게는 용이하게 명백할 것이며, 여기에 정의된 원리들은 본 발명의 범위를 벗어나지 않고도 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 여기에 설명된 실시형태들로 제한되도록 의도되지 않으며, 다음의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특성들에 부합하는 가능한 최광의 범위에 허여하려는 것이다.

Claims

방법으로서,
디바이스 기판 위에 금속 레이어를 형성하는 단계;
상기 금속 레이어와 접촉하는 비아를 형성하는 단계;
상기 비아 위에 유전체 레이어를 부가하는 단계;
트렌치 영역을 형성하기 위해 상기 유전체 레이어의 일부를 에칭하는 단계;
상기 트렌치 영역에 수직 자기 터널 접합(MTJ) 구조를 증착하는 단계; 및
상기 수직 MTJ 구조의 위 및 상기 트렌치 영역 내에 전극을 형성하는 단계
에 의해 반도체 디바이스를 제조하는 단계를 포함하고,
상기 수직 MTJ 구조는 자유 레이어 및 고정 레이어를 포함하고, 그리고 상기 수직 MTJ 구조는 바닥 부분 및 적어도 하나의 측벽 부분을 포함하고,
이때, 적어도 상기 트렌치 영역의 바닥의 중앙에서의 상기 고정 레이어 및 상기 자유 레이어 중 하나의 제 1 부분은 상기 트렌치 영역의 바닥에 실질적으로 수직인 제 1 자기 모멘트를 가지며,
상기 수직 MTJ 구조의 측벽 부분에서의 상기 고정 레이어 및 상기 자유 레이어 중 하나의 적어도 제 2 부분은 상기 트렌치 영역의 측면에 실질적으로 수직인 제 2 자기 모멘트를 가지는,
방법.
제 1 항에 있어서,
상기 수직 MTJ 구조는 MTJ 포토-에칭 프로세스를 이용하지 않고 형성되는,
방법.
제 1 항에 있어서,
상기 고정 레이어가 지니는 자기장의 배향을 정하기 위해 자기 어닐링 프로세스를 수행하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 트렌치 영역 외부의 전극 물질의 일부를 제거하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 금속 레이어를 형성하는 단계, 상기 비아를 형성하는 단계, 상기 유전체 레이어를 부가하는 단계, 상기 유전체 레이어의 일부를 에칭하는 단계, 및 상기 수직 MTJ 구조를 증착하는 단계는, 전자 디바이스에 통합된 프로세서에 응답하여 수행되는,
방법.
제 1 항에 있어서,
상기 트렌치 영역의 적어도 일부는 실질적으로 곡선인 형상을 포함하는,
방법.
제 1 항에 있어서,
상기 수직 MTJ 구조의 형상은 상기 수직 MTJ 구조를 에칭하지 않고 상기 트렌치 영역에 의해 정해지는,
방법.
제 1 항에 있어서,
상기 수직 MTJ 구조는 철/백금, 코발트/백금, 또는 코발트/니켈 중 적어도 하나를 포함하는,
방법.
제 1 항에 있어서,
상기 반도체 디바이스는 스핀 토크 터널 자기-저항 랜덤 액세스 메모리(STT-MRAM) 디바이스 내에 통합되는,
방법.
삭제
제 1 항에 있어서,
상기 수직 MTJ 구조는 상기 자유 레이어 상에 증착된 캡 레이어를 포함하는,
방법.
제 1 항에 있어서,
상기 트렌치 영역의 측벽을 따라 상기 수직 MTJ 구조의 일부를 제거하기 위해 포토/에칭을 수행하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 반도체 디바이스는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테이먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 또는 컴퓨터 중 하나에 통합되는,
방법.
제 1 항에 있어서,
상기 수직 MTJ 구조를 평탄화하는 단계를 더 포함하는,
방법.
제 14 항에 있어서,
상기 수직 MTJ 구조를 평탄화하는 단계는 상기 수직 MTJ 구조의 일부를 제거하고 상기 전극의 일부를 제거하는,
방법.
제 14 항에 있어서,
상기 평탄화하는 단계는 상기 수직 MTJ 구조 상에 포토-에칭 프로세스를 수행하지 않고 수행되는,
방법.
제 14 항에 있어서,
다수의 트렌치들을 형성하는 단계를 더 포함하며,
수직 MTJ 구조들을 증착하는 단계가 상기 다수의 트렌치들의 각각 내에 MTJ 레이어들을 형성함으로써 수행되고,
상기 평탄화하는 단계는, 상기 수직 MTJ 구조들의 상기 MTJ 레이어들을 에칭하지 않고 다수의 실질적으로 유사한 MTJ 디바이스들을 형성하도록 상기 다수의 트렌치들 각각의 외부의 과도한 물질를 제거하기 위해 화학적-기계적 평탄화(CMP) 프로세스에 의해 수행되는,
방법.
제 14 항에 있어서,
상기 수직 MTJ 구조를 평탄화하는 단계는 실질적으로 평면인 표면을 형성하기 위해 상기 기판으로부터 증착된 물질을 제거하는 단계를 포함하는,
방법
제 18 항에 있어서,
상기 수직 MTJ 구조를 평탄화하는 단계는 과도한 물질를 제거하기 위해 화학적-기계적 평탄화(CMP) 프로세스를 수행하는 단계를 포함하는,
방법.
제 18 항에 있어서,
상기 실질적으로 평면인 표면은 상기 전극의 제 1 표면 및 상기 수직 MTJ 구조의 제 2 표면을 포함하는,
방법.
제 1 항에 있어서,
상기 수직 MTJ 구조는, 상기 자유 레이어와 상기 고정 레이어 사이의 장벽 레이어를 포함하고,
상기 고정 레이어 및 상기 자유 레이어 중 하나의 적어도 상기 제 2 부분은 상기 트렌치 영역의 상기 측면에 근접하는,
방법.
제 21 항에 있어서,
상기 수직 MTJ 구조는 상기 자유 레이어 위의 캡 레이어를 포함하는,
방법.
제 21 항에 있어서,
상기 수직 MTJ 구조는, 상기 트렌치 영역의 바닥에 근접하고 상기 트렌치 영역의 바닥에 실질적으로 수직인 자기 모멘트를 갖는 기준 레이어를 포함하는,
방법.
제 23 항에 있어서,
상기 기준 레이어는 백금을 포함하는,
방법.
제 1 항에 있어서,
제 1 인터-금속 유전체(IMD; inter-metal dielectric) 레이어 상에 제 1 캡막 레이어를 증착하는 단계 － 상기 제 1 IMD 레이어는 상기 금속 레이어보다 위에 위치됨 －;
상기 비아를 형성하기 위해 상기 제 1 캡막 레이어 및 상기 제 1 IMD 레이어에 대해 포토/에칭/포토-레지스트 스트립 프로세스를 수행하는 단계
를 더 포함하는,
방법.
제 25 항에 있어서,
제 2 IMD 레이어 상에 제 2 캡막 레이어를 증착하는 단계 － 상기 제 2 IMD 레이어는 상기 제 2 캡막 레이어보다 위에 위치됨 －;
상기 트렌치 영역을 넘어서 연장하는 물질을 제거하기 위해 리버스(reverse) 포토/에칭 프로세스를 수행하는 단계; 및
상기 제 2 캡막 레이어보다 위의 물질을 제거하기 위해 화학적-기계적 평탄화(CMP) 프로세스를 수행하는 단계
를 더 포함하는,
방법.
제 1 항에 있어서,
상기 전극을 형성하는 단계 이후에, 평탄화 작업을 수행하는 단계를 더 포함하며, 상기 평탄화 작업은 상기 전극 및 바닥 전극을 평탄화하는,
방법.
제 27 항에 있어서,
상기 평탄화 작업은 상기 수직 MTJ 구조를 추가로 평탄화하는,
방법.
제 1 항에 있어서,
상기 수직 MTJ 구조의 추가 레이어를 형성하는 단계를 더 포함하고,
상기 추가 레이어는, 상기 고정 레이어 및 상기 자유 레이어 중 하나의 상기 제 1 부분 및 바닥 전극과 접촉하고, 상기 바닥 전극은 상기 비아와 접촉하는,
방법.
제 29 항에 있어서,
상기 추가 레이어는 상기 수직 MTJ 구조의 기준 레이어를 포함하는,
방법.
반도체 디바이스를 제조하는 방법으로서,
디바이스의 인터-금속 유전체(IMD) 레이어 상에 제 1 캡막 레이어를 증착하는 단계;
비아를 형성하기 위해 제 1 캡막 레이어 및 상기 IMD 레이어 상에 포토/에칭/포토-레지스트 스트립 프로세스를 수행하는 단계;
상기 비아 내에 제 1 전도성 물질을 증착하는 단계;
상기 제 1 전도성 물질을 평탄화하기 위해 제 1 화학적-기계적 평탄화(CMP) 프로세스를 수행하는 단계;
상기 디바이스에 트렌치를 형성하는 단계 － 상기 트렌치는 자기 터널 접합(MTJ) 구조에 대해 포토-에칭 프로세스를 수행하지 않고 상기 MTJ 구조의 형상을 결정하는 치수(dimension)들을 가짐 －;
상기 트렌치 내에 바닥 전극을 형성하기 위해 제 2 전도성 물질을 증착하는 단계;
상기 바닥 전극 상에 수직 MTJ 스택을 형성하는 단계 － 상기 수직 MTJ 스택은 자기막 및 터널 장벽 레이어를 포함하고, 상기 자기막은 상기 트렌치의 바닥의 중앙의 바닥 부분 및 적어도 하나의 측벽 부분을 포함하고, 상기 자기막의 상기 바닥 부분은 상기 트렌치의 바닥에 실질적으로 수직인 자기 모멘트를 가지며, 상기 자기막의 상기 측벽 부분은 상기 트렌치의 측면에 실질적으로 수직인 자기 모멘트를 가짐 －;
상부 전극을 형성하기 위해 제 3 전도성 물질을 증착하는 단계;
상기 트렌치를 넘어서 연장하는 물질을 제거하기 위해 리버스(reverse) 포토/에칭 프로세스를 수행하는 단계;
제 2 캡막 레이어보다 위의 물질을 제거하기 위해 제 2 CMP 프로세스를 수행하는 단계;
상기 제 2 캡막 레이어 위에 제 3 캡막 레이어를 증착하는 단계;
상기 자기 모멘트의 배향을 정하기 위해 자기 어닐링 프로세스를 수행하는 단계;
상기 제 3 캡막 레이어 위에 제 2 IMD 레이어를 증착하는 단계;
제 2 비아를 형성하기 위해 상기 제 3 캡막 레이어 및 상기 제 2 IMD 레이어에 대해 포토/에칭을 수행하는 단계;
상기 제 2 비아 내에 상기 제 2 전도성 물질을 증착하는 단계;
상기 제 2 전도성 물질을 평탄화하기 위해 제 3 CMP 프로세스를 수행하는 단계; 및
상기 제 2 비아 위에 금속 레이어를 증착하는 단계
를 포함하는,
반도체 디바이스를 제조하는 방법.
제 31 항에 있어서,
상기 트렌치의 측벽을 따라 상기 수직 MTJ 스택의 일부를 제거하기 위해 포토/에칭을 수행하는 단계를 더 포함하는,
반도체 디바이스를 제조하는 방법.
제 31 항에 있어서,
상기 자기막은 고정 레이어 또는 자유 레이어 중 적어도 하나를 포함하는,
반도체 디바이스를 제조하는 방법.
제 31 항에 있어서,
상기 자기막은 고정 레이어 및 자유 레이어를 포함하는,
반도체 디바이스를 제조하는 방법.
제 31 항에 있어서,
상기 수직 MTJ 스택은 캡 레이어, 자유 레이어, 장벽 레이어, 속박 레이어, 및 기준 레이어를 포함하는,
반도체 디바이스를 제조하는 방법.
반도체 디바이스를 제조하는 방법으로서,
디바이스 기판 위에 금속 레이어를 형성하는 단계;
상기 금속 레이어와 접속하는 비아를 형성하는 단계;
상기 비아 위에 유전체 레이어를 부가하는 단계;
트렌치 영역을 형성하기 위해 상기 유전체 레이어의 일부를 에칭하는 단계;
상기 트렌치 영역 내에 수직 자기 터널 접합(MTJ) 구조를 증착하는 단계 ― 상기 수직 MTJ 구조는 자유 레이어 및 고정 레이어를 포함하고, 상기 수직 MTJ 구조는 바닥 부분 및 적어도 하나의 측벽 부분을 포함하고, 상기 고정 레이어 및 상기 자유 레이어 중 하나의 적어도 제 1 부분은, 상기 트렌치 영역의 바닥면에 근접하고, 상기 트렌치 영역의 바닥면에 실질적으로 수직인 제 1 자기 모멘트를 가지며, 상기 수직 MTJ 구조의 상기 측벽 부분에서 상기 고정 레이어 및 상기 자유 레이어 중 하나의 적어도 제 2 부분은 상기 트렌치 영역의 측면에 실질적으로 수직인 제 2 자기 모멘트를 가짐 ―; 및
상기 수직 MTJ 구조의 일부를 제거하여 개구를 형성하기 위해 포토/에칭을 수행하고, 상기 개구 내에 유전체 물질을 증착하는 단계
를 포함하는,
반도체 디바이스를 제조하는 방법.
제 36 항에 있어서,
상기 트렌치 영역은 실질적으로 U-형상의 단면, 실질적으로 L-형상의 단면, 또는 실질적으로 사각형의 단면 중 하나를 포함하는,
반도체 디바이스를 제조하는 방법.
제 36 항에 있어서,
상기 트렌치 영역의 적어도 일부는 실질적으로 곡선인 형상을 가지는,
반도체 디바이스를 제조하는 방법.
프로세서 및 상기 프로세서에 의해 실행가능한 명령들을 저장하고 있는 메모리를 포함하는 장치로서,
상기 명령들은,
디바이스 기판 위에 금속 레이어를 형성하는 단계를 개시하고;
상기 금속 레이어와 접촉하는 비아를 형성하는 단계를 개시하고;
상기 비아 위에 유전체 레이어를 부가하는 단계를 개시하고;
트렌치 영역을 형성하기 위해 상기 유전체 레이어의 일부를 에칭하는 단계를 개시하고;
상기 트렌치 영역 내에 수직 자기 터널 접합(MTJ) 구조를 증착하는 단계를 개시하고 ― 상기 수직 MTJ 구조는 자유 레이어 및 고정 레이어를 포함하고, 상기 수직 MTJ 구조는 바닥 부분 및 적어도 하나의 측벽 부분을 포함하고, 이때, 적어도 상기 트렌치 영역의 바닥의 중앙에서의 상기 고정 레이어 및 상기 자유 레이어 중 하나의 제 1 부분은 상기 트렌치 영역의 바닥에 실질적으로 수직인 제 1 자기 모멘트를 가지며, 상기 수직 MTJ 구조의 상기 측벽 부분에서 상기 고정 레이어 및 상기 자유 레이어 중 하나의 적어도 제 2 부분은 상기 트렌치 영역의 측면에 실질적으로 수직인 제 2 자기 모멘트를 가짐 ―;
상기 수직 MTJ 구조의 위 및 상기 트렌치 영역 내에 전극을 형성하는 것을 개시하는 것
을 포함하는 동작들을 상기 프로세서로 하여금 수행하게 하는,
장치.
제 39 항에 있어서,
상기 동작들은, 상기 트렌치 영역의 측벽을 따라 상기 수직 MTJ 구조의 일부를 제거하기 위해 포토/에칭을 수행하는 것을 개시하는 것을 포함하는,
장치.
장치로서,
디바이스 기판 위에 금속 레이어를 형성하기 위한 수단;
상기 금속 레이어와 접촉하는 비아를 형성하기 위한 수단;
상기 비아 위에 유전체 레이어를 부가하기 위한 수단;
트렌치 영역을 형성하기 위해 상기 유전체 레이어의 일부를 에칭하기 위한 수단;
상기 트렌치 영역 내에 수직 자기 터널 접합(MTJ) 구조를 증착하기 위한 수단 ― 상기 수직 MTJ 구조는 자유 레이어 및 고정 레이어를 포함하고, 상기 수직 MTJ 구조는 바닥 부분 및 적어도 하나의 측벽 부분을 포함하고, 이때, 적어도 상기 트렌치 영역의 바닥의 중앙에서의 상기 고정 레이어 및 상기 자유 레이어 중 하나의 제 1 부분은 상기 트렌치 영역의 바닥에 실질적으로 수직인 제 1 자기 모멘트를 가지며, 상기 수직 MTJ 구조의 상기 측벽 부분에서 상기 고정 레이어 및 상기 자유 레이어 중 하나의 적어도 제 2 부분은 상기 트렌치 영역의 측면에 실질적으로 수직인 제 2 자기 모멘트를 가짐 ―; 및
상기 수직 MTJ 구조의 위 및 상기 트렌치 영역 내에 전극을 형성하기 위한 수단
을 포함하는,
장치.
제 41 항에 있어서,
상기 트렌치 영역의 측벽을 따라 상기 수직 MTJ 구조의 일부를 제거하기 위해 포토/에칭을 수행하기 위한 수단을 더 포함하는,
장치.
명령들을 저장하고 있는 컴퓨터-판독가능 저장 디바이스로서,
상기 명령들은, 컴퓨터에 의해 실행될 때,
디바이스 기판 위에 금속 레이어를 형성하는 단계를 개시하고;
상기 금속 레이어와 접촉하는 비아를 형성하는 단계를 개시하고;
상기 비아 위에 유전체 레이어를 부가하는 단계를 개시하고;
트렌치 영역을 형성하기 위해 상기 유전체 레이어의 일부를 에칭하는 단계를 개시하고;
상기 트렌치 영역 내에 수직 자기 터널 접합(MTJ) 구조를 증착하는 단계를 개시하고 ― 상기 수직 MTJ 구조는 자유 레이어 및 고정 레이어를 포함하고, 상기 수직 MTJ 구조는 바닥 부분 및 적어도 하나의 측벽 부분을 포함하고, 이때, 적어도 상기 트렌치 영역의 바닥의 중앙에서의 상기 고정 레이어 및 상기 자유 레이어 중 하나의 제 1 부분은 상기 트렌치 영역의 바닥에 실질적으로 수직인 제 1 자기 모멘트를 가지며, 상기 수직 MTJ 구조의 상기 측벽 부분에서 상기 고정 레이어 및 상기 자유 레이어 중 하나의 적어도 제 2 부분은 상기 트렌치 영역의 측면에 실질적으로 수직인 제 2 자기 모멘트를 가짐 ―;
상기 수직 MTJ 구조의 위 및 상기 트렌치 영역 내에 전극을 형성하는 것을 개시하는 것
을 포함하는 동작들을 상기 컴퓨터로 하여금 수행하게 하는,
컴퓨터-판독가능 저장 디바이스.
제 43 항에 있어서,
상기 트렌치 영역의 측벽을 따라 상기 수직 MTJ 구조의 일부를 제거하기 위해 포토/에칭을 수행하는 것을 개시하는 것을 포함하는 동작들을 상기 컴퓨터로 하여금 수행하게 하는 명령들을 더 포함하는,
컴퓨터-판독가능 저장 디바이스.