JP2013522931A - 水平及び垂直な部分を備えるダマシン型磁気トンネル接合構造及びその製造方法 - Google Patents

水平及び垂直な部分を備えるダマシン型磁気トンネル接合構造及びその製造方法 Download PDF

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Abstract

ある特定の例示的な実施形態では、デバイス基板を覆って金属層を形成するステップと、金属層と接触するビアを形成するステップと、ビアの上に誘電層を追加するステップとを含む、半導体デバイスを製造する方法が開示される。方法はさらに、誘電層の一部をエッチングしてトレンチ領域を形成するステップと、トレンチ領域の中に垂直磁気トンネル接合（ＭＴＪ）構造を堆積するステップとを含む。

Description

本開示は全般に、磁気トンネル接合（ＭＴＪ）構造に関する。
一般に、ポータブルコンピューティングデバイスおよびワイヤレス通信デバイスの広範な採用により、高密度かつ低電力の非揮発性メモリに対する需要が高まっている。プロセス技術が向上するに従い、磁気トンネル接合（ＭＴＪ）デバイスに基づく磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を製造することが可能になった。従来のスピントルクトンネル（ＳＴＴ）接合デバイスは、通常、平らな積層構造として形成される。そのようなデバイスは通常、単一の磁区を有する２次元の磁気トンネル接合（ＭＴＪ）セルを有する。ＭＴＪセルは、通常、下部電極、反磁性材料により形成されたリファレンス層、リファレンス層により固定またはピン止めされた磁気モーメントを持つ固定層またはピン止め層、トンネルバリア層（すなわち、トンネル酸化物層）、フリー層（すなわち、変更可能な方向を有する磁気モーメントを持つ強磁性層）、キャップ層、および上部電極を含む。固定層が持つ固定された磁気モーメントの方向に対する、フリー層の磁気モーメントの方向が、ＭＴＪセルにより表されるデータ値を決定する。
通常、磁気トンネル接合（ＭＴＪ）セルは、複数の材料の層を堆積し、層の上でパターンを画定し、パターンに従って層の一部を選択的に除去することによって、形成される。従来のＳＴＴ ＭＴＪセルは、面内の磁気モーメントであり、磁気の等方性の効果を保つために、長さと幅のアスペクト比を１よりも大きく保つように形成される。従来は、ＭＴＪセルのアスペクト比は、ＭＴＪパターンの精度を制御して、ＭＴＪのフォトプロセスおよびエッチングプロセスを実行することにより、維持される。ある特定の例では、ＭＴＪのパターンを正確に移して画定するために、ハードマスクが用いられ得る。しかし、ＭＴＪセル構造は侵食を受けることがあり、これにより、望ましくない傾斜、角の丸まり、および望ましくない薄膜の喪失が起こり得る。そのような損傷は、ＭＴＪ構造の接触抵抗に影響を与えることがあり、さらには、ＭＴＪ接合を露出させまたは損傷する可能性がある。
ある特定の例示的な実施形態では、半導体デバイスを製造する方法が開示される。方法は、デバイス基板を覆って金属層を形成するステップを含む。方法はさらに、金属層と接触するビアを形成し、ビアの上に誘電層を追加するステップを含む。方法はまた、誘電層の一部をエッチングして、トレンチ領域を形成するステップを含む。方法はさらに、垂直磁気トンネル接合（ＭＴＪ）構造をトレンチ領域に堆積するステップを含む。
別の特定の実施形態では、半導体デバイスのトレンチ領域の中に配置された垂直磁気トンネル接合（ＭＴＪ）構造を含む、半導体デバイスが開示される。
開示される実施形態の少なくとも一部により提供される１つの具体的な利点は、トレンチを用いて、垂直ＭＴＪ構造をフォト／エッチングすることなく垂直ＭＴＪ構造の寸法を画定することによって、酸化、侵食、および角の丸まりを低減できるということである。トレンチは、垂直ＭＴＪ金属膜よりもフォトエッチングが容易な、酸化物ベースの基板に形成され得る。さらに、酸化物ベースの基板は、金属層よりも、正確にフォトエッチングするのが容易である。垂直ＭＴＪ構造の性能に影響を与え得る、侵食、角の丸まり、または他の問題を引き起こさずに、余剰の材料を除去するために、リバーストレンチフォトエッチングプロセスおよび化学機械研磨（ＣＭＰ）プロセスが用いられ得る。
別の具体的な利点は、垂直ＭＴＪ構造の形成のためのプロセスウィンドウが改善し、すなわち広がり、垂直ＭＴＪプロセスおよび得られる垂直ＭＴＪ構造の全体の信頼性も改善するという点にある。
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
デバイスにおけるトレンチの形成を示し、トレンチの中に配置される垂直磁気トンネル接合（ＭＴＪ）の代表的な実施形態を示す、断面図である。 実質的に長方形の形状を有する垂直磁気トンネル接合（ＭＴＪ）セルを含む回路デバイスの、特定の例示的な実施形態の上面図である。 図２の線３−３で切られた、図２の回路デバイスの断面図である。 実質的に楕円形の形状を有する垂直磁気トンネル接合（ＭＴＪ）を含む回路デバイスの、第２の特定の例示的な実施形態の上面図である。 垂直磁気トンネル接合（ＭＴＪ）を含む回路デバイスの、第３の特定の例示的な実施形態の上面図である。 図５の線６−６で切られた、図５の回路デバイスの断面図である。 複数のビットを記憶するようになされた垂直磁気トンネル接合セルを有する基板を含む記憶デバイスの、特定の例示的な実施形態の上面図である。 図７の線８−８で切られた、図７の回路デバイスの断面図である。 図７の線９−９で切られた、図７の回路デバイスの断面図である。 複数のビットを記憶するようになされた垂直磁気トンネル接合（ＭＴＪ）を有する基板を含む記憶デバイスの、別の特定の例示的な実施形態の上面図である。 図１０の線１１−１１で切られた、図１０の記憶デバイスの断面図である。 図１０の線１２−１２で切られた、図１０の記憶デバイスの断面図である。 キャップ薄膜層の堆積と、ビアのフォト／エッチング、フォトレジストの剥離、ビアのフィリング、およびビアの化学機械研磨（ＣＭＰ）プロセスとの後の、回路基板の断面図である。 金属間誘電層（ＩＭＤ）の堆積、キャップ薄膜の堆積、トレンチのフォト／エッチングプロセス、下部電極の堆積、磁気トンネル接合（ＭＴＪ）薄膜の堆積、上部電極の堆積、およびリバースフォト／エッチングプロセスの後の、複数のトレンチおよび複数の垂直ＭＴＪ構造を示す、図１３の回路基板の断面図である。 リバースフォトレジスト剥離および、キャップ薄膜層で止まるＭＴＪ ＣＭＰプロセスの後の、図１４の回路基板の断面図である。 フォトレジストをスピンコートし、垂直ＭＴＪ積層の側壁を除去するためにフォトエッチングして、プロセス開口を設けた後の、図１５の線１６−１６で切られた、図１５の回路基板の断面図である。 ＩＭＤ酸化物材料によるプロセス開口の充填、およびキャップ層で止まるＣＭＰプロセスの後の、図１６の回路基板の断面図である。 第１のＩＭＤ層の堆積、ビアのプロセス、金属膜の堆積、および表面の配線のパターニングの後の、図１７の線１８−１８で切られた、図１７の回路基板の断面図である。 垂直磁気トンネル接合（ＭＴＪ）セルを形成する方法の、ある特定の例示的な実施形態の流れ図である。 垂直磁気トンネル接合（ＭＴＪ）セルを形成する方法の、第２の特定の例示的な実施形態の流れ図である。 垂直磁気トンネル接合（ＭＴＪ）セルを形成する方法の、第２の特定の例示的な実施形態の流れ図である。 複数の垂直ＭＴＪセルを有する記憶デバイスを含む、代表的なワイヤレス通信デバイスのブロック図である。 垂直ＭＴＪセルを含む電子デバイスを製造するための製造プロセスの、ある特定の例示的な実施形態のデータ流れ図である。
図１は、デバイスにおけるトレンチの形成と、トレンチの中に配置される垂直磁気トンネル接合（ＭＴＪ）セルの代表的な実施形態とを示す、断面図である。図１を参照すると、プロセスの第１の段階１９２、第２の段階１９４、および第３の段階１９６の後の、回路基板のある特定の実施形態の断面図が示される。回路基板１００は、デバイス基板１０５、第１の金属間誘電層（ＩＭＤ）１０１、配線１０３、および、第１の金属間誘電層（ＩＭＤ）１０１を覆って配置される第２の金属間誘電層（ＩＭＤ）１０２を含む。ある特定の実施形態では、フォトレジスト層は、第２のＩＭＤ１０２を覆ってフォトレジストをスピンコートすることによって、塗布され得る。フォトエッチングプロセスが、第２の金属間誘電層１０２の中にトレンチパターンを画定するために適用され得る。フォトレジスト層は、第２の金属間誘電層１０２を貫通する開口またはビアを露出するようにエッチングした後で、剥離される。導電性材料またはビアフィリング材料１０８が開口の中に堆積され、ＣＭＰプロセスのような研磨プロセスが、回路基板１００を研磨するために実行され得る。トレンチ１１４は、たとえば、トレンチのフォトエッチングおよび洗浄プロセスを実行することによって、第２の金属間誘電層１０２の中に画定される。
第１の段階１９２の後で、垂直磁気トンネル接合（ＭＴＪ）セル１５０が、トレンチ１１４の中に堆積される。垂直ＭＴＪセル１５０は、下部のビアフィリング材料１０８に結合される下部電極１７６と、下部電極１７６に結合される垂直ＭＴＪ積層１５２と、垂直ＭＴＪ積層１５２に結合される上部電極１７０とを含む。フォトレジスト層が、上部電極１７０上でパターニングされ得る。リバースＭＴＪフォトエッチングプロセスが、フォトレジスト層、上部電極１７０、垂直ＭＴＪ積層１５２、および下部電極１７６に適用され、トレンチ１１４の中にない、またはトレンチ１１４の上にある、余剰の材料を除去する。
この特定の例では、トレンチ１１４は、トレンチ深さ（ｄ）を有するように画定される。下部電極１７６の厚さは、関連する垂直ＭＴＪセル深さ（ｃ）を有するように画定される。ある特定の例では、垂直ＭＴＪセル深さ（ｃ）は、トレンチ深さ（ｄ）から下部電極１７６の厚さを引いたものにほぼ等しい。
一般に、トレンチ１１４の中に垂直ＭＴＪセル１５０を作ることによって、トレンチ１１４の寸法が、垂直ＭＴＪセル１５０の寸法を画定する。さらに、トレンチ１１４は垂直ＭＴＪセル１５０の寸法を画定するので、垂直ＭＴＪセル１５０は、クリティカルで高価なフォトエッチングプロセスを垂直ＭＴＪセル１５０に対して実行することなく形成することができ、垂直ＭＴＪセル１５０に関連する、酸化、角の丸まり、および他の侵食に関連する問題を減らす。
ある特定の実施形態では、垂直ＭＴＪセル１５０は、フリー層１５４、トンネルバリア層１５６、およびピン止め層１５８を含む、垂直ＭＴＪ積層１５２を含む。垂直ＭＴＪ積層１５２のフリー層１５４は、キャップ層１８０を介して上部電極１７０に結合される。この例では、垂直ＭＴＪ積層１５２のピン止め層１５８は、リファレンス層１７８を介して下部電極１７６に結合される。ある特定の実施形態では、リファレンス層１７８は白金を含み得る。
リファレンス層１７８およびピン止め層１５８は、同じ方向に向いたそれぞれの磁区１０７および１０９を有する。フリー層１５４は、書込み電流（図示せず）を介してプログラム可能な、磁区１１１を含む。この特定の観点では、磁区１０７、１０９、および１１１は垂直方向を向いている。他の実施形態では、１つまたは複数のシード層、バッファ層、漂遊磁場バランス層、接続層、性能改善層のような追加の層を含んでもよく、性能改善層はたとえば、統合ピン止め層、統合フリー（ＳｙＦ）層、デュアルスピンフィルタ（ＤＳＦ）、またはこれらの任意の組合せである。ある特定の実施形態では、垂直ＭＴＪセル１５０は鉄／白金を含み得る。別の特定の実施形態では、垂直ＭＴＪセルはコバルト／白金を含み得る。さらに別の特定の実施形態では、垂直ＭＴＪセルはコバルト／ニッケルを含み得る。
下部電極１７６、垂直ＭＴＪ積層１５２、および上部電極１７０がトレンチ１１４の中に形成された後、第３の段階１９６において、化学機械研磨（ＣＭＰ）プロセスが適用され、実質的に平らな表面１１２を形成する。第３のキャップ層および第４の金属間誘電層が、堆積され得る。ビア１６０を画定するために、フォトエッチングプロセスが適用される。ビア１６０は導電性材料で充填され、ビアの化学機械研磨プロセスのような研磨プロセスが適用され得る。
ある特定の実施形態では、垂直ＭＴＪ積層は、トレンチ１１４の形態であり得る。たとえば、図２に示される特定の実施形態では、垂直ＭＴＪ積層は、実質的に長方形の形状を有してもよく、トレンチ領域は、実質的に長方形の形状を有してもよい。図３に示される別の特定の実施形態では、垂直ＭＴＪ積層は、実質的にＵ字形の断面を有してもよく、トレンチ領域は、実質的にＵ字形の断面を有してもよい。図８に示されるようなさらに別の特定の実施形態では、垂直ＭＴＪ積層は、実質的にＬ字形の断面を有してもよく、トレンチ領域は、実質的にＬ字形の断面を有してもよい。図４に示されるようなさらに別の特定の実施形態では、トレンチの少なくとも一部は、実質的に曲がった形状を有してもよい。ある特定の実施形態では、垂直ＭＴＪ積層の形状は、ＭＴＪ積層をエッチングすることなく、トレンチにより画定され得る。
トレンチの中に形成される垂直ＳＴＴ ＭＴＪは、平面のＳＴＴ ＭＴＪと比べた場合の利点を実現し得る。たとえば、平面のＳＴＴ ＭＴＪは、スイッチング電流を大きくする、高い減衰係数を有する。ＭＴＪのスイッチング電流は、ＭＴＪのビットセルスイッチング電流の低減を制限する、ＭＴＪのエネルギーバリアおよび保磁場とも相互に関連する。その結果、平面のＭＲＡＭビットセルのサイズの低減も、制限される。しかし、垂直ＳＴＴ ＭＴＪでは、エネルギーバリアスイッチング電流は、保磁場とは実質的に相互の関連がなく、減衰も低減する。したがって、エネルギーバリアスイッチング電流は、保磁場を考慮することなく、見積もることができる。垂直ＳＴＴ ＭＴＪの形状のアスペクト比および等方性の要件も、平面のＳＴＴ ＭＴＪと比較すると緩和される。その結果、ＭＲＡＭビットセルのサイズを小さくすることができる。たとえば、侵食または角の丸まりによる、垂直ＭＴＪの寸法決めを制限し得る性能に対する有害な影響が、トレンチの中に垂直ＭＴＪを形成することによって、低減または回避され得る。
図２は、実質的に長方形の形状を有する垂直磁気トンネル接合（ＭＴＪ）セル２０４を含む回路デバイス２００の、特定の例示的な実施形態の上面図である。回路デバイス２００は、垂直ＭＴＪセル２０４を有する基板２０２を含む。垂直ＭＴＪセル２０４は、下部電極２０６、垂直ＭＴＪ積層２０８、中心電極２１０、およびビア２１２を含む。垂直ＭＴＪセル２０４は、第１の側壁２１４、第２の側壁２１６、第３の側壁２１８、および第４の側壁２２０を有する。第２の側壁２１６は、第１のデータ値を表す第２の磁区２２２を含み、第４の側壁２２０は、第２のデータ値を表す第４の磁区２２４を含む。底壁（図示せず）は、別のデータ値を表す下部磁区３４６（図３参照）を含み得る。第１の側壁２１４および第３の側壁２１８も、具体的な実装形態に応じて磁区を持ち得る。
垂直ＭＴＪセル２０４は、長さ（ａ）および幅（ｂ）を有する。長さ（ａ）は、第２の側壁２１６および第４の側壁２２０の長さに相当する。幅（ｂ）は、第１の側壁２１４および第３の側壁２１８の長さに相当する。この特定の例では、垂直ＭＴＪセル２０４の長さ（ａ）は、幅（ｂ）よりも長い。あるいは、垂直ＭＴＪセル２０４の長さ（ａ）は、幅（ｂ）と等しくてもよい。
図３は、図２の線３−３で切られた、図２の回路デバイス２００の断面図３００である。断面図３００は、垂直ＭＴＪセル２０４、ビア２１２、上部電極２１０、垂直ＭＴＪ積層２０８、および下部電極２０６を含む断面で示される、基板２０２を含む。基板２０２は、第１の金属間誘電層３３２、第１のキャップ層３３４、第２の金属間誘電層３３６、第２のキャップ層３３８、第３のキャップ層３４０、および第３の金属間誘電層３４２を含む。
トレンチが、第２のキャップ層３３８および第２の金属間誘電層３３６に形成され、下部電極２０６、垂直ＭＴＪ積層２０８、および上部電極２１０を受ける。トレンチは、トレンチ深さ（ｄ）を有し、垂直ＭＴＪ積層２０８は、トレンチ深さ（ｄ）から下部電極２０６の厚さを引いたものにほぼ等しい深さ（ｃ）を有する。下部ビア３４４は、第１のキャップ層３３４および第１の金属間誘電層３３２を通って延び、下部電極２０６に結合される。ビア２１２は、基板２０２の表面３３０から、第３の金属間誘電層３４２および第３のキャップ層３４０を通って延び、上部電極２１０に結合される。表面３３０は、実質的に平らな表面であってよい。
図４は、実質的に楕円形の形状を有する垂直磁気トンネル接合（ＭＴＪ）セル４０４を含む回路デバイス４００の、第２の特定の例示的な実施形態の上面図である。あるいは、垂直ＭＴＪセルは円形の形状を有してもよい。回路デバイス４００は、垂直ＭＴＪセル４０４を有する基板４０２を含む。垂直ＭＴＪセル４０４は、下部電極４０６、垂直ＭＴＪ積層４０８、上部電極４１０、および、表面（たとえば図３に示される表面３３０）から上部電極４１０に延びるビア４１２を含む。垂直ＭＴＪセル４０４は、独立した磁区４２２および４２４をそれぞれ持つようになされる、第１の側壁４１６および第２の側壁４１８を含む。独立した磁区４２２および４２４の各々のそれぞれの方向は、それぞれのデータ値を表し得る。加えて、垂直ＭＴＪセル４０４は、図３の下部磁区３４６のような別の独立した磁区を持つようになされる底壁を含んでもよく、この磁区は別のデータ値を表し得る。
垂直ＭＴＪセル４０４は、長さ（ａ）および幅（ｂ）を含み、長さ（ａ）は幅（ｂ）よりも長い。あるいは、長さ（ａ）は幅（ｂ）と等しくてもよい。ある特定の実施形態では、図３の断面図は、図４の線３−３で切られた断面も表し得る。この例では、図３に示されるように、垂直ＭＴＪセル４０４が深さ（ｃ）を有するように、垂直ＭＴＪセル４０４は、深さ（ｄ）を有するトレンチの中に形成され得る。この特定の例では、垂直ＭＴＪセル４０４は、長さ（ａ）が幅（ｂ）よりも長く、幅（ｂ）がトレンチ深さ（ｄ）または垂直ＭＴＪセル深さ（ｃ）よりも長くなるように、形成され得る。あるいは、図５および図６に示されるように、ＭＴＪセル４０４が、垂直ＭＴＪセル深さ（ｃ）よりも長いトレンチ深さ（ｄ）を有し、垂直ＭＴＪセル深さ（ｃ）が長さ（ａ）よりも長くなるように、垂直ＭＴＪセル４０４は形成され得る。
図５は、垂直磁気トンネル接合（ＭＴＪ）セル５０４を含む回路デバイス５００の、第３の特定の例示的な実施形態の上面図である。回路デバイス５００は、垂直ＭＴＪセル５０４を有する基板５０２を含む。垂直ＭＴＪセル５０４は、下部電極５０６、垂直ＭＴＪ積層５０８、中心電極５１０、およびビア５１２を含む。垂直ＭＴＪセル５０４は、第１の側壁５１４、第２の側壁５１６、第３の側壁５１８、および第４の側壁５２０を有する。第２の側壁５１６は、第１のデータ値を表すようになされる第２の磁区５２２を含み、第４の側壁５２０は、第２のデータ値を表すようになされる第４の磁区５２４を含む。図６に示されるように、底壁６７０は、下部磁区６７２を含み得る。第１の側壁５１４および第３の側壁５１８も、具体的な実装形態に応じて磁区を持ち得る。
垂直ＭＴＪセル５０４は、長さ（ａ）および幅（ｂ）を有する。長さ（ａ）は、第２の側壁５１６および第４の側壁５２０の長さに相当する。幅（ｂ）は、第１の側壁５１４および第３の側壁５１８の長さに相当する。この特定の例では、垂直ＭＴＪセル５０４の長さ（ａ）は、幅（ｂ）よりも長い。あるいは、垂直ＭＴＪセル５０４の長さ（ａ）は、幅（ｂ）と等しくてもよい。
図６は、図５の線６−６で切られた、図５の回路デバイスの断面図である。断面図６００は、垂直ＭＴＪセル５０４、ビア５１２、上部電極５１０、垂直ＭＴＪ積層５０８、および下部電極５０６を含む断面で示される、基板５０２を含む。基板５０２は、第１の金属間誘電層６３２、第１のキャップ層６３４、第２の金属間誘電層６３６、第２のキャップ層６３８、第３のキャップ層６４０、および第３の金属間誘電層６４２を含む。
トレンチが、第２のキャップ層６３８および第２の金属間誘電層６３６に形成され、下部電極５０６、垂直ＭＴＪ積層５０８、および上部電極５１０を受ける。トレンチは、トレンチ深さ（ｄ）を有し、垂直ＭＴＪ積層５０８は、トレンチ深さ（ｄ）から下部電極５０６の厚さを引いたものにほぼ等しい深さ（ｃ）を有する。下部ビア６４４は、底面６９０から、第１のキャップ層６３４および第１の金属間誘電層６３２を通って延び、下部電極５０６に結合される。ビア５１２は、基板５０２の上面６８０から、第３の金属間誘電層６４２および第３のキャップ層６４０を通って延び、上部電極５１０に結合される。上面６８０は、実質的に平らな表面であってよい。
ある特定の実施形態では、トレンチ深さ（ｄ）は垂直ＭＴＪセル深さ（ｃ）よりも長く、トレンチ深さ（ｄ）と垂直ＭＴＪセル深さ（ｃ）はともに、垂直ＭＴＪセル５０４の長さ（ａ）よりも長い。この特定の例では、磁区５２２および５２４は、基板５０２の上面６８０と実質的に平行で、かつ側壁に垂直な方向（すなわち、側壁の深さ（ｄ）の方向に垂直に、ではない）に、延びる。
図７は、複数のデータビットを記憶するようになされ得る垂直磁気トンネル接合（ＭＴＪ）セル７０４を有する基板７０２を含む記憶デバイス７００の、特定の例示的な実施形態の上面図である。垂直磁気トンネル接合（ＭＴＪ）セル７０４は、下部電極７０６、垂直ＭＴＪ積層７０８、および中心電極７１０を含む。垂直ＭＴＪセル７０４は、長さ（ａ）および幅（ｂ）を有し、長さ（ａ）は幅（ｂ）以上である。基板７０２は、中心電極７１０に結合される上部ビア７３６を含み、下部電極７０６に結合される下部ビア７３２を含む。基板７０２はまた、上部ビア７３６に結合される第１の配線７３４を含み、下部ビア７３２に結合される第２の配線７３０を含む。基板７０２は、プロセス開口７３８を含む。プロセス開口７３８は、ＭＴＪの１つの側壁を除去するための、任意選択のステップである。
垂直ＭＴＪ積層７０８は、固定された方向を有する固定磁区を持つピン止め（固定）磁気層、トンネルバリア層、および、書込み電流を介して変更またはプログラムされ得る磁区を有するフリー磁気層を含む。垂直ＭＴＪ積層７０８は、固定磁気層をピン止めするためのリファレンス層も含み得る。ある特定の実施形態では、垂直ＭＴＪ積層７０８の固定磁気層は、１つまたは複数の層を含み得る。加えて、垂直ＭＴＪ積層７０８は他の層を含み得る。垂直ＭＴＪセル７０４は、第１の磁区７２２を持つ第１の側壁７１２、第２の磁区７２４を持つ第２の側壁７１４、および第３の磁区７２６を持つ第３の側壁７１６を含む。垂直ＭＴＪセル７０４は、第４の磁区８７２を持つ底壁８７０も含む（図８参照）。第１の磁区７２２、第２の磁区７２４、第３の磁区７２６、および第４の磁区８７２は、独立である。ある特定の実施形態では、第１の磁区７２２、第２の磁区７２４、第３の磁区７２６、および第４の磁区８７２は、それぞれのデータ値を表すように構成される。一般に、磁区７２２、７２４、７２６および８７２の方向は、記憶されるデータ値により決定される。たとえば、値「０」は第１の方向により表されてよく、値「１」は第２の方向により表されてよい。
図８は、図７の線８−８で切られた、図７の回路デバイス７００の断面図８００である。図８００は、第１の金属間誘電層８５０、第２の金属間誘電層８５２、第１のキャップ層８５４、第３の金属間誘電層８５６、第２のキャップ層８５８、第３のキャップ層８６０、第４の金属間誘電層８６２、および第５の金属間誘電層８６４を有する、基板７０２を含む。基板７０２は、第１の表面８８０および第２の表面８９０を有する。基板７０２は、垂直ＭＴＪ積層７０８を含む、垂直ＭＴＪ構造７０４も含む。下部電極７０６、垂直ＭＴＪ積層７０８、および上部電極７１０は、基板７０２のトレンチの中に配置される。トレンチは深さ（ｄ）を有する。
基板７０２は、第２の表面８９０に配置される第２の配線７３０を含む。第２の配線７３０は下部ビア７３２に結合され、下部ビア７３２は、第２の配線７３０から下部電極７０６の一部に延びる。基板７０２はまた、第１の表面８８０に配置される第１の配線７３４を含む。第１の配線７３４は上部ビア７３６に結合され、上部ビア７３６は、第１の配線７３４から中心電極７１０に延びる。中心電極７１０は、垂直ＭＴＪ積層７０８に結合される。基板７０２はプロセス開口７３８も含み、プロセス開口７３８は、垂直ＭＴＪ構造７０４の一部を選択的に除去して、プロセス開口７３８の中に金属間誘電材料を堆積し、その後、化学機械研磨（ＣＭＰ）プロセスを行うことによって、形成され得る。
ある特定の実施形態では、垂直ＭＴＪ積層７０８は、第２の磁区７２４を持つ第２の側壁７１４を含む。第２の磁区７２４は、第２のデータ値を表すようになされ得る。垂直ＭＴＪ積層７０８は、第４のデータ値を表すようになされ得る、下部磁区８７２を有する底壁８７０も含む。ある特定の例では、データ値は、第１の配線７３４に電圧を印加し、第２の配線７３０における電流を参照電流と比較することによって、垂直ＭＴＪ積層７０８から読み取られ得る。あるいは、データ値は、第１の配線７３４と第２の配線７３０の１つに書込み電流を加えることによって、垂直ＭＴＪ積層７０８に書き込まれ得る。ある特定の実施形態では、図７に示される垂直ＭＴＪ積層７０８の長さ（ａ）および幅（ｂ）は、トレンチ深さ（ｄ）よりも長く、第２の側壁７１４が持つ磁区７２４は、基板７０２の第１の表面８８０と実質的に平行で、かつ、水平な方向に（すなわち、側壁の深さ（ｄ）の方向に垂直に、ではなく、側壁の長さ（ａ）の方向に）、延びる。
図９は、図７の線９−９で切られた、図７の回路デバイス７００の断面図９００である。図９００は、第１の金属間誘電層８５０、第２の金属間誘電層８５２、第１のキャップ層８５４、第３の金属間誘電層８５６、第２のキャップ層８５８、第３のキャップ層８６０、第４の金属間誘電層８６２、および第５の金属間誘電層８６４を有する、基板７０２を含む。基板７０２は、第１の表面８８０および第２の表面８９０を有する。基板７０２は、下部電極７０６、垂直ＭＴＪ積層７０８、および中心電極７１０を有する、垂直ＭＴＪ構造７０４を含む。基板７０２はまた、第１の表面８８０に配置されパターニングされる第１の配線７３４を含む。第１の配線７３４は上部ビア７３６に結合され、上部ビア７３６は、第１の配線７３４から中心電極７１０に延びる。基板７０２はまた、第２の表面８９０における第２の配線７３０を含む。第２の配線７３０は下部ビア７３２に結合され、下部ビア７３２は、第２の配線７３０から下部電極７０６の一部に延びる。垂直ＭＴＪ積層７０８は、第１の磁区７２６を持つ第１の側壁７１６、第３の磁区７２２を持つ第３の側壁７１２、および下部磁区８７２を持つ底壁８７０を含む。この特定の観点では、磁区７２６および７２２は水平方向に（すなわち、側壁の深さ（ｄ）の方向に垂直に、ではなく、側壁の長さ（ａ）の方向に）向き、下部磁区８７２は垂直方向に（すなわち、側壁の長さ（ａ）の方向に水平に、ではなく、側壁の深さ（ｄ）の方向に）向く。
ある特定の実施形態では、垂直ＭＴＪ積層７０８は、最大で４つの固有のデータ値を記憶するようになされ得る。第１のデータ値は第１の磁区７２２により表すことができ、第２のデータ値は第２の磁区７２４により表すことができ、第３のデータ値は第３の磁区７２６により表すことができ、第４のデータ値は下部磁区８７２により表すことができる。別の特定の実施形態では、第４の磁区を持つ第４の側壁が含まれてもよく、第４の磁区は、第５のデータ値を表し得る。
図１０は、複数のビットのような複数のデータ値を記憶するようになされ得る、ディープトレンチの中の垂直磁気トンネル接合（ＭＴＪ）セル１００４を有する基板１００２を含む記憶デバイス１０００の、特定の例示的な実施形態の上面図である。垂直磁気トンネル接合（ＭＴＪ）セル１００４は、下部電極１００６、垂直ＭＴＪ積層１００８、および中心電極１０１０を含む。垂直ＭＴＪセル１００４は、長さ（ａ）および幅（ｂ）を含み、長さ（ａ）は幅（ｂ）以上である。基板１００２は、中心電極１０１０に結合される上部ビア１０３６を含み、下部電極１００６に結合される下部ビア１０３２を含む。基板１００２はまた、下部ビア１０３２に結合される第１の配線１０３４を含み、上部ビア１０３６に結合される第２の配線１０３０を含む。基板１００２は、プロセス開口１０３８を含む。
垂直ＭＴＪ積層１００８は、固定された方向を有する固定磁区を持ちリファレンス層によりピン止めされ得るピン止め（固定）磁気層、トンネルバリア層、および、書込み電流を介して変更またはプログラムされ得る磁区を有するフリー磁気層を含む。ある特定の実施形態では、垂直ＭＴＪ積層１００８の固定磁気層は、１つまたは複数の層を含み得る。加えて、垂直ＭＴＪ積層１００８は他の層を含み得る。垂直ＭＴＪセル１００４は、第１の磁区１０２２を持つ第１の側壁１０１２、第２の磁区１０２４を持つ第２の側壁１０１４、および第３の磁区１０２６を持つ第３の側壁１０１６を含む。垂直ＭＴＪセル１００４は、第４の磁区１１７２を持つ底壁１１７０も含み得る（図１１参照）。第１の磁区１０２２、第２の磁区１０２４、第３の磁区１０２６、および第４の磁区１１７２は、独立である。ある特定の実施形態では、第１の磁区１０２２、第２の磁区１０２４、第３の磁区１０２６、および第４の磁区１１７２は、それぞれのデータ値を表すように構成される。一般に、磁区１０２２、１０２４、１０２６および１１７２の方向は、記憶されるデータ値により決定される。たとえば、値「０」は第１の方向により表されてよく、値「１」は第２の方向により表されてよい。
図１１は、図１０の線１１−１１で切られた、図１０の回路デバイス１０００の断面図１１００である。図１１００は、第１の金属間誘電層１１５０、第２の金属間誘電層１１５２、第１のキャップ層１１５４、第３の金属間誘電層１１５６、第２のキャップ層１１５８、第３のキャップ層１１６０、第４の金属間誘電層１１６２、および第５の金属間誘電層１１６４を有する、基板１００２を含む。基板１００２は、第１の表面１１８０および第２の表面１１９０を有する。基板１００２は、垂直ＭＴＪ積層１００８を含む、垂直ＭＴＪ構造１００４も含む。下部電極１００６、垂直ＭＴＪ積層１００８、および上部電極１０１０は、基板１００２のトレンチの中に配置される。トレンチは深さ（ｄ）を有する。この例では、深さ（ｄ）は側壁１０１４の幅（ｂ）よりも長い。
基板１００２は、第１の表面１１８０に配置されパターニングされる第２の配線１０３０を含む。第２の配線１０３０は上部ビア１０３６に結合され、上部ビア１０３６は、第２の配線１０３０から中心電極１０１０に延びる。中心電極１０１０は、垂直ＭＴＪ積層１００８に結合される。基板１００２はまた、第２の表面１１９０に配置される第１の配線１０３４を含む。第１の配線１０３４は下部ビア１０３２に結合され、下部ビア１０３２は、第１の配線１０３４から下部電極１００６の一部に延びる。基板１００２はさらにプロセス開口１０３８を含み、プロセス開口１０３８は、垂直ＭＴＪ積層１００８の一部を選択的に除去して、プロセス開口１０３８の中に金属間誘電材料を堆積し、その後、化学機械研磨（ＣＭＰ）プロセスを行うことによって、形成され得る。
ある特定の実施形態では、垂直ＭＴＪ積層１００８は、第２の磁区１０２４を持つ第２の側壁１０１４を含む。第２の磁区１０２４は、第２のデータ値を表すようになされ得る。垂直ＭＴＪ積層１００８は、第４のデータ値を表すようになされ得る、下部磁区１１７２を有する底壁１１７０も含む。ある特定の例では、データ値は、第２の配線１０３０に電圧を印加し、第１の配線１０３４における電流を参照電流と比較することによって、垂直ＭＴＪ積層１００８から読み取られ得る。あるいは、データ値は、第１の配線１０３４と第２の配線１０３０との間に書込み電流を加えることによって、垂直ＭＴＪ積層１００８に書き込まれ得る。ある特定の実施形態では、図１０に示される垂直ＭＴＪ積層１００８の長さ（ａ）および幅（ｂ）は、トレンチ深さ（ｄ）よりも短く、第２の側壁１０１４が持つ磁区１０２４は、基板１００２の第１の表面１１８０と実質的に平行に、かつ長さ（ａ）の方向に、延びる。
図１２は、図１０の線１２−１２で切られた、図１０の回路デバイス１０００の断面図１２００である。図１２００は、第１の金属間誘電層１１５０、第２の金属間誘電層１１５２、第１のキャップ層１１５４、第３の金属間誘電層１１５６、第２のキャップ層１１５８、第３のキャップ層１１６０、第４の金属間誘電層１１６２、および第５の金属間誘電層１１６４を有する、基板１００２を含む。基板１００２は、第１の表面１１８０および第２の表面１１９０を有する。基板１００２は、下部電極１００６、垂直ＭＴＪ積層１００８、および中心電極１０１０を有する、垂直ＭＴＪ構造１００４を含む。基板１００２はまた、第２の表面１１９０に配置されパターニングされる第１の配線１０３４を含む。第１の配線１０３４は下部ビア１０３２に結合され、下部ビア１０３２は、第１の配線１０３４から下部電極１００６の一部に延びる。基板１００２はまた、第１の表面１１８０における第２の配線１０３０を含む。第２の配線１０３０は上部ビア１０３６に結合され、上部ビア１０３６は、第２の配線１０３０から中心電極１０１０に延びる。
垂直ＭＴＪ積層１００８は、第１の磁区１０２６を持つ第１の側壁１０１６、第３の磁区１０２２を持つ第３の側壁１０１２、および下部磁区１１７２を持つ底壁１１７０を含む。この特定の観点では、トレンチ深さ（ｄ）は垂直ＭＴＪ積層１００８の長さ（ａ）および幅（ｂ）よりも長く、第１の磁区１０２２および第３の磁区１０２６は実質的に水平の方向に（すなわち、側壁の深さ（ｄ）の方向に垂直に、ではなく、側壁の長さ（ａ）の方向に）延び、第４の磁区１０７２は、実質的に垂直の方向に（すなわち、側壁の長さ（ａ）の方向に水平に、ではなく、側壁の深さ（ｄ）の方向に）延びる。
ある特定の実施形態では、垂直ＭＴＪ積層１００８は、最大で４つの固有のデータ値を記憶するようになされ得る。第１のデータ値は第１の磁区１０２２により表すことができ、第２のデータ値は第２の磁区１０２４により表すことができ、第３のデータ値は第３の磁区１０２６により表すことができ、第４のデータ値は下部磁区１１７２により表すことができる。別の特定の実施形態では、第４の磁区を持つ第４の側壁が含まれてもよく、第４の磁区は、第５のデータ値を表し得る。
図１３は、キャップ薄膜層の堆積と、ビアのフォトエッチング、フォトレジストの剥離、ビアのフィリング、およびビアの化学機械研磨（ＣＭＰ）プロセスとの後の、回路基板１３００の断面図である。回路基板１３００は、第１の金属間誘電層１３０１、配線１３０３、第１の金属間誘電層１３０１の上部に配置される第２の金属間誘電層１３０２、および金属間誘電層１３０２の上部に配置されるキャップ薄膜層１３０４を含む。ある特定の実施形態では、フォトレジスト層は、キャップ薄膜層１３０４にフォトレジストをスピンコートすることによって、塗布された。フォトエッチングプロセスが、キャップ層１３０４および金属間誘電体１３０２にトレンチパターンを画定するために、適用された。フォトレジスト層は、キャップ薄膜層１３０４および金属間誘電層１３０２を貫通する開口またはビア１３０６を露出するようにエッチングした後で、剥離された。導電性材料またはビアフィリング材料１３０８が開口１３０６に堆積され、ビアのＣＭＰプロセスが、回路基板１３００を研磨するために実行された。
図１４は、金属間誘電層の堆積、キャップ薄膜の堆積、トレンチのフォトエッチングプロセス、トレンチのフォトレジストの剥離、下部電極の堆積、垂直磁気トンネル接合（ＭＴＪ）薄膜の堆積、上部電極の堆積、およびリバースフォトエッチングプロセスの後の、複数のトレンチおよび複数の垂直ＭＴＪ構造を示す、図１３の回路基板１３００の断面図１４００である。回路基板１３００は、第２の金属間誘電層１３０２、キャップ薄膜層１３０４、およびビアフィリング材料１３０８を含む。第３の金属間誘電層１４１０は、キャップ薄膜層１３０４に堆積される。第２のキャップ薄膜層１４１２は、第３の金属間誘電層１４１０に堆積される。トレンチ１４１４は、たとえば、トレンチのフォトエッチングおよび洗浄プロセスを実行することによって、キャップ薄膜層１４１２および第３の金属間誘電層１４１０の中に画定される。垂直磁気トンネル接合（ＭＴＪ）セル１４１６が、トレンチ１４１４の中に堆積される。垂直ＭＴＪセル１４１６は、下部のビアフィリング材料１３０８に結合される下部電極１４１８、下部電極１４１８に結合される垂直ＭＴＪ積層１４２０、および、垂直ＭＴＪ積層１４２０に結合される上部電極１４２２を含む。フォトレジスト層１４２４が、上部電極１４２２上でパターニングされる。リバースフォトエッチングプロセスが、フォトレジスト層１４２４、上部電極１４２２、垂直ＭＴＪ積層１４２０、および下部電極１４１８に適用され、トレンチ１４１４の中にない、余剰の材料を除去する。図１４に示されるように、複数のトレンチ１４１４は、キャップ薄膜層１４１２および第３の金属間誘電層１４１０の中に画定されてよく、垂直ＭＴＪセル１４１６は、各トレンチ１４１４に堆積され得る。
この特定の例では、トレンチ１４１４は、トレンチ深さ（ｄ）を有するように画定される。下部電極１４１８の厚さは、関連する垂直ＭＴＪセル深さ（ｃ）を有するように画定される。ある特定の例では、垂直ＭＴＪセル深さ（ｃ）は、トレンチ深さ（ｄ）から下部電極１４１８の厚さを引いたものにほぼ等しい。
一般に、トレンチ１４１４の中に垂直ＭＴＪセル１４１６を作ることによって、トレンチ１４１４の寸法が、垂直ＭＴＪセル１４１６の寸法を画定する。さらに、トレンチ１４１４は垂直ＭＴＪセル１４１６の寸法を画定するので、垂直ＭＴＪセル１４１６は、クリティカルで高価なフォトエッチングプロセスを垂直ＭＴＪセル１４１６に対して実行することなく形成することができ、したがって、垂直ＭＴＪセル１４１６に関連する、酸化、角の丸まり、および他の侵食に関連する問題を減らす。
図１５は、リバースフォトレジスト剥離および、キャップ薄膜層で止まるＭＴＪ ＣＭＰプロセスの後の、図１４の回路基板１３００の断面図１５００である。回路基板１３００は、第１の金属間誘電層１３０１、配線１３０３、第２の金属間誘電層１３０２、および第１のキャップ層１３０４を含む。断面図１５００は、第２の金属間誘電層１４１０、第２のキャップ層１４１２、および垂直ＭＴＪ構造１４１６を含む。垂直ＭＴＪ構造１４１６は、垂直ＭＴＪセル深さ（ｄ）を有し、トレンチ深さ（ｄ）を有するトレンチ１４１４の中に形成される。垂直ＭＴＪ構造１４１６は、ビアフィリング材料１３０８と結合される下部電極１４１８、垂直ＭＴＪ積層１４２０、および上部電極１４２２を含む。フォトレジスト剥離プロセスが適用され、垂直ＭＴＪの化学機械研磨（ＣＭＰ）プロセスが、垂直ＭＴＪ構造１４１６の一部を除去して、実質的に平らな表面１５３０を生成するために、適用される。ＣＭＰプロセスは、第２のキャップ薄膜層１４１２で止まる。
図１６は、フォトレジストがスピンコートされてパターニングされ、垂直ＭＴＪの側壁のエッチングが実行された後の、図１５の線１６−１６で切られた、図１５の回路基板１３００の断面図１６００である。側壁のエッチングは、任意選択のプロセスのステップである。回路基板１３００は、第１の金属間誘電層１３０１、配線１３０３、第２の金属間誘電層１３０２、第１のキャップ薄膜層１３０４、およびビアフィリング材料１３０８を含む。第３の金属間誘電層１４１０および第２のキャップ層１４１２は、第１のキャップ薄膜層１３０４の上に堆積される。トレンチ１４１４は、第２のキャップ層１４１２および第２の金属間誘電層１４１０の中に画定される。下部電極１４１８、垂直ＭＴＪ積層１４２０、および上部電極１４２２は、トレンチ１４１４の中に形成される。化学機械研磨（ＣＭＰ）プロセスが、実質的に平らな表面１５３０を生成するために適用される。フォトレジスト層１６４６がスピンコートされ、プロセスパターン開口１６５２が、フォトエッチングプロセスを用いて画定される。フォトエッチングプロセスは、垂直ＭＴＪセル１４１６から側壁を取り除き、（上から見て）実質的にＵ字形の垂直ＭＴＪセル１４１６を得る。
図１７は、プロセス開口１６５２の中への金属間誘電材料の堆積、化学機械研磨（ＣＭＰ）プロセスの実行、および第３のキャップ層１６４４の堆積の後の、図１６に示される回路基板１３００の断面図１７００である。回路基板１３００は、第１の金属間誘電層１３０１、配線１３０３、第２の金属間誘電層１３０２、第１のキャップ薄膜層１３０４、およびビアフィリング材料１３０８を含む。第３の金属間誘電層１４１０および第２のキャップ層１４１２は、第１のキャップ薄膜層１３０４の上に堆積される。トレンチ１４１４は、第２のキャップ層１４１２および第２の金属間誘電層１４１０の中に画定される。下部電極１４１８、垂直ＭＴＪ積層１４２０、および上部電極１４２２は、トレンチ１４１４の中に形成される。化学機械研磨（ＣＭＰ）プロセスが、実質的に平らな表面１５３０を回復するために適用される。プロセス開口１６５２が、フォトエッチングプロセスを用いて画定される。フォトエッチングプロセスは、垂直ＭＴＪセル１４１６から側壁を取り除き、（上から見て）実質的にＵ字形の垂直ＭＴＪセル１４１６を得る。プロセス開口１６５２が、金属間誘電材料１７４８により充填され、ＣＭＰプロセスが、実質的に平らな表面１５３０を回復するために実行され、第３のキャップ層１６４４が、実質的に平らな表面１５３０の上に堆積される。
図１８は、他の回路に結合され得る、回路基板１３００の断面図１８００である。回路基板１３００は、第１の金属間誘電層１３０１、配線１３０３、第２の金属間誘電層１３０２、第１のキャップ薄膜層１３０４、およびビアフィリング材料１３０８を含む。第３の金属間誘電層１４１０および第２のキャップ層１４１２は、第１のキャップ薄膜層１３０４の上に堆積される。トレンチ１４１４は、第２のキャップ層１４１２および第２の金属間誘電層１４１０の中に画定される。下部電極１４１８、垂直ＭＴＪ積層１４２０、および上部電極１４２２は、トレンチ１４１４の中に形成される。化学機械研磨（ＣＭＰ）プロセスが、実質的に平らな表面１５３０を回復するために適用される。第３のキャップ層１６４４および第４の金属間誘電層１６４６が、堆積される。フォトエッチングプロセスが、第４の金属間誘電層１６４６および第３のキャップ層１６４４を貫通するビア１８６０を画定するために、適用される。ビア１８６０は導電性材料で充填され、ビアの化学機械研磨プロセスが適用される。金属配線１８６２が、第４の金属間誘電層１６４６の上に堆積されてパターニングされ、第５の金属間誘電層１８４８が堆積される。ダマシンプロセスが用いられる場合、ビアおよび金属配線が組み合わされて、トレンチのパターニング、銅メッキ、ならびに、第５の金属間誘電層１８４８および第４の金属間誘電層１６４６における銅のＣＭＰが行われ得る。ある特定の実施形態では、別の化学機械研磨プロセスが、回路デバイスを研磨するために実行され得る。この段階において、配線１３０３および配線１８６２が他の回路に結合されてよく、垂直ＭＴＪセル１４１６が、１つまたは複数のデータ値を記憶するために用いられてよい。
図１９は、図１の垂直磁気トンネル接合（ＭＴＪ）セル１５０のような、垂直ＭＴＪセルを形成する方法の、ある特定の例示的な実施形態の流れ図である。１９０２において、図１の配線１０３のような金属層が、図１のデバイス基板１０５のようなデバイス基板を覆って形成される。１９０４に進み、ビアが形成され、金属層と接触する。ある特定の実施形態では、ビアは、フォトエッチングプロセス、フォトレジスト剥離プロセス、および洗浄プロセスを用いて形成されてよく、図１の導電性材料１０８のような導電性材料により充填される。１９０６に移り、図３の第２の誘電層３３６のような誘電層が、ビアの上に追加される。１９０８へ続き、図１のトレンチ１１４のようなトレンチ領域が、誘電層の一部をエッチングすることにより形成される。１９１０に進み、トレンチ領域を形成した後、図１の垂直ＭＴＪ積層１５２のような垂直磁気トンネル接合（ＭＴＪ）構造が、トレンチ領域に堆積される。垂直ＭＴＪ構造は、図１のフリー層１５４のようなフリー層と、図１の固定層１５８のような固定層との間に、図１のバリア層１５６のようなバリア層を含み得る。ある特定の実施形態では、固定層とフリー層の少なくとも１つは、トレンチの底面に近接し、トレンチの底面に実質的に垂直な磁気モーメントを有する。垂直ＭＴＪ構造はさらに、トレンチの底面に実質的に垂直な磁気モーメントを有しトレンチの底面に近接する、図１のリファレンス層１７８のようなリファレンス層を含み得る。１９１２に進み、図１の上部電極１７０のような上部電極が、垂直ＭＴＪ構造を覆って形成される。
１９１４に移り、垂直ＭＴＪ構造が研磨され得る。研磨は、垂直ＭＴＪ構造にフォトエッチングプロセスを実行することなく、実行され得る。研磨プロセスは、化学機械研磨（ＣＭＰ）プロセスを実行して、トレンチの外側の電極材料の一部を含む、余剰の材料を除去するステップを含み得る。ある特定の実施形態では、垂直ＭＴＪ構造を研磨するステップは、堆積された材料を基板から除去し、実質的に平らな表面を画定するステップを含み得る。
１９１６へ続き、図１の磁区１０９のような、固定層が持つ磁場の方向を定めるために、磁気アニーリングプロセスが実行され得る。磁気アニーリングプロセスは、３次元（３Ｄ）のアニーリングプロセスであってよい。すべての垂直ＭＴＪ層は、磁気アニーリングプロセスを介してアニーリングされてよく、書込み電流によりフリー層を調整可能にしつつ、固定層をピン止めする。
ある特定の実施形態では、図１４に示されるように、複数のトレンチが形成されてよく、垂直ＭＴＪ構造を堆積するステップは、複数のトレンチの各々にＭＴＪ層を形成することにより実行される。研磨は、ＣＭＰプロセスにより実行され、ＭＴＪ構造のＭＴＪ層をエッチングすることなく、複数のトレンチの各々の外側の余剰の材料を除去して、複数の実質的に同様のＭＴＪデバイスを形成することができる。
図２０は、垂直磁気トンネル接合（ＭＴＪ）セルを形成する方法の、第２の特定の例示的な実施形態の流れ図である。２００２において、図１４のキャップ薄膜層１３０４のようなキャップ薄膜層が、図１４の第２のＩＭＤ層１３０２のような、デバイスの金属間誘電層（ＩＭＤ）に堆積される。２００４に進み、ビアが、フォトエッチングプロセス、フォトレジスト剥離プロセス、および洗浄プロセスを用いて形成される。２００６へ続き、ビアまたは開口が、図１４の導電性材料１３０８のような導電性材料で充填され、化学機械研磨（ＣＭＰ）プロセスが、余剰の導電性材料を除去するために実行される。２００８に移り、図１４の第２のキャップ層１４１２のようなキャップ層が、ビアを覆って堆積される。２０１０へ続き、垂直ＭＴＪ構造を決定する寸法を有する、図１４のトレンチ１４１４のようなトレンチが、垂直ＭＴＪ構造にフォトエッチングプロセスを実行することなく、画定される。２０１２に進み、図１４の下部電極１４１８のような下部電極が堆積される。２０１４へ続き、磁気薄膜およびトンネルバリア層を含む、複数の垂直磁気トンネル接合（ＭＴＪ）薄膜層が堆積され、図１４の垂直磁気トンネル接合（ＭＴＪ）積層１４２０のような垂直ＭＴＪ積層を形成する。２０１６へ続き、図１４の上部電極１４２２のような上部電極が、垂直ＭＴＪ積層の上に堆積され、垂直ＭＴＪセルを形成する。２０１８に進み、トレンチを直接覆わない余剰の材料を除去するために、リバースフォトエッチングプロセスが実行される。２０２０において、第２のキャップ層の上の余剰の材料を除去するために、ＣＭＰプロセスが実行される。２０２２に進み、垂直ＭＴＪ積層がフォトエッチングされ、垂直ＭＴＪ積層の１つの側壁を除去する。ある特定の実施形態では、垂直ＭＴＪ積層のフォトエッチングは、プロセスウィンドウまたはプロセス開口を画定する。方法は２０２４に進む。
図２１を参照すると、２０２４において、方法は２１２６に進み、磁気モーメントの方向を定めるために、磁気アニーリングプロセスが、垂直ＭＴＪ積層に対して実行される。２１２８に移り、図１８の第３のキャップ層１６４４のような第３のキャップ薄膜層が、第２のキャップ薄膜層の上に堆積され、図１８の第４のＩＭＤ層１６４６のような第２のＩＭＤが、第３のキャップ薄膜層を覆って堆積される。２１３０に進み、図１８のビア１８６０のような第２のビアが、フォトエッチングプロセスを用いて形成され、第２のビアまたは開口が、導電性材料で充填される。２１３２に進み、導電性材料を研磨するために、ＣＭＰプロセスが実行される。２１３４へ続き、金属配線が、金属層を堆積し、層をフォトエッチングして配線を形成することにより、または、トレンチを形成し、フォトエッチングし、メッキを行い、化学機械研磨（ＣＭＰ）プロセスを実行することにより、画定され得る。ダマシンプロセスが用いられる場合、２１３２におけるビアのプロセスおよび２１３４における金属配線のプロセスは、画定されたトレンチのフォト／エッチング、フォトレジストの剥離、銅メッキ、および銅のＣＭＰプロセスとして組み合わされ得る。方法は２１３６で終了する。
図２２は、複数の垂直ＭＴＪ構造を有する記憶デバイスを含む、代表的なワイヤレス通信デバイス２２００のブロック図である。通信デバイス２２００は、トレンチ領域の中に配置された垂直ＭＴＪ構造のメモリアレイ２２３２と、トレンチ領域の中に配置された垂直ＭＴＪ構造のアレイを含む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）２２６６とを含み、これらのメモリアレイおよびＭＲＡＭは、デジタルシグナルプロセッサ（ＤＳＰ）２２１０のようなプロセッサに結合される。ＤＳＰ２２１０は、ソフトウェア２２３３のようなコンピュータ可読命令を記憶する、メモリ２２３１のようなコンピュータ可読媒体に結合される。通信デバイス２２００はまた、ＤＳＰ２２１０に結合されるトレンチ領域の中に配置された垂直ＭＴＪ構造のキャッシュメモリデバイス２２６４を含む。トレンチ領域の中に配置される垂直ＭＴＪ構造のキャッシュメモリデバイス２２６４、トレンチ領域の中に配置される垂直ＭＴＪ構造のメモリアレイ２２３２、および、トレンチ領域の中に配置される複数の垂直ＭＴＪ構造を含むＭＲＡＭデバイス２２６６は、図３〜図２１に関して説明されたようなプロセスに従って形成される、垂直ＭＴＪセルを含み得る。
図２２は、デジタルシグナルプロセッサ２２１０およびディスプレイ２２２８に結合されたディスプレイコントローラ２２２６も示す。コーダ／デコーダ（ＣＯＤＥＣ）２２３４は、デジタルシグナルプロセッサ２２１０に結合することもできる。スピーカー２２３６およびマイクロフォン２２３８は、コーデック２２３４に結合され得る。
図２２は、ワイヤレスコントローラ２２４０が、デジタルシグナルプロセッサ２２１０およびワイヤレスアンテナ２２４２に結合され得ることも示す。ある特定の一実施形態では、入力デバイス２２３０および電源２２４４はシステムオンチップシステム２２２２に結合される。その上、ある特定の実施形態では、図２２に示すように、ディスプレイ２２２８、入力デバイス２２３０、スピーカー２２３６、マイクロフォン２２３８、ワイヤレスアンテナ２２４２、および電源２２４４は、システムオンチップシステム２２２２の外部にある。しかし、これらの各々は、インターフェースまたはコントローラのような、システムオンチップシステム２２２２のコンポーネントに結合されてもよい。
前述の開示されるデバイスおよび機能（たとえば、図１〜図１８のデバイス、図１９〜図２１の方法、またはこれらの任意の組合せ）は、コンピュータ可読媒体に記憶されるコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）になるように、設計され構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られる製品は半導体ウェハを含み、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そして、半導体チップは電子デバイスにおいて利用される。図２３は、電子デバイス製造プロセス２３００の、ある特定の例示的な実施形態を示す。
物理的なデバイス情報２３０２は、製造プロセス２３００において、たとえば研究用コンピュータ２３０６などで受け取られる。物理的なデバイス情報２３０２は、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、ＭＴＪデバイスのような半導体デバイスの、少なくとも１つの物理的な特性を表す設計情報を、含み得る。たとえば、物理的なデバイス情報２３０２は、研究用コンピュータ２３０６に結合されるユーザインターフェース２３０４を介して入力される、物理的なパラメータ、材料の特性、および構造情報を含み得る。研究用コンピュータ２３０６は、メモリ２３１０のようなコンピュータ可読媒体に結合される、１つまたは複数のプロセシングコアのようなプロセッサ２３０８を含む。メモリ２３１０は、プロセッサ２３０８に、ファイルフォーマットに適合するように物理的なデバイス情報２３０２を変換させ、ライブラリファイル２３１２を生成させるように実行可能な、コンピュータ可読命令を記憶することができる。
ある特定の実施形態では、ライブラリファイル２３１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル２３１２は、図１〜図１８のいずれかに示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化（ＥＤＡ）ツール２３２０とともに用いるために提供される。
ライブラリファイル２３１２は、メモリ２３１８に結合される１つまたは複数のプロセシングコアのようなプロセッサ２３１６を含む、設計用コンピュータ２３１４において、ＥＤＡツール２３２０とともに用いられ得る。ＥＤＡツール２３２０は、メモリ２３１８にプロセッサ実行可能命令として記憶され、設計用コンピュータ２３１４のユーザが、ライブラリファイル２３１２の、図１〜図１８のいずれかで示されたような垂直ＭＴＪデバイスを用いた、または図１９〜図２１のいずれかに従って形成された回路を、設計できるようにし得る。たとえば、設計用コンピュータ２３１４のユーザは、設計用コンピュータ２３１４と結合されるユーザインターフェース２３２４を介して、回路設計情報２３２２を入力することができる。回路設計情報２３２２は、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスのような半導体デバイスの、少なくとも１つの物理的な特性を表す設計情報を、含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。
設計用コンピュータ２３１４は、ファイルフォーマットと適合するように、回路設計情報２３２２を含む設計情報を変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、および、Ｇｒａｐｈｉｃ Ｄａｔａ Ｓｙｓｔｅｍ （ＧＤＳＩＩ）ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ２３１４は、図１〜図１８のいずれかで示される、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスを記述する情報を、他の回路または情報に加えて含む、ＧＤＳＩＩファイル２３２６のような変換された設計情報を含むデータファイルを生成するように構成され得る。例示すると、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスを含み、かつ、中に追加の電子回路およびコンポーネントも含む、システムオンチップ（ＳＯＣ）に対応する情報を、データファイルは含み得る。
ＧＤＳＩＩファイル２３２６は、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスを、ＧＤＳＩＩファイル２３２６の中の変換された情報に従って製造するために、製造プロセス２３２８において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク２３３２として図示される、たとえばフォトリソグラフィ処理に使用されるマスクなど１つまたは複数のマスクを作るために、ＧＤＳＩＩファイル２３２６をマスク製造業者２３３０に提供するステップを含むことができる。マスク２３３２は、製造プロセスの間に用いられ、１つまたは複数のウェハ２３３４を生成することができ、ウェハ２３３４は検査されて、代表的なダイ２３３６のようなダイに分割され得る。ダイ２３３６は、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスを含む回路を、含む。
ダイ２３３６を、パッケージングプロセス２３３８に提供することができ、パッケージングプロセス２３３８において、ダイ２３３６は代表的なパッケージ２３４０に組み込まれる。たとえば、パッケージ２３４０は、システムインパッケージ（ＳｉＰ）構成のような、単一のダイ２３３６または複数のダイを含み得る。パッケージ２３４０は、電子機器技術評議会（ＪＥＤＥＣ）規格のような、１つまたは複数の規格または仕様を遵守するように構成され得る。
パッケージ２３４０に関する情報は、たとえばコンピュータ２３４６に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ２３４６は、メモリ２３５０に結合される、１つまたは複数のプロセシングコアのようなプロセッサ２３４８を含み得る。ユーザインターフェース２３４４を介してコンピュータ２３４６のユーザから受け取られたＰＣＢ設計情報２３４２を処理するために、プリント回路基板（ＰＣＢ）ツールが、メモリ２３５０にプロセッサ実行可能命令として保存され得る。ＰＣＢ設計情報２３４２は、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスを含む、パッケージ２３４０に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
コンピュータ２３４６は、ＰＣＢ設計情報２３４２を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含むデータを有する、ＧＥＲＢＥＲファイル２３５２のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスを含む、パッケージ２３４０に相当する。他の実施形態では、変換されたＰＣＢ設計情報により生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有してもよい。
ＧＥＲＢＥＲファイル２３５２は、基板組立プロセス２３５４において受け取られ、ＧＥＲＢＥＲファイル２３５２内に保存される設計情報に従って製造される、代表的なＰＣＢ２３５６のようなＰＣＢを作成するために、用いられ得る。たとえば、ＧＥＲＢＥＲファイル２３５２は、ＰＣＢ製造プロセスの様々なステップを実行するための１つまたは複数の機械にアップロードすることができる。ＰＣＢ２３５６は、パッケージ２３４０を含む電子コンポーネントを装着されて、代表的なプリント回路アセンブリ（ＰＣＡ）２３５８を形成することができる。
ＰＣＡ２３５８は、製品製造プロセス２３６０において受け取られ、第１の代表的な電子デバイス２３６２および第２の代表的な電子デバイス２３６４のような、１つまたは複数の電子デバイスとなるように統合され得る。例示的、非限定的な例として、第１の代表的な電子デバイス２３６２、第２の代表的な電子デバイス２３６４、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定式の位置データユニット、およびコンピュータという群から選択され得る。別の例示的かつ非限定的な例として、電子デバイス２３６２および２３６４の１つまたは複数は、携帯電話、携帯用パーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、計測装置のような固定式の位置データユニット、または、データもしくはコンピュータ命令を保存もしくは取り出す任意の他のデバイス、またはこれらの任意の組合せのような、遠隔ユニットであってよい。図２３は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な統合された回路を含む、任意のデバイスにおいて適切に利用され得る。
したがって、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスが、例示的なプロセス２３００で説明されるように、製造され、プロセスされ、電子デバイスに組み込まれ得る。図１〜図２２に関して開示される実施形態の１つまたは複数の態様は、ライブラリファイル２３１２、ＧＤＳＩＩファイル２３２６、ＧＥＲＢＥＲファイル２３５２内などに、様々なプロセスの段階で含まれてもよく、また、研究用コンピュータ２３０６のメモリ２３１０、設計用コンピュータ２３１４のメモリ２３１８、コンピュータ２３４６のメモリ２３５０、基板組立プロセス２３５４のような様々な段階で用いられる１つまたは複数の他のコンピュータまたはプロセッサのメモリ（図示せず）に保存されてもよく、また、マスク２３３２、ダイ２３３６、パッケージ２３４０、ＰＣＡ２３５８、プロトタイプ回路もしくはデバイスのような他の製品（図示せず）、またはこれらの任意の組合せのような１つまたは複数の他の物理的な実施形態に組み込まれてもよい。たとえば、ＧＤＳＩＩファイル２３２６または製造プロセス２３２８は、コンピュータにより実行可能な命令を記憶するコンピュータ可読有形媒体、材料堆積システムのコントローラ、または他の電子デバイスを含んでもよく、命令は、図１〜図１８のいずれかで示されるようなトレンチ領域の中に配置される垂直ＭＴＪ構造を有する、または、図１９〜図２１のいずれかに従って形成される、垂直ＭＴＪデバイスの形成を開始するように、コンピュータまたはコントローラのプロセッサにより実行可能な、命令を含む。たとえば、命令は、製造段階２３２８などにおいて、デバイス基板を覆って金属層を形成するステップ、金属層と接触するビアを形成するステップ、ビアの上に誘電層を追加するステップ、誘電層の一部をエッチングしてトレンチ領域を形成するステップ、および、垂直磁気トンネル接合（ＭＴＪ）構造をトレンチ領域の中に堆積するステップを開始するように、コンピュータにより実行可能な命令を含んでもよい。物理的なデバイス設計から最終製品までの製造の様々な代表的な段階が示されるが、他の実施形態では、より少数の段階が用いられてもよく、または追加の段階が含まれてもよい。同様に、プロセス２３００は、単一のエンティティによって、あるいは、プロセス２３００の様々な段階を実行する１つまたは複数のエンティティによって実行されてもよい。
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、および方法のステップは、電子的なハードウェア、処理ユニットにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、実行可能な処理命令として実装されるかは、具体的な用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントルク注入磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）、フラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、プログラム可能読み取り専用メモリ（ＰＲＯＭ）、消去可能なプログラム可能読み取り専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られる任意の他の形態の記憶媒体に、存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。
開示される実施形態の上記の説明は、当業者が、開示された実施形態を実現または利用できるようにするために、提供される。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
１００ 回路基板
１０１ 第１の金属間誘電層
１０２ 第２の金属間誘電層
１０３ 配線
１０５ デバイス基板
１０７ 磁区
１０８ ビアフィリング材料
１１４ トレンチ
１５０ 垂直磁気トンネル接合セル
１５２ 垂直ＭＴＪ積層
１５４ フリー層
１５６ トンネルバリア層
１５８ ピン止め層
１６０ ビア
１７０ 上部電極
１７６ 下部電極
１７８ リファレンス層
１８０ キャップ層
２２３２ トレンチ領域の中に配置された垂直ＭＴＪ構造のメモリアレイ
２２６４ トレンチ領域の中に配置された垂直ＭＴＪ構造のキャッシュメモリデバイス
２２６６ トレンチ領域の中に配置された垂直ＭＴＪ構造のアレイを含むＭＲＡＭ

Claims (44)

  1. 半導体デバイスを製造する方法であって、
    デバイス基板を覆って金属層を形成するステップと、
    前記金属層と接触するビアを形成するステップと、
    前記ビアの上に誘電層を追加するステップと、
    前記誘電層の一部をエッチングして、トレンチ領域を形成するステップと、
    垂直磁気トンネル接合（ＭＴＪ）構造を、前記トレンチ領域の中に堆積するステップと
    を含む、方法。
  2. 前記垂直ＭＴＪ構造を研磨するステップをさらに含む、請求項１に記載の方法。
  3. 前記研磨するステップが、前記垂直ＭＴＪ構造にフォトエッチングプロセスを実行することなく実行される、請求項２に記載の方法。
  4. 前記垂直ＭＴＪ構造を研磨するステップが、堆積された材料を前記基板から除去し、実質的に平らな表面を画定するステップを含む、請求項２に記載の方法。
  5. 前記垂直ＭＴＪ構造を研磨するステップが、化学機械研磨（ＣＭＰ）プロセスを実行して、余剰の材料を除去するステップを含む、請求項４に記載の方法。
  6. 複数のトレンチを形成するステップをさらに含み、垂直ＭＴＪ構造を堆積するステップが、前記複数のトレンチの各々にＭＴＪ層を形成することにより実行され、前記研磨するステップが、化学機械研磨（ＣＭＰ）プロセスにより実行されて、前記複数のトレンチの各々の外側の余剰の材料を除去し、前記ＭＴＪ構造の前記ＭＴＪ層をエッチングすることなく複数の実質的に同様のＭＴＪデバイスを形成する、請求項２に記載の方法。
  7. 前記垂直ＭＴＪ構造が、フリー層と固定層との間にバリア層を含み、前記固定層と前記フリー層の少なくとも１つが、前記トレンチの底面に近接し、前記トレンチ領域の前記底面に実質的に垂直な磁気モーメントを有する、請求項１に記載の方法。
  8. 前記垂直ＭＴＪ構造が、ＭＴＪフォトエッチングプロセスを用いることなく形成される、請求項１に記載の方法。
  9. 磁気アニーリングプロセスを実行して、前記固定層が持つ磁場の方向を定めるステップをさらに含む、請求項１に記載の方法。
  10. 前記ＭＴＪ構造を覆って上部電極を形成するステップをさらに含み、研磨するステップが、前記トレンチ領域の外側の電極材料の一部を除去するステップを含む、請求項１に記載の方法。
  11. 金属層を形成する前記ステップ、ビアを形成する前記ステップ、誘電層を追加する前記ステップ、前記誘電層の一部をエッチングする前記ステップ、および垂直ＭＴＪ構造を堆積する前記ステップが、電子デバイスに組み込まれるプロセッサにおいて実行される、請求項１に記載の方法。
  12. トレンチ領域の中に配置される垂直磁気トンネル接合（ＭＴＪ）構造を含む、半導体デバイス。
  13. 前記垂直ＭＴＪ構造が、実質的にＵ字形の断面を有する、請求項１２に記載の半導体デバイス。
  14. 前記垂直ＭＴＪ構造が、実質的にＬ字形の断面を有する、請求項１２に記載の半導体デバイス。
  15. 前記垂直ＭＴＪ構造が、実質的に長方形の断面を有する、請求項１２に記載の半導体デバイス。
  16. 前記トレンチ領域が、実質的にＵ字形の断面を有する、請求項１２に記載の半導体デバイス。
  17. 前記トレンチ領域が、実質的にＬ字形の断面を有する、請求項１２に記載の半導体デバイス。
  18. 前記トレンチ領域が、実質的に長方形の断面を有する、請求項１２に記載の半導体デバイス。
  19. 前記トレンチ領域の少なくとも一部が、実質的に曲がった形状を有する、請求項１２に記載の半導体デバイス。
  20. 前記ＭＴＪ構造の形状が、前記ＭＴＪ構造をエッチングすることなく、前記トレンチ領域により画定される、請求項１２に記載の半導体デバイス。
  21. 前記垂直ＭＴＪ構造が、フリー層と固定層との間にバリア層を含み、前記固定層と前記フリー層の少なくとも１つが、前記トレンチ領域の底面に近接し、前記トレンチ領域の前記底面に実質的に垂直な磁気モーメントを有する、請求項１２に記載の半導体デバイス。
  22. 前記垂直ＭＴＪ構造が、前記トレンチ領域の前記底面に近接し、かつ前記トレンチ領域の前記底面に実質的に垂直な磁気モーメントを有する、リファレンス層を含む、請求項２１に記載の半導体デバイス。
  23. 前記垂直ＭＴＪ構造が、前記フリー層を覆うキャップ層を含む、請求項２１に記載の半導体デバイス。
  24. 前記垂直ＭＴＪ構造が鉄／白金を含む、請求項１２に記載の半導体デバイス。
  25. 前記垂直ＭＴＪ構造がコバルト／白金を含む、請求項１２に記載の半導体デバイス。
  26. 前記垂直ＭＴＪ構造がコバルト／ニッケルを含む、請求項１２に記載の半導体デバイス。
  27. 前記リファレンス層が白金を含む、請求項２２に記載の半導体デバイス。
  28. 少なくとも１つの半導体ダイに組み込まれる、請求項１２に記載の半導体デバイス。
  29. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含み、前記デバイスに前記半導体ダイが組み込まれる、請求項１２に記載の半導体デバイス。
  30. 半導体デバイスを製造する方法であって、
    第１のキャップ薄膜層を、デバイスの金属間誘電（ＩＭＤ）層の上に堆積するステップと、
    前記第１のキャップ薄膜層および前記金属間誘電層に対して、フォト／エッチング／フォトレジスト剥離プロセスを実行して、ビアを画定するステップと、
    前記ビアの中に、第１の導電性材料を堆積するステップと、
    化学機械研磨（ＣＭＰ）プロセスを実行して、前記第１の導電性材料を研磨するステップと、
    キャップ層を堆積するステップと、
    前記デバイスの中にトレンチを画定するステップであって、前記トレンチが、ＭＴＪ構造にフォトエッチングプロセスを実行することなく、前記ＭＴＪ構造の形状を決定する寸法を有する、ステップと、
    第２の導電性材料を堆積して、前記トレンチの中に下部電極を形成するステップと、
    前記下部電極の上に垂直ＭＴＪ積層を形成するステップであって、前記垂直ＭＴＪ積層が、前記下部電極の表面に垂直な磁気モーメントを有する磁気薄膜を含み、前記ＭＴＪ積層が、トンネルバリア層も含む、ステップと、
    第３の導電性材料を堆積して、上部電極を形成するステップと、
    リバースフォト／エッチングプロセスを実行して、前記トレンチを超えて延在する材料を除去するステップと、
    ＣＭＰプロセスを実行して、第２のキャップ薄膜層の上の材料を除去するステップと、
    前記第２のキャップ薄膜層の上に第３のキャップ薄膜層を堆積するステップと、
    磁気アニーリングプロセスを実行して、前記磁気モーメントの方向を定めるステップと、
    前記第３のキャップ薄膜層の上に第２のＩＭＤ層を堆積するステップと、
    前記第３のキャップ薄膜層および前記第２のＩＭＤ層に対して、フォト／エッチングを実行して、第２のビアを画定するステップと、
    前記第２のビアの中に、第２の導電性材料を堆積するステップと、
    ＣＭＰプロセスを実行して、前記第２の導電性材料を研磨するステップと、
    前記第２のビアを覆って金属層を堆積するステップと
    を含む、方法。
  31. フォト／エッチングを実行して、前記トレンチの側壁に沿って前記垂直ＭＴＪ積層の一部を除去するステップをさらに含む、請求項３０に記載の方法。
  32. 半導体デバイスを製造する方法であって、
    デバイス基板を覆って金属層を形成するための第１のステップと、
    前記金属層と接触するビアを形成するための第２のステップと、
    前記ビアの上に誘電層を追加するための第３のステップと、
    前記誘電層の一部をエッチングして、トレンチ領域を形成するための第４のステップと、
    垂直磁気トンネル接合（ＭＴＪ）構造を、前記トレンチ領域に堆積するための第５のステップと
    を含む、方法。
  33. 前記第１のステップ、前記第２のステップ、前記第３のステップ、前記第４のステップ、および前記第５のステップが、電子デバイスに組み込まれるプロセッサにおいて実行される、請求項３２に記載の方法。
  34. コンピュータにより実行可能な命令を記憶するコンピュータ可読有形媒体であって、前記命令が、
    デバイス基板を覆って金属層を形成するステップを開始するように、前記コンピュータにより実行可能な命令と、
    前記金属層と接触するビアを形成するステップを開始するように、前記コンピュータにより実行可能な命令と、
    前記ビアの上に誘電層を追加するステップを開始するように、前記コンピュータにより実行可能な命令と、
    前記誘電層の一部をエッチングして、トレンチ領域を形成するステップを開始するように、前記コンピュータにより実行可能な命令と、
    垂直磁気トンネル接合（ＭＴＪ）構造を、前記トレンチ領域に堆積するステップを開始するように、前記コンピュータにより実行可能な命令と
    を含む、コンピュータ可読有形媒体。
  35. 前記命令が、通信デバイス、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれるプロセッサにより実行可能である、請求項３４に記載のコンピュータ可読有形媒体。
  36. 半導体デバイスの少なくとも１つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、トレンチ領域の中に配置される垂直ＭＴＪ構造を含む、ステップと、
    前記設計情報を変換してファイルフォーマットに適合させるステップと、
    前記変換された設計情報を含むデータファイルを生成するステップと
    を含む、方法。
  37. 前記データファイルがＧＤＳＩＩフォーマットを含む、請求項３６に記載の方法。
  38. 半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
    前記設計情報に従って前記半導体デバイスを製造するステップであって、前記半導体デバイスが、トレンチ領域の中に配置される垂直ＭＴＪ構造を含む、ステップと
    を含む、方法。
  39. 前記データファイルがＧＤＳＩＩフォーマットを有する、請求項３８に記載の方法。
  40. パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を受け取るステップであって、半導体構造を含む前記パッケージングされた半導体デバイスが、トレンチ領域の中に配置される垂直ＭＴＪ構造を含む、ステップと、
    前記設計情報を変換して、データファイルを生成するステップと
    を含む、方法。
  41. 前記データファイルがＧＥＲＢＥＲフォーマットを有する、請求項４０に記載の方法。
  42. パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を含むデータファイルを受け取るステップと、
    前記設計情報に従って、前記パッケージングされた半導体デバイスを受けるように構成される前記回路基板を製造するステップであって、前記パッケージングされた半導体デバイスが、トレンチ領域の中に配置された垂直ＭＴＪ構造を含む半導体構造を含む、ステップと
    を含む、方法。
  43. 前記データファイルがＧＥＲＢＥＲフォーマットを有する、請求項４２に記載の方法。
  44. 前記回路基板を、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込むステップをさらに含む、請求項４２に記載の方法。
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