CN103412449A - 一种阵列基板及其制作方法、显示装置 - Google Patents

一种阵列基板及其制作方法、显示装置 Download PDF

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Abstract

本发明涉及显示技术领域，特别涉及一种阵列基板及其制作方法、显示装置，以解决TFT-LCD在相邻像素单元的第一金属层与第二金属层之间的错位量不同时会存在画面品质不良的问题。本发明实施例提供一种阵列基板，包括TFT，TFT包括源极、栅极和漏极，栅极位于第一金属层，源极和漏极位于第二金属层；在所述第一金属层与第二金属层之间产生错位的情况下，所述源极和栅极的交叠面积恒定不变。本发明实施例在一定程度上避免或减少了画面品质不良问题的发生。

Description

一种阵列基板及其制作方法、显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板及其制作方法、显示装置。
背景技术
TFT-LCD（Thin-Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示器）包括彩膜基板、阵列基板和位于所述彩膜基板与阵列基板之间的液晶层，所述阵列基板包括透明基板、以及位于所述透明基板内侧的多个相互平行的栅线和与所述栅线垂直交叉且电性绝缘的多个数据线，其中，两相邻栅线和两相邻数据线围成一个像素单元。
每个像素单元包括像素电极、存储电容Cs、液晶电容Clc和作为开关器件的TFT（薄膜晶体管），Cs和Clc并行连接于像素电极，且所述像素电极与TFT连接。如图1所示，像素单元的TFT10包括源极11、栅极12和漏极13，所述源极10通过通孔50电连接于像素电极20，所述栅极12与栅线30连接，所述漏极13与数据线40连接，所述栅线30和栅极12位于第一金属层，数据线40、漏极13和源极11位于第二金属层，且所述源极11与所述栅极12交叠。由于所述源极与所述栅极交叠，因而形成寄生电容Cgs，其中Cgs的大小和所述源极与栅极的交叠面积有关。
针对一个像素单元，在与所述像素单元的TFT的栅极连接的栅线上施加有开启电压时，所述TFT处于导通状态，与所述TFT的漏极连接的数据线上的数据电压施加到像素电极上，对与并行连接于所述像素电极的Cs和Clc进行充电。在与所述TFT的栅极连接的栅线上施加有关闭电压以使该TFT处于关闭状态时，施加到像素电极上的电压会由于寄生电容Cgs的存在而发生跳变，且所述像素电极上的电压跳变量
Figure BDA00003554521500021
其中，ΔVg为栅极上施加的开启电压与关闭电压之差。
在实际应用中，由于工艺上的不稳定性，第一金属层与第二金属层之间会产生错位的情况，从而会导致像素单元的源极与栅极的交叠面积发生变化。若相邻像素单元的第一金属层与第二金属层之间的错位量不同时，则会造成相邻像素单元的源极与栅极的交叠面积的变化量不同，从而使得相邻像素单元的寄生电容Cgs的变化量不同，使得相邻像素单元的寄生电容Cgs在第一金属层与第二金属层之间产生错位后不同（所述相邻像素单元的寄生电容Cgs在第一金属层与第二金属层之间产生错位前是相同的），而在相邻像素单元的寄生电容Cgs不同时，相邻像素单元的像素电极上的电压跳变量不同，使得相邻像素的灰度不均匀，从而引起画面品质不良，比如，出现Flicker（画面闪烁）和Mura（画面灰度不均匀）等。
综上所述，目前的TFT-LCD在相邻像素单元的第一金属层与第二金属层之间的错位量不同时会存在画面品质不良的问题。
发明内容
本发明实施例提供的一种阵列基板及其制作方法、显示装置，用以解决现有技术中存在的TFT-LCD在相邻像素单元的第一金属层与第二金属层之间的错位量不同时会存在画面品质不良的问题。
根据本发明实施例的第一个方面，提供一种阵列基板，包括薄膜晶体管TFT，所述TFT包括源极、栅极和漏极，所述栅极位于第一金属层，所述源极和漏极位于第二金属层；
所述源极和栅极的形状满足：在所述第一金属层与第二金属层之间产生错位的情况下，所述源极和栅极的交叠面积恒定不变。
在本发明实施例中，针对阵列基板，在所述第一金属层与第二金属层之间产生错位的情况下，像素单元的源极和栅极的交叠面积恒定不变，因而每个像素单元的源极和栅极的交叠面积的变化量均相同（变化量为0），从而保证在第一金属层与第二金属层之间产生错位后，相邻像素单元的源极和栅极的交叠面积仍然相同，使得相邻像素单元的寄生电容Cgs相同，进而实现在一定程度上保证相邻像素的灰度均匀，避免或减少画面品质不良问题的发生。
较佳地，所述源极包括与栅极的交叠区域、以及在水平方向上分别位于所述栅极两侧的第一部分区域和第二部分区域；
在所述第一金属层与第二金属层之间产生错位的情况下，所述第一部分区域的增/减底面积与所述第二部分区域的减/增底面积相等。
在本发明实施例中，通过改进TFT包括的源极，实现在所述第一金属层与第二金属层之间产生错位的情况下，保证所述源极和栅极的交叠面积恒定不变。
较佳地，所述第一部分区域、第二部分区域和与栅极的交叠区域组成的图案包括开口朝向水平方向的“U”字型图案和与所述“U”字型的封闭边连接且横向放置的“L”字型图案；
其中，所述第一部分区域位于所述“U”字型的一侧边延伸出所述栅极的位置处，或位于所述“U”字型的两个侧边延伸出所述栅极的位置处，所述第二部分区域位于所述“L”字型延伸出所述栅极的位置处。
较佳地，所述第一部分区域、第二部分区域和与栅极的交叠区域组成的图案为类似“士”字型的图案；
其中，所述第一部分区域位于所述“士”字型的第一边和/或第二边在第一水平方向上延伸出所述栅极的位置处；以及
所述第二部分区域位于所述“士”字型的第一边和/或第二边在与第一水平方向相反的第二水平方向上延伸出所述栅极的位置处，所述第一边与第二边相互平行。
在本发明实施例中，提供了具体的TFT包括的源极的结构，以便本领域技术人员可以很容易地实现本发明的技术方案。需要说明的是，本发明实施例中的所述具体源极结构只用于解释本发明，而并不用于限制本发明，其它可以用于实现本发明技术方案的结构也在本发明的保护范围之内。
较佳地，所述阵列基板还包括与所述漏极连接的数据线，所述第一部分区域和第二部分区域与所述数据线之间的最小距离值不小于设定的阈值。
在本发明实施例中，通过使第一部分区域和第二部分区域与数据线之间的最小距离值不小于设定的阈值，可以避免源极与数据线之间发生短路，保证TFT具有较好的电性能。
较佳地，所述栅极包括相互分开的第一部分区域和第二部分区域，所述源极包括与所述第一部分区域交叠的第三部分区域和与所述第二部分区域交叠的第四部分区域；
在所述第一金属层与第二金属层之间产生错位的情况下，所述第三部分区域的增/减底面积与所述第四部分区域的减/增底面积相等。
在本发明实施例中，通过改进TFT包括的栅极和源极，实现在所述第一金属层与第二金属层之间产生错位的情况下，保证所述源极和栅极的交叠面积恒定不变。
较佳地，所述源极的图案为由所述第三部分区域、第四部分区域和位于所述第一部分区域和第二部分区域之间的区域组成的类似倒“T”字型的图案；
其中，所述第三部分区域位于所述倒“T”字型在第一水平方向上与所述第一部分区域交叠的位置处，所述第四部分区域位于所述倒“T”字型在与所述第一水平方向相反的第二水平方向上与所述第二部分区域交叠的位置处。
在本发明实施例中，提供了一种具体的TFT包括的源极和栅极的结构，以便本领域技术人员可以很容易地实现本发明的技术方案。需要说明的是，本发明实施例中的所述具体源极和栅极结构只用于解释本发明，而并不用于限制本发明，其它可以用于实现本发明技术方案的结构也在本发明的保护范围之内。
根据本发明实施例的第二个方面，提供一种显示装置，包括所述的阵列基板。
在本发明实施例中，由于所述显示装置包括的阵列基板能够在一定程度上保证相邻像素的灰度均匀，因而所述显示装置能够在一定程度上避免或减少画面品质不良问题的发生。
根据本发明实施例的第三个方面，提供一种所述阵列基板的制作方法，包括：
在衬底基板上形成栅极，其中所述栅极位于第一金属层；
在所述衬底基板上形成覆盖所述栅极的栅极绝缘层；
在所述栅极绝缘层上依次形成半导体活化层、以及位于所述半导体活化层上的源极和漏极，其中所述源极和漏极位于第二金属层；
其中，在所述第一金属层与第二金属层之间产生错位的情况下，所述源极和栅极的交叠面积恒定不变。
在本发明实施例中，针对阵列基板，在所述第一金属层与第二金属层之间产生错位的情况下，像素单元的源极和栅极的交叠面积恒定不变，因而每个像素单元的源极和栅极的交叠面积的变化量均相同（变化量为0），从而能够实现在一定程度上保证相邻像素的灰度均匀，避免或减少画面品质不良问题的发生。
与现有技术相比，采用本发明实施例的方案，使得当第一金属层与第二金属层之间产生错位的情况下，即使相邻像素单元的第一金属层与第二金属层之间产生的错位量不同，相邻像素单元的栅极和源极的交叠面积也能够相同，使得相邻像素单元的寄生电容Cgs相同，从而保证相邻像素单元的像素电极上的电压跳变量相同，使得相邻像素的灰度均匀，进而实现在一定程度上避免或减少Flicker和Mura等画面品质不良问题的发生。
附图说明
图1为现有技术中像素单元的的结构示意图；
图2为本发明实施例中阵列基板包括的像素单元的第一种结构示意图；
图3为本发明实施例中阵列基板包括的像素单元的第二种结构示意图；
图4为本发明实施例中阵列基板包括的像素单元的第三种结构示意图；
图5为本发明实施例中阵列基板包括的像素单元的第四种结构示意图；
图6为本发明实施例中阵列基板包括的像素单元的第五种结构示意图；
图7为本发明实施例中阵列基板包括的像素单元的第六种结构示意图；
图8为本发明实施例制作阵列基板的方法流程示意图；
图9A～图9H为本发明实施例阵列基板制作过程中阵列基板包括的像素单元的结构示意图。
具体实施方式
本发明实施例提供的阵列基板包括TFT，TFT包括源极、栅极和漏极，栅极位于第一金属层，源极和漏极位于第二金属层；在所述第一金属层与第二金属层之间产生错位的情况下，所述源极和栅极的交叠面积恒定不变。
由于在第一金属层与第二金属层之间产生错位之前，相邻像素单元的源极和栅极的交叠面积相同，在第一金属层与第二金属层之间产生错位之后，相邻像素单元的源极和栅极的交叠面积的变化量不同，从而造成第一金属层与第二金属层之间产生错位后相邻像素单元的源极和栅极的交叠面积不同；
因而本发明实施例中的阵列基板的结构能够保证在所述第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变，即，本发明实施例中的阵列基板能够保证在第一金属层与第二金属层之间产生错位之后，相邻像素单元的源极和栅极的交叠面积的变化量相同，使得第一金属层与第二金属层之间产生错位后相邻像素单元的源极和栅极的交叠面积相同，从而保证实现在一定程度上保证相邻像素的灰度均匀，避免或减少画面品质不良问题的发生。
下面结合说明书附图对本发明实施例作进一步详细描述。
本发明实施例提供的阵列基板，包括TFT，TFT包括源极、栅极和漏极，栅极位于第一金属层，源极和漏极位于第二金属层；
所述源极和栅极的形状满足：在第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变。
需要说明的是，由于在本发明实施例中，阵列基板包括多个像素单元，每个像素单元包括一个TFT，且本发明实施例提供的阵列基板包括的每个像素单元中的TFT的实施方式类似，下面将以本发明实施例的阵列基板包括的一个像素单元的实施方式为例，对本发明实施例的方案进行说明。
较佳地，本发明实施例提供的阵列基板的像素单元，包括TFT，TFT包括源极、栅极和漏极，栅极位于第一金属层，源极和漏极位于第二金属层；
所述源极和栅极的形状满足：在第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变。
需要说明的是，本发明实施例是以栅极是底栅为例进行的介绍，具体实施中，其他类型的栅极（比如，顶栅等）的实施方式与本发明实施例的栅极（底栅）的实施方式类似，在此不再赘述。
具体实施中，由于工艺不稳定等自然因素而造成的第一金属层与第二金属层之间产生的错位量一般都比较小（即，在预设错位量范围内）。
具体实施中，预设错位量范围的下限值可以为0，即，第一金属层与第二金属层之间未产生错位。
较佳地，为了实现在第一金属层与第二金属层之间产生错位的情况下，保证源极和栅极的交叠面积恒定不变，需要对源极和/或栅极进行改进，下面将分别进行介绍。
一、本发明实施例通过改进源极实现保证在第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变。
较佳地，源极（或者，源极的横向截面图案）包括与栅极（或者，栅极的横向截面图案）的交叠区域、以及在水平方向上分别位于栅极（或者，栅极的横向截面图案）两侧的第一部分区域和第二部分区域；
在第一金属层与第二金属层之间产生错位的情况下，第一部分区域的增/减底面积（或者，增/减面积）与第二部分区域的减/增底面积（或者，减/增面积）相等。
需要说明的是，本发明实施例中括号内给出的是一种从源极和栅极的横向截面图案角度对本方案进行描述的方式。
当然，本发明实施例的阵列基板（像素单元）的薄膜晶体管（TFT）的源极和漏极制作工艺相同，名称上可以互换；可以将与数据线连接的作为漏极，与像素电极连接的作为源极；反之亦然。
其中，本发明实施例的阵列基板（像素单元）还包括与栅极垂直连接的栅线，与漏极垂直连接的数据线，与栅线平行的方向为水平方向，以及与数据线平行的方向为垂直方向，比如，如图2所示，与栅线30平行的方向为水平方向，与数据线40平行的方向为垂直方向。其中，本发明实施例的位于栅极（或者，栅极的横向截面图案）一侧的第一部分区域相对栅极（或者，栅极的横向截面图案）的底面积（或者，面积）会在第一金属层与第二金属层之间产生错位后发生变化，比如，在第一金属层与第二金属层之间产生错位前，位于栅极一侧的第一部分区域（相对栅极）的底面积为A，在第一金属层与第二金属层之间产生错位后，位于栅极一侧的第一部分区域（相对栅极）的底面积会变化为B。
具体实施中，本发明实施例的位于栅极（或者，栅极的横向截面图案）另一侧的第二部分区域的实施方式与本发明实施例的第一部分区域的实施方式类似，在此不再赘述。
实施中，第一部分区域和第二部分区域为在水平方向上分别位于所述栅极两侧的区域，在所述第一金属层与第二金属层之间产生错位的情况下，第一部分区域的增/减底面积与所述第二部分区域的减/增底面积相等，从而确保了源极与栅极的交叠区域的面积恒定，保证源极和栅极的交叠面积恒定不变；
当第二金属层相对第一金属层发生左（右）错位（即，水平方向上的错位）时，第一部分区域的面积会增大（缩小），即源极与栅极间的寄生电容Cgs会缩小（增大），而相应地，第二部分区域的面积会缩小（增大），即源极与栅极间的寄生电容Cgs会增大（缩小），由于第一部分区域的增/减面积可以通过第二部分区域的减/增面积来补偿，从而确保了源极与栅极间的总寄生电容Cgs恒定不变，避免Flicker和Mura的发生；
当第二金属层相对第一金属层发生上（下）错位（即，垂直方向上的错位）时，由于源极（或者，源极的横向截面图案）与栅极（或者，栅极的横向截面图案）的交叠区域与栅极（或者，栅极的横向截面图案）的两边缘之间的距离值比较大，因而不会影响源极和栅极的交叠面积；
当第二金属层相对第一金属层发生一定角度的错位时，一定角度的错位可以分解为水平方向上的错位和垂直方向上的错位，而水平方向上的错位和垂直方向上的错位的实施方式与上述水平方向上的错位和垂直方向上的错位的实施方式类似，在此不再赘述。
较佳地，与栅极（或者，栅极的横向截面图案）的交叠区域的形状可以为能保证TFT电性能的任何形状。
较佳地，与栅极（或者，栅极的横向截面图案）的交叠区域的形状可以根据需要或经验设计，比如，根据TFT包括的源极的形状设计。
较佳地，第一部分区域和第二部分区域的形状可以为任何形状（比如，圆形、长方形或椭圆形），只需要满足在第一金属层与第二金属层之间产生错位的情况下，第一部分区域的增/减面积与第二部分区域的减/增面积相等即可。
较佳地，第一部分区域和第二部分区域的形状可以根据需要或经验设计。
需要说明的是，任何包括与栅极（或者，栅极的横向截面图案）的交叠区域、以及在水平方向上分别位于栅极（或者，栅极的横向截面图案）两侧的第一部分区域和第二部分区域的源极结构均适用于本发明实施例，本发明实施例无法穷举所有的可能的源极结构，下面将以两个较佳的实施例对本发明实施例的源极结构进行详细介绍。
实施例一
较佳地，如图2所示，像素单元包括TFT10、像素电极20、栅线30和数据线40，TFT10包括源极11、栅极12和漏极13，源极11与像素电极20通过通孔50进行电性连接，栅极12与栅线30连接，漏极13与数据线40连接，其中，栅极12和栅线30位于第一金属层，源极11、漏极13和数据线40位于第二金属层；
源极11（或者，源极11的横向截面图案）包括与栅极12（或者，栅极12的横向截面图案）的交叠区域11a、以及在水平方向上分别位于栅极12（或者，栅极12的横向截面图案）两侧的第一部分区域11b和第二部分区域11c；
第一部分区域11b、第二部分区域11c和与栅极12（或者，栅极12的横向截面图案）的交叠区域11a组成的图案，包括开口朝向水平方向的“U”字型图案和与所述“U”字型的封闭边连接且横向放置的“L”字型图案；
其中，第一部分区域11b位于所述“U”字型的一侧边延伸出栅极12（或者，栅极12的横向截面图案）的位置处，或位于所述“U”字型的两个侧边延伸出栅极12（或者，栅极12的横向截面图案）的位置处，第二部分区域11c位于所述“L”字型延伸出栅极12（或者，栅极12的横向截面图案）的位置处。
具体实施中，所述“U”字型开口可以朝向漏极，也可以背向漏极，较佳地，所述“U”字型开口朝向漏极，以及
在所述“U”字型开口朝向漏极时，如图2和图4所示，第一部分区域11b位于所述“U”字型向背离通孔50方向延伸的一侧边，或如图5所示，位于所述“U”字型向背离通孔50方向延伸的两个侧边，漏极13（或者，漏极13的横向截面图案）位于所述“U”字型的两个侧边之间，横向放置的“L”字型图案为向左旋转45度的“L”字型，第二部分区域11c通过通孔50与像素电极20进行电性连接。
具体实施中，所述“U”字型开口背向漏极时源极的实施方式与所述“U”字型开口朝向漏极时源极的实施方式类似，只不过在所述“U”字型开口背向漏极时，横向放置的“L”字型图案为向左旋转45度且垂直翻转后的“L”字型，且漏极（或者，漏极的横向截面图案）与横向放置的“L”字型图案平行。
较佳地，所述“U”字型与栅极（或者，栅极的横向截面图案）交叠的侧边和封闭边，即，位于与栅极（或者，栅极的横向截面图案）的交叠区域的侧边和封闭边的形状可以根据需要或经验设计，比如，如图2所示，所述“U”字型的封闭边的形状为长方形，如图3所示，所述“U”字型的封闭边的形状为弧形。
较佳地，第一部分区域和第二部分区域的形状可以为规则形状，也可以为不规则形状，比如，如图2所示，第一部分区域11b的形状为长方形，第二部分区域11c的形状为横向放置的“L”字型。
具体实施中，第二部分区域的形状根据需要也可以由“L”字型变形为其他形状，比如，变形为垂直于所述“U”字型的封闭边的长方形，即，第二部分区域的形状为“一”字型。较佳地，当第一部分区域的位置不同时，第一部分区域的尺寸要求可能相同，也可能不同，以实现在第一金属层与第二金属层之间产生错位的情况下，第一部分区域的增/减面积与第二部分区域的减/增面积相等。
比如，如图2所示，第一部分区域11b位于所述“U”字型的一侧边（靠近栅极12的上下边缘中的上边缘，其中栅极12的下边缘与栅线30接触，栅极12的上边缘远离栅线30，栅极12的上边缘与栅极12的下边缘相互平行）延伸出栅极12截面图案的位置处且第一部分区域11b的形状为长方形，第二部分区域11c位于所述“L”字型延伸出栅极12截面图案的位置处且第二部分区域11c的形状为横向放置的“L”字型；
由于在第一金属层与第二金属层之间产生错位的情况下，第一部分区域11b和第二部分区域11c的长度的变化量相等，因而为了实现在第一金属层与第二金属层之间产生错位的情况下，第一部分区域11b的增/减面积与第二部分区域11c的减/增面积相等，要求第一部分区域11b的宽度等于第二部分区域11c的水平区域的长方形的宽度，并且，较佳地，第一部分区域11b的宽度值的取值范围为5um-10um。
比如，如图4所示，第一部分区域11b位于所述“U”字型的一侧边（靠近栅极12的上下边缘中的下边缘）延伸出栅极12截面图案的位置处且第一部分区域11b的形状为长方形，第二部分区域11c位于所述“L”字型延伸出栅极12截面图案的位置处且第二部分区域11c的形状为横向放置的“L”字型；
由于在第一金属层与第二金属层之间产生错位的情况下，第一部分区域11b和第二部分区域11c的长度的变化量相等，因而为了实现在第一金属层与第二金属层之间产生错位的情况下，第一部分区域11b的增/减面积与第二部分区域11c的减/增面积相等，要求第一部分区域11b的宽度等于第二部分区域11c的水平区域的长方形的宽度（图2和图4中的第一部分区域11b和第二部分区域11c的宽度的实施方式类似）。
比如，如图5所示，第一部分区域11b位于所述“U”字型的两个侧边延伸出栅极12截面图案的位置处且第一部分区域11b的形状为长方形，第二部分区域11c位于所述“L”字型延伸出栅极12截面图案的位置处且第二部分区域11c的形状为横向放置的“L”字型；
由于在第一金属层与第二金属层之间产生错位的情况下，第一部分区域11b和第二部分区域11c的长度的变化量相等，因而为了实现在第一金属层与第二金属层之间产生错位的情况下，第一部分区域11b的增/减面积与第二部分区域11c的减/增面积相等，要求分别位于所述“U”字型的两个侧边延伸出栅极12截面图案的位置处的第一部分区域11b的宽度值之和等于第二部分区域11c的水平区域的长方形的宽度，并且，较佳地，第二部分区域11c的水平区域的长方形的宽度值的取值范围为5um-10um。
较佳地，第一部分区域的宽度值还可以根据需要或经验设定，比如，根据像素单元设计经验确定。
较佳地，由于工艺不稳定等自然因素而造成的第一金属层与第二金属层之间产生的错位量在预设错位量范围内，因而为了实现在第一金属层与第二金属层之间产生错位的情况下，第一部分区域的增/减面积与所述第二部分区域的减/增面积相等，源极与栅极的两边缘（左、右两边缘）之间的最小距离值不小于所述预设错位量范围的上限值，下面以图2为例进行介绍。
比如，如图2所示，第一部分区域11b的形状为长方形，第二部分区域11c的形状为横向放置的“L”字型；
第一部分区域11b的长度值（即，第一部分区域11b距离栅极12的左边缘的值）为第一距离值，第二部分区域11c的水平区域的长方形的长度值为第二距离值，所述“U”字型平行于第一部分区域11b的一侧边距离栅极12的左边缘的值为第三距离值，所述“U”字型的封闭边距离栅极12的右边缘的值为第四距离值；
其中，所述第一距离值、第二距离值、第三距离值和第四距离值中的最小值不小于所述预设错位量范围的上限值。
具体实施中，第一距离值可以根据需要或经验设定，较佳地，第一距离值的取值范围为1um-5um。
实施中，第一距离值、第二距离值、第三距离值和第四距离值的取值越大，预设错位量范围的上限值取值越大，预设错位量范围越大，Flicker和Mura发生的概率越小。
较佳地，第一距离值、第二距离值、第三距离值和第四距离值相等。
实施中，在第一距离值、第二距离值、第三距离值和第四距离值相等时，不仅可以保证预设错位量范围的上限值取值较大，还可以保证TFT具有较好的电性能。
较佳地，第一部分区域和第二部分区域与数据线（或者，数据线的横向截面图案）之间的最小距离值不小于距离值阈值。
具体实施中，距离值阈值可以根据需要或经验设定，比如，根据像素单元设计经验确定，较佳地，距离值阈值的取值范围为5um-10um。
实施中，第一部分区域和第二部分区域与数据线（或者，数据线的横向截面图案）之间的最小距离值不小于距离值阈值，可以防止源极与数据线间短路的情况发生。
较佳地，栅极的上边缘与源极之间的最小距离值不小于间距阈值。
具体实施中，间距阈值可以根据需要或经验设定，较佳地，间距阈值的取值范围为3um-5um。
实施例二
较佳地，如图6所示，第一部分区域11b、第二部分区域11c和与栅极12（或者，栅极12的横向截面图案）的交叠区域11a组成的图案为类似“士”字型的图案。为了实现在第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变，第一部分区域和第二部分区域的实施方式有多种。
较佳地，第一部分区域位于所述“士”字型的第一边和/或第二边在第一水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处；以及
第二部分区域位于所述“士”字型的第一边和/或第二边在与第一水平方向相反的第二水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处，所述第一边与第二边相互平行。
下面将对第一部分区域和第二部分区域的多种实施方式分别进行介绍。方式一、如图6所示，第一部分区域11b位于所述“士”字型的第一边在第一水平方向上延伸出栅极12（或者，栅极12的横向截面图案）的位置处，第二部分区域11c位于所述“士”字型的第一边在与第一水平方向相反的第二水平方向上延伸出栅极12（或者，栅极12的横向截面图案）的位置处。
较佳地，第一部分区域11b的宽度等于第二部分区域11c的宽度。
具体实施中，第一部分区域11b和第二部分区域11c的宽度的实施方式与图2中的第一部分区域11b的宽度的实施方式类似，在此不再赘述。
较佳地，源极11与栅极12的两边缘（左、右两边缘）之间的最小距离值不小于所述预设错位量范围的上限值。
比如，如图6所示，第一部分区域11b的形状为长方形，第二部分区域11c的形状为长方形；
第一部分区域11b和第二部分区域11c的长度值（即，第一部分区域11b距离栅极12的左边缘的值，第二部分区域11c距离栅极12的右边缘的值）为第一距离值，所述“士”字型中与栅极12的截面图案交叠的一边距离栅极12的左边缘的值）为第二距离值；
其中，所述第一距离值和第二距离值中的最小值不小于所述预设错位量范围的上限值。
具体实施中，第一距离值和第二距离值的实施方式与实施例一中的第一距离值和第二距离值的实施方式类似，在此不再赘述。
方式二、第一部分区域位于所述“士”字型的第二边在第一水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处，第二部分区域位于所述“士”字型的第二边在与第一水平方向相反的第二水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处。
方式三、第一部分区域位于所述“士”字型的第一边在第一水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处，第二部分区域位于所述“士”字型的第二边在与第一水平方向相反的第二水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处。
方式四、第一部分区域位于所述“士”字型的第二边在第一水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处，第二部分区域位于所述“士”字型的第一边在与第一水平方向相反的第二水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处。
具体实施中，方式二～方式四的实施方式与方式一的实施方式类似，在此不再赘述。
方式五、第一部分区域位于所述“士”字型的第一边和第二边在第一水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处，第二部分区域位于所述“士”字型的第一边或第二边在与第一水平方向相反的第二水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处。
较佳地，第一部分区域的宽度之和等于第二部分区域的宽度。
具体实施中，第一部分区域和第二部分区域的宽度的实施方式与图5中的第一部分区域11b和第二部分区域11c的宽度的实施方式类似，在此不再赘述。
较佳地，源极与栅极的两边缘（左、右两边缘）之间的最小距离值不小于所述预设错位量范围的上限值，具体可参见本发明实施例的方式一的实施。
方式六、第一部分区域位于所述“士”字型的第一边或第二边在第一水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处，第二部分区域位于所述“士”字型的第一边和第二边在与第一水平方向相反的第二水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处。
较佳地，第二部分区域的宽度之和等于第一部分区域的宽度。
具体实施中，第一部分区域和第二部分区域的宽度的实施方式与图5中的第一部分区域11b和第二部分区域11c的宽度的实施方式类似，在此不再赘述。
较佳地，源极与栅极的两边缘（左、右两边缘）之间的最小距离值不小于所述预设错位量范围的上限值，具体可参见本发明实施例的方式一的实施。
方式七、第一部分区域位于所述“士”字型的第一边和第二边在第一水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处，第二部分区域位于所述“士”字型的第一边和第二边在与第一水平方向相反的第二水平方向上延伸出栅极（或者，栅极的横向截面图案）的位置处。
较佳地，第二部分区域的宽度之和等于第一部分区域的宽度之和。
具体实施中，第一部分区域和第二部分区域的宽度的实施方式与图5中的第一部分区域11b的宽度的实施方式类似，在此不再赘述。
较佳地，第一部分区域和第二部分区域的形状为长方形，第一部分区域和第二部分区域的长度值为第一距离值，则所述预设错位量范围的上限值为第一距离值。
较佳地，第一部分区域和第二部分区域与数据线（或者，数据线的横向截面图案）之间的最小距离值不小于距离值阈值。
具体实施中，距离值阈值可以根据需要或经验设定，比如，根据像素单元设计经验确定，较佳地，距离值阈值的取值范围为5um-10um。
实施中，第一部分区域和第二部分区域与数据线（或者，数据线的横向截面图案）之间的最小距离值不小于距离值阈值，可以防止源极与数据线间短路的情况发生。
较佳地，栅极的上边缘与源极之间的最小距离值不小于间距阈值。
具体实施中，间距阈值可以根据需要或经验设定，较佳地，间距阈值的取值范围为3um-5um。
需要说明的是，上述两个实施例仅是本发明实施例的改进后的源极的两种较佳实施方式，对本发明实施例中的源极结构进行的简单变形以使变形后的源极结构满足在第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变，或其他能够满足在第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变的源极结构均在本发明实施例的保护范围内。
二、本发明实施例通过改进栅极实现保证在第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变。
较佳地，栅极（或者，栅极的横向截面图案）包括第一部分区域和第二部分区域；
在第一金属层与第二金属层之间产生错位的情况下，源极（或者，源极的横向截面图案）与第一部分区域的交叠面积的减小量/增加量等于源极（或者，源极的横向截面图案）与第二部分区域的交叠面积的增加量/减小量。
需要说明的是，任何通过改进栅极结构，实现保证在第一金属层与第二金属层之间产生错位的情况下，源极与栅极的交叠面积恒定不变的方案均适用于本发明实施例。
实施中，源极（或者，源极的横向截面图案）与第一部分区域增大（缩小）的交叠面积可通过源极（或者，源极的横向截面图案）与第二部分区域的交叠面积的缩小（增大）来补偿，从而确保了源极与栅极间的总寄生电容Cgs恒定不变，避免Flicker和Mura的发生。
三、本发明实施例通过改进源极和栅极实现保证在第一金属层与第二金属层之间产生错位的情况下，源极和栅极的交叠面积恒定不变。
较佳地，栅极（或者，栅极的横向截面图案）包括相互分开的第一部分区域和第二部分区域，源极（或者，源极的横向截面图案）包括与第一部分区域交叠的第三部分区域和与第二部分区域交叠的第四部分区域；
在第一金属层与第二金属层之间产生错位的情况下，第三部分区域的增/减底面积（或者，面积）与第四部分区域的减/增底面积（或者，面积）相等。
需要说明的是，任何通过改进源极和栅极，实现保证在第一金属层与第二金属层之间产生错位的情况下，第三部分区域的增/减底面积（或者，面积）与第四部分区域的减/增底面积（或者，面积）相等，以保证源极和栅极的交叠面积恒定不变的方案均适用于本发明实施例。
实施中，第三部分区域的增/减底面积（或者，面积）可通过第四部分区域的减/增底面积（或者，面积）来补偿，从而确保了源极与栅极间的总寄生电容Cgs恒定不变，避免Flicker和Mura的发生。
下面将以一个具体的实施例对通过改进源极和栅极以实现保证源极和栅极的交叠面积恒定不变的方案进行介绍。
较佳地，如图7所示，栅极12（或者，栅极12的横向截面图案）包括相互分开的第一部分区域12a和第二部分区域12b，源极11（或者，源极11的横向截面图案）包括与第一部分区域12a交叠的第三部分区域11a和与第二部分区域12b交叠的第四部分区域11b；
源极11（或者，源极的横向截面图案）为由第三部分区域11a、第四部分区域11b和位于第一部分区域12a和第二部分区域12b之间的区域11c组成的类似倒“T”字型的图案；
其中，第三部分区域11a位于所述倒“T”字型在第一水平方向上与第一部分区域12a交叠的位置处，第四部分区域11b位于所述倒“T”字型在与所述第一水平方向相反的第二水平方向上与第二部分区域12b交叠的位置处。
具体实施中，第三部分区域11a和第四部分区域11b的形状可以根据需要或经验设计，较佳地，如图7所示，第三部分区域11a和第四部分区域11b的形状为长方形。
较佳地，第三部分区域11a的宽度等于第四部分区域11b的宽度。
较佳地，在第三部分区域11a的长度值和第四部分区域11b的长度值相等时，所述预设错位量范围的上限值为第三部分区域11a的长度值。
实施中，第三部分区域11a的长度值越大，预设错位量范围的上限值越大，预设错位量范围越大，Flicker和Mura发生的概率越小。较佳地，本发明实施例的显示装置，包括所述的阵列基板。所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
较佳地，如图8所示，本发明实施例制作阵列基板的方法，包括：
步骤801、在衬底基板上形成栅极，其中所述栅极位于第一金属层；
步骤802、在所述衬底基板上形成覆盖所述栅极的栅极绝缘层；
步骤803、在所述栅极绝缘层上依次形成半导体活化层、以及位于所述半导体活化层上的源极和漏极，其中所述源极和漏极位于第二金属层；
其中，在所述第一金属层与第二金属层之间产生错位的情况下，所述源极和栅极的交叠面积恒定不变。
较佳地，在步骤801中，在衬底基板上形成栅极，包括：
采用溅射或热蒸发的方法，在衬底基板上沉积一层栅金属层；
对所述栅金属层进行刻蚀，形成栅极。
具体实施中，衬底基板的实施方式与现有技术中衬底基板的实施方式类似，较佳地，衬底基板为玻璃基板或石英基板，或者柔性基板。
具体实施中，栅金属层的实施方式与现有技术中栅金属层的实施方式类似。
较佳地，栅金属层为由Cr（铬）、Ti（钛）、Ta（钽）、Mo（钼）、Al（铝）和Cu（铜）的金属或合金组成的至少一层薄膜。
较佳地，栅金属层的厚度范围为
Figure BDA00003554521500201
较佳地，在对栅金属层进行刻蚀时，通过采用不同图案的掩膜版，实现刻蚀出不同形状的栅极。
较佳地，在形成栅极时，可以根据需要对所述栅金属层进行刻蚀，同时形成栅线，比如，以形成图2中的栅极和栅线为例，在衬底基板上形成栅极和栅线的平面图如图9A所示，并且图9A中A-A＇向剖面图如图9B所示。
较佳地，在步骤802中，在衬底基板上形成覆盖栅极的栅极绝缘层，包括：
通过PECVD（plasma enhanced chemical vapor deposition，等离子体增强化学气相沉积）方法，在衬底基板上形成覆盖栅极的栅极绝缘层。
具体实施中，在衬底基板上形成有栅线时，所述栅极绝缘层同时覆盖栅极和栅线。
较佳地，栅绝缘层对应的反应气体可以为SiH4（硅烷）、NH3（氨气）和N2的混合气体，栅绝缘层的材料包括氧化物、氮化物和氧氮化合物中的一种。
较佳地，栅极绝缘层的厚度范围为
较佳地，在步骤803中，在栅极绝缘层上依次形成半导体活化层、以及位于半导体活化层上的源极和漏极，包括：
通过PECVD方法，在栅极绝缘层上沉积有源层，以及通过溅射或热蒸发方法，在有源层上沉积源漏金属层；
对有源层和源漏金属层进行刻蚀，形成半导体活化层、以及位于半导体活化层上的源极和漏极。
具体实施中，有源层的实施方式与现有技术中有源层的实施方式类似。
较佳地，有源层的厚度范围为
Figure BDA00003554521500211
较佳地，有源层包括半导体层和掺杂半导体层（即，欧姆接触层），半导体层的厚度范围为掺杂半导体层的厚度范围为
Figure BDA00003554521500213
较佳地，有源层对应的反应气体包括SiH4和H2的混合气体，以及SiH2Cl2（二氯硅烷）和H2的混合气体。
具体实施中，源漏金属层的实施方式与现有技术中源漏金属层的实施方式类似。
较佳地，源漏金属层的厚度范围为
Figure BDA00003554521500214
较佳地，源漏金属层的材料包括Cr、W、Ti、Ta、Mo、Al和Cu的金属或合金中的一种。
具体实施中，源极和漏极之间对应的半导体活化层区域为TFT沟道图形对应区域，且在进行刻蚀工艺时，TFT沟道图形对应区域的掺杂半导体层被完全刻蚀掉。
较佳地，在对源漏金属层进行刻蚀时，通过采用不同图案的掩膜版，实现刻蚀出不同形状的源极和漏极。
较佳地，在形成源极和漏极时，可以根据需要对所述源漏金属层进行刻蚀，同时形成数据线，比如，以形成图2中的源极、漏极和数据线为例，在半导体活化层上形成源极、漏极和数据线的平面图如图9C所示，其中，漏极为直线状电极，源极包括U型状电极和直线状电极，直线状电极和U型状电极的一分支超出栅极边缘，并且图9C中B-B＇向剖面图如图9D所示。
较佳地，在步骤803之后，还包括：
步骤804、在所述第二金属层上形成包括过孔的钝化层；
步骤805、在所述钝化层上形成通过所述过孔与所述源极进行电性连接的像素电极。
较佳地，在步骤804中，在第二金属层上形成包括过孔的钝化层，包括：
通过PECVD方法，在第二金属层上沉积钝化层；
刻蚀掉源极对应位置的钝化层，以形成暴露出源极的过孔。
具体实施中，钝化层的实施方式与现有技术中钝化层的实施方式类似。
较佳地，钝化层的厚度范围为
Figure BDA00003554521500221
较佳地，钝化层对应的反应气体可以为SiH4、NH3和N2的混合气体，或者为SiH2Cl2、NH3和N2的混合气体，钝化层的材料包括氧化物、氮化物或者氧氮化合物中的一种。
比如，以形成图2中的过孔为例，在第二金属层上形成包括过孔的钝化层的平面图如图9E所示，其中，源极通过过孔与像素电极进行电性连接，并且图9E中C-C＇向剖面图如图9F所示。
较佳地，在步骤805中，在钝化层上形成通过过孔与源极进行电性连接的像素电极，包括：
通过溅射或热蒸发方法，在钝化层上沉积透明导电层；
对透明导电层进行刻蚀，在像素区域形成通过过孔与源极进行电性连接的像素电极。
具体实施中，透明导电层的实施方式与现有技术中透明导电层的实施方式类似。
较佳地，透明导电层的厚度范围为
Figure BDA00003554521500222
较佳地，透明导电层的材料包括氧化铟锡、氧化铟锌和氧化铝锌中的一种或多种。
比如，以形成图2中的像素电极为例，在钝化层上形成通过过孔与源极进行电性连接的像素电极的平面图如图9G所示，并且图9G中D-D＇向剖面图如图9H所示。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种阵列基板，包括薄膜晶体管TFT，所述TFT包括源极、栅极和漏极，所述栅极位于第一金属层，所述源极和漏极位于第二金属层，其特征在于，
所述源极和栅极的形状满足：在所述第一金属层与第二金属层之间产生错位的情况下，所述源极和栅极的交叠面积恒定不变。
2.如权利要求1所述的阵列基板，其特征在于，所述源极包括与栅极的交叠区域、以及在水平方向上分别位于所述栅极两侧的第一部分区域和第二部分区域；
在所述第一金属层与第二金属层之间产生错位的情况下，所述第一部分区域的增/减底面积与所述第二部分区域的减/增底面积相等。
3.如权利要求2所述的阵列基板，其特征在于，所述第一部分区域、第二部分区域和与栅极的交叠区域组成的图案包括开口朝向水平方向的“U”字型图案和与所述“U”字型的封闭边连接且横向放置的“L”字型图案；
其中，所述第一部分区域位于所述“U”字型的一侧边延伸出所述栅极的位置处，或位于所述“U”字型的两个侧边延伸出所述栅极的位置处，所述第二部分区域位于所述“L”字型延伸出所述栅极的位置处。
4.如权利要求2所述的阵列基板，其特征在于，所述第一部分区域、第二部分区域和与栅极的交叠区域组成的图案为类似“士”字型的图案；
其中，所述第一部分区域位于所述“士”字型的第一边和/或第二边在第一水平方向上延伸出所述栅极的位置处；以及
所述第二部分区域位于所述“士”字型的第一边和/或第二边在与第一水平方向相反的第二水平方向上延伸出所述栅极的位置处，所述第一边与第二边相互平行。
5.如权利要求2～4任一所述的阵列基板，其特征在于，还包括与所述漏极连接的数据线，所述第一部分区域和第二部分区域与所述数据线之间的最小距离值不小于设定的阈值。
6.如权利要求1所述的阵列基板，其特征在于，所述栅极包括相互分开的第一部分区域和第二部分区域，所述源极包括与所述第一部分区域交叠的第三部分区域和与所述第二部分区域交叠的第四部分区域；
在所述第一金属层与第二金属层之间产生错位的情况下，所述第三部分区域的增/减底面积与所述第四部分区域的减/增底面积相等。
7.如权利要求6所述的阵列基板，其特征在于，所述源极的图案为由所述第三部分区域、第四部分区域和位于所述第一部分区域和第二部分区域之间的区域组成的类似倒“T”字型的图案；
其中，所述第三部分区域位于所述倒“T”字型在第一水平方向上与所述第一部分区域交叠的位置处，所述第四部分区域位于所述倒“T”字型在与所述第一水平方向相反的第二水平方向上与所述第二部分区域交叠的位置处。
8.一种显示装置，其特征在于，包括如权利要求1～7任一所述的阵列基板。
9.一种如权利要求1所述的阵列基板的制作方法，其特征在于，该方法包括：
在衬底基板上形成栅极，其中所述栅极位于第一金属层；
在所述衬底基板上形成覆盖所述栅极的栅极绝缘层；
在所述栅极绝缘层上依次形成半导体活化层、以及位于所述半导体活化层上的源极和漏极，其中所述源极和漏极位于第二金属层；
其中，在所述第一金属层与第二金属层之间产生错位的情况下，所述源极和栅极的交叠面积恒定不变。
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