WO2017076153A1 - 阵列基板及显示装置 - Google Patents

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Abstract

一种阵列基板及显示装置。该阵列基板包括：衬底基板、交叉设置在衬底基板上的多条栅线（1）和多条数据线（2）、设置在由相邻的栅线（1）与相邻的数据线（2）限定的区域内的像素电极（3）、以及设置在栅线（1）和数据线（2）的交叉位置处的薄膜晶体管。薄膜晶体管的漏极（4）与像素电极（3）通过过孔（5）连接。栅线（1）在相邻的数据线（2）之间包括宽化部（11），宽化部（11）包括凹入结构（12），并且凹入结构（12）在衬底基板上的正投影与薄膜晶体管的漏极（4）在衬底基板上的正投影至少部分重叠。由于栅线（1）在相邻的数据线（2）之间包括宽化部（11），所以降低了栅线（1）的信号延迟。另外，这样的宽化部（11）还包括凹入结构（12），该凹入结构（12）有利于灵活布线。具体地，薄膜晶体管的漏极（4）经过该凹入结构（12），从而可以降低薄膜晶体管的漏极（4）与栅线（1）的耦合电容。

Description

阵列基板及显示装置 技术领域
本公开涉及显示技术领域，并且特别地涉及阵列基板及显示装置。
背景技术
目前，薄膜晶体管液晶显示器已广泛应用于电视、手机以及公共信息显示设备中。薄膜晶体管液晶显示器包括薄膜晶体管阵列基板。具体地，薄膜晶体管的栅极与栅线相连，并且栅线通过位于外围区域的栅极引线与栅极驱动电路相连。这样，栅极驱动电路通过栅线向栅极提供开启信号，并且由此实现图形显示。但是，阵列基板中存在很多数据线和栅线等，在栅线与数据线等之间会存在耦合电容。另外，在薄膜晶体管的栅极与源极和漏极之间，也存在耦合电容。因此，在信号传输过程中，将会对这样的耦合电容充电，从而导致栅线的信号延迟，特别地，在较大尺寸的液晶显示器中，由于栅线较长，所以使得其电阻较大。在这样的情况下，对耦合电容充电的时间变得更大，从而导致栅线的信号延迟问题较为严重。
发明内容
本公开的实施例的目的是提供阵列基板及显示装置，用于解决栅线的信号延迟问题。
根据本公开的第一方面的实施例，提供了一种阵列基板。该阵列基板包括：衬底基板、交叉设置在衬底基板上的多条栅线和多条数据线、设置在由相邻的栅线与相邻的数据线限定的区域内的像素电极、以及设置在栅线和数据线的交叉位置处的薄膜晶体管。具体地，该薄膜晶体管的漏极与像素电极通过过孔连接。另外，在这样的阵列基板中，栅线在相邻的数据线之间还包括宽化部，该宽化部包括凹入结构，并且该凹入结构在衬底基板上的正投影与薄膜晶体管的漏极在衬底基板上的正投影至少部分重叠。
根据具体实施例，在以上实施例提供的阵列基板中，薄膜晶体管的漏极在衬底基板上的正投影与凹入结构在衬底基板上的正投影的重叠部分至少包括直线部分或曲线部分。
进一步地，根据另外的具体实施例，以上限定的直线部分或曲线部分的两个端点之间的连线的延伸方向与栅线的延伸方向之间的夹角大于0度且小于90度。
又进一步地，根据其它的具体实施例，以上限定的这种直线部分或曲线部分的两个端点之间的连线的延伸方向与栅线的延伸方向之间的夹角大于30度且小于60度。
根据具体实施例，在以上实施例提供的阵列基板中，连接薄膜晶体管的漏极与像素电极的过孔在衬底基板上的正投影位于凹入结构在衬底基板上的正投影之内。
根据具体实施例，在以上实施例提供的阵列基板中，连接薄膜晶体管的漏极与像素电极的过孔在衬底基板上的正投影与凹入结构在衬底基板上的正投影部分重叠。
根据具体实施例，在以上实施例提供的阵列基板中，凹入结构在衬底基板上的正投影的形状为正方形，矩形，梯形或者半圆形。
根据本公开的第二方面的实施例，提供了一种显示装置。该显示装置包括以上任一实施例所述的阵列基板。
在本公开的实施例提供的阵列基板及显示装置中，栅线在相邻的数据线之间包括宽化部。这样，与现有技术相比，大大增加了栅线的部分位置的宽度，并且使得栅线的电阻减小，从而降低了栅线与数据线之间的耦合电容的充电时间并且因此降低了栅线的信号延迟。另外，由于在栅线与数据线的交叉处未增加宽度，所以就不会增加栅线与数据线之间的耦合电容。进一步地，上述宽化部还包括凹入结构，该凹入结构有利于灵活布线。具体地，凹入结构在衬底基板上的正投影与薄膜晶体管的漏极在衬底基板上的正投影至少部分重叠。也就是说，薄膜晶体管的漏极经过上述凹入结构。以这样的方式，减少了薄膜晶体管的漏极与栅线的重叠，从而可以降低薄膜晶体管的漏极与栅线的耦合电容。
附图说明
图1为根据本公开的实施例的阵列基板的结构示意图；
图2为根据本公开的实施例的在图1示出的阵列基板沿AA’方向的截面图；
图3为根据本公开的实施例的薄膜晶体管的漏极在衬底基板上的正投影与凹入结构在衬底基板上的正投影的重叠部分的形状示意图，其中该重叠部分至少包括直线部分，并且该直线部分的两个端点之间的连线的延伸方向与栅线的延伸方向之间具有夹角θ；
图4为根据本公开的实施例的薄膜晶体管的漏极在衬底基板上的正投影与凹入结构在衬底基板上的正投影的重叠部分的形状示意图，其中该重叠部分至少包括曲线部分，并且该曲线部分的两个端点之间的连线的延伸方向与栅线的延伸方向之间具有夹角θ；
图5为根据本公开的实施例的另一阵列基板的结构示意图；
图6为根据本公开的实施例的又一阵列基板的结构示意图；
图7为根据本公开的实施例的再一阵列基板的结构示意图；以及
图8为根据本公开的实施例的其它阵列基板的结构示意图。
具体实施方式
本公开提供了阵列基板及显示装置，用于解决栅线的信号延迟的问题。下面结合附图和实施例对本公开提供的阵列基板及显示装置进行更详细说明。
本公开的实施例提供了一种阵列基板。如图1所示，该阵列基板包括：衬底基板(具体地，参照图2)，交叉设置在衬底基板上的多条栅线1和多条数据线2，设置在由相邻的栅线1与相邻的数据线2限定的区域内的像素电极3，以及设置在栅线1和数据线2的交叉位置处的薄膜晶体管。具体地，该薄膜晶体管的漏极4与像素电极3通过过孔5连接。进一步地，栅线1在相邻的数据线2之间包括宽化部11，该宽化部11还包括凹入结构12，并且该凹入结构12在衬底基板上的正投影与薄膜晶体管的漏极4在衬底基板上的正投影至少部分重叠。
在本公开的实施例提供的阵列基板中，栅线1在相邻的数据线2之间包括宽化部。这样，与现有技术相比，大大增加了栅线1的部分位置的宽度，并且使得栅线1的电阻减小，从而降低了栅线1与数据线2之间的耦合电容的充电时间并且因此降低了栅线1的信号延迟。另外，由于在栅线1与数据线2的交叉处未增加宽度，所以就不会增加栅线1与数据线2之间的耦合电容。进一步地，上述宽化部11还包括凹入结构12，该凹入结构12有利于灵活布线。具体地，凹入结构 22在衬底基板上的正投影与薄膜晶体管的漏极4在衬底基板上的正投影至少部分重叠。也就是说，薄膜晶体管的漏极4经过上述凹入结构12。以这样的方式，减少了薄膜晶体管的漏极4与栅线1的重叠，从而可以降低薄膜晶体管的漏极4与栅线1的耦合电容。
根据具体实施例，参照图1，凹入结构12将宽化部11分成第一宽化部111和第二宽化部112。栅线的第一宽化部111的宽度与栅线的第二宽化部112的宽度可以相同。当然，栅线的第一宽化部111的宽度与栅线的第二宽化部112的宽度也可以不同。
进一步地，根据另外的具体实施例，参照图1，在栅线1与数据线2的交叉处设置细化部13，该细化部13的宽度小于上述宽化部11的宽度。
进一步地，薄膜晶体管还包括有源层6，源极7和栅极。薄膜晶体管的源极7与数据线2连接，并且薄膜晶体管的栅极与栅线连接。
具体地，参照图1，栅线1的第一宽化部111充当薄膜晶体管的栅极。薄膜晶体管的漏极4具有相互连接的第一线段41和第二线段42。薄膜晶体管的漏极的第一线段41的延伸方向与数据线2的延伸方向平行。薄膜晶体管的漏极的第二线段42在衬底基板上的正投影与薄膜晶体管的有源层6在衬底基板上的正投影部分重叠。相应地，上述凹入结构12在衬底基板上的正投影与薄膜晶体管的漏极的第二线段42在衬底基板上的正投影至少部分重叠。在图1中，通过附图标记B示出了该重叠部分。这里需要说明的是，并不要求通过B所表示的区域来示出所有的重叠部分，这里B只是用于说明本公开的实施例。
上述阵列基板还包括栅极绝缘层(具体地，参照图2)和钝化层(具体地，参照图2)。
在图2中示出图1的阵列基板沿AA’方向的截面图。具体地，栅线1位于衬底基板8上。栅极绝缘层9位于衬底基板8和栅线1上。薄膜晶体管的有源层6位于栅极绝缘层9上。薄膜晶体管的源极7位于薄膜晶体管的有源层6上。薄膜晶体管的漏极4位于薄膜晶体管的有源层6和栅极绝缘层9上。钝化层10位于薄膜晶体管的漏极4、薄膜晶体管的有源层6、薄膜晶体管的源极7和栅极绝缘层9上。过孔5位于钝化层10中。像素电极3位于钝化层10上。
进一步地，栅线1、数据线2、薄膜晶体管的漏极4和薄膜晶体管 的源极7的材料可以是铝或其它金属材料。
进一步地，栅极绝缘层9可以是单层也可以是多层，其材料可以是氮化硅或者氧化硅。
进一步地，薄膜晶体管的有源层6的材料可以是非晶硅、多晶硅、微晶硅或者铟镓锌氧化物(Indium Gallium Zinc Oxide)。
进一步地，钝化层10的材料可以是无机物，如氮化硅；也可以是有机绝缘材料，如有机树脂材料。
进一步地，像素电极3的材料可以是氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)，或其它透明金属氧化物导电材料。
在上述具体实施例中，进一步地，薄膜晶体管的漏极4在衬底基板上的正投影与上述凹入结构12在衬底基板上的正投影的重叠部分至少包括直线部分或曲线部分。
在本公开的实施例中，对于薄膜晶体管的漏极4在衬底基板上的正投影与上述凹入结构12在衬底基板上的正投影的重叠部分的形状，可以根据需要灵活设置。示例性地，这样的重叠部分至少包括直线部分或曲线部分，这使得阵列基板的设计更加灵活。
进一步地，这样的直线部分或曲线部分的两个端点之间的连线的延伸方向与栅线1的延伸方向之间的夹角大于0度且小于90度。
图3示出了上述直线部分的两个端点之间的连线的延伸方向与栅线1的延伸方向之间的夹角θ。图4示出了上述曲线部分的两个端点之间的连线的延伸方向与栅线1的延伸方向之间的夹角θ。在图3和图4中，B所表示的区域的含义与图1中B所表示的区域的含义相同。
在本公开的实施例中，对于薄膜晶体管的漏极4在衬底基板上的正投影与上述凹入结构12在衬底基板上的正投影的重叠部分的上述直线部分或曲线部分，相对栅线1倾斜设置于上述凹入结构12内，由此使得上述凹入结构12所占栅线1的宽度尽可能小。在这样的情况下，相对地，栅线的凹入结构12之外的宽度就会较宽，这使得栅线1的电阻减小。由此，降低了栅线1与数据线2、栅极与薄膜晶体管的源极和薄膜晶体管的漏极之间的耦合电容的充电时间，从而降低了栅线1的信号延迟。
为了进一步降低栅线1的信号延迟，可选地，在上述相关实施例 中，上述直线部分或曲线部分的两个端点之间的连线的延伸方向与栅线1的延伸方向之间的夹角大于30度且小于60度。
需要说明的是，对于上述薄膜晶体管的漏极4在衬底基板上的正投影与上述凹入结构12在衬底基板上的正投影的重叠部分的形状，除了包括上述直线部分或曲线部分之外，还可以包括其它的线段部分或其它的曲线段部分，在此不作具体限定。
在上述相关实施例中，上述凹入结构12的形状有多种。具体地，上述凹入结构12在衬底基板上的正投影的形状为正方形，矩形，梯形或者半圆形。
进一步地，上述凹入结构12在衬底基板上的正投影的形状也可以根据需要而设置成其它的多边形等等。
在本公开的实施例中，凹入结构12在衬底基板上的正投影可以为半圆形。参见图5，在该实施例中，薄膜晶体管的源极7在衬底基板上的正投影的形状可以呈“L”型。
相应地，薄膜晶体管的源极包括相互连接的第一边71和第二边72。具体地，薄膜晶体管的源极的第一边71的延伸方向与数据线2的延伸方向平行，并且薄膜晶体管的源极的第二边72的延伸方向与栅线1的延伸方向平行。
在本公开的实施例中，上述凹入结构12在衬底基板上的正投影的形状可以为梯形。参见图6，在该实施例中，薄膜晶体管的源极7在衬底基板上的正投影的形状可以呈“U”型。
相应地，薄膜晶体管的漏极4具有相互连接的第一线段41、第二线段42和第三线段43。具体地，薄膜晶体管的漏极的第一线段41的延伸方向与数据线2的延伸方向平行，并且薄膜晶体管的漏极的第一线段41与像素电极3通过过孔5连接。薄膜晶体管的漏极的第二线段42的延伸方向与栅线1的延伸方向平行，并且薄膜晶体管的漏极的第二线段42在衬底基板上的正投影与薄膜晶体管的有源层6在衬底基板上的正投影部分重叠。上述凹入结构12在衬底基板上的正投影与薄膜晶体管的漏极的第三线段43在衬底基板上的正投影至少部分重叠，并且该重叠部分包括直线部分。该直线部分的两个端点之间的连线的延伸方向与栅线1的延伸方向之间的夹角的范围可参照上述相关实施例。
相应地，薄膜晶体管的源极7具有相互连接的第一边71和第二边 72。具体地，薄膜晶体管的源极的第一边71的延伸方向与栅线1的延伸方向平行，并且薄膜晶体管的源极的第二边72的延伸方向也与栅线1的延伸方向平行。薄膜晶体管的源极7的“U”型开口朝向薄膜晶体管的漏极的第二线段42。
在上述相关实施例中，连接薄膜晶体管的漏极4与像素电极3的过孔5的设置位置有多种，下面举例说明。
例如，连接薄膜晶体管的漏极4与像素电极3的过孔5可以位于像素电极3对应区域的中央部。如图1所示，连接薄膜晶体管的漏极4与像素电极3的过孔5在衬底基板上的正投影位于像素电极3在衬底基板上的正投影的区域中央部。这样，可以使得像素电极3上所加载的电压均衡。
又例如，上述过孔5可以完全位于上述凹入结构12所对应的区域内。如图7所示，连接薄膜晶体管的漏极4与像素电极3的过孔5在衬底基板上的正投影位于上述凹入结构12在衬底基板上的正投影的区域内。这样，在上述凹入结构12对应的区域内存在过孔5，从而提高了由相邻的栅线1与相邻的数据线2限定的区域内的开口率。
相应地，薄膜晶体管的漏极4具有相互连接的第一线段41和第二线段42。具体地，薄膜晶体管的漏极的第一线段41与像素电极3通过过孔5连接。上述凹入结构12在衬底基板上的正投影与薄膜晶体管的漏极的第一线段41在衬底基板上的正投影至少部分重叠。该重叠部分包括直线部分，该直线部分的两个端点之间的连线的延伸方向与栅线1的延伸方向之间的夹角的范围可参照上述实施例。薄膜晶体管的漏极的第二线段42的延伸方向与栅线1的延伸方向平行，并且薄膜晶体管的漏极的第二线段42在衬底基板上的正投影与薄膜晶体管的有源层6在衬底基板上的正投影部分重叠。
再例如，上述过孔5可以部分位于上述凹入结构12所对应的区域内。如图8所示，连接薄膜晶体管的漏极4与像素电极3的过孔5在衬底基板上的正投影与上述凹入结构12在衬底基板上的正投影部分重叠。其余结构的设置可参见图7。
在本公开的实施例中，对于上述薄膜晶体管的漏极与像素电极通过过孔的连接，既可以是薄膜晶体管的漏极通过过孔与像素电极直接接触连接，也可以是薄膜晶体管的漏极通过过孔与像素电极电连接。 例如，薄膜晶体管的漏极通过过孔与其他电气结构连接，并且像素电极与该电气结构连接，从而使得薄膜晶体管的漏极通过过孔与像素电极形成电连接。示例性地，以上提及的电气结构包括导线和/或电容。
基于同样的构思，本公开的实施例还提供了一种显示装置。该显示装置包括以上任意实施例所述的阵列基板。该显示装置可以为：液晶面板、电子纸、液晶电视、液晶显示器、数码相框、手机、平板电脑等具有任何显示功能的产品或部件。
在本公开的实施例提供的阵列基板及显示装置中，栅线在相邻的数据线之间包括宽化部。这样，与现有技术相比，大大增加了栅线的部分位置的宽度，并且使得栅线的电阻减小，从而降低了栅线与数据线之间的耦合电容的充电时间，并且因此降低了栅线的信号延迟。另外，由于在栅线与数据线的交叉处未增加宽度，所以就不会增加栅线与数据线之间的耦合电容。进一步地，上述宽化部还包括凹入结构，该凹入结构有利于灵活布线。具体地，凹入结构在衬底基板上的正投影与薄膜晶体管的漏极在衬底基板上的正投影至少部分重叠。也就是说，薄膜晶体管的漏极经过上述凹入结构。以这样的方式，减少了薄膜晶体管的漏极与栅线的重叠，从而可以降低薄膜晶体管的漏极与栅线的耦合电容。
在本公开的实施例提供的阵列基板及显示装置的以上描述中，仅以有限的阵列基板结构为例进行说明。显然，具体实施例不限于本公开所提及的阵列基板结构。另外，在本公开的实施例的附图中所示的阵列基板的结构仅是用于说明本公开的内容，并不用于限制本公开的范围。
尽管已经描述了本公开的优选实施例，但是本领域内的技术人员在获益于本公开的教导的情况下可以对这些实施例做出另外的变更和修改。因此，所附权利要求意欲解释为包括优选实施例以及落入本公开的范围内的所有变更和修改。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (8)

  1. 一种阵列基板，包括：
    衬底基板，
    交叉设置在所述衬底基板上的多条栅线和多条数据线，
    设置在由相邻的栅线与相邻的数据线限定的区域内的像素电极，以及
    设置在所述栅线和所述数据线的交叉位置处的薄膜晶体管，所述薄膜晶体管的漏极与所述像素电极通过过孔连接，其中
    所述栅线在相邻的数据线之间包括宽化部，
    所述宽化部包括凹入结构，并且
    所述凹入结构在所述衬底基板上的正投影与所述薄膜晶体管的漏极在所述衬底基板上的正投影至少部分重叠。
  2. 根据权利要求1所述的阵列基板，其中，所述薄膜晶体管的漏极在所述衬底基板上的正投影与所述凹入结构在所述衬底基板上的正投影的重叠部分至少包括直线部分或曲线部分。
  3. 根据权利要求2所述的阵列基板，其中，所述直线部分或曲线部分的两个端点之间的连线的延伸方向与所述栅线的延伸方向之间的夹角大于0度且小于90度。
  4. 根据权利要求3所述的阵列基板，其中，所述直线部分或曲线部分的两个端点之间的连线的延伸方向与所述栅线的延伸方向之间的夹角大于30度且小于60度。
  5. 根据权利要求1所述的阵列基板，其中，连接所述薄膜晶体管的漏极与所述像素电极的过孔在所述衬底基板上的正投影位于所述凹入结构在所述衬底基板上的正投影之内。
  6. 根据权利要求1所述的阵列基板，其中，连接所述薄膜晶体管的漏极与所述像素电极的过孔在所述衬底基板上的正投影与所述凹入结构在所述衬底基板上的正投影部分重叠。
  7. 根据权利要求1～6中任一项所述的阵列基板，其中，所述凹入结构在所述衬底基板上的正投影的形状为正方形，矩形，梯形或者半圆形。
  8. 一种显示装置，包括根据权利要求1～7中任一项所述的阵列基板。
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