KR20160039725A - 박막 트랜지스터 표시판 - Google Patents

박막 트랜지스터 표시판 Download PDF

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KR20160039725A
KR20160039725A KR1020140132356A KR20140132356A KR20160039725A KR 20160039725 A KR20160039725 A KR 20160039725A KR 1020140132356 A KR1020140132356 A KR 1020140132356A KR 20140132356 A KR20140132356 A KR 20140132356A KR 20160039725 A KR20160039725 A KR 20160039725A
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곽윤희
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삼성디스플레이 주식회사
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Abstract

기판; 상기 기판 상에 배치되며, 게이트 전극을 포함하는 게이트선; 상기 게이트선 상에 배치되는 게이트 절연막; 상기 게이트 절연막 상에 배치되는 반도체; 상기 반도체 상에 배치되는 원형의 드레인 전극; 상기 반도체 상에 배치되며, 상기 드레인 전극이 배치된 방향으로 굴곡된 원형 띠 형상을 갖는 소스전극; 상기 드레인 전극 및 상기 소스 전극 상에 배치되며, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 보호막; 및 상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결된 화소 전극;을 포함하고, 상기 게이트 전극은 상기 드레인 전극과 중첩하는 원형부, 및 상기 소스 전극과 중첩하는 부채형부를 포함하고, 상기 보호막은 상기 원형부와 중첩하는 영역에 상기 드레인 전극을 노출시키는 상기 접촉 구멍을 갖는 박막 트랜지스터 표시판을 포함한다.

Description

박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 표시판에 관한 것으로, 보다 상세하게는 박막 트랜지스터의 면적을 줄여 개구율을 높이고, 게이트 전극과 드레인 전극간 기생용량을 낮추는 박막 트랜지스터 표시판에 관한 것이다.
액정 표시 장치는 투명한 두 기판 사이에 액정층이 형성된 액정 표시 장치로서, 상기 액정층을 구동하여 화소별로 광투과율을 조절함으로써 원하는 화상을 표시할 수 있다.
상기 액정 표시 장치는 액정 분자의 배열에 따라 다양한 표시 모드가 존재하는데, 공정상의 장점 때문에 주로 TN(Twisted Nematic), PVA(Patterned Vertical Alignment), ECB(Electrically Controlled Birefringence) 모드가 많이 사용되고 있다. TN, PVA, ECB 모드 액정 표시 장치는 기판과 수평하게 배향된 액정 분자가 전압이 인가될 때 기판과 거의 수직으로 배향되는 수직 배향 모드이다. 따라서, TN, PVA, ECB 모드 액정 표시 장치는 액정 분자의 굴절율 이방성(refractive anisotropy)에 의해 전압의 인가시 시야각이 좁아지는 문제점이 있었다.
상기 시야각이 좁아지는 문제를 해결하기 위해, 최근에는 IPS(In Plane Switching) 모드 및 PLS(Plane to Line Switching) 모드의 액정 표시 장치가 개발되고 있다.
특히, PLS 모드는 각 화소 영역에 절연층을 사이에 둔 제2 전극과 제1 전극을 구비하고, 프린지 전계를 형성하여 상하부 기판 사이에 채워진 액정 분자들이 각 화소 영역에서 모두 동작되게 함으로써 수직 및 수평 전계를 형성하게 되고, 개구율 및 투과율을 향상시키게 된다.
박막 트랜지스터의 드레인 전극은 게이트 전극과 중첩하는 부분과 제1 전극과 접촉하는 부분이 서로 다르도록 기판에 배치된다. PLS 모드는 제2 전극과 제1 전극의 절연을 위해 절연층이 추가됨에 따라 드레인 전극을 노출시키는 접촉 구멍의 면적이 넓어진다. 드레인 전극을 노출시키는 접촉 구멍이 넓어짐에 따라 드레인 전극의 면적이 넓어지게 되고, 이는 개구율을 낮추는 원인이 된다.
한편, 박막 트랜지스터의 소오스/드레인 전극과 게이트 전극의 오버랩부에서 발생되는 기생 용량(gatesource/drain parasitic capacitance, Cgs)는 게이트 전압이 온-전압에서 오프-전압으로 변할 때, 데이터 전압(Vp)을 떨어뜨리는 쪽으로만 작용한다. 이때, 낮추는 정도를 킥백 전압(kickback voltage, ΔVp)이라 한다.
따라서, 드레인 전극의 면적이 넓어짐에 따라 게이트 전극과 드레인 전극 사이의 기생 용량이 증가하면 킥백 전압이 커지게 되고, 높은 킥백 전압은 화소 내의 제1 전극 또는 제2 전극에 영향을 주어 전압 리플(ripple)이 커지게 됨으로써 화면에 잔상이 발생되고, 해상도가 떨어지는 문제점이 있었다.
따라서, 박막 트랜지스터의 면적을 줄이고, 게이트 전극과 드레인 전극의 기생용량을 낮추는 구조가 필요하다.
본 발명은 박막 트랜지스터의 면적을 줄이고, 게이트 전극과 드레인 전극의 기생용량을 낮추는 박막 트랜지스터 표시판을 제안하고자 한다.
본 발명의 일 실시예는 기판; 상기 기판 상에 배치되며, 게이트 전극을 포함하는 게이트선; 상기 게이트선 상에 배치되는 게이트 절연막; 상기 게이트 절연막 상에 배치되는 반도체; 상기 반도체 상에 배치되는 원형의 드레인 전극; 상기 반도체 상에 배치되며, 상기 드레인 전극이 배치된 방향으로 굴곡된 원형 띠 형상을 갖는 소스전극; 상기 드레인 전극 및 상기 소스 전극 상에 배치되며, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 보호막; 및 상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결된 화소 전극;을 포함하고, 상기 게이트 전극은 상기 드레인 전극과 중첩하는 원형부, 및 상기 소스 전극과 중첩하는 부채형부를 포함하고, 상기 보호막은 상기 원형부와 중첩하는 영역에 상기 드레인 전극을 노출시키는 상기 접촉 구멍을 갖는 박막 트랜지스터 표시판을 제공한다.
본 발명의 일 실시예에 따르면, 상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 원형부는 개구부를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 개구부는 원형일 수 있다.
본 발명의 일 실시예에 따르면, 상기 원형부는 상기 드레인 전극 및 상기 화소 전극과 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극과 마주보는 상기 소스 전극의 굴곡면은 내측으로 만곡된 원의 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극은 상기 접촉 구멍의 직경에 대하여 2:1 내지 3:1의 직경을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극과 상기 소스 전극의 채널은 4.3μm 내지 4.5μm의 길이를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극과 상기 소스 전극의 채널은 8.3μm 내지 12.7μm의 폭을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 접촉 구멍의 직경은 4.9μm 내지 5.1μm의 범위일 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극은 9.8μm 내지 15.3μm의 직경을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 전극의 상기 원형부의 일단에서 상기 부채형부의 일단까지의 길이는 21.7μm 내지 27.1μm일 수 있다.
본 발명의 일 실시예에 따르면, 상기 화소 전극은 상기 접촉 구멍에 배치되어 상기 드레인 전극과 접촉하는 돌출부를 포함하고, 상기 원형부는 상기 드레인 전극 및 상기 돌출부와 중첩할 수 있다.
본 발명의 일 실시예는 기판; 상기 기판 상에 배치되며, 게이트 전극을 포함하는 게이트선; 상기 게이트선 상에 배치되는 게이트 절연막; 상기 게이트 절연막 상에 배치되는 반도체; 상기 반도체 상에 배치되는 원형의 드레인 전극; 상기 반도체 상에 배치되며, 상기 드레인 전극이 배치된 방향으로 굴곡된 원형 띠 형상을 갖는 소스전극; 상기 드레인 전극 및 상기 소스 전극 상에 배치되며, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 제1 보호막; 상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극; 상기 제1 전극 상에 배치되는 제2 보호막; 및 상기 제2 보호막 상에 배치되는 제2 전극을 포함하고, 상기 게이트 전극은 상기 드레인 전극과 중첩하는 원형부, 및 상기 소스 전극과 중첩하는 부채형부를 포함하고, 상기 제1 보호막은 상기 원형부와 중첩하는 영역에 상기 드레인 전극을 노출시키는 상기 접촉 구멍을 갖는 박막 트랜지스터 표시판을 제공한다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극은 상기 접촉 구멍의 직경에 대하여 2:1 내지 3:1의 직경을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극과 상기 소스 전극의 채널은 4.3μm 내지 4.5μm의 길이를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극과 상기 소스 전극의 채널은 10.5μm 내지 16.1μm의 폭을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 접촉 구멍의 직경은 5.9μm 내지 6.1μm의 범위일 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 전극은 11.8μm 내지 18.3μm의 직경을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 전극의 상기 원형부의 일단에서 상기 부채형부의 일단까지의 길이는 23.7μm 내지 30.1μm일 수 있다.
본 발명은 박막 트랜지스터의 전체 면적을 줄임에 따라 개구율을 높일 수 있고, 고해상도를 구현할 수 있다.
또한, 본 발명은 킥백 전압이 낮아져 전압 리플 및 잔상 발생을 방지함에 따라 고해상도 구현이 가능하다.
도 1은 본 발명의 실시예 1에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 2 는 도 1의 I-I’선을 따라 절단한 단면도이다.
도 3은 도 1의 게이트 전극을 개략적으로 나타낸 평면도이다.
도 4는 도 1의 소스 전극 및 드레인 전극을 개략적으로 나타낸 평면도이다.
도 5는 도 1의 박막 트랜지스터를 개략적으로 나타낸 평면도이다.
도 6은 본 발명의 실시예 2에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ’선을 따라 절단한 단면도이다.
도 8은 본 발명의 실시예 3에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 9는 본 발명의 실시예 4에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 10은 본 발명의 실시예 5에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 11은 도 10 의 Ⅲ-Ⅲ’선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예 1에 따른 박막 트랜지스터 표시판을 포함하는 표시장치는 액정 표시장치일 수 있다. 또한, 본 발명의 실시예 1에 따른 액정 표시장치는 PLS 모드이다. 물론 이외에도, 표시장치는 본 발명의 박막 트랜지스터 구조를 포함하는 유기 발광 표시 장치 등의 다양한 표시장치로 형성될 수 있다.
먼저 도 1 및 도 2를 참조하면, 본 발명의 실시예1 에 따른 액정 표시 장치는 서로 마주보는 하부 표시판(100) 및 상부 표시판(200)과 그 사이 주입되어 있는 액정층(30)을 포함한다.
먼저, 상부 표시판(200)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 만들어진 제2 기판(210) 위에 차광 부재(light blocking member)(220) 및 색필터(230)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 하며 화소(PX) 사이의 빛샘을 막을 수 있다. 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 차광 부재(220) 및 색필터(230) 중 적어도 하나는 하부 표시판(100)에 위치할 수도 있다.
색필터(230) 및 차광 부재(220) 위에 덮개막(overcoat)(250)이 위치할 수 있다.
액정층(30)은 유전율 이방성을 가지는 액정 분자(31)를 포함한다. 액정 분자(31)는 액정층(30)에 전기장이 없는 상태에서 그 장축이 표시판(100, 200)에 평행하게 배열될 수 있고, 양의 유전율 이방성을 가질 수 있다. 액정 분자(31)는 그 장축 방향이 하부 표시판(100)으로부터 상부 표시판(200)에 이르기까지 나선상으로 비틀린 구조를 가진 네마틱 액정 분자일 수 있다.
다음, 하부 표시판(100)에 대하여 설명한다. 하부 표시판(100)이 박막 트랜지스터 표시판에 해당한다.
투명한 유리 또는 플라스틱 등으로 이루어진 제1 기판(110) 위에 복수의 게이트선(121)을 포함하는 게이트 도전체가 형성되어 있다. 게이트선(121)은 제1 방향을 따라 제1 기판(110) 상에 형성된다. 제1 방향은 가로 방향일 수 있다. 즉, 게이트선(121)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗는다. 각 게이트선(121)은 복수의 게이트 전극(gate electrode)(124)를 포함한다.
게이트선(121) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
게이트 절연막(140) 위에 반도체(154)가 형성되어 있다. 반도체(154)는 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
예컨대, 산화물 반도체는 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 또는 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(In-Zn-O), 아연-주석 산화물(Zn-Sn-O) 등과 같은 산화물 반도체 재료를 이용하여 만들어질 수 있다.
구체적으로, 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 IGZO계의 산화물을 포함할 수 있다. 이외에도 산화물 반도체는 In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계 금속 산화물을 포함할 수 있다.
반도체(154)는 게이트 전극(124)과 절연되어 중첩하는 채널 영역(154a), 소스 전극(173)과 전기적으로 연결되는 소스 영역(154b), 및 드레인 전극(175)과 전기적으로 연결되는 드레인 영역(154c)을 포함한다.
반도체(154) 위에 저항성 접촉 부재(163, 165)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 인(phosphorus) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(163, 165)는 쌍을 이루어 반도체(154) 위에 배치 될 수 있다. 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(163, 165)는 생략될 수 있다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에 소스 전극(173)을 포함하는 데이터선(171)과 드레인 전극(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 제2 방향을 따라 제1 기판(110) 상에 배치되며, 게이트선(121)과 교차한다. 제2 방향은 세로 방향일 수 있다. 즉, 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗을 수 있다.
데이터선(171)은 투과율 향상을 위해 주기적으로 굴곡되어 있을 수 있다. 예를 들어 도 1에 도시한 바와 같이 각 데이터선(171)은 한 화소(PX)의 가로 중심선(CL)에 대응하는 부분에서 꺾일 수 있다.
데이터선(171)은 소스 전극(173)을 포함한다. 도 1에 도시한 실시예1 에서 소스 전극(173)은 데이터선(171)으로부터 돌출되지 않고, 데이터선(171)과 동일선상에서 굴곡된다.
드레인 전극(175)은 소스 전극(173)과 마주하며, 원의 형상을 갖는다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)의 자세한 설명은 도 3 내지 도 5를 참조하여 후술한다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)(Q)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
보호막(180)은 서로 다른 구성 요소를 절연 시키는 물질이고, 예를 들어 절연층일 수 있다. 보호막(180)은 제1 보호막(180a), 제2 보호막(180b), 및 제3 보호막(180c)을 포함한다.
데이터 도전체, 게이트 절연막(140), 그리고 반도체(154)의 노출된 부분 위에 제1 보호막(180a)이 위치한다. 제1 보호막(180a)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 중 적어도 하나로 만들어진다.
제1 보호막(180a) 위에 제3 보호막(180c)이 더 위치할 수 있다. 제3 보호막(180c)은 유기 절연 물질로 이루어질 수 있고 표면이 평탄할 수 있다. 제3 보호막(180c)은 위치에 따라 다른 두께를 가질 수도 있다. 즉, 제3 보호막(180c)은 평탄화층일 수 있다.
본 실시예1 과 달리, 제3 보호막(180c)은 색필터를 포함할 수 있다. 색필터는 기본색(primary color) 중 하나를 고유하게 표시할 수 있으며, 기본색의 예로는 적색, 녹색, 청색 등 삼원색 또는 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다.
제3 보호막(180c) 위에 제2 전극(common electrode)(131)이 위치한다. 제2전극(131)은 공통 전극에 해당한다. 특별한 언급이 없는 한, 실시예1 에서 제2 전극(131)은 공통 전극으로 사용됨을 전제한다. 제2 전극(131)은 면형으로서 제1 기판(110) 전면 위에 통판 형태로 형성되어 있을 수 있다. 즉 복수의 화소(PX)에 위치하는 제2 전극(131)은 서로 연결되어 있어 동일한 공통 전압(Vcom)을 전달할 수 있다. 그러나 제2 전극(131)은 드레인 전극(175)에 대응하는 제2 전극 개구부(hole)(35)를 포함할 수 있다. 제2 전극 개구부(35)의 직경(10)은 14.6μm 내지 14.8μm 일 수 있다.
제2 전극(131)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
제2 전극(131) 위에 제2 보호막(180b)이 위치한다. 제2 보호막(180b)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다. 제1 보호막(180a), 제2 보호막(180b), 그리고 제3 보호막(180c)에 드레인 전극(175)을 드러내는 접촉 구멍(185)이 형성되어 있다. 접촉 구멍(185)은 제2 전극 개구부(35) 안에 위치한다. 즉, 제2 전극 개구부(35)는 접촉 구멍(185)을 둘러싼다.
제2 보호막(180b) 위에 제1 전극(191)이 위치한다. 제1 전극(191)은 화소 전극에 해당한다. 특별한 언급이 없는 한, 실시예1 에서 제1 전극(191)은 화소 전극으로 사용됨을 전제한다. 제1 전극(191)은 제2 전극(131)과 중첩하는 복수의 가지 전극(192), 가지 전극(192)의 끝 부분을 연결하는 연결부(194), 그리고 다른 층과의 접속을 위한 돌출부(193) 등을 포함한다. 제1 전극(191)의 이웃하는 가지 전극(192) 사이는 전극이 제거된 슬릿(92)이 형성된다.
제1 전극(191)의 가지 전극(192)은 데이터선(171)에 대체로 나란하게 뻗을 수 있다. 제1 전극(191)의 복수의 가지 전극(192)은 세로 방향(Y)에 대해 빗각을 이루며 기울어져 있으며, 가로 중심선(CL)에서 꺾여 있다. 이에 따라 제1 전극(191)은 화소(PX)의 가로 중심선(CL)을 기준으로 가지 전극(192)의 기울어진 방향이 다른 제1 도메인(D1)과 제2 도메인(D2)으로 나뉠 수 있다.
제1 전극(191)의 연결부(194)는 박막 트랜지스터(Q)가 위치하는 쪽의 가지 전극(192)의 끝 부분 또는 그 반대쪽의 가지 전극(192)의 끝 부분을 연결한다. 연결부(194)의 폭은 가지 전극(192)의 폭보다 클 수 있다.
제1 전극(191)의 돌출부(193)는 제1 보호막(180a), 제2 보호막(180b), 그리고 제3 보호막(180c)의 접촉 구멍(185)을 통해 드레인 전극(175)과 물리적 전기적으로 연결되어, 드레인 전극(175)으로부터 전압을 인가 받는다.
제1 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
두 표시판(100, 200) 중 적어도 하나의 안쪽 면 위에 배향막(alignment layer)(도시하지 않음)이 도포되어 있고, 배향막은 수평 배향막일 수 있다. 배향막은 일정한 방향, 예를 들어 세로 방향(Y)으로 러빙되거나 광배향되어 있을 수 있다. 따라서 액정층(30)의 액정 분자(31)는 초기에 세로 방향(Y)에 대체로 평행한 방향으로 초기 배향되어 있을 수 있다.
도시하지는 않았지만, 두 표시판(100, 200) 중 적어도 어느 하나에 터치를 감지할 수 있는 적어도 하나의 터치 센서(도시하지 않음)가 구비될 수 있다. 터치 센서는 저항막 방식(resistive type), 정전 용량 방식(capacitive type), 전자기 유도형(electro-magnetic type, EM), 광 감지 방식(optical type) 등 다양한 방식일 수 있다. 이와 달리 터치 센서는 표시판(100, 200) 중 어느 하나 위에 형성되거나 터치 패널의 형태로 표시판(100, 200)에 부착될 수도 있다.
박막 트랜지스터(Q)를 통해 데이터 전압을 인가받은 제1 전극(191)과 공통 전압(Vcom)을 인가받은 제2 전극(131)은 두 전기장 생성 전극으로서 함께 액정층(30)에 전기장을 생성함으로써 액정층(30)의 액정 분자(31)의 방향을 결정하고 영상을 표시한다. 특히, 제1 전극(191)의 가지 전극(192)은 제2 전극(131)과 함께 액정층(30)에 프린지 필드(FF)를 형성하여 액정 분자(31)의 배열 방향을 결정한다. 한 제1 전극(191)은 가지 전극(192)의 기울어진 방향이 서로 다른 복수의 도메인(D1, D2)을 포함하므로 액정 분자(31)의 기울어지는 방향이 다양하게 되어 액정 표시 장치의 기준 시야각을 크게 할 수 있다.
한편, 기존에 드레인 전극(175)은 소스 전극(173)과 마주하며 소스 전극(173)과 대체로 나란하게 뻗는 막대형 부분과 그 반대쪽의 확장부를 포함한다. 막대형 부분은 반도체(154)와 중첩되는 부분이고, 확장부는 제1 전극(191)과 접촉하는 부분이다. 따라서, 기존에 드레인 전극(175)이 막대형 부분과 확장부로 나뉨에 따라 개구율이 감소한다. 또한, 실시예 1과 같이 PLS 모드일 경우, 제1 전극(191)과 제2 전극(131)을 절연시키는 제2 보호막(180b)를 추가함에 따라 접촉 구멍(185)이 넓어진다. 드레인 전극(175)을 노출시키는 접촉 구멍(185)이 넓어짐에 따라 제1 전극(191)과 접촉하는 드레인 전극(175)의 확장부가 넓어지게 되고, 이는 개구율 감소의 원인이 된다.
따라서, 본 발명은 드레인 전극(175)을 노출시키는 접촉 구멍(185), 드레인 전극(175)의 막대형 부분, 및 확장부를 동일한 영역에 형성하는 구조를 도입한다. 하기에서 도 2 내지 도 5를 참조하여 본 발명의 박막 트랜지스터(Q)를 설명한다.
도 3은 도 1의 게이트 전극을 개략적으로 나타낸 평면도이다. 도 4는 도 1의 소스 전극 및 드레인 전극을 개략적으로 나타낸 평면도이다. 도 5는 도 1의 박막 트랜지스터를 개략적으로 나타낸 평면도이다.
도 2 내지 도 5를 참조하면, 박막 트랜지스터(Q)는 제1 기판(110) 상에 배치된 게이트 전극(124), 게이트 절연막(140) 상에 배치되는 반도체(154), 반도체(154) 상에 배치되는 원형의 드레인 전극(175), 및 반도체(154) 상에 배치되는 소스 전극(173)을 포함한다.
게이트 전극(124)은 드레인 전극(175)과 중첩하는 원형부(124a), 및 소스 전극(173)과 중첩하는 부채형부(124b)를 포함한다. 게이트 전극(124)의 원형부(124a)는 개구부(124c)를 갖는다. 개구부(124c)는 원형이다. 게이트 전극(124)은 도 3에 도시된 바와 같이, 게이트선(121)의 사이에 연결된다. 예를 들면, 게이트선(121)은 게이트 전극(124)의 중심과 동일선상에 위치한다.
게이트 전극(124)의 원형부(124a)는 드레인 전극(175) 및 제1 전극(191)과 중첩한다.
소스 전극(173)은 드레인 전극(175)이 배치된 방향으로 굴곡된 원형 띠 형상을 갖는다. 드레인 전극(175)과 마주보는 소스 전극(173)의 굴곡면(173a)은 내측으로 만곡된 원의 형상을 갖는다. 반도체(154)의 채널 영역(154a)은 소스 전극(173)과 드레인 전극(175) 사이에 배치된다. 소스 전극(173)의 굴곡면(173a)과 드레인 전극(175)은 일정한 거리로 이격된다. 즉, 드레인 전극(175)의 원의 형상 및 소스 전극(173)의 굴곡면(173a)이 마주보므로 채널 길이(L)가 일정하게 유지된다.
드레인 전극(175)은 원의 형상을 갖는다. 소스 전극(173) 및 드레인 전극(175)은 게이트 전극(124)과 중첩한다.
한편, 보호막(180)은 게이트 전극(124)의 원형부(124a)와 중첩하는 영역에 드레인 전극(175)을 노출시키는 접촉 구멍(185)을 구비한다. 제1 전극(191)은 접촉 구멍(185)에 배치되어 드레인 전극(175)과 접촉하는 돌출부(193)를 포함한다. 돌출부(193)는 제1 전극(191)의 일단에서 돌출된 연장부(193a), 및 연장부(193a)와 연결되며 드레인 전극(175)과 중첩하는 돌출 원형부(193b)를 포함한다. 돌출 원형부(193b)의 면적은 드레인 전극(175)의 면적과 실질적으로 동일하거나 크다.
도3 내지 도 5를 참조하면, PLS 모드에서, 원형부(124a)의 일단에서 부채형부(124b)의 일단까지의 길이(1)는 23.7μm 내지 30.1μm 일 수 있다. 드레인 전극(175)과 소스 전극(173)의 채널의 길이(2)는 4.3μm 내지 4.5μm일 수 있다. 드레인 전극(175)과 소스 전극(173)의 채널의 폭(3)은 10.5μm 내지 16.1μm일 수 있다. 드레인 전극(175)의 직경(4)은 11.8μm 내지 18.3μm일 수 있다. 접촉 구멍(185)의 직경(5)은 5.9μm 내지 6.1μm 일 수 있다. 접촉 구멍(185)의 직경(5)과 드레인 전극(175)의 직경(4)의 길이비율은 1:2 내지 1:3일 수 있다. 박막 트랜지스터(Q)가 배치되는 비표시 영역의 길이(9)는 24.3μm 내지 24.6μm일 수 있다.
예를 들면, 원형부(124a)의 일단에서 부채형부(124b)의 일단까지의 길이(1)는 30μm 일 수 있고, 드레인 전극(175)과 소스 전극(173)의 채널의 길이(2)는 4.4μm일 수 있고, 드레인 전극(175)과 소스 전극(173)의 채널의 폭(3)은 16μm일 수 있고, 드레인 전극(175)의 직경(4)은 18μm일 수 있고, 접촉 구멍(185)의 직경(5)은 6μm 일 수 있다.
한편, 접촉 구멍(185)의 끝단과 드레인 전극(175)의 끝단의 길이(6)는 6μm일 수 있고, 드레인 전극(175)의 끝단과 원형부(124a)의 끝단의 길이(7)는 3μm일 수 있고, 소스 전극(173)의 폭(8)은 4μm일 수 있다.
이와 같은 박막 트랜지스터(Q) 구조에서, 게이트 전극(124)의 원형부(124a)는 원형의 드레인 전극(175) 및 제1 전극(191)의 돌출부(193)와 중첩한다. 따라서, 기존과 달리 게이트 전극(124)과 드레인 전극(175)이 중첩하는 부분과 접촉 구멍(185)이 동일한 영역에 형성되므로 박막 트랜지스터(Q)의 면적이 줄어든다. 박막 트랜지스터(Q)의 전체 면적을 줄임에 따라 개구율을 높일 수 있고, 고해상도를 구현할 수 있다.
또한, 게이트 전극(124)의 원형부(124a)가 개구부(124c)를 구비함에 따라 게이트 전극(124)과 드레인 전극(175)간 기생 용량이 낮아진다. 게이트 전극(124)과 드레인 전극(175)간 기생 용량이 낮아짐에 따라 킥백 전압이 낮아져 전압 리플 및 잔상 발생이 방지되고, 고해상도 구현이 가능하다.
하기에서 도 6 및 도 7을 참조하여 본 발명의 실시예 2에 대하여 설명한다.
도 6은 본 발명의 실시예 2에 따른 표시장치를 개략적으로 나타낸 평면도이다. 도 7은 도 6의 Ⅱ-Ⅱ’선을 따라 절단한 단면도이다.
실시예 2는 실시예1 과 구성이 대부분 동일하나, 제1 전극(191)과 제2 전극(131)의 적층 위치가 다르다. 설명의 편의를 위해 실시예1과의 차이점을 중심으로 설명한다.
도 6 및 도 7을 참조하면, 드레인 전극(175)의 바로 위에 제1 전극(191)이 배치된다. 제1 전극(191)은 화소 전극에 해당한다. 제1 전극(191)은 드레인 전극(175)과 직접 접촉할 수 있다. 제1 전극(191)은 앞선 실시예와 달리 면형, 즉 통판 형태를 가지고 한 화소(PX)에 배치된다.
데이터 도전체와 제1 전극(191) 사이에 제1 보호막(180a)이 배치된다.
데이터 도전체, 게이트 절연막(140), 반도체(154)의 노출된 부분, 그리고 제1 전극(191) 상에 제2 보호막(180b)이 배치된다.
제2 보호막(180b) 상에 제2 전극(131)이 배치된다. 제2 전극(131)은 공통 전극에 해당한다. 복수의 화소(PX)에 위치하는 제2 전극(131)은 연결 다리(136) 등을 통해 서로 연결되어 있어 동일한 공통 전압(Vcom)을 전달할 수 있다. 본 실시예2에 따른 제2 전극(131)은 면형의 화소 전극(191)과 중첩하는 복수의 가지부(132), 그리고 가지부(132)의 끝 부분을 연결하는 가지 연결부(135)를 포함한다. 제2 전극(131)의 이웃하는 가지부(132) 사이는 전극이 제거된 절개부(32)가 위치한다.
제2 전극(131)의 모양은 앞에서 설명한 도 1 및 도2에 도시한 실시예1의 제1 전극(191)의 모양과 대체로 동일하므로 여기서 상세한 설명은 생략한다.
박막 트랜지스터(Q)를 통해 데이터 전압을 인가받은 제1 전극(191)과 공통 전압(Vcom)을 인가받은 제2 전극(131)은 두 전기장 생성 전극으로서 함께 액정층(30)에 전기장을 생성함으로써 액정층(30)의 액정 분자(31)의 방향을 결정하고 영상을 표시한다. 특히, 제2 전극(131)의 가지부(132)는 제2 전극(131)과 함께 액정층(30)에 프린지 필드(FF)를 형성하여 액정 분자(31)의 배열 방향을 결정한다. 본 발명의 한 실시예와 같이 한 화소(PX)에 위치하는 제2 전극(131)의 가지부(132)의 기울어진 방향이 서로 다른 복수의 도메인(D1, D2)을 포함하므로 액정 분자(31)의 기울어지는 방향이 다양하게 되어 액정 표시 장치의 기준 시야각을 크게 할 수 있다.
하기에서 도 8을 참조하여 본 발명의 실시예 3에 대하여 설명한다. 실시예 3은 실시예1 과 구성이 대부분 동일하므로 설명의 편의를 위해 실시예1과의 차이점을 중심으로 설명한다.
도 8은 본 발명의 실시예 3에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 8을 참조하면, 제1 전극(191)의 돌출부(193)는 원형이 아닌 사각 형상일 수 있다. 박막 트랜지스터 표시판의 공정 효율을 고려하여 실시예 1과 같이 제1 전극(191)의 돌출부(193)를 형성할 수 있고, 실시예 3과 같이 제1 전극(191)의 돌출부(193)를 형성할 수 있다.
하기에서 도 9를 참조하여 본 발명의 실시예 4에 대하여 설명한다. 실시예 4는 실시예1 과 구성이 대부분 동일하나, 제1 전극(191)의 형상이 다르다. 설명의 편의를 위해 실시예1과의 차이점을 중심으로 설명한다.
도 9는 본 발명의 실시예 4에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 9를 참조하면, 제1 전극(191)의 가지 전극(192), 슬릿(92), 및 데이터선(171)은 세로 방향에 대해 빗각을 이루며 기울어 지지 않고, 직선 형상으로 배치될 수 있다. 제조 비용 및 공정의 효율성을 감안하여 제1 전극(191)의 형상을 실시예1 또는 실시예 4로 형성할 수 있다.
하기에서 도 10 및 도 11을 참조하여 본 발명의 실시예 5에 대하여 설명한다. 실시예 5는 실시예1 과 구성이 대부분 동일하나, 제1 전극(191)의 형상 및 제2 전극(131)의 적층 위치가 다르다. 설명의 편의를 위해 실시예1과의 차이점을 중심으로 설명한다. 한편, 실시예 5는 실시예 1과 달리 액정 표시 장치의 TN 모드인 경우이다.
도 10은 본 발명의 실시예 5에 따른 표시장치를 개략적으로 나타낸 평면도이다. 도 11은 도 10 의 Ⅲ-Ⅲ’선을 따라 절단한 단면도이다.
도 10 및 도 11을 참조하면, 데이터 도전체와 제1 전극(191) 사이에 보호막(180)이 위치한다. 제1 전극(191)은 보호막(180) 상에 배치된다. 제1 전극(191)은 화소 전극에 해당한다. 제1 전극(191)은 보호막(180)에 구비된 접촉 구멍(185)을 통하여 드레인 전극(175)과 전기적으로 연결된다. 제1 전극(191)은 앞선 실시예와 달리 면형, 즉 통판 형태를 가지고 한 화소(PX)에 배치된다.
제2 전극(131)은 제2 기판(210) 상에 형성된 덮개막(250) 상에 형성된다. 제2 전극(131)은 공통 전극에 해당한다. 제1 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적, 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 제1 전극(191)은 공통 전압(common voltage)을 인가 받는 제2 기판(210)의 제2 전극(131)과 함께 전기장을 생성함으로써 두 전극(191, 131) 사이의 액정층(30)의 액정 분자(도시하지 않음)의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층(30)을 통과하는 빛의 편광이 달라진다.
한편, 실시예 5는 TN 모드 이므로, PLS 모드와 달리 제1 전극(191)과 제2 전극(131) 사이에 절연층이 형성되지 않는다. 따라서, 실시예 5는 실시예 1에 개시된 드레인 전극(175)의 직경 등의 길이 범위가 달라진다. 도 3 내지 도 5를 참조하여 박막 트랜지스터의 각 구성의 길이 범위를 설명하면 다음과 같다.
도3 내지 도 5를 참조하면, TN 모드에서, 원형부(124a)의 일단에서 부채형부(124b)의 일단까지의 길이(1)는 21.7μm 내지 27.1μm 일 수 있다. 드레인 전극(175)과 소스 전극(173)의 채널의 길이(2)는 4.3μm 내지 4.5μm일 수 있다. 드레인 전극(175)과 소스 전극(173)의 채널의 폭(3)은 8.4μm 내지 12.6μm일 수 있다. 드레인 전극(175)의 직경(4)은 9.8μm 내지 15.3μm일 수 있다. 접촉 구멍(185)의 직경(5)은 4.9μm 내지 5.1μm 일 수 있다. 접촉 구멍(185)의 직경(5)과 드레인 전극(175)의 직경(4)의 길이비율은 1:2 내지 1:3일 수 있다. 박막 트랜지스터(Q)가 배치되는 비표시 영역의 길이(9)는 24.3μm 내지 24.6μm일 수 있다.
예를 들면, 원형부(124a)의 일단에서 부채형부(124b)의 일단까지의 길이(1)는 27μm 일 수 있고, 드레인 전극(175)과 소스 전극(173)의 채널의 길이(2)는 4.4μm일 수 있고, 드레인 전극(175)과 소스 전극(173)의 채널의 폭(3)은 12.6μm일 수 있고, 드레인 전극(175)의 직경(4)은 15μm일 수 있고, 접촉 구멍(185)의 직경(5)은 5μm 일 수 있다.
한편, 접촉 구멍(185)의 끝단과 드레인 전극(175)의 끝단의 길이(6)는 6μm일 수 있고, 드레인 전극(175)의 끝단과 원형부(124a)의 끝단의 길이(7)는 3μm일 수 있고, 소스 전극(173)의 폭(8)은 4μm일 수 있다.
이상에서 설명된 본 발명의 박막 트랜지스터 표시판 및 이를 포함하는 표시장치의 실시예는 예시적인 것에 불과하며, 본 발명의 보호범위는 본 발명 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등예를 포함할 수 있다.
30: 액정층 31: 액정 분자
32: 절개부 35: 제2 전극 개구부
92: 슬릿 100: 하부 표시판
110: 제1 기판 121: 게이트선
124: 게이트 전극 124a: 원형부
124b: 부채형부 124c: 개구부
140: 게이트 절연막 131: 제2 전극
132: 가지부 135: 가지 연결부
136: 연결 다리 154: 반도체
163, 165: 저항성 접촉 부재
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
180a, 180b, 180c: 제1, 제2, 제3 보호막
185: 접촉 구멍 191: 제1 전극
192: 가지 전극 193: 돌출부
193a: 연장부 193b: 돌출 원형부
194: 연결부 200: 상부 표시판
210: 제2 기판 220: 차광 부재
230: 색필터 250: 덮개막
Q: 박막 트랜지스터 FF: 프린지 필드

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 게이트 전극을 포함하는 게이트선;
    상기 게이트선 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 반도체;
    상기 반도체 상에 배치되는 원형의 드레인 전극;
    상기 반도체 상에 배치되며, 상기 드레인 전극이 배치된 방향으로 굴곡된 원형 띠 형상을 갖는 소스전극;
    상기 드레인 전극 및 상기 소스 전극 상에 배치되며, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 보호막; 및
    상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결된 화소 전극;을 포함하고,
    상기 게이트 전극은 상기 드레인 전극과 중첩하는 원형부, 및 상기 소스 전극과 중첩하는 부채형부를 포함하고,
    상기 보호막은 상기 원형부와 중첩하는 영역에 상기 드레인 전극을 노출시키는 상기 접촉 구멍을 갖는 박막 트랜지스터 표시판.
  2. 제1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 중첩하는 박막 트랜지스터 표시판.
  3. 제1 항에 있어서,
    상기 원형부는 개구부를 갖는 박막 트랜지스터 표시판.
  4. 제3 항에 있어서,
    상기 개구부는 원형인 박막 트랜지스터 표시판.
  5. 제1 항에 있어서,
    상기 원형부는 상기 드레인 전극 및 상기 화소 전극과 중첩하는 박막 트랜지스터 표시판.
  6. 제1 항에 있어서,
    상기 드레인 전극과 마주보는 상기 소스 전극의 굴곡면은 내측으로 만곡된 원의 형상을 갖는 박막 트랜지스터 표시판.
  7. 제1 항에 있어서,
    상기 드레인 전극은 상기 접촉 구멍의 직경에 대하여 2:1 내지 3:1의 직경을 갖는 박막 트랜지스터 표시판.
  8. 제7 항에 있어서,
    상기 드레인 전극과 상기 소스 전극의 채널은 4.3μm 내지 4.5μm의 길이를 갖는 박막 트랜지스터 표시판.
  9. 제7 항에 있어서,
    상기 드레인 전극과 상기 소스 전극의 채널은 8.3μm 내지 12.7μm의 폭을 갖는 박막 트랜지스터 표시판.
  10. 제7 항에 있어서,
    상기 접촉 구멍의 직경은 4.9μm 내지 5.1μm의 범위인 박막 트랜지스터 표시판.
  11. 제7 항에 있어서,
    상기 드레인 전극은 9.8μm 내지 15.3μm의 직경을 갖는 박막 트랜지스터 표시판.
  12. 제7 항에 있어서,
    상기 게이트 전극의 상기 원형부의 일단에서 상기 부채형부의 일단까지의 길이는 21.7μm 내지 27.1μm인 박막 트랜지스터 표시판.
  13. 제1 항에 있어서,
    상기 화소 전극은 상기 접촉 구멍에 배치되어 상기 드레인 전극과 접촉하는 돌출부를 포함하고,
    상기 원형부는 상기 드레인 전극 및 상기 돌출부와 중첩하는 박막 트랜지스터 표시판.
  14. 기판;
    상기 기판 상에 배치되며, 게이트 전극을 포함하는 게이트선;
    상기 게이트선 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 반도체;
    상기 반도체 상에 배치되는 원형의 드레인 전극;
    상기 반도체 상에 배치되며, 상기 드레인 전극이 배치된 방향으로 굴곡된 원형 띠 형상을 갖는 소스전극;
    상기 드레인 전극 및 상기 소스 전극 상에 배치되며, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 제1 보호막;
    상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극;
    상기 제1 전극 상에 배치되는 제2 보호막; 및
    상기 제2 보호막 상에 배치되는 제2 전극을 포함하고,
    상기 게이트 전극은 상기 드레인 전극과 중첩하는 원형부, 및 상기 소스 전극과 중첩하는 부채형부를 포함하고,
    상기 제1 보호막은 상기 원형부와 중첩하는 영역에 상기 드레인 전극을 노출시키는 상기 접촉 구멍을 갖는 박막 트랜지스터 표시판.
  15. 제14 항에 있어서,
    상기 드레인 전극은 상기 접촉 구멍의 직경에 대하여 2:1 내지 3:1의 직경을 갖는 박막 트랜지스터 표시판.
  16. 제15 항에 있어서,
    상기 드레인 전극과 상기 소스 전극의 채널은 4.3μm 내지 4.5μm의 길이를 갖는 박막 트랜지스터 표시판.
  17. 제15 항에 있어서,
    상기 드레인 전극과 상기 소스 전극의 채널은 10.5μm 내지 16.1μm의 폭을 갖는 박막 트랜지스터 표시판.
  18. 제15 항에 있어서,
    상기 접촉 구멍의 직경은 5.9μm 내지 6.1μm의 범위인 박막 트랜지스터 표시판.
  19. 제15 항에 있어서,
    상기 드레인 전극은 11.8μm 내지 18.3μm의 직경을 갖는 박막 트랜지스터 표시판.
  20. 제15 항에 있어서,
    상기 게이트 전극의 상기 원형부의 일단에서 상기 부채형부의 일단까지의 길이는 23.7μm 내지 30.1μm인 박막 트랜지스터 표시판.
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