KR20230154309A - 픽셀 구조, 어레이 기판 및 그 제조 방법 - Google Patents

픽셀 구조, 어레이 기판 및 그 제조 방법 Download PDF

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KR20230154309A
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이양 푸
롱롱 리
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에이치케이씨 코포레이션 리미티드
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Abstract

본 발명은 디스플레이 기술분야에 관한 것으로, 픽셀 구조, 어레이 기판 및 그 제조방법을 제공하며, 베이스 기판(1)상에 구성된 게이트(611); 게이트(611)를 덮는 게이트절연층(62); 게이트절연층(62)상에 구성된 소스(613), 활성영역(612), 드레인(614), 제1 도핑영역(63) 및 부극금속층(65)을 포함하며; 활성영역(612)의 상표면 양단에 구성된 제2 도핑영역(64) 일단은 소스(613)에 접속되고, 타단은 드레인(614)에 접속되며, 제1 도핑영역(63)의 도핑농도는 제2 도핑영역(64)의 도핑농도보다 작으며; 각 표면은 둔화층(66)으로 덮으며, 둔화층(66) 상에 드레인(614)에 접속된 주화소전극(41) 및 부극금속층(65)에 접속된 부화소전극(51)을 구성한다. 본 발명은 하나의 박막트랜지스터만을 사용하여 8도메인의 수직 배향 디스플레이를 제어하여 복잡도와 제조원가를 절감한다.

Description

픽셀 구조, 어레이 기판 및 그 제조 방법
본 발명은 2022년 04월 29일,중화인민공화국 특허청에 제출된 출원번호 202210463909.5, 명칭이 "픽셀 구조, 어레이 기판 및 그 제조 방법"인 발명에 대한 중국특허출원의 우선권을 청구하며, 해당 발명의 전부 내용은 인용의 방식으로 본 발명에 포함된다.
본 발명은 디스플레이 기술 분야에 관한 것으로, 특히, 픽셀 구조, 어레이 기판 및 그 제조 방법에 관한 것이다.
초박막 액정표시장치(Thin Film Transistor-Liquid Crystal Display,TFT-LCD)에는 트위스트 네매틱(Twisted Nematic,TN) 디스플레이 모드, 수직 정렬(Vertically Alignment,VA) 디스플레이 모드, 프린지 필드 스위칭(Fringe Field Switching,FFS)디스플레이 모드 및 평면 내 전환(In-Plane Switching, IPS) 디스플레이 모드와 같은 다양한 상용 디스플레이 모드가 포함된다. 이 중, VA 모드는 다른 디스플레이 모드에 비해 다크상태 발현 성능이 더 좋고 명암비도 더 좋지만 시야각이 상대적으로 떨어진다.
현재, 픽셀은 8 Domain(액정은 8방향을 가짐), 4 Domain(액정은 4방향을 가짐)와 같은 복수 도메인(Domain)으로 나누는 방식으로 VA 디스플레이의 시야각을 높이는 데 사용된다. 4Domain의 형성방식은 일반적으로 픽셀 전극에 슬릿을 형성하고 컬러필름기판 상에 돌기를 형성하며, 액정분자는 전압이 인가되지 않은 상태에서 상이한 방향을 향한 프리틸트각을 가질 수 있으며, 전압이 인가되면 액정층을 각각 상이한 경사방향을 갖는 4개의 액정마이크로도메인으로 분할할 수 있어, 큰 시야각 디스플레이 특성을 구현할 수 있다. 8 Domain의 형성 방식은 일반적으로 위의 4개 도메인을 기반으로 하나의 픽셀을 1개의 주서브픽셀과 1개의 부서브픽셀로 구분하여, 주서브픽셀과 부서브픽셀은 각각 4개의 Domain을 가지며, 이와 동시에, 주서브픽셀과 부서브픽셀의 구동 전압은 상이하여, 각각의 액정 편향 각도에 차이가 존재하게 되며, 큰 시야각으로 감상할 때 각 액정의 회전 각도는 같은 방향을 향하고 있지 않아 육안 축적되는 효과가 좋고, 색 편차 문제를 해결하는 효과가 우수하며, 색 편향을 진일보로 개선하고 큰 시야각을 획득할 수 있다.
기존 기술에 채택된 8 도메인 VA 디스플레이 구조는 다중 TFT를 통해 제어되어야 하므로 제조 원가가 증가된다.
따라서, 기존의 8도메인 VA 디스플레이 구조 기술방안에서, 복수의 TFT 구조 및 그 제작은 전부 상대적으로 복잡하여 제조원가가 증가된다.
본 발명은 픽셀 구조, 어레이 기판 및 그 제조 방법을 제공하여, 기존의 8 도메인 VA 디스플레이 구조에 존재하는 복수 TFT의 구조 및 그 제조가 전부 상대적으로 복잡하여 제조원가가 증가하는 문제를 해결한다.
본 발명의 실시예는 다음과 같은 기술방안을 채택한다:
첫번째 측면에서, 제공하는 픽셀 구조에 있어서:
베이스 기판(1)의 상표면에 설치된 게이트(611)와;
상기 게이트(611)를 덮는 게이트 절연층(62)을 포함하며, 상기 게이트 절연층(62)은 상기 게이트(611) 이외의 상기 베이스 기판(1)의 상표면을 더 덮으며;
이 중, 상기 픽셀 구조는:
상기 게이트 절연층(62)의 상표면에 상기 베이스 기판(1)의 가로방향과 평행되는 방향을 따라 순차적으로 설치된 소스(613), 활성영역(612), 드레인(614), 제1 도핑영역(63) 및 부극금속층(65)을 더 포함하며, 이 중, 상기 활성영역(612)은 상기 게이트(611)의 상위 대응 영역에 설치되며, 상기 제1 도핑영역(63)의 일단은 상기 드레인(614)에 접속되고, 상기 제1 도핑영역(63)의 타단은 상기 부극금속층(65)에 접속되며;
상기 활성영역(612)의 상표면 양단에 제2 도핑영역(64)을 구성하며, 상기 활성영역(612)의 상표면 일단의 상기 제2 도핑영역(64)은 상기 소스(613)에 접속되고, 상기 활성영역(612)의 상표면 타단의 상기 제2 도핑영역(64)은 상기 드레인에 접속되며, 상기 제1 도핑영역의 도핑농도는 상기 제2 도핑영역(64)의 도핑농도보다 작으며;
상기 소스(613), 상기 활성영역(612)이 상기 제2 도핑영역(64)에 노출된 부분, 상기 제2 도핑영역(64), 상기 드레인(614), 상기 제1 도핑영역(63) 및 상기 부극금속층(65)을 덮는 둔화층(66)을 구성하며, 상기 둔화층(66) 상에 상기 드레인(614)에 접속되는 주화소전극(41), 및 상기 부극금속층(65)에 접속되는 부화소전극(51)을 구성한다.
일 실시예에서, 상기 제1 도핑영역(63)은 제1 중도핑영역(631) 및 제1 경도핑영역(632)을 포함하며;
상기 베이스 기판(1)과 평행되는 가로방향에서, 상기 제1 중도핑영역(631)은 상기 제1 경도핑영역(632)의 양단에 분포되고, 상기 제1 경도핑영역(632)의 일단에 분포되는 상기 제1 중도핑영역(631)은 상기 드레인(614)에 접속되며, 상기 제1 경도핑영역(632)의 타단에 분포되는 상기 제1 중도핑영역(631)은 상기 부극금속층(65)에 접속된다.
일 실시예에서, 상기 제1 중도핑영역(631)의 도핑농도는 상기 제2 도핑영역(64)의 도핑농도와 같다.
일 실시예에서, 상기 제1 중도핑영역(631)의 도핑농도는 상기 제1 경도핑영역(632)의 도핑농도보다 크다.
일 실시예에서, 상기 제1 도핑영역(63)의 도핑유형과 상기 제2 도핑영역(64)의 도핑유형은 모두 P형 도핑을 채택한다.
두번째 측면에서, 어레이 기판에 있어서:
베이스 기판(1); 및
상기 베이스 기판(1) 상에 구성되는 복수 스캐닝 라인(3), 복수 데이터 라인(2) 및 복수 픽셀유닛(200)을 포함하며, 상기 스캐닝 라인(3) 및 상기 데이터 라인(2)은 복수 픽셀영역을 한정하며, 상기 픽셀영역은 주화소영역과 부화소영역을 포함하며;
이 중, 상기 픽셀유닛(200)은 청구항 제1항에 기재된 픽셀 구조(100)를 포함하며, 상기 게이트(611)는 상기 스캐닝 라인(3)에 접속되고, 상기 소스(613)는 상기 데이터 라인(2)에 접속되며, 상기 주화소전극(41)은 상기 주화소영역에 설치되고, 상기 부화소전극(51)은 상기 부화소영역에 설치된다.
세번째 측면에서, 다음 단계를 포함하는 어레이 기판을 제조하는 방법을 제공한다.
베이스 기판의 상표면에 게이트를 형성하는 단계;
상기 게이트 및 상기 게이트 이외의 상기 베이스 기판의 상표면에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층의 상표면에 활성영역을 형성하되, 상기 활성영역은 상기 게이트 상위의 대응된 상기 게이트 절연층의 상표면 영역에 위치하는 단계;
상기 활성영역의 상표면 양단에 제2 도핑영역이 형성되고, 상기 게이트 절연층의 상표면에 상기 활성영역 및 상기 제2 도핑영역으로부터 이격되도록 제1 도핑영역이 형성되는 단계;
상기 게이트 절연층의 상표면에는 소스, 드레인 및 부극금속층이 형성되고, 상기 활성영역의 상표면 일단의 상기 제2 도핑영역은 상기 소스에 접속되고, 상기 활성영역의 상표면 타단의 상기 제2 도핑영역은 상기 드레인의 제1단에 접속되며, 상기 드레인의 제2단은 상기 제1 도핑영역의 제1단에 접속되고, 상기 제1 도핑영역의 제2단은 상기 부극금속층에 접속되는 단계;
상기 소스, 상기 활성영역, 상기 제2 도핑영역, 상기 드레인, 상기 제1 도핑영역 및 상기 부극금속층의 상위에 둔화층을 형성하고, 상기 둔화층 상에 주화소전극과 부화소전극을 설치하고, 상기 주화소전극과 상기 드레인을 접속되도록 하고, 상기 부화소전극과 상기 부극금속층을 접속되도록 하는 단계.
일 실시예에서, 상기 활성영역의 상표면 양단에 제2 도핑영역이 형성되고, 상기 게이트 절연층의 상표면에서 상기 활성영역 및 제2 도핑영역으로부터 이격되도록 제1 도핑영역이 형성되며, 다음과 같은 단계를 포함한다:
상기 제1 도핑영역에 제1 중도핑영역과 제1 경도핑영역을 형성하는 단계;
화학기상증착방법에 의해 상기 활성영역의 상표면 양단에 제2 도핑영역을 형성하고, 상기 게이트 절연층의 상표면에서 상기 활성영역 및 제2 도핑영역과 이격되도록 제1 중도핑영역을 형성하는 단계;
화학기상증착방법에 의해 상기 제1 중도핑영역 사이에 상기 제1 경도핑영역을 형성하는 단계를 포함하며, 이 중, 상기 제1 중도핑영역의 도핑농도는 상기 제2 도핑영역의 도핑농도와 같다.
일 실시예에서, 상기 화학기상증착방법에 채택되는 가스는 포스핀 및 메틸실란을 포함한다;
상기 제1 중도핑영역과 상기 제2 도핑영역의 상기 포스핀 가스 유량과 상기 메틸실란 가스 유량의 제1 비율 M은 제1 사전설정비율 범위를 충족하며;
상기 제1 사전설정비율 범위는 1:2.0≤M≤1:1.5이다.
일 실시예서, 상기 제1 경도핑영역의 상기 포스핀 가스 유량과 상기 메틸실란의 가스 유량의 제2 비율 N은 제2 사전설정비율 범위를 충족하며;
상기 제2 사전설정비율 범위는 0.5≤N≤1: 0.1이다.
본 발명의 실시예에서 제공하는 픽셀 구조는: 박막트랜지스터의 드레인을 통해 주화소전극을 직접 접속하고, 박막트랜지스터의 드레인은 제1 도핑영역을 거쳐 부화소전극에 접속하며, 픽셀 구조의 제1 도핑영역을 저도핑농도로 설정하여, 제1 도핑영역의 저도핑으로 인해 박막트랜지스터의 드레인과 부화소전극 사이 구간의 저항이 증가하여, 박막트랜지스터의 드레인과 부화소전극 사이의 저항이 드레인과 주화소전극 사이의 저항보다 커지게 된다. 박막트랜지스터의 드레인과 부화소전극 사이의 낮은 도핑농도의 제1 도핑영역에서 생성하는 저항이 데이터 신호 전압에 대한 분압작용 때문에, 부화소전극에서 얻는 데이터 신호 전압은 주화소전극에서 얻는 데이터 신호 전압보다 작아져, 부화소영역의 액정편향각도가 주화소영역의 액정편향각도보다 작아지게 되어, 1개의 박막트랜지스터를 사용하여 8도메인의 VA디스플레이를 제어할 수 있어, 큰 각도의 시야각범위를 확보하는 것을 바탕으로 TFT의 수량과 제조단계를 줄여 주어 픽셀 구조의 복잡도와 제조원가를 줄이는 유익한 효과를 달성할 수 있다.
본 발명의 실시예에서 제공하는 어레이 기판은: 베이스기판과; 베이스 기판 상에 설치된 복수 스캐닝 라인, 복수 데이터 라인 및 복수 픽셀유닛을 통해, 스캐닝 라인과 데이터 라인으로 복수 픽셀영역을 한정하고, 픽셀영역은 주화소영역과 부화소영역을 포함하며, 픽셀유닛은 첫번째 측면의 내용 중 임의 한항에 기재된 픽셀 구조를 포함하며, 게이트는 스캐닝 라인에 접속되고, 소스는 데이터 라인에 접속되며, 주화소전극은 주화소영역에 구성되고, 부화소전극은 부화소영역에 구성되어, 부화소전극이 얻은 데이터 신호 전압이 주화소전극이 얻은 데이터 신호 전압보다 작아져, 부화소영역의 액정편향각도가 주화소영역의 액정편향각도보다 작아지게 되어, 1개의 박막트랜지스터를 사용하여 8도메인의 VA디스플레이를 제어할 수 있으며, 큰 각도의 시야각 범위를 확보하는 데 기반하여 TFT의 수량과 제조단계를 줄여 주어, 레이기판의 구조 복잡도와 제조원가를 줄이는 유익한 효과를 달성할 수 있다.
본 발명의 실시예에서 제공하는 어레이기판의 제조방법은: 박막트랜지스터의 드레인을 통해 주화소전극에 직접 접속하고, 박막트랜지스터의 드레인은 제1 도핑영역을 경과하여 부화소전극과도 접속하며, 픽셀 구조의 제1 도핑영역을 저도핑농도로 설정하여, 제1 도핑영역의 저도핑으로 인해 박막트랜지스터의 드레인과 부화소전극 사이 구간의 저항이 증가되어, 박막트랜지스터의 드레인과 부화소전극 사이의 저항이 드레인과 주화소전극 사이의 저항보다 커지게 된다. 박막트랜지스터의 드레인과 부화소전극 사이의 낮은 도핑농도의 제1 도핑영역에서 생성하는 저항이 데이터 신호 전압에 대한 분압작용 때문에, 부화소전극에서 얻는 데이터 신호 전압은 주화소전극에서 얻는 데이터 신호 전압보다 작아져, 부화소영역의 액정편향각도가 주화소영역의 액정편향각도보다 작아지게 되어, 1개의 박막트랜지스터를 사용하여 8도메인의 VA디스플레이를 제어할 수 있어, 큰 각도의 시야각범위를 확보하는 것을 바탕으로 TFT의 수량과 제조단계를 줄여 주어 픽셀 구조의 복잡도와 제조원가를 줄이는 유익한 효과를 달성할 수 있다.
본 발명의 실시예에 기재된 기술방안을 보다 명확하게 설명하기 위하여, 이하에서는 실시예 또는 기존 기술 설명에 필요한 도면을 요약하여 소개하게 되며, 아래에 설명되는 도면은 본 발명에 기재된 일부 실시예일 뿐이며, 본 분야의 일반 기술자라면, 창조적인 노동을 투입하지 않는 전제 하에서, 이러한 도면에 근거하여 다른 도면을 도출해 낼 수 있음은 자명하다.
도 1은 본 발명의 실시예에 따른 픽셀 구조의 단면구조 개략도;
도 2는 본 발명의 실시예에 따른 어레이 기판 개략도;
도 3은 본 발명의 실시예에 따른 어레이 기판 등가 회로 개략도;
도 4는 본 발명의 실시예에 따른 어레이 기판 제조 방법 흐름 개략도;
도 5는 본 발명의 실시예에 따른 어레이 기판 제조 방법 중 S10에 대응하는 단면 개략도;
도 6은 본 발명의 실시예에 따른 어레이 기판 제조 방법 중 S20에 대응하는 단면 개략도;
도 7은 본 발명의 실시예에 따른 어레이 기판 제조 방법 중 S30에 대응하는 단면 개략도;
도 8은 본 발명의 실시예에 따른 어레이 기판 제조 방법 중 S40에 대응하는 단면 개략도;
도 9는 본 발명의 실시예에 따른 어레이 기판 제조 방법 중 S50에 대응하는 단면 개략도;
도 10은 본 발명의 실시예에 따른 어레이 기판 제조 방법 중 S60에 대응하는 단면 개략도.
본 발명에서 해결하고자 하는 기술적 문제, 기술적 방안 및 유익한 효과를 보다 명확하고 이해하기 위해 아래 첨부 도면 및 실시예를 결합하여 본 발명에 대해 보다 자세히 설명한다. 이 부분에서 설명된 특정 실시예는 본 발명을 설명하는 데만 사용되며, 본 발명을 한정하는 데 사용되지 않음은 자명하다.
설명해야 할 부분이라면, 소자와 관련하여 다른 소자에 “고정” 또는 “설치”되는 것으로 기재될 경우, 다른 소자에 직접 또는 간접적으로 연결됨을 의미한다. 한 소자를 다른 소자에 “접속”하는 것으로 기재되면, 해당 소자는 다른 소자에 직접 연결하거나 간접적으로 연결할 수 있음을 의미한다.
“상”, “하”, “좌”, “우” 등과 같은 방향 위치 지시성 용어는 도면에 기반하여 표기된 방향 또는 위치 관계를 나타내며, 단지 설명의 편리를 위해 적용된 것으로, 표기된 장치 또는 소자가 반드시 특정 방향이나 위치를 가져, 특정된 방향이나 위치에 따라 구성하거나 조작해야 함을 지시하거나 암시하는 것이 아니기에, 본 특허의 한정항으로 이해하지 아니한다.
“제1”, “제2”라는 용어는 설명의 편리를 위한 목적으로만 사용되며, 상대적인 중요성을 지시하거나 암시, 또는 기술적 특징 수량을 암시하는 것으로 이해하지 아니한다. “복수”라 함은 달리 명시하는 구체적으로 한정하는 경우를 제외하고 2개 또는 그 이상을 의미한다.
본 발명의 명세서에 기재된 “일 실시예” 또는 “일부 실시예”에 대한 참조 등은 본 발명의 1개 또는 복수 실시예는 해당 실시예에 기재된 특정 특징, 구조 또는 특점과 결합되어 포함됨을 의미한다. 따라서, 본 명세서의 상이한 부분에 나타나는 문구 “일 실시예에서”, “일부 실시예에서”, “다른 일부 실시예에서”, “또 다른 일부 실시예에서” 등은 반드시 동일한 실시예를 참조하는 것이 아니라 “1개 또는 복수, 단 모든 실시예가 아님”을 의미하며, 기타 방식으로 특별 강조하는 경우는 제외한다. 용어 “포괄”, “포함”, “구비” 및 이들의 변형된 기재는 다른 방식으로 특별히 강조되지 않는 한 전부 “포함하지만 이에 한정되지 않음”을 의미한다.
종래의 기술에서, 8도메인의 VA디스플레이 구조는 복수 TFT를 통해 제어하게 되며, 예를 들어, 2개의 TFT를 채택하여 메인서브픽셀과 부서브픽셀을 각각 제어하고, 세번째 TFT를 이용하여 부서브픽셀의 전압을 유지하는 동안 부서브픽셀이 부분적인 방전을 수행하거나; 또는 3번째 TFT를 생략하고, 2개의 TFT만을 사용하여 8도메인의 VA 디스프레이 구조를 제어하기에, 복수 TFT의 구조 및 그 제작 등은 전부 상대적으로 복잡하다.
실시예 1
도 1에 도시된 바와 같이, 본 실시예에서 제공하는 픽셀 구조(100)는 다음을 포함한다:
베이스 기판(1) 상표면에 구성된 게이트(611); 게이트(611)를 덮는 외에도 게이트(611) 이외의 베이스 기판(1)의 상표면도 덮는 게이트 절연층(62); 게이트 절연층(62)의 상표면에서 베이스 기판(1)의 가로방향과 평행한 방향으로 차례로 구성된 소스(613), 및 게이트(611) 상위의 대응된 영역에 구성된 활성영역(612), 드레인(614), 제1 도핑영역(63), 부극금속층(65)을 포함하며; 활성영역(612) 상표면의 양단에 제2 도핑영역(64)이 설치되며, 활성영역(612) 상표면 일단의 제2 도핑영역(64)는 소스(613)에 접속되며, 활성영역(612) 상표면 타단의 제2 도핑영역(64)는 드레인(614)에 접속되며, 제1 도핑영역(63)의 도핑농도는 제2 도핑영역(64)의 도핑농도보다 낮으며; 소스(613), 활성영역(612) 상표면에서 제2 도핑영역(64)에 의해 덮이지 않는 영역, 제2 도핑영역(64), 드레인(614), 제1 도핑영역(63) 및 부극금속층(65)의 둔화층(66)을 덮으며, 둔화층(66)에 드레인(614)에까지 관통하는 제1 관통홀(67) 및 부극금속층(65)에까지 관통하는 제2 관통홀(68)을 구성하며, 드레인(614)은 제1 관통홀(67)을 경과하여 주화소전극(41)에 접속되고, 부극금속층(65)은 제2 관통홀(68)을 경과하여 부화소전극(51)에 접속된다.
일부 실시예에서, 게이트(611), 소스(613) 및 드레인(614)은 전부 금속층이고, 소스(613) 및 드레인(614)은 전부 게이트 절연층(62)의 상표면에 위치하며, 역시 게이트 절연층(62)의 상표면에 위치하는 활성영역(612)에 의해 접속되며, 활성영역(612)의 상표면에 있는 둔화층(66)은 소스(613)와 드레인(614) 사이를 격리시키고, 게이트(611)와 소스(613) 및 드레인(614)은 게이트 절연층(62)에 의해 격리된다. 이 중, 게이트(611), 소스(613) 및 드레인(614)은 임의 전기적 양도체 소재로 구성될 수 있으며, 예를 들어, 알루미늄(Al), 구리(Au), 은(Ag), 몰리브덴(Mo) 중 적어도 1종의 소재로 구성되거나, 또는 알루미늄(Al), 구리(Au), 은(Ag), 몰리브덴(Mo)을 임의 비율로 조합하여 형성된 합금 소재로 구성될 수 있다.
일부 실시예에서 게이트(611)는 스캐닝 라인(2)으로도 사용된다. 활성영역(612)은 비정질 실리콘 A-Si 또는 다결정 실리콘으로 구성되거나, 또는 금속 산화물 반도체의 인듐 갈륨 아연 산화물 IGZO(Indium Gallium Zinc Oxide)로 구성된다.
일부 실시예에서 게이트 절연층(62) 및 둔화층(66)(Passivation, PVX)은 임의 전기적 불량 전도 소재, 예를 들어 질화규소(SiNx)층, 산화규소(SiOx)층 중 적어도 1종의 소재로 구성될 수 있다. 게이트 절연층(62)은 게이트(611)를 격리하는 역할을 하며, 둔화층(66)은 일정한 강도를 갖는 보호층의 역할 및 절연의 역할도 구비한다.
일부 실시예에서 제2 도핑영역(64)은 중도핑영역으로, 옴 접촉을 용이하게 형성하고, 반도체 소재에 의해 형성된 활성영역(612)과 소스(613) 및 드레인(614)사이의 접촉 저항을 감소시키며, 제1 도핑영역(63)의 도핑농도는 제2 도핑영역(64)의 도핑농도보다 작기 때문에, 제1 도핑영역(63)의 저항은 제2 도핑영역(64)보다 커서 작동 시 쉽게 분압 역할을 수행하게 된다.
일부 실시예에서, 제1 도핑영역(63)은 제1 중도핑영역(631) 및 제1 경도핑영역(632)을 포함하며; 베이스 기판(1)과 평행되는 가로방향에서, 제1 중도핑영역(631)은 제1 경도핑영역(632)의 양단에 분포되고, 제1 경도핑영역(632)의 일단에 분포되는 제1 중도핑영역(631)은 드레인(614)에 접속되며, 제1 경도핑영역(632)의 타단에 분포되는 제1 중도핑영역(631)은 부극금속층(65)에 접속된다. 이 중, 제1 경도핑영역(632)의 양단의 제1 중도핑영역(631)은 옴 접촉을 형성하여, 제1 도핑영역(63)과 드레인(614) 및 부극금속층(65) 간의 접촉 저항을 감소시킬 수 있다.
일부 실시예에서, 제1 중도핑영역(631)의 도핑농도는 상기 제2 경도핑영역(64)의 도핑농도와 같으며, 제1 중도핑영역(631)의 도핑농도는 제1 경도핑영역(632)의 도핑농도보다 크다. 제1 중도핑영역(631)의 도핑농도는 제2 중도핑영역(64)의 도핑농도와 같아, 증착 공정의 복잡도를 줄이고, 증착 시간을 단축시키는 데 유리하며, 제1 중도핑영역(631)의 도핑농도는 제1 경도핑영역(632)의 도핑농도보다 커서 옴 접촉을 형성하기 쉽고, 제1 도핑영역(63)과 드레인(614) 및 부극금속층(65)의 접촉저항을 줄일 수 있다.
일 실시예에서, 제1 도핑영역(63)의 도핑유형과 제2 도핑영역(64)의 도핑유형은 전부 P형 도핑을 채택하며, P형 도핑을 통해 쉽게 박막스탤지스터(61) 스위치를 제어할 수 있다.
실시예 2
도 2에 도시된 바와 같이, 본 실시예는 다음을 포함하는 어레이 기판(300)을 제공한다:
베이스 기판(1); 및
베이스 기판(1) 상에 구성되는 복수 스캐닝 라인(2), 복수 데이터 라인(3) 및 복수 픽셀유닛(200)을 포함하며, 스캐닝 라인(2) 및 데이터 라인(3)으로 복수 픽셀영역을 한정하며, 픽셀영역은 주화소영역(4)과 부화소영역(5)을 포함하며;
픽셀유닛(200)은 첫번째 측면의 임의 항에 기재된 픽셀 구조(100)를 포함하며, 이 중, 게이트(611)는 스캐닝 라인(2)에 접속되고, 소스(613)는 데이터 라인(3)에 접속되며, 주화소전극(41)은 주화소영역(4)에 구성되고, 부화소전극(51)은 부화소영역(5)에 구성되며, 이 중, 게이트(611), 활성영역(612), 소스(613) 및 드레인(614)을 통해 박막트랜지스터(61)를 구성한다. 도 2 및 도 3은 1개의 픽셀유닛(200), 1개의 스캐닝 라인(2) 및 1개의 데이터 라인(3)만을 나타냄을 이해할 수 있다.
도 3에 도시된 바와 같이, 박막트랜지스터(61)의 게이트(611)는 스캐닝 라인(2)으로부터 스캐닝 전압(SCAN)을 접수하며, 박막트랜지스터(61)의 게이트(611)는 스캐닝 라인(2)의 스캐닝 전압에 따라 박막트랜지스터(61)의 개폐를 제어한다. 박막트랜지스터(61)가 온 되면 데이터 라인(3)에서 오는 데이터전압(DATA)이 주화소전극(41)에 인가되고, 주화소전극(41)과 대향측의 상부 공통전극(미도시,전압 제공용 VCOM) 사이의 전압을 이들 사이의 액정층(미도시)에 인가하어, 제1 액정 커패시터(7)를 형성하고, 데이터 라인(3)으로부터 오는 데이터 전압(DATA)을 통해 제1 액정 커패시터(7)를 충전하여, 주화소영역(4) 내의 대응하는 액정분자가 회전하도록 하며; 박막트랜지스터(61)가 온 되면, 데이터 라인(3)으로부터 오는 데이터 전압(DATA)이 부화소전극(51)에 인가되고, 부화소전극(51)과 대향측의 상부 공통전극(미도시, 전압제공용 VCOM) 사이의 전압을 이들 사이의 액정층(미도시)에 인가하여, 제2 액정 커패시터(8)를 형성하고, 데이터 라인(3)으로부터 오는 데이터 전압(DATA)을 통해 제2 액정 커패시터(8)를 충전하여, 부화소영역(5) 내의 대응하는 액정분자가 회전하도록 한다.
도 3에 도시된 바와 같이, 데이터 라인(3)의 데이터 전압(DATA)을 통해 제2 액정 커패시터(8)을 충전할 때, 제1 도핑영역(63)을 통해 형성된 등가저항 R이 필요하며, 등가저항 R은 분압작용이 있어, 데이터 라인(3)으로부터 오는 데이터 전압(DATA)의 일부를 분리해 가기에, 부화소영역(5)의 데이터 전압이 주화소영역(4)의 데이터 전압보다 작아져, 진일보로 부화소영역(5)에 있는 액정분자 편향정도와 주화소영역(4) 내에 있는 액정분자 편향정도가 다르게 된다. 이와 같이, 주화소전극(41)과 부화소전극(51)을 모두 4도메인 구조로 구성함으로써 하나의 TFT(박막트랜지스터(61))를 기반으로 8도메인을 구현할 수 있어, 픽셀구조(100) 중의 TFT 수량과 제조 단계를 줄이고, 픽셀 구조(100)의 구조적 복잡도와 제조원가를 절감하게 된다.
일부 실시예에서 제1 도핑영역(63)의 도핑농도가 제2 도핑영역(64)의 도핑농도보다 작도록 하여, 제1 도핑영역(63)의 저항이 제2 도핑영역(64)보다 커지도록 하면, VA 디스플레이 구조의 각도에 따라 제1 도핑영역(63)의 도핑농도를 조정할 수 있으며, 제1 도핑영역(63)의 분압 크기를 변경하여, 부화소영역(5) 내부의 액정분자 편향 정도를 조절하여, 보다 최적화 된 큰 각도의 디스플레이 시각을 구현할 수 있다.
일부 실시예에서, 제2 도핑영역(64)은 증착시간을 단축하고 제조 원가를 절감하기 위해 금속층을 채택한다.
본 실시예가 종래 기술에 비해 달성할 수 있는 유익한 효과는 다음과 같다:
본 실시예를 통해 제공하는 픽셀 구조 및 어레이 기판에 있어서, 이 중, 박막트랜지스터의 드레인은 주화소전극에 직접 접속되고, 박막트랜지스터의 드레인은 제1 도핑영역을 거쳐 부화소전극에도 접속되며, 픽셀 구조의 제1 도핑영역을 낮은 도핑농도로 설정함으로써, 박막트랜지스터의 드레인과 부화소전극 사이 구간의 저항은 제1 도핑영역의 저도핑으로 인해 증가되여, 박막트랜지스터의 드레인과 부화소전극 사이의 저항이 드레인과 주화소전극 사이의 저항보다 커진다. 박막트랜지스터의 드레인과 부화소전극 사이는 낮은 도핑농도의 제1 도핑영역에 의해 생성하는 저항이 데이터신호 전압에 대한 분압작용으로, 부화소전극이 얻은 데이터 신호전압은 주화소전극이 얻은 데이터신호전압보다 작아져, 부화소영역의 액정편향각도가 주화소영역의 액정편향각도보다 작아지게 되어, 1개의 박막트랜지스터(TFT)를 채택하여 8도메인의 VA디스플레이를 제어할 수 있어, 큰 각도의 시야각 범위를 확보하는 것을 바탕으로 TFT의 수량과 제조단계를 줄여 픽셀 구조의 구조 복잡도와 제조원가를 낮춘다.
본 발명 실시예에서 취급하는 픽셀 구조와 어레이 기판을 갖는 디플레이 패널은 하나의 TFT만으로 8도메인의 VA디스플레이를 구현하여, 큰 각도의 시야각 범위를 확보하는 것을 바탕으로 TFT의 수량과 제조단계를 줄여 주어, 구조적인 복잡도와 제조 원가가 낮은 효과를 가진다. 디스플레이 패널은 TFT 수량을 줄여주고, 단일 픽셀유닛의 유효 디스플레이 영역을 증가시켜, 디스플레이 패널의 밝기를 개선한다.
실시예 3
도 4에 도시된 바와 같이, 본 실시예는 다음 단계를 포함하는 어레이 기판(300)의 제조 방법을 제공한다:
S10단계, 도 5에 도시된 바와 같이, 베이스 기판(1)의 상표면 일단에 게이트(611)를 형성한다.
일부 실시예에서, 베이스 기판(1)상에 물리적 기상 증착 방식에 의해 제1 금속층을 형성하며, 제1 금속층 소재는 알루미늄 및 몰리브덴 중 적어도 하나를 포함한다. 다음 절차로, 마스크 및 에징을 통해 스캐닝 라인(2)으로도 사용되는 게이트(611)를 형성한다.
S20단계, 도 6에 도시된 바와 같이, 게이트(611) 및 게이트(611) 이외의 베이스 기판(1)의 상표면에 게이트 절연층(62)을 형성한다.
일부 실시예에서, 게이트(611) 및 게이트(611) 이외의 베이스 기판(1)의 상표면에 화학기상증착 방식을 적용한 다음, 마스크 및 에칭을 통해 게이트 절연층(62)을 형성하며, 게이트 절연층(62) 소재는 질화규소와 산화규소 중 적어도 하나를 포함한다.
S30단계, 도 7에 도시된 바와 같이, 게이트 절연층(62)의 상표면에 활성영역(612)을 형성한다.
일부 실시예에서, 게이트 절연층(62)의 상표면에 화학기상증착 방식 의해 비정질 실리콘층 또는 다결정 실리콘층을 형성한 후 마스크 에칭에 의해 활성영역(612)을 형성한다. 또는, 게이트 절연층(62)의 상표면에서 물리적 기상 증착 방식에 의해 다결정 실리콘층 또는 금속산화물 반도체층을 형성한 후, 마스크 에칭 공정에 의해 활성영역(612)을 형성하며, 이 중, 금속산화물은 IGZO(산화인듐갈륨아연)를 포함하며, 활성영역(612)은 게이트(611) 상위의 대응하는 게이트 절연층(62) 상표면 영역에 위치한다.
S40단계, 도 8에 도시된 같이, 활성영역(612)의 상표면 양단에 제2 도핑영역(64)을 형성하며, 게이트(611) 상위의 대응하는 게이트 절연층(62)의 상표면 영역 이외의 영역에 제1 도핑영역(63)을 형성한다.
일부 실시예에서, 활성영역(612)의 상표면 양단에 화학기상증착 방식을 채택하여 이온을 도핑 및 증착을 진행하여, 마스크 및 에칭을 통해 제2 도핑영역(64)을 형성하며, 제2 도핑영역(64)은 활성영역(612)과 소스(613) 및 드레인(614) 간의 접촉저항을 줄이기 위한 옴 접촉층이다. 또한, 게이트(611) 상위의 대응하는 게이트 절연층(62)의 상표면 영역 이외의 영역에서 이온 도핑 및 증착을 진행하고, 마스크 및 에칭을 통해 제1 도핑영역(63)을 형성한다.
일 실시예에서, 활성영역(612)의 상표면 양단에 제2 도핑영역(64)을 형성하고, 게이트(611) 상위의 대응하는 게이트 절연층(62)의 상표면 영역 이외의 영역에 제1 도핑영역(63)을 형성하며, 다음을 포함한다:
제1 도핑영역(63)은 제1 중도핑영역(631) 및 제1 경도핑영역(632)을 포함한다.
화학기상증착법을 이용하여 활성영역(612)의 상표면 양단에 제2 도핑영역(64)을 형성하고, 게이트(611) 상위의 대응된 게이트 절연층(62)의 상표면 영역 이외의 영역에 제2 도핑영역(64)과 동일한 형상의 제1 중도핑영역(631)을 형성한다
화학기상증착방법을 채택하여 제1 중도핑영역(631) 사이에 제1 경도핑영역(632)을 형성한다.
제1 도핑영역(63)에 제1 중도핑영역(631)을 형성하여, 제1 중도핑영역(631)을 옴 접촉층으로 적용하여, 제1 경도핑영역(632) 양단이 각각 소스(613) 및 부극금속층(65)에 접속되는 접촉 저항을 감소시키는 데 있다. 이 중, 제1 중도핑영역(631)의 도핑농도는 제2 도핑영역(64)의 도핑농도와 동일하여, 화학기상증착 공정을 단순화하고 증착 시간을 단축하는 데 편리하다.
일부 실시예에서, 화학기상증착법에 채택한 가스는 포스핀(PH3)과 메틸실란(SiH4)을 포함하며, 제1 중도핑영역(631)과 제2 도핑영역(64)의 포스핀 가스 유량과 메틸실란 가스 유량의 제1 비율 M은 제1 사전설징 비율 범위를 충족하고, 제1경도핑영역(632)의 포스핀 가스 유량과 메틸실란의 가스 유량의 제2 비율 N은 제2 사전설정비율 범위를 충족한다.
일부 실시예에서 제1 사전설정비율 범위는1: 2.0≤M≤1: 1.5이고, 제2 사전설정비율 범위는 1: 0.5≤N≤1: 0.1이다. 제1 사전설정비율 범위와 제2 사전설정비율 범위에 든 포스핀 가스 유량과 메틸실란 가스 유량 비율을 통해 화학기상증착 공정을 더 충분하게 제어할 수 있어, 도핑농도가 요구사항을 충족하는 도핑영역을 얻을 수 있다.
S50단계, 도 9에 도시된 바와 같이, 게이트 절연층(62)의 상표면에 소스(613)를 형성하고, 활성영역(612)과 제1 도핑영역(63) 사이에서 게이트 절연층(62) 상표면에 드레인(614)을 형성하며, 게이트 절연층(62)의 상표면에서 제1 도핑영역(63)과 인접되게 부극금속층(65)을 형성하며, 부극금속층(65)과 드레인(614)은 각각 제1도핑영역(63)의 양측에 인접한다.
일부 실시예에서, 게이트 절연층(62)의 상표면에서 물리적 기상증착 방식을 통해 제2 금속층을 형성하고, 제2 금속층의 소재는 알루미늄 및 몰리브덴 중 적어도 하나를 포함하며, 다음 절차에서, 마스크 및 에칭에 의해 소스(613)를 형성하고, 활성영역(612) 및 제1 도핑영역(63) 사이에 있는 게이트 절연층(62)의 상표면에 드레인(614)을 형성하고, 게이트 절연층(62)의 상표면에 부극금속층(65)을 형성한다. 이 중, 활성영역(612)의 상표면 일단의 제2 도핑영역(64)은 소스(613)에 연결되고, 활성영역(612) 상표면 타단의 제2 도핑영역(64)는 드레인(614)의 제1단에 접속되고, 드레인(614)의 제2단은 제1 도핑영역(63)의 제1단에 접속되며, 제1 도핑영역(63)의 제2단은 부극금속층(65)에 접속된다.
S60단계, 도 10에 도시된 같이 소스(613), 제2 도핑영역(64)로 덮인 부분을 제외한 활성영역(612)의 상표면 영역, 소스(613) 및 드레인(614)으로 덮인 부분을 제외한 제2 도핑영역(64)의 상표면 영역, 드레인(614), 제1 도핑영역(63) 및 부극금속층(65)의 상위에 둔화층(66)을 형성한다.
일부 실시예에서, 소스(613), 제2 도핑영역(64)로 덮인 부분을 제외한 활성영역(612)의 상표면 영역, 소스(613) 및 드레인(614)으로 덮인 부분을 제외한 제2 도핑영역(64)의 상표면 영역, 드레인(614), 제1 도핑영역(63) 및 부극금속층(65)의 상위에서 화학기상증착 등의 방식을 통해 절연물질층을 형성한 후, 마스크 및 에칭에 의해 둔화층(66)을 형성하며, 둔화층(66) 소재는 질화규소 또는 산화규소 중 적어도 하나를 포함한다. 이 중, 둔화층(66)에 드레인(614)에까지 관통되는 제1 관통홀(67) 및 부극금속층(65)에까지 관통되는 제2 관통홀(68)을 구성하며 드레인(614)은 제1 관통홀(67)을 경과하여 주화소전극(41)에 접속되며 부극금속층(65)는 제2 관통홀(68)을 경과하여 부화소전극(51)에 접속된다.
이 중, 드레인(614)은 제1 관통홀(67)을 경과하여 주화소전극(41)과 접속되고, 부극금속층(65)은 제2 관통홀(68)을 경과하여 부화소전극(51)과 접속되며, 다음을 더 포함한다:
제1 관통홀(67) 및 제2 관통홀(68)에서 물리적 기상 증착 방식에 의해 투명한 금속층을 형성하며, 투명 금속층 소재는 인듐 주석 산화물, 인듐 아연 산화물, 알루미늄 아연 산화물 등일 수 있다. 다음 절차에서, 마스크 및 에칭에 의해 주화소전극(41) 및 부화소전극(51)을 개구영역에 형성하며, 이 중, 주화소전극(41)은 제1 관통홀(67)을 통해 드레인(614)에 접속되며, 부화소전극(51)은 제2 관통홀(68)을 통해 부극금속층(65)에 접속된다
본 실시예가 종래 기술에 비해 달성할 수 있는 유익한 효과는 다음과 같다:
본 실시예를 통해 제공하는 어레이 기판 제조법에 있어서, 박막트랜지스터의 드레인은 주화소전극에 직접 접속되고, 박막트랜지스터의 드레인은 제1 도핑영역을 거쳐 부화소전극에도 접속되며, 픽셀 구조의 제1도핑영역을 낮은 도핑농도로 설정함으로써, 박막트랜지스터의 드레인과 부화소전극 사이의 저항은 제1 도핑영역의 저도핑으로 인해 해당 구간의 저항이 증가하여, 박막트랜지스터의 드레인과 부화소전극 사이의 저항이 드레인과 주화소전극 사이의 저항보다 커진다. 박막트랜지스터의 드레인과 부화소전극 사이는 낮은 도핑농도의 제1도핑영역에 의해 생성하는 저항이 데이터신호 전압에 대한 분압작용으로, 부화소전극이 얻은 데이터 신호전압은 주화소전극이 얻은 데이터신호전압보다 작아져, 부화소영역의 액정편향각도가 주화소영역의 액정편향각도보다 작아지게 되어, 1개의 박막트랜지스터를 채택하여 8도메인의 VA디스플레이를 제어할 수 있어, 큰 각도의 시야각 범위를 확보하는 것을 바탕으로 TFT의 수량과 제조단계를 줄여 픽셀 구조의 구조 복잡도와 제조원가를 낮춘다.
본 발명 실시예에서 취급하는 픽셀 구조와 어레이 기판을 갖는 디플레이 패널은 하나의 TFT만으로 8도메인의 VA디스플레이를 구현하여, 큰 각도의 시야각 범위를 확보하는 것을 바탕으로 TFT의 수량과 제조단계를 줄여 주어, 구조적인 복잡도와 제조 원가가 낮은 효과를 가진다.
위의 실시예에서 각 단계의 일련번호의 크기는 실행의 전후 순서를 의미하지 않으며, 각 과정에서의 실행 순서는 관련 기능 및 내부 로직에 의해 확정되며, 본 발명의 실시예의 실시 과정에 대하여 어떠한 제한도 구성해서는 아니됨은 자명하다.
상기 실시예들에서, 각 실시예에 대한 설명은 각각 자체의 강조점을 가지며, 특정 실시예를 통한 설명에서 상세하지 않거나 기록되지 않은 부분에 대해서는 기타 실시예의 관련 설명을 참조할 수 있다.
상기 실시예는 단지 본 발명의 기술 방안을 설명하기 위함이고, 이를 한정하려는 의도가 아님에 유의해야 하며; 전술한 실시예를 참조하여 본 발명을 상세히 설명하였지만, 본 분야의 통상의 지식을 가진 기술자라면: 전술한 각 실시예에 기재된 기술방안은 수정하거나 이 중에 있는 기술적 특징 중 일부에 대해 동등한 교체를 수행할 수 있으며; 이와 같은 수정 또는 교체에 따른 해당 기술 방안은 본 발명의 각 실시예에 기재된 기술방안의 요지와 범위를 본질적으로 초과하지 않으며, 전부 본 발명의 보호 범위 내에 듬은 자명하다.
100. 픽셀 구조; 200. 픽셀유닛; 300. 어레이 기판;
1. 베이스 기판; 2. 스캐닝 라인; 3. 데이터 라인;
4. 주화소영역; 41. 주화소전극;
5. 부화소영역; 51. 부화소전극;
61. 박막트랜지스터; 611. 게이트; 612. 활성영역; 613. 소스; 614. 드레인; 62. 게이트 절연층; 63. 제1 도핑영역; 631. 제1 중도핑영역; 632. 제1 경도핑영역; 64. 제2 도핑영역; 65. 부극금속층; 66. 둔화층; 67. 제1 관통홀; 68. 제2 관통홀.
7. 제1 액정 커패시터; 8. 제2 액정 커패시터;
9. 제1 저장 커패시터; 10. 제2 저장 커패시터.

Claims (15)

  1. 픽셀 구조에 있어서,
    베이스 기판(1)의 상표면에 설치된 게이트(611)와;
    상기 게이트(611)를 덮는 게이트 절연층(62)을 포함하며, 상기 게이트 절연층(62)은 상기 게이트(611) 이외의 상기 베이스 기판(1)의 상표면을 더 덮으며;
    이 중, 상기 픽셀 구조는:
    상기 게이트 절연층(62)의 상표면에 상기 베이스 기판(1)의 가로방향과 평행되는 방향을 따라 순차적으로 설치된 소스(613), 활성영역(612), 드레인(614), 제1 도핑영역(63) 및 부극금속층(65)을 더 포함하며, 이 중, 상기 활성영역(612)은 상기 게이트(611)의 상위 대응 영역에 설치되며, 상기 제1 도핑영역(63)의 일단은 상기 드레인(614)에 접속되고, 상기 제1 도핑영역(63)의 타단은 상기 부극금속층(65)에 접속되며;
    상기 활성영역(612)의 상표면 양단에 제2 도핑영역(64)을 구성하며, 상기 활성영역(612)의 상표면 일단의 상기 제2 도핑영역(64)은 상기 소스(613)에 접속되고, 상기 활성영역(612)의 상표면 타단의 상기 제2 도핑영역(64)은 상기 드레인에 접속되며, 상기 제1 도핑영역의 도핑농도는 상기 제2 도핑영역(64)의 도핑농도보다 작으며;
    상기 소스(613), 상기 활성영역(612)이 상기 제2 도핑영역(64)에 노출된 부분, 상기 제2 도핑영역(64), 상기 드레인(614), 상기 제1 도핑영역(63) 및 상기 부극금속층(65)을 덮는 둔화층(66)을 구성하며, 상기 둔화층(66) 상에 상기 드레인(614)에 접속되는 주화소전극(41), 및 상기 부극금속층(65)에 접속되는 부화소전극(51)을 구성하는 것을 특징으로 하는 픽셀 구조.
  2. 제1항에 있어서,
    상기 제1 도핑영역(63)은 제1 중도핑영역(631) 및 제1 경도핑영역(632)을 포함하며;
    상기 베이스 기판(1)과 평행되는 가로방향에서, 상기 제1 중도핑영역(631)은 상기 제1 경도핑영역(632)의 양단에 분포되고, 상기 제1 경도핑영역(632)의 일단에 분포되는 상기 제1 중도핑영역(631)은 상기 드레인(614)에 접속되며, 상기 제1 경도핑영역(632)의 타단에 분포되는 상기 제1 중도핑영역(631)은 상기 부극금속층(65)에 접속되는 것을 특징으로 하는 픽셀 구조.
  3. 제2항에 있어서,
    상기 제1 중도핑영역(631)의 도핑농도는 상기 제2 도핑영역(64)의 도핑농도와 같은 것을 특징으로 하는 픽셀 구조.
  4. 제2항에 있어서,
    상기 제1 중도핑영역(631)의 도핑농도는 상기 제1 경도핑영역(632)의 도핑농도보다 큰 것을 특징으로 하는 픽셀 구조.
  5. 제1항에 있어서,
    상기 제1 도핑영역(63)의 도핑유형과 상기 제2 도핑영역(64)의 도핑유형은 모두 P형 도핑을 채택하는 것을 특징으로 하는 픽셀 구조.
  6. 제1항에 있어서,
    상기 게이트(611), 상기 소스(613) 및 상기 드레인(614)은 알루미늄(Al), 구리(Au), 은(Ag), 몰리브덴(Mo) 중 적어도 1종의 소재로 구성되거나, 또는 알루미늄(Al), 구리(Au), 은(Ag), 몰리브덴(Mo)을 임의 비율로 조합하여 형성된 합금 소재로 구성될 수 있는 것을 특징으로 하는 픽셀 구조.
  7. 제1항에 있어서,
    상기 활성영역(612)은 비정질 실리콘, 다결정 실리콘 또는 인듐 갈륨 아연 산화물로 구성되는 것을 특징으로 하는 픽셀 구조.
  8. 제1항에 있어서,
    상기 게이트 절연층(62)은 질화규소층, 산화규소층 중 적어도 1종의 소재로 구성되는 것을 특징으로 하는 픽셀 구조.
  9. 어레이 기판에 있어서,
    베이스 기판(1); 및
    상기 베이스 기판(1) 상에 구성되는 복수 스캐닝 라인(3), 복수 데이터 라인(2) 및 복수 픽셀유닛(200)을 포함하며, 상기 스캐닝 라인(3) 및 상기 데이터 라인(2)은 복수 픽셀영역을 한정하며, 상기 픽셀영역은 주화소영역과 부화소영역을 포함하며;
    이 중, 상기 픽셀유닛(200)은 청구항 제1항에 기재된 픽셀 구조(100)를 포함하며, 이 중, 상기 게이트(611)는 상기 스캐닝 라인(3)에 접속되고, 상기 소스(613)는 상기 데이터 라인(2)에 접속되며, 상기 주화소전극(41)은 상기 주화소영역에 설치되고, 상기 부화소전극(51)은 상기 부화소영역에 설치되는 것을 특징으로 하는 어레이 기판.
  10. 어레이 기판 제조 방법에 있어서,
    베이스 기판의 상표면에 게이트를 형성하는 단계;
    상기 게이트 및 상기 게이트 이외의 상기 베이스 기판의 상표면에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층의 상표면에 활성영역을 형성하되, 상기 활성영역은 상기 게이트 상위의 대응된 상기 게이트 절연층의 상표면 영역에 위치하는 단계;
    상기 활성영역의 상표면 양단에 제2도핑영역이 형성되고, 상기 게이트 절연층의 상표면에 상기 활성영역 및 상기 제2 도핑영역으로부터 이격되도록 제1 도핑영역이 형성되는 단계;
    상기 게이트 절연층의 상표면에는 소스, 드레인 및 부극금속층이 형성되고, 상기 활성영역의 상표면 일단의 상기 제2 도핑영역은 상기 소스에 접속되고, 상기 활성영역의 상표면 타단의 상기 제2 도핑영역은 상기 드레인의 제1단에 접속되며, 상기 드레인의 제2단은 상기 제1 도핑영역의 제1단에 접속되고, 상기 제1 도핑영역의 제2단은 상기 부극금속층에 접속되는 단계;
    상기 소스, 상기 활성영역, 상기 제2 도핑영역, 상기 드레인, 상기 제1 도핑영역 및 상기 부극금속층의 상위에 둔화층을 형성하고, 상기 둔화층 상에 주화소전극과 부화소전극을 설치하고, 상기 주화소전극과 상기 드레인을 접속되도록 하고, 상기 부화소전극과 상기 부극금속층을 접속되도록 하는 단계를 포함하는 것을 특징으로 하는 어레이 기판 제조 방법.
  11. 제10항에 있어서,
    상기 활성영역의 상표면 양단에 제2 도핑영역이 형성되고, 상기 게이트 절연층의 상표면에서 상기 활성영역 및 제2 도핑영역으로부터 이격되도록 제1 도핑영역이 형성되며:
    상기 제1 도핑영역에 제1 중도핑영역과 제1 경도핑영역을 형성하는 단계;
    화학기상증착방법에 의해 상기 활성영역의 상표면 양단에 제2 도핑영역을 형성하고, 상기 게이트 절연층의 상표면에서 상기 활성영역 및 제2 도핑영역과 이격되도록 제1 중도핑영역을 형성하는 단계;
    화학기상증착방법에 의해 상기 제1 중도핑영역 사이에 제1 경도핑영역을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판 제조 방법.
  12. 제11항에 있어서,
    상기 제1 중도핑영역의 도핑농도는 상기 제2 도핑영역의 도핑농도와 같은 것을 특징으로 하는 어레이 기판 제조 방법.
  13. 제11항에 있어서,
    상기 화학기상증착방법에 채택되는 가스는 포스핀 및 메틸실란을 포함하는 것을 특징으로 하는 어레이 기판 제조 방법.
  14. 제13항에 있어서,
    상기 제1 중도핑영역과 상기 제2 도핑영역의 상기 포스핀 가스 유량과 상기 메틸실란 가스 유량의 제1 비율 M은 제1 사전설정비율 범위를 충족하며;
    상기 제1 사전설정비율 범위는 1:2.0≤M≤1:1.5인 것을 특징으로 하는 어레이 기판 제조 방법.
  15. 제13항에 있어서,
    상기 제1 경도핑영역의 상기 포스핀 가스 유량과 상기 메틸실란의 가스 유량의 제2 비율 N은 제2 사전설정비율 범위를 충족하며;
    상기 제2 사전설정비율 범위는 0.5≤N≤1: 0.1인,
    어레이 기판 제조 방법.

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