CN114415434A - 阵列基板及显示面板 - Google Patents

阵列基板及显示面板 Download PDF

Info

Publication number
CN114415434A
CN114415434A CN202210141611.2A CN202210141611A CN114415434A CN 114415434 A CN114415434 A CN 114415434A CN 202210141611 A CN202210141611 A CN 202210141611A CN 114415434 A CN114415434 A CN 114415434A
Authority
CN
China
Prior art keywords
electrode
sub
pixel
main
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210141611.2A
Other languages
English (en)
Inventor
张立志
黄世帅
康报虹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HKC Co Ltd
Chuzhou HKC Optoelectronics Technology Co Ltd
Original Assignee
HKC Co Ltd
Chuzhou HKC Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HKC Co Ltd, Chuzhou HKC Optoelectronics Technology Co Ltd filed Critical HKC Co Ltd
Priority to CN202210141611.2A priority Critical patent/CN114415434A/zh
Publication of CN114415434A publication Critical patent/CN114415434A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)

Abstract

本申请涉及一种阵列基板及显示面板，阵列基板包括呈阵列排布的多个子像素，每个子像素包括主像素区、次像素区及器件区；器件区包括主薄膜晶体管、主存储电极、次薄膜晶体管、次存储电极和分压薄膜晶体管，其中，主薄膜晶体管的第一源极与主像素电极或者主存储电极电连接，次薄膜晶体管的第二源极的一端与次像素电极或者次存储电极电连接，次薄膜晶体管的第二源极的另一端与分压薄膜晶体管的第三源极电连接；每个子像素还包括公共走线，公共走线与分压薄膜晶体管的第三漏极同层布置，且由主像素区延伸至次像素区，并与第三漏极的两端分别电连接。该阵列基板在改善色偏、提升大视角范围的同时，可以增大有效透光区域的面积，提高像素开口率。

Description

阵列基板及显示面板
技术领域
本申请涉及显示技术领域，特别是涉及一种阵列基板及显示面板。
背景技术
随着主动式薄膜晶体管液晶显示器(Thin Film Transistor-LCD，简称TFT-LCD)技术的发展，显示屏幕的尺寸越来越大，人们对于显示屏的品质需求也不断提升，其中对于大视角范围的需求尤为明显。由于垂直配向(Vertical Alignment，简称VA)型液晶显示面板采用垂直转动的液晶，液晶分子双折射率的差异比较大，导致大视角下的色偏(colorshift)问题比较严重。
为了提升面板视角表现、改善色偏问题，通常会采取多畴垂直配向技术(Multi-domain VA，简称MVA)，即将一个子像素划分成多个区域，并使每个区域中的液晶在施加电压后倒伏向不同的方向，从而使各个方向看到的效果趋于平均一致。随着技术的发展，出现了一种不需要使用配向层的MVA型液晶显示面板，称为聚合物稳定垂直配向(Polymer-Stabilized Vertical Alignment，简称PSVA)型液晶显示面板，其采用3T-8畴像素结构，即每个子像素通过3个薄膜晶体管TFT控制8个区域，但由于3T-8畴液晶显示面板本身需要八个方向的像素电极排布，导致有效透光区域的空间十分有限，这大幅度降低了像素开口率。
发明内容
本申请旨在提供一种阵列基板及显示面板，该阵列基板通过将3T-8畴像素结构中的分压薄膜晶体管的漏极与在整个子像素上延伸的公共走线电连接以形成闭合回路，且分压薄膜晶体管的漏极与公共走线同层布置，不需要额外设置过孔，在改善色偏、提升大视角范围的同时，可以增大有效透光区域的面积，提高像素开口率。
第一方面，本申请实施例提出了一种阵列基板，包括在衬底基板上呈阵列排布的多个子像素，每个子像素包括主像素区、次像素区及位于主像素区与次像素区之间的器件区；主像素区包括主像素电极，次像素区包括次像素电极，器件区包括主薄膜晶体管、主存储电极、次薄膜晶体管、次存储电极和分压薄膜晶体管，其中，主薄膜晶体管的第一源极通过第一过孔与主像素电极或者主存储电极电连接，次薄膜晶体管的第二源极的一端通过第二过孔与次像素电极或者次存储电极电连接，次薄膜晶体管的第二源极的另一端与分压薄膜晶体管的第三源极电连接；每个子像素还包括公共走线，公共走线与分压薄膜晶体管的第三漏极同层布置，且由主像素区延伸至次像素区，并与第三漏极的两端分别电连接。
在一种可能的实施方式中，主像素电极和次像素电极均包括相互连接的主干电极和分支电极，主干电极将主像素区和次像素区分别分为多个畴区，每一畴区内的分支电极平行且间隔，并与主干电极之间呈预定夹角设置，不同畴区内的分支电极的朝向相异；公共走线包括与分压薄膜晶体管的第三漏极的两端分别电连接的第一走线和第二走线，第一走线对应于主像素电极的主干电极设置，第二走线对应于次像素电极的主干电极设置。
在一种可能的实施方式中，阵列基板还包括扫描线和数据线，扫描线位于器件区且对应每一行子像素设置，数据线对应每一列子像素设置；主薄膜晶体管的第一漏极和次薄膜晶体管的第二漏极均呈U型，且开口方向相异；第一漏极和第二漏极相互电连接，并与邻近的数据线电连接；主薄膜晶体管的第一栅极、次薄膜晶体管的第二栅极和分压薄膜晶体管的第三栅极分别连接至扫描线。
在一种可能的实施方式中，器件区还包括主公共电极线和次公共电极线，主存储电极与主公共电极线相对设置以形成主存储电容，次存储电极与次公共电极线相对设置以形成次存储电容，主存储电极与次存储电极跨过扫描线相互导通。
在一种可能的实施方式中，主存储电极和次存储电极位于器件区靠近数据线的一侧。
在一种可能的实施方式中，子像素包括依次形成于衬底基板上的第一金属层、栅极绝缘层、半导体层和第二金属层；主存储电极和次存储电极同层布置于第一金属层或者第二金属层；主公共电极线、次公共电极线、扫描线、第一栅极、第二栅极及第三栅极同层布置于第一金属层；公共走线、数据线、第一源极、第一漏极、第二源极、第二漏极、第三源极及第三漏极同层布置于第二金属层；子像素还包括位于半导体层与第二金属层之间的N+型掺杂非晶硅层，且N+型掺杂非晶硅层对应于公共走线设置。
在一种可能的实施方式中，第一金属层还包括对应于公共走线的遮光层，且遮光层在衬底基板上的正投影覆盖N+型掺杂非晶硅层在衬底基板上的正投影。
在一种可能的实施方式中，每一列子像素的公共走线相互串联，并与驱动芯片电连接。
在一种可能的实施方式中，主像素区在衬底基板上的正投影面积小于次像素区在衬底基板上的正投影面积。
第二方面，本申请实施例还提供了一种显示面板，包括如前所述的阵列基板；彩膜基板，与阵列基板相对设置；液晶层，设置于阵列基板与彩膜基板之间。
本申请实施例提供的一种阵列基板及显示面板，通过将3T-8畴像素结构中的分压薄膜晶体管的漏极与在整个子像素上延伸的公共走线电连接以形成闭合回路，且分压薄膜晶体管的漏极与公共走线同层布置，不需要额外设置过孔，从而在改善色偏、提升大视角范围的同时，可以增大有效透光区域的面积，提高像素开口率。
附图说明
下面将参考附图来描述本申请示例性实施例的特征、优点和技术效果。在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制，仅用于示意相对位置关系，某些部位的层厚采用了夸大的绘图方式以便于理解，附图中的层厚并不代表实际层厚的比例关系。
图1示出本申请实施例提供的显示面板的剖面示意图；
图2示出本申请第一实施例提供的阵列基板的子像素的俯视图；
图3示出图2中区域AA3的放大结构示意图；
图4示出图2中子像素的等效电路示意图；
图5示出图2沿B-B方向的剖面图；
图6示出本申请第二实施例提供的阵列基板的子像素的俯视图；
图7示出图6沿F-F方向的剖面图。
附图标记说明：
1、阵列基板；AA1、主像素区；AA2、次像素区；AA3、器件区；101、像素电极；
10、衬底基板；T1、第一薄膜晶体管；T2、第二薄膜晶体管；T3、分压薄膜晶体管；
11、第一金属层；C1、主公共电极线；G1、第一栅极；G2、第二栅极；G3、第三栅极；SD、遮光层；CP1、主存储电极；CP2、次存储电极；
12、栅极绝缘层；
13、半导体层；
14、第二金属层；C2、次公共电极线；S1、第一源极；S2、第二源极；S3、第三源极；Dr1、第一漏极；Dr2、第二漏极；Dr3、第三漏极；L、公共走线；L1-第一走线；L2-第二走线；
15、钝化层；H1、第一过孔；H2、第二过孔；
16、透明金属层；P1、主像素电极；P2、次像素电极；P01、主干电极；P02、分支电极；Data、数据线；Gate、扫描线；
2、彩膜基板；201、公共电极；3、液晶层。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本申请造成不必要的模糊；并且，为了清晰，可能夸大了区域结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。
图1示出本申请实施例提供的显示面板的剖面示意图。
如图1所示，本申请实施例提供了一种显示面板，包括：阵列基板1、与阵列基板1相对设置的彩膜基板2和设置于阵列基板1与彩膜基板2之间的液晶层3。液晶层3包括多个液晶分子，液晶分子通常为棒状，既可以像液体一样流动，又具有某些晶体特征。当液晶分子处于电场中时，其排列方向会根据电场的变化而改变。
由于液晶显示面板为非发射型光接收元件，需要通过设置于其背光面一侧的背光模组提供光源。液晶显示面板通过在阵列基板1的像素电极101和彩膜基板2的公共电极201上施加驱动电压来控制液晶层3的液晶分子的旋转，以将背光模组提供的光线折射出来产生画面。为了显示彩色画面，通常在阵列基板1上制备出薄膜晶体管阵列，用于驱动液晶分子的旋转，控制每个子像素的显示。
为了提升面板视角表现、改善色偏问题，本申请实施例提供的显示面板采用3T-8畴像素结构，即每个子像素通过3个薄膜晶体管TFT控制8个区域。其中，4畴的形成方式通常为在像素电极上形成狭缝、在彩膜基板2上形成凸起，液晶分子在未施加电压时具有朝不同方向的预倾角，施加电压后，液晶层3即可分割为分别具有不同倾斜方向的四个液晶微域，如此实现大视角范围的显示特性。8畴的形成方式通常为在上述4畴的基础上，将一个子像素划分为一个主子像素和一个次子像素，主子像素和次子像素各自拥有4个液晶微域，同时主子像素和次子像素的驱动电压不同，能够进一步改善色偏、获得大视角范围。
另外，3个TFT中，两个TFT分别控制主子像素和次子像素，第三个TFT用于在次子像素的电压保持期间对次子像素进行分压放电。相关技术中通常需要在阵列基板上额外设置三个过孔，以将第三个TFT与公共电极和像素电极导通形成闭合回路。另外两个TFT也分别需要通过过孔与像素电极导通，从而每个子像素需要设计5个过孔，导致有效透光区域面积减小，降低了像素开口率。
为此，本申请实施例提供了一种阵列基板1，其在改善色偏、提升大视角范围的同时，可以增大有效透光区域的面积，提高像素开口率。下面结合附图详细描述本申请实施例提供的阵列基板1的具体结构。
第一实施例
图2示出本申请第一实施例提供的阵列基板的子像素的俯视图，图3示出图2中区域AA3的放大结构示意图，图4示出图2中子像素的等效电路示意图，图5示出图2沿B-B方向的剖面图。
如图2至图5所示，本申请实施例提出了一种阵列基板1，包括在衬底基板10上呈阵列排布的多个子像素，每个子像素包括主像素区AA1、次像素区AA2及位于主像素区AA1与次像素区AA2之间的器件区AA3。
主像素区AA1包括主像素电极P1，次像素区AA2包括次像素电极P2；器件区AA3包括主薄膜晶体管T1、主存储电极CP1、次薄膜晶体管T2、次存储电极CP2及分压薄膜晶体管T3，其中，主薄膜晶体管T1的第一源极S1通过第一过孔H1与主像素电极P1或者主存储电极CP1电连接，次薄膜晶体管T2的第二源极S2的一端通过第二过孔H2与次像素电极P2或者次存储电极CP2电连接，次薄膜晶体管T2的第二源极S2的另一端与分压薄膜晶体管T3的第三源极S3电连接。
每个子像素还包括公共走线L，公共走线L与分压薄膜晶体管T3的第三漏极Dr3同层布置，且由主像素区AA1延伸至次像素区AA2，并与第三漏极Dr3的两端分别电连接。
本实施例中，主像素区AA1和次像素区AA2分别对应四个畴的液晶分子。制程中，主存储电极CP1可以经由第一过孔H1与主像素电极P1相连接，次存储电极CP2可以经由第二过孔H2与次像素电极P2相连接。
当主薄膜晶体管T1打开时，可以将电压施加至主像素电极P1；次薄膜晶体管T2打开时，可以将电压施加至次像素电极P2；分压薄膜晶体管T3打开时，由于分压薄膜晶体管T3的第三源极S3与次薄膜晶体管T2的第二源极S2的一端电连接，使得分压薄膜晶体管T3可以分担次薄膜晶体管T2的电压；或者，来自驱动线L的驱动电压能够通过分压薄膜晶体管T3和次薄膜晶体管T2施加至次像素电极P2，从而通过设置驱动线L上合适的驱动电压，即能够使得主像素电极P1和次像素电极P2的电压不同。即同一个子像素内主像素区AA1的4个畴与次像素区AA2的4个畴的液晶分子的转动角度不一样，进而改善色偏、提升大视角范围。
同时，由于公共走线L与分压薄膜晶体管T3的第三漏极Dr3同层布置，可以直接与第三漏极Dr3的两端分别电连接，不需要额外设置过孔与公共电极线(A-com)电连接，减小了非显示区域的占用面积，相对增大了有效透光区域的面积，有利于提高像素开口率。
本申请实施例提供的一种阵列基板及显示面板，通过将3T-8畴像素结构中的分压薄膜晶体管T3的漏极与在整个子像素上延伸的公共走线L电连接以形成闭合回路，且分压薄膜晶体管T3的漏极与公共走线L同层布置，不需要额外设置过孔，从而在改善色偏、提升大视角范围的同时，可以增大有效透光区域的面积，提高像素开口率。
在一些实施例中，每一列子像素的公共走线L相互串联，并与驱动芯片电连接。驱动芯片通过公共走线L可以将驱动电压通过分压薄膜晶体管T3和次薄膜晶体管T2施加至次像素电极P2。
可选地，公共走线L上的驱动电压可以为恒定电压，施加在次像素电极P2上的电压通过数据线上的数据电压的变化来改变次薄膜晶体管T2的开启程度来确定，如此设置，可以更简化像素结构的驱动方式。
在一些实施例中，主像素电极P1和次像素电极P2均包括相互连接的主干电极P01和分支电极P02，主干电极P01将主像素区AA1和次像素区AA2分别分为多个畴区，每一畴区内的分支电极P02平行且间隔，并与主干电极P01之间呈预定夹角设置，不同畴区内的分支电极P02的朝向相异。
如图2所示，每个子像素中，主干电极P01将主像素区AA1和次像素区AA2分别分为四个畴区，每一畴区内的分支电极P02平行且间隔，并与主干电极P01之间呈预定夹角设置，不同畴区内的分支电极P02的朝向呈“米”字型分布。
进一步地，公共走线L包括与分压薄膜晶体管T3的第三漏极Dr3的两端分别电连接的第一走线L1和第二走线L2，第一走线L1对应于主像素电极P1的主干电极P01设置，第二走线L2对应于次像素电极P2的主干电极P01设置。
由于公共走线L的第一走线L1和第二走线L2均设置于子像素内，且对应于主干电极P01设置，不占用透光区域的面积，进一步提高了像素开口率。
在一些实施例中，阵列基板1还包括扫描线和数据线，扫描线位于器件区AA3且对应每一行子像素设置，数据线对应每一列子像素设置。主薄膜晶体管T1的第一漏极Dr1和次薄膜晶体管T2的第二漏极Dr2均呈U型，且开口方向相异；第一漏极Dr1和第二漏极Dr2分别与邻近的数据线电连接；主薄膜晶体管T1的第一栅极G1、次薄膜晶体管T2的第二栅极G2和分压薄膜晶体管T3的第三栅极G3分别连接至扫描线。
第一漏极Dr1和第二漏极Dr2均呈U型，且开口方向相异，第一漏极Dr1和第二漏极Dr2分别与邻近的数据线电连接，如此设置，可以减小器件区AA3的占用面积，提高主像素区AA1和次像素区AA2的有效透光区域面积，进一步提高了像素开口率。
进一步地，主存储电极CP1和次存储电极CP2位于器件区AA3靠近数据线的一侧。如此设置，可以进一步减小器件区AA3的占用面积，提高主像素区AA1和次像素区AA2的有效透光区域面积，进一步提高了像素开口率。
在一些实施例中，器件区AA3还包括主公共电极线C1、次公共电极线C2，主存储电极CP1与主公共电极线C1相对设置以形成主存储电容，次存储电极CP2与次公共电极线C2相对设置以形成次存储电容，主存储电极CP1与次存储电极CP2跨过扫描线相互导通。
请结合图2所示，主公共电极线C1和次公共电极线C2用于提供低电压(VCOM)。主存储电容用于在一行扫描线关闭的期间对主像素电极P1进行充电以保持主像素电极P1上的电压；次存储电容用于在一行扫描线关闭的期间对次像素电极P2进行充电以保持次像素电极P2上的电压。另外，在一行扫描线关闭的期间，同时还可以使主像素电极P1和次像素电极P2保持各自的电压。
结合图3和图4所示，主薄膜晶体管T1的第一栅极G1接收来自扫描线上的扫描电压，并根据扫描线的扫描电压打开和关闭。当主薄膜晶体管T1打开时，来自数据线的数据电压能够施加至主像素电极P1，主像素电极P1与彩膜基板2一侧的公共电极(未图示，用于提供电压VCOM)之间的电压施加在其二者之间的液晶层3(如图1所示)中，形成主区液晶电容，从而能够驱动主像素区AA1内对应的液晶分子转动。
次薄膜晶体管T2的第二栅极G2接收来自扫描线上的扫描电压，并根据该扫描线的扫描电压打开或关闭。当次薄膜晶体管T2打开时，来自数据线的数据电压能够施加至次像素电极P2，次像素电极P2与彩膜基板2一侧的公共电极(未图示，用于提供电压VCOM)之间的电压施加在其二者之间的液晶层3(如图1所示)中，形成次区液晶电容，从而能够驱动次像素区AA2内对应的液晶分子转动。
分压薄膜晶体管T3的第三栅极G3接收来自扫描线上的扫描电压，并根据该扫描线的扫描电压打开或关闭。当分压薄膜晶体管T3打开时，分压薄膜晶体管T3的第三源极S3与次薄膜晶体管T2的第二源极S2导通，可以与次薄膜晶体管T2共同分担来自数据线的数据电压；或者，来自驱动线L的驱动电压能够通过分压薄膜晶体管T3和次薄膜晶体管T2施加至次像素电极P2。并且，数据线上的数据电压根据主像素区AA1显示画面的不同是不断变化的，通过设置驱动线L上合适的驱动电压，即能够使得主像素电极P1和次像素电极P2的电压不同。即同一个子像素内主像素区AA1的4个畴与次像素区AA2的4个畴的液晶分子的转动角度不一样，进而改善色偏问题。
在一些实施例中，主像素区AA1在衬底基板10上的正投影面积小于次像素区AA2在衬底基板10上的正投影面积。在一个示例中，主像素区AA1在衬底基板10上的正投影面积与次像素区AA2在衬底基板10上的正投影面积之比为1：2。
由于主像素区AA1的面积与主存储电容的大小成正比，次像素区AA2的面积与次存储电容的大小成正比，如此设置，可以使主存储电容CP1小于次存储电容，可以达到控制主像素区AA1与次像素区AA2的压差比的目的。另外，由于像素结构的电路没有像相关技术中形成与公共电极线直接放电的通路，不会存在主像素区AA1及次像素区AA2的最佳公共电压差异太大的问题。
在一些实施例中，子像素包括依次形成于衬底基板10上的第一金属层11、栅极绝缘层12、半导体层13及第二金属层14。
主存储电极CP1和次存储电极CP2可以同层布置于第一金属层11或者第二金属层14。主公共电极线C1、次公共电极线C2、扫描线、第一栅极G1、第二栅极G2及第三栅极G3同层布置于第一金属层11。公共走线L、数据线、第一源极S1、第一漏极Dr1、第二源极S2、第二漏极Dr2、第三源极S3、第三漏极Dr3同层布置于第二金属层14。
由于主动矩阵式TFT-LCD利用TFT的栅极电压可以控制源极与漏极之间的电流而将TFT打开与关闭，从而在适当的时机与驱动信号的来源连接或断绝，使得每一个显示子像素可以独立地运作，且较不易受其他显示子像素的影响。因此，子像素还包括位于半导体层13与第二金属层14之间的N+型掺杂非晶硅层，且N+型掺杂非晶硅层对应于公共走线L设置。当第二金属层14经图案化蚀刻处理后，该N+型掺杂非晶硅层的一部分位于源极下方，另一部分位于漏极的下方。
非晶硅型TFT的工作原理为：半导体层13的两端各经过一层N+型掺杂非晶硅层，半导体层13与栅极之间隔着栅极绝缘层12，半导体层13的两端各经过一层N+型掺杂的非晶硅层，分别与源极、漏极电连接，以实现欧姆连接。当栅极施加正电压时，会在半导体层中产生吸引作用，形成电子沟道，使源极与漏极之间形成导通状态；栅极电压施加得越大，吸引的电子也越多，使得导通电流越大；而当栅极施加负电压时，会将半导体层中的电子排除，且因N+型非晶硅层的阻绝而无法吸引空穴，使源极与漏极之间形成关闭状态。
另外，子像素还包括位于第二金属层14上的钝化层15和透明金属层16，透明金属层16可以由氧化铟锡ITO制成。主像素电极P1和次像素电极P2形成于透明金属层16，第一过孔H1和第二过孔H2分别对应于设置于主存储电极CP1和次存储电极CP2设置于钝化层15。
下面详细说明本申请第一实施例提供的阵列基板采用5道光罩制程的制备流程。
步骤S1，提供衬底基板10。在衬底基板1上通过物理气相沉积等的方式形成第一金属层11，第一金属层的材料可以是铝、钼等。然后，通过一道光罩制程形成位于非开口区的主公共电极线C1、次公共电极线C2、扫描线、第一栅极G1、第二栅极G2及第三栅极G3。可选地，主存储电极CP1和次存储电极CP2形成于第一金属层11。
步骤S2，通过化学气相沉积等方式形成一层绝缘材料层，然后通过一道光罩制程形成位于非开口区的栅极绝缘层12、非晶硅层，并对非晶硅层的上端进行离子掺杂形成欧姆接触层，栅极绝缘层12的材料可以为氮化硅、氧化硅等。或者，通过化学气相沉积的方式形成一层多晶硅层或金属氧化物半导体层，然后通过一道光罩制程形成半导体层和N+非晶硅欧姆接触层，金属氧化物可以是氧化铟镓锌(IGZO)等。
步骤S3，通过物理气相沉积等的方式，形成第二金属层14，第二金属层14的材料可以是铝、钼等。然后，通过一道光罩制程形成位于非开口区的公共走线L、数据线、第一源极S1、第一漏极Dr1、第二源极S2、第二漏极Dr2、第三源极S3、第三漏极Dr3。可选地，主存储电极CP1和次存储电极CP2形成于第二金属层14。
步骤S4，通过化学气相沉积等方式形成一层绝缘材料层，然后通过一道光罩制程形成位于非开口区的钝化层15，以及分别对应主存储电极CP1和次存储电极CP2的第一过孔H1和第二过孔H2。钝化层15的材料可以是氮化硅、氧化硅等。
步骤S5，通过物理气相沉积等的方式，形成一层透明金属层16，透明金属层的材料可以是氧化铟锡、氧化铟锌、氧化铝锌等。然后，通过一道光罩制程形成位于开口区的主像素电极P1和次像素电极P2，其中，主像素电极P1通过第一过孔H1与第一源极S1连接，次像素电极P2通过第二过孔H2与第二源极S2连接。
第二实施例
图6示出本申请第二实施例提供的阵列基板的子像素的俯视图，图7示出图6沿F-F方向的剖面图。
本申请第二实施例还提供了一种阵列基板1，其与第一实施例提供的阵列基板1结构类似，不同之处在于，该阵列基板1在制备过程中减少1道光罩制程，即采用4道光罩制程，将半导体层13与第二金属层14同时制作，以降低成本、缩短工艺时间、增加产能。相应地，公共走线L下方具有半导体层13。
由于半导体层13为氢化非晶硅层，是一种光敏感物质，在照光后容易产生光电流而出现光漏电。虽然现有方案已经考虑到非晶硅的光敏感特性，使半导体层13的图案内缩在栅极的范围内(亦即，半导体层13可完全被栅极挡住)以减小光漏电流，然而，当背光模组出射的光线照射到第一金属层11时，部分光线仍会经由漏极的金属表面和第一金属层11的金属表面发生反射，该反射路径会将反射光导入半导体层13，使电子发生跃迁产生电子-空穴对，从而导致产生光漏电流，导致漏电流增加、分压薄膜晶体管T3的分压减小，次薄膜晶体管T2的电压增大，间接导致彩膜基板2一侧的公共电压(Vcom)漂移，最终造成画面闪烁或者烧附残像等一系列问题，影响产品的显示品质。
为了解决上述缺陷或不足，本申请第二实施例提供的阵列基板1中，半导体层13的两端各经过一层N+型掺杂非晶硅层，且N+型掺杂非晶硅层对应于公共走线L设置；第一金属层11还包括对应于公共走线L的遮光层SD，且遮光层SD在衬底基板10上的正投影覆盖N+型掺杂非晶硅层在衬底基板10上的正投影。
如图6和图7所示，子像素的半导体层13与第二金属层14之间的N+型掺杂非晶硅层对应于公共走线L设置，也就是说，半导体层13两端的N+型掺杂非晶硅层分别对应于主像素区AA1的第一走线L1和次像素区AA2的第二走线L2设置，遮光层SD在衬底基板10上的正投影覆盖N+型掺杂非晶硅层在衬底基板10上的正投影。
由于遮光层SD的投影面积大于N+型掺杂非晶硅层的投影面积，从而能够完全遮蔽漏极。并且，漏极与钝化层15的接触面为一平坦表面，即，漏极的该部分金属表面与栅极表面彼此平行，因而避免了漏极的金属表面形成的反射光进入半导体层13，进而阻止了光漏电流的产生。由此，当背光源出射的光线照射到第一金属层11时，由于遮光层SD的遮挡效果，该光线并不会直接进入非晶硅半导体层13，进而实现降低光漏电流的功效。
另外，遮光层SD的材质可以选自具有遮光效果的材质来进行制作，以介电材质为例，可以是黑色树脂，本申请并不以此为限。
应当容易地理解，应当按照最宽的方式解释本申请中的“在……上”、“在……以上”和“在……之上”，以使得“在……上”不仅意味着“直接处于某物上”，还包括“在某物上”且其间具有中间特征或层的含义，并且“在……以上”或者“在……之上”不仅包括“在某物以上”或“之上”的含义，还可以包括“在某物以上”或“之上”且其间没有中间特征或层(即，直接处于某物上)的含义。
文中使用的术语“衬底基板”是指在其上添加后续材料层的材料。衬底基板本身可以被图案化。添加到衬底基板顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底基板可以包括宽范围内的一系列材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底基板可以由非导电材料(例如，玻璃、塑料或者蓝宝石晶圆等)制成。
文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间或者所述顶表面和底表面处的任何成对的横向平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底基板可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成触点、互连线和/或过孔)以及一个或多个电介质层。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种阵列基板，包括在衬底基板上呈阵列排布的多个子像素，每个所述子像素包括主像素区、次像素区及位于所述主像素区和所述次像素区之间的器件区；所述主像素区包括主像素电极，所述次像素区包括次像素电极，所述器件区包括主薄膜晶体管、主存储电极、次薄膜晶体管、次存储电极和分压薄膜晶体管，其特征在于，
所述主薄膜晶体管的第一源极通过第一过孔与所述主存储电极或者所述主像素电极电连接，所述次薄膜晶体管的第二源极的一端通过第二过孔与所述次存储电极或者所述次像素电极电连接，所述次薄膜晶体管的第二源极的另一端与所述分压薄膜晶体管的第三源极电连接；
每个所述子像素还包括公共走线，所述公共走线与所述分压薄膜晶体管的第三漏极同层布置，且由所述主像素区延伸至所述次像素区，并与所述第三漏极的两端分别电连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述主像素电极和次像素电极均包括相互连接的主干电极和分支电极，所述主干电极将所述主像素区和所述次像素区分别分为多个畴区，每一所述畴区内的所述分支电极平行且间隔，并与所述主干电极之间呈预定夹角设置，不同所述畴区内的所述分支电极的朝向相异；
所述公共走线包括与所述分压薄膜晶体管的第三漏极的两端分别电连接的第一走线和第二走线，所述第一走线对应于所述主像素电极的所述主干电极设置，所述第二走线对应于所述次像素电极的所述主干电极设置。
3.根据权利要求1所述的阵列基板，其特征在于，还包括扫描线和数据线，所述扫描线位于所述器件区且对应每一行所述子像素设置，所述数据线对应每一列所述子像素设置；
所述主薄膜晶体管的第一漏极和所述次薄膜晶体管的第二漏极均呈U型，且开口方向相异；所述第一漏极和所述第二漏极相互电连接，并与邻近的所述数据线电连接；
所述主薄膜晶体管的第一栅极、所述次薄膜晶体管的第二栅极和所述分压薄膜晶体管的第三栅极分别连接至所述扫描线。
4.根据权利要求3所述的阵列基板，其特征在于，所述器件区还包括主公共电极线和次公共电极线，所述主存储电极与所述主公共电极线相对设置以形成主存储电容，所述次存储电极与所述次公共电极线相对设置以形成次存储电容，所述主存储电极与所述次存储电极跨过所述扫描线相互导通。
5.根据权利要求3所述的阵列基板，其特征在于，所述主存储电极和所述次存储电极位于所述器件区靠近所述数据线的一侧。
6.根据权利要求4所述的阵列基板，其特征在于，所述子像素包括依次形成于所述衬底基板上的第一金属层、栅极绝缘层、半导体层和第二金属层；
所述主存储电极和所述次存储电极同层布置于所述第一金属层或者所述第二金属层；
所述主公共电极线、所述次公共电极线、所述扫描线、所述第一栅极、所述第二栅极及所述第三栅极同层布置于所述第一金属层；
所述公共走线、所述数据线、所述第一源极、所述第一漏极、所述第二源极、所述第二漏极、所述第三源极及所述第三漏极同层布置于所述第二金属层；
所述子像素还包括位于所述半导体层与所述第二金属层之间的N+型掺杂非晶硅层，且所述N+型掺杂非晶硅层对应于所述公共走线设置。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一金属层还包括对应于所述公共走线的遮光层，且所述遮光层在所述衬底基板上的正投影覆盖所述N+型掺杂非晶硅层在所述衬底基板上的正投影。
8.根据权利要求1所述的阵列基板，其特征在于，每一列所述子像素的所述公共走线相互串联，并与驱动芯片电连接。
9.根据权利要求1所述的阵列基板，其特征在于，所述主像素区在所述衬底基板上的正投影面积小于所述次像素区在所述衬底基板上的正投影面积。
10.一种显示面板，包括：
如权利要求1至9任一项所述的阵列基板；
彩膜基板，与所述阵列基板相对设置；以及
液晶层，设置于所述阵列基板与所述彩膜基板之间。
CN202210141611.2A 2022-02-16 2022-02-16 阵列基板及显示面板 Pending CN114415434A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210141611.2A CN114415434A (zh) 2022-02-16 2022-02-16 阵列基板及显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210141611.2A CN114415434A (zh) 2022-02-16 2022-02-16 阵列基板及显示面板

Publications (1)

Publication Number Publication Date
CN114415434A true CN114415434A (zh) 2022-04-29

Family

ID=81261936

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210141611.2A Pending CN114415434A (zh) 2022-02-16 2022-02-16 阵列基板及显示面板

Country Status (1)

Country Link
CN (1) CN114415434A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114967261A (zh) * 2022-05-31 2022-08-30 长沙惠科光电有限公司 阵列基板的修复方法、阵列基板及显示面板
CN115377127A (zh) * 2022-10-25 2022-11-22 惠科股份有限公司 阵列基板及其制备方法、显示面板
CN115377118A (zh) * 2022-07-29 2022-11-22 惠科股份有限公司 阵列基板及显示面板
CN116413962A (zh) * 2023-06-09 2023-07-11 深圳市华星光电半导体显示技术有限公司 液晶显示面板及其制备方法、液晶显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1869772A (zh) * 2005-05-23 2006-11-29 Lg.菲利浦Lcd株式会社 液晶显示器件
CN102636919A (zh) * 2011-06-09 2012-08-15 京东方科技集团股份有限公司 一种液晶显示器及其制造方法
CN102707518A (zh) * 2012-05-24 2012-10-03 深圳市华星光电技术有限公司 液晶显示面板及其应用的显示装置
CN113176691A (zh) * 2021-04-02 2021-07-27 Tcl华星光电技术有限公司 阵列基板及显示面板
CN113485051A (zh) * 2021-06-30 2021-10-08 惠科股份有限公司 阵列基板及显示面板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1869772A (zh) * 2005-05-23 2006-11-29 Lg.菲利浦Lcd株式会社 液晶显示器件
CN102636919A (zh) * 2011-06-09 2012-08-15 京东方科技集团股份有限公司 一种液晶显示器及其制造方法
CN102707518A (zh) * 2012-05-24 2012-10-03 深圳市华星光电技术有限公司 液晶显示面板及其应用的显示装置
CN113176691A (zh) * 2021-04-02 2021-07-27 Tcl华星光电技术有限公司 阵列基板及显示面板
CN113485051A (zh) * 2021-06-30 2021-10-08 惠科股份有限公司 阵列基板及显示面板

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114967261A (zh) * 2022-05-31 2022-08-30 长沙惠科光电有限公司 阵列基板的修复方法、阵列基板及显示面板
CN115377118A (zh) * 2022-07-29 2022-11-22 惠科股份有限公司 阵列基板及显示面板
CN115377118B (zh) * 2022-07-29 2024-02-02 惠科股份有限公司 阵列基板及显示面板
CN115377127A (zh) * 2022-10-25 2022-11-22 惠科股份有限公司 阵列基板及其制备方法、显示面板
CN116413962A (zh) * 2023-06-09 2023-07-11 深圳市华星光电半导体显示技术有限公司 液晶显示面板及其制备方法、液晶显示装置
CN116413962B (zh) * 2023-06-09 2023-10-13 深圳市华星光电半导体显示技术有限公司 液晶显示面板及其制备方法、液晶显示装置

Similar Documents

Publication Publication Date Title
KR100560020B1 (ko) 액정 표시 장치
US8455870B2 (en) Thin film transistor array panel and method of manufacturing the same
KR100463625B1 (ko) 액정표시장치
US7804093B2 (en) Thin film transistor array panel and manufacturing method of the same
US5614427A (en) Method of making an array of TFTs having reduced parasitic capacitance
EP1480072B1 (en) Production method of a high quality and ultra large screen liquid crystal display device
CN114415434A (zh) 阵列基板及显示面板
US9835907B2 (en) Liquid crystal display device
CN107479287B (zh) 阵列基板及其制作方法
US7936407B2 (en) Array substrate, method of manufacturing the same, display panel having the same, and liquid crystal display apparatus having the same
US20100060838A1 (en) Liquid crystal display and method thereof
KR101374078B1 (ko) 표시 기판, 이의 제조 방법 및 이를 갖는 표시 장치
KR20050001252A (ko) 횡전계방식 액정표시장치 및 그 제조방법
US20040125251A1 (en) Liquid crystal display panel and method of fabricating the same
KR20150003589A (ko) 액정 표시 장치
KR100444920B1 (ko) 액정표시장치의제조방법
US11150519B2 (en) Liquid crystal display device
US10788719B2 (en) Liquid crystal display device
KR20230154309A (ko) 픽셀 구조, 어레이 기판 및 그 제조 방법
JP4916522B2 (ja) 液晶表示装置
CN114967246A (zh) 液晶显示面板及显示装置
CN115407568A (zh) 阵列基板及显示面板
KR100237680B1 (ko) 액정 표시 장치 및 그 제조 방법
KR0174032B1 (ko) 액정표시장치용 박막 트랜지스터 및 그 제조방법
JP4290150B2 (ja) 液晶表示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination