CN102969285A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其制造方法。根据本发明的实施方式，提供一种具备底板、安装基板、半导体元件、保持器、保持器端子、壳体、第一密封层、以及第二密封层的半导体装置。所述安装基板设置在所述底板之上。所述半导体元件设置在所述安装基板之上。所述保持器设置在所述安装基板的上方。所述保持器端子由所述保持器保持并与所述半导体元件电连接。所述壳体沿着所述安装基板的侧面包围所述安装基板，沿着所述保持器的侧面包围所述保持器。所述第一密封层在由所述壳体包围的空间内覆盖所述安装基板以及所述半导体元件。所述第二密封层在由所述壳体包围的所述空间内设置在所述第一密封层之上，与所述第一密封层相比硬度高。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请基于2011年9月1日递交的在先日本专利申请No.2011-191010，并要求其优先权，该申请的全部内容通过引用合并于此。
技术领域
本发明的实施方式一般而言涉及半导体装置及其制造方法。
背景技术
在功率用半导体装置中，在底板之上设置有半导体芯片，保持于设置在半导体芯片上方的保持器(holder)的端子与半导体芯片电连接。而且，在这些底板与端子保持器之间填充有密封材料。
在这种半导体装置中，希望得到密封材料等不会产生裂纹、剥离、并且可靠性高的半导体装置。
发明内容
本发明的实施方式提供一种半导体装置及其制造方法，抑制密封材料产生裂纹及剥离，可靠性高。
根据本发明的实施方式，提供一种具备底板、安装基板、半导体元件、保持器、保持器端子、壳体、第一密封层、以及第二密封层的半导体装置。所述安装基板设置在所述底板之上。所述半导体元件设置在所述安装基板之上。所述保持器设置在所述安装基板的上方。所述保持器端子由所述保持器保持并与所述半导体元件电连接。所述壳体沿着所述安装基板的侧面包围所述安装基板，沿着所述保持器的侧面包围所述保持器。所述第一密封层在由所述壳体包围的空间内覆盖所述安装基板以及所述半导体元件。所述第二密封层在由所述壳体包围的所述空间内设置在所述第一密封层之上，与所述第一密封层相比硬度高。
根据本发明的实施方式，能够提供一种抑制密封材料产生裂纹及剥离并可靠性高的半导体装置及其制造方法。
附图说明
图1是示例第一实施方式所涉及的半导体装置的结构的示意性剖视图。
图2是示例第二实施方式所涉及的半导体装置的结构的示意性剖视图。
图3的图3(a)和图3(b)是示例第三实施方式所涉及的半导体装置的制造方法的流程图。
图4的图4(a)～图4(c)是示例第三实施方式所涉及的半导体装置的制造方法的工序顺序示意性剖视图。
图5的图5(a)～图5(c)是示例第三实施方式所涉及的半导体装置的其他制造方法的工序顺序示意性剖视图。
具体实施方式
下面，参照附图对各实施方式进行说明。
此外，附图为示意性或概念性的附图，各部分的厚度与宽度的关系、部分间的大小比率等并不一定限于与现实相同。另外，即使表示相同部分时，根据附图而相互的尺寸和比率也会表示为不同。
此外，在本申请说明书和各图中，关于已出现的图，对与前述同样的元素标注相同的符号而适当省略详细说明。
(第一实施方式)
图1是示例第一实施方式所涉及的半导体装置的结构的示意性剖视图。
如图1所示，本实施方式所涉及的半导体装置110具备底板10、安装基板30、半导体元件50、保持器20、保持器端子21、壳体90、第一密封层71、以及第二密封层72。
半导体元件50例如为晶闸管、二极管、晶体管等各种功率用半导体元件。即，半导体装置110例如为树脂密封型电源模块。
安装基板30设置在底板10之上。半导体元件50设置在安装基板30之上。保持器20设置在安装基板30的上方。保持器端子21由保持器20保持。保持器端子21与半导体元件50电连接。壳体90沿着安装基板30的侧面30s包围安装基板30，沿着保持器20的侧面20s包围保持器20。第一密封层71在壳体90的内侧(由壳体90包围的空间内)中覆盖安装基板30以及半导体元件50。第二密封层72在壳体90的内侧(由壳体90包围的空间内)中设置在第一密封层71之上。第二密封层72与第一密封层71相比硬度高。例如，第二密封层72与第一密封层71相比难以变形。例如后述所示，第二密封层72的针入度比第一密封层71的针入度低。
底板10中例如使用金属板、以及AlSiC等复合材料板等。底板10例如具有对由半导体元件50产生的热进行散热的功能。
安装基板30例如可以具有陶瓷板33、下侧电路层31、以及上侧电路层32。下侧电路层31设置在陶瓷板33的与底板10对置侧的面。上侧电路层32设置在陶瓷板33的与保持器20对置侧的面。上侧电路层32例如具有第一上侧电路层32a与第二上侧电路层32b。
在该例中，在底板10与安装基板30之间(具体而言，底板10与下侧电路层31之间)设置有接合层15。接合层15中例如使用焊锡。据此，底板10与安装基板30热连接。
半导体元件50例如设置在第一上侧电路层32a之上。在该例中，在半导体元件50与第一上侧电路层32a之间设置有半导体元件接合层35。半导体元件接合层35中例如使用焊锡。在半导体元件50的下表面(与安装基板30对置的面)设置有未图示的电极。半导体元件接合层35与该电极连接。据此，半导体元件50(的一个电极)与第一上侧电路层32a电连接。进而，半导体元件50与第一上侧电路层32a可以热连接。
在半导体元件50的上表面(与保持器20对置侧的面)设置有未图示的电极。该电极与导线40的一端连接。导线40的另一端例如与第二上侧电路层32b连接。据此，半导体元件50(的另一个电极)与第二上侧电路层32b电连接。
在该例中，保持器端子21包括第一保持器端子21a与第二保持器端子21b。第一保持器端子21a以及第二保持器端子21b从安装基板30向上方(与底板10相反的一侧)延伸。第一保持器端子21a与第一上侧电路层32a电连接。第二保持器端子21b与第二上侧电路层32b电连接。
壳体90设置在底板10的周缘部之上。壳体90与安装基板30的侧面30a以及半导体元件50的侧面对置。进而，壳体90与保持器20的侧面20s的至少一部分对应。例如，壳体90沿着保持器20的侧面20s包围保持器20的厚度方向的一部分。或者，壳体90沿着保持器20的侧面20s包围保持器20的厚度方向的全部。
第一密封层71以及第二密封层72包含在密封部70中。第一密封层71以及第二密封层72中使用绝缘性高且化学性质稳定的材料。第一密封层71以及第二密封层72例如包括硅胶。此外，该硅胶也可以包括填料等固体粒子。在实施方式中，第一密封层71以及第二密封层72中所使用的材料任意。如后述所示，例如第一密封层71中也可以使用硅油等。
进而，在该例中，半导体装置110还具备保持器用树脂层80。保持器用树脂层80与壳体90、保持器20的侧面20s的至少一部分、以及保持器20的下表面20b相接。即，保持器用树脂层80在由壳体90包围的空间内，与保持器20的侧面20s的至少一部分、以及保持器20的下表面20b相接。保持器用树脂层80与第二密封层72相比硬度高。例如，保持器用树脂层80与第二密封层72相比难以变形。在第二密封层72与保持器用树脂层80之间存在空隙80g。
保持器用树脂层80中使用机械强度高、防湿性高的材料。保持器用树脂层80例如包括环氧系树脂。但在实施方式中，保持器用树脂层80中所使用的材料任意。
具有这种结构的半导体装置110是例如在底板10上配置安装基板30、半导体元件50、壳体90、保持器20、以及保持器端子21之后，通过填充作为密封部70(第一密封层71以及第二密封层72)的材料来制作。
本具体例的半导体装置110还具备控制电路基板60。控制电路基板60设置在安装基板30与保持器20之间。控制电路基板60包括控制元件61。控制元件61例如设置在控制电路基板60的保持器20侧的面上、以及安装基板30侧的面上的至少任一个面上。控制电路基板60被第二密封层72包围。
控制元件61例如包括电阻、热敏电阻、以及半导体集成电路(IC)等中的至少任一个。控制元件61包括IC时，电连接于控制元件61的电极与设置在保持器20的上表面上的电极电连接。这些电极也可以一体设置。
如已经说明所示，第一密封层71在壳体90的内侧中覆盖安装基板30以及半导体元件50。第一密封层71还覆盖导线40。在第一密封层71与设置在其上的第二密封层72之间，有时会产生间隙。通过由第一密封层71覆盖导线40，从而能可靠地进行半导体元件50与第二上侧电路层32b的电连接。
如已经说明所示，第二密封层72与第一密封层71相比硬度高。例如，第二密封层72的针入度比第一密封层71的针入度低。针入度表示胶状物等的软度，是通过测定规定圆锥在规定时间内进入的深度而得到的值。
例如，第一密封层71的针入度例如大于等于100且小于等于500。例如第一密封层71可以使用针入度为400的硅胶。
第二密封层72的针入度例如大于等于10且小于100。例如第二密封层72中可以使用针入度为40的硅胶。
如此，在实施方式中，第二密封层72的硬度高。另一方面，第一密封层71的硬度低。或者，如后述所示，第一密封层71中使用液体(油)。
据此，能够抑制密封材料产生裂纹及剥离，得到可靠性高的半导体装置。
发明人发现作为密封部70使用了一种材料时，会产生裂纹、剥离。
即，如果作为密封部70使用密封树脂(例如硅树脂)，则在密封树脂的热硬化收缩时产生残余应力。因该残余应力，导致密封树脂会产生裂纹(龟裂)。例如，由于模块的结构，在密封树脂中，在上下方向上产生热膨胀及收缩。而且，由于收缩后的树脂中的残余应力，产生裂纹。该裂纹从密封树脂的表面(上表面)沿朝向安装基板30的纵向延伸。
如果裂纹到达安装基板30、或者到达安装基板30的附近，则无法得到所需的绝缘性。安装基板30的周边部由密封树脂覆盖，从而能够确保所需的绝缘性。已经判明了在将控制电路基板60设置在安装基板30的上方时，特别容易产生该裂纹。
根据发明人的实验可知，如果作为密封树脂使用低针入度(高硬度、高强度)的材料，则密封树脂的裂纹得到改善，但是在密封树脂与安装基板30之间的界面容易产生剥离。另一方面，可知，如果作为密封树脂使用高针入度的材料，则密封树脂与安装基板30之间的界面的剥离得到改善，但是由于密封树脂的热硬化收缩时的残余应力，在密封树脂中容易产生裂纹。
发明人新发现了这种问题。实施方式具有用于解决该新发现的课题的结构。在实施方式中，使第二密封层72的硬度高于第一密封层71。即，使第二密封层72与第一密封层71相比难以变形。换言之，使第一密封层71与第二密封层72相比易于变形。作为覆盖安装基板30的第一密封层71使用易于变形的材料，从而抑制了密封部70与安装基板30之间的界面处的剥离。并且，作为设置在第一密封层71之上的第二密封层72使用高硬度的材料，从而抑制了密封部70产生裂纹。假如即使在第二密封层72中产生了裂纹时，该裂纹也会在第二密封层72与第二密封层71之间的界面处止住，抑制了裂纹到达安装基板30的周边部。如此，根据实施方式，抑制了密封材料的裂纹，并且抑制了密封材料的剥离。据此，能够提供可靠性高的半导体装置。
在实施方式中，例如在壳体90的内侧的空间填充作为高针入度的第一密封层71的材料与作为低针入度的第二密封层72的材料这两种硅树脂。例如，以覆盖安装基板30、半导体元件50以及导线40的方式，填充作为第一密封层71的材料，使其热硬化而形成第一密封层71。然后，在第一密封层71之上以覆盖控制电路基板60的方式填充作为第二密封层72的材料，使其热硬化而形成第二密封层72。如此，在安装基板30的周边部填充难以引起界面剥离的高针入度的树脂。而且，在其上填充难以产生因热收缩时的残余应力引起的裂纹的低针入度(高硬度、高强度)的树脂。根据该结构，抑制了密封材料产生裂纹及剥离。
在设置有控制电路基板60的情况下，希望控制电路基板60不被第一密封层71覆盖，而是被第二密封层72覆盖。在设置了控制电路基板60的情况下特别容易产生裂纹。考虑其原因在于：在设置了控制电路基板60的情况下，在密封部70的热硬化收缩时，控制电路基板60成为障碍物，密封部70被控制电路基板60拉伸。此时，由第二密封层72覆盖控制电路基板60，在安装基板30与控制电路基板60之间配置第一密封层71与第二密封层72之间的界面。据此，在第二密封层72的表面(上表面)产生的裂纹到达第一密封层71与第二密封层72之间的界面，但并不会行进到第一密封层71的内部。如此，在设置控制电路基板60的情况下，通过将第一密封层71与第二密封层72之间的界面配置在安装基板30与控制电路基板60之间，从而进一步有效地抑制了密封材料产生裂纹及剥离。
进而，在实施方式中，设置有保持器用树脂层80，通过保持器用树脂层80固定壳体90与保持器20，进一步提高了强度。此时，通过在第二密封层72与保持器用树脂层80之间设置空隙80g，从而进一步提高半导体装置110的耐热性。
即，保持器用树脂层80与密封部70(第一密封层71以及第二密封层72)相比硬度高。即，保持器用树脂层80与密封部70相比难以变形。与保持器用树脂层80的热膨胀系数相比，密封部70(第一密封层71以及第二密封层72)的热膨胀系数大。在第二密封层72与保持器用树脂层80相接而不设置空隙80g的参考例中，在将半导体装置保持于高温时，密封部70较大膨胀，例如会在保持器用树脂层80与壳体90之间产生剥离，半导体装置被破坏。
与此相对，在实施方式所涉及的半导体装置110中，通过在第二密封层72与保持器用树脂层80之间设置空隙80g，即使将半导体装置110保持于高温时，也抑制了由于密封部70的膨胀而引起的破坏。
第二密封层72与保持器用树脂层80之间的空隙80g无需设置在第二密封层72与保持器用树脂层80之间的整个面。例如，第二密封层72的一部分也可以与保持器用树脂层80相接。另外，保持器用树脂层80的一部分也可以与第二密封层72相接。即，在第二密封层72与保持器用树脂层80之间，只要设置有密封部70(第一密封层71以及第二密封层72)能够变形(例如因热膨胀引起的变形)的空间即可。空隙80可以为一个，也可以为多个。
此外，在由多个树脂层覆盖半导体芯片的结构中，具有如下参考例的结构：内侧的树脂层的膨胀率、弹性率或者粘度比外侧的树脂层的膨胀率、弹性率或者粘度低。例如，由膨胀率小的材料覆盖半导体芯片，由膨胀率高的材料覆盖其周围。在该结构中，目的是抑制起因于半导体芯片的动作中的发热而产生的树脂的剥离及裂纹。因此，在该结构中，难以解决本申请中想要解决的课题。
即，在本申请作为对象的半导体装置中，半导体元件50以及安装基板30的上表面及侧面由密封部70覆盖，但密封部70并不配置在安装基板30的下侧。安装基板30的下表面经由接合层15(焊锡层)而与底板10接合。因此，上述参考例的结构与本申请作为对象的半导体装置的结构不同。
实施方式能够抑制在这种结构中产生的、因热硬化收缩时的残余应力引起的密封部70的裂纹、以及密封部70与安装基板30之间的界面处的剥离。
另外，有以下结构，该结构具有：半导体元件；包覆半导体元件的第一树脂；包覆第一树脂并与第一树脂相比硬度高的第二树脂；以及对第二树脂的周围进行包覆成形的模制树脂。在该结构中，第二树脂与模制树脂相互贴紧，不设置空隙。在该结构中，例如由于因热膨胀系数的差异产生的应力，在第一树脂中产生气泡。据此，应力得到缓和。
与此相对，在实施方式中，通过在第二密封层72与保持器用树脂层80之间设置空隙80g，从而能够抑制在密封部70中(例如第一树脂层71中)产生气泡。据此，与在密封部70中产生气泡时相比，能够进一步有效地缓和应力。而且，与在密封部70中产生气泡时相比，半导体元件50的动作进一步稳定化。
(第二实施方式)
图2是示例第二实施方式所涉及的半导体装置的结构的示意性剖视图。
如图2所示，本实施方式所涉及的半导体装置120也具备底板10、安装基板30、半导体元件50、保持器20、保持器端子21、壳体90、第一密封层71、以及第二密封层72。进而，半导体装置120具备保持器用树脂层80，在第二密封层72与保持器用树脂层80之间存在空隙80g。进而，半导体装置120还具备控制电路基板60。控制电路基板60被第二密封层72包围。
在半导体装置120中，第一密封层71为液体。例如，第一密封层71包括硅油。另一方面，第二密封层72使用硅胶。这种情况下，第二密封层72与第一密封层71相比也难以变形。换言之，第一密封层71与第二密封层72相比易于变形。
例如，在安装基板30、半导体元件50以及导线40的上方，以覆盖控制电路基板60的方式，填充作为第二密封层72的材料，使其热硬化而形成第二密封层72。然后，例如通过分配器经由形成于第二密封层72的孔，通过分配器注入作为第一密封层71的硅油。该硅油覆盖安装基板30、半导体元件50以及导线40。根据需要封闭上述的孔。第二密封层72例如封闭第一密封层71的硅油。通过该结构，在安装基板30的周边部不会产生界面的剥离，也不会产生裂纹。通过由硅油填充希望高绝缘性的安装基板30的周边，从而抑制了密封材料产生裂纹及剥离，能够提供可靠性高的半导体装置。
此外，还可以以覆盖安装基板30、半导体元件50以及导线40的方式，注入作为第一密封层71的硅油而形成第一密封层71，然后，在第一密封层71之上以覆盖控制电路基板60的方式，填充作为第二密封层72的材料，使其热硬化。
此外，在上述的第一实施方式以及第二实施方式中，说明了作为密封部70设置了第一密封层71与第二密封层72的情况，但实施方式并不限于此。例如，还可以在第一密封层71与第二密封层72之间设置第三密封层等。即，作为密封部70可以使用性质不同的两个以上的层。例如，作为密封部70可以使用针入度不同的两个以上的层。
作为密封部70使用硬度不同(变形的容易度不同)的两种以上的树脂，从而在裂纹到达多个树脂彼此的界面时，并不会进入下侧的树脂。裂纹沿着多个树脂彼此的界面在水平方向上延伸。据此，确保了安装基板30的周边部的绝缘性。
在使用具有不同的针入度的两种以上的树脂时，具体而言，上侧部分(表面侧部分)中使用难以产生由于因热收缩的残余应力引起的裂纹的低针入度的树脂。据此，抑制了从上侧部分向安装基板30延伸的裂纹的产生。而且，下侧部分中使用高针入度的树脂。据此，抑制了剥离。据此，能够抑制安装基板30的周边部中的剥离，并且能够抑制树脂中的裂纹。
作为第一密封层71使用液体(例如硅油)，从而与使用胶状的材料时相比，能够进一步抑制产生气泡、裂纹及剥离等。而且，能够确保安装基板30的更高的绝缘性。
(第三实施方式)
本实施方式涉及半导体装置的制造方法。本制造方法为例如包括上述的底板10、安装基板30、半导体元件50、保持器20、保持器端子21、壳体90以及密封部70的半导体装置的制造方法。
图3(a)和图3(b)是示例第三实施方式所涉及的半导体装置的制造方法的流程图。
如图3(a)和图3(b)所示，本制造方法具备：形成第一密封层71的工序(步骤S110)；以及形成第二密封层72的工序(步骤S120)。
第一密封层71例如在由壳体90包围的空间内中覆盖安装基板30以及半导体元件50。第一密封层71作为密封部70的一部分。第二密封层72例如在由壳体90包围的空间内中，设置在第一密封层71之上。第二密封层72作为密封部70的另一部分。例如，第二密封层72与第一密封层71相比硬度高。例如，第二密封层72与第一密封层71相比难以变形。例如，第二密封层72的针入度比第一密封层71的针入度低。
如图3(a)和图3(b)所示例，上述的步骤S110与步骤S120的顺序能够交换。
如已经说明所示，在制造的半导体装置还包括控制电路基板60时，第二密封层72的形成包括以第二密封层72包围控制电路基板60的方式形成第二密封层72的工序。
图4(a)～图4(c)是示例第三实施方式所涉及的半导体装置的制造方法的工序顺序示意性剖视图。
如图4(a)所示，在安装基板30上安装半导体元件50，进而，例如进行导线40的焊接。然后，例如通过回流方式，通过接合层15对安装基板30的下侧电路层31与底板10进行接合，进行保持器端子21(例如第一保持器端子21a以及第二保持器端子21b)与安装基板30的上侧电路层32(例如第一上侧电路层32a以及第二上侧电路层32b)的连接。然后，安装壳体90。此外，这些工序也可以包含在实施方式所涉及的制造方法中。
然后，如图4(b)所示，在由壳体90包围的空间内中，以覆盖安装基板30以及半导体元件50的方式，形成第一密封层71。具体而言，例如以覆盖安装基板30、半导体元件50以及导线40的方式，填充作为第一密封层71的材料，并使其热硬化。据此形成第一密封层71。该填充是例如经由设置在保持器用树脂层80上的孔、以及保持器用树脂层80与壳体90之间的间隙的至少任一个而进行的。
然后，如图4(c)所示，在由壳体90包围的空间内中，在第一密封层之上形成第二密封层72。具体而言，在第一密封层71之上填充作为第二密封层72的材料，并使其热硬化。据此形成第二密封层72。此外，在设置有控制电路基板60的情况下，以覆盖控制电路基板60的方式，填充作为第二密封层72的材料，并使其热硬化。第一密封层71以及第二密封层72例如为硅胶。
据此，例如形成半导体发光元件110。
此外，第二密封层72的形成优选包括以在第二密封层72与保持器用树脂层80之间形成空隙80g的方式形成第二密封层72的工序。据此，进一步提高制造出的半导体装置的耐热性。
图5(a)～图5(c)是示例第三实施方式所涉及的半导体装置的其他制造方法的工序顺序示意性剖视图。
如图5(a)所示，实施半导体元件50向安装基板30的安装、导线40的焊接、安装基板30与底板10的接合、保持器端子21与安装基板30的连接、以及壳体90的安装。
如图5(b)所示，在由壳体90包围的空间内，以不覆盖安装基板30以及半导体元件50的方式，形成第二密封层72。具体而言，例如以覆盖控制电路基板60的方式，填充作为第二密封层72的材料，并使其热硬化。据此形成第二密封层72。第二密封层72例如为硅胶。该填充是例如经由设置在保持器用树脂层80上的孔、以及保持器用树脂层80与壳体90之间的间隙的至少任一个而进行的。第二密封层72的形成可以包括以在第二密封层72与保持器用树脂层80之间形成空隙80g的方式形成第二密封层72的工序。
如图5(c)所示，在由壳体90包围的空间内中，以覆盖安装基板30以及半导体元件50的方式，形成第一密封层71。作为该第一密封层71，例如使用硅油。
根据本实施方式所涉及的半导体装置的制造方法，能够抑制密封材料产生裂纹及剥离，能够高效地制造可靠性高的半导体装置。
此外，在关于上述说明的第一～第三实施方式说明的附图中，图示了一个半导体元件50，但在实施方式所涉及的半导体装置及其制造方法中，也可以设置多个半导体装置50。
根据实施方式，提供一种抑制密封材料产生裂纹及剥离并可靠性高的半导体装置及其制造方法。
此外，在本申请说明书中，“垂直”以及“平行”不仅是指严格的垂直以及严格的平行，例如包括制造工序中的偏差等，实质上的垂直以及实质上的平行即可。
以上，参照具体例，对本发明的实施方式进行了说明。但是，本发明的实施方式并不限定于这些具体例。例如，关于半导体装置中包含的底板、保持器、保持器端子、安装基板、半导体元件、控制电路基板、控制元件以及壳体等各元素的具体结构，只要本领域技术人员通过从公知的范围中适当选择来同样能够实施本发明，并得到同样的效果，就包含在本发明的范围内。
另外，在技术上可能的范围内组合各具体例的任意两个以上的要素而得到的结构只要包含本发明的宗旨，也都包含在本发明的范围内。
另外，作为本发明的实施方式以上述的半导体装置及其制造方法为基础，本领域技术人员可适当变更设计并实施而得到的所有的半导体装置及其制造方法只要包含本发明的宗旨，也都属于本发明的范围。
另外，在本发明的思想范畴中，本领域技术人员应当了解可想到的各种变更例以及修正例，关于这些变更例以及修正例也属于本发明的范围。
对本发明的几个实施方式进行了说明，但这些实施方式仅作为例子而提示，并不意图限定发明的范围。这些新的实施方式可以由其他各种方式实施，在不脱离发明的宗旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变形包含在发明的范围或宗旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (19)

1.一种半导体装置，其特征在于，具备：
底板；
安装基板，设置在所述底板之上；
半导体元件，设置在所述安装基板之上；
保持器，设置在所述安装基板的上方；
保持器端子，由所述保持器保持并与所述半导体元件电连接；
壳体，沿着所述安装基板的侧面包围所述安装基板，沿着所述保持器的侧面包围所述保持器；
第一密封层，在由所述壳体包围的空间内覆盖所述安装基板以及所述半导体元件；以及
第二密封层，在由所述壳体包围的所述空间内设置在所述第一密封层之上，与所述第一密封层相比硬度高。
2.根据权利要求1所述的半导体装置，其特征在于，所述第一密封层以及所述第二密封层包括硅胶。
3.根据权利要求1所述的半导体装置，其特征在于，还具备：保持器用树脂层，该保持器用树脂层与所述壳体、所述保持器的侧面的至少一部分、以及所述保持器的下表面相接，与所述第二密封层相比硬度高，
在所述第二密封层与所述保持器用树脂层之间存在空隙。
4.根据权利要求3所述的半导体装置，其特征在于，所述保持器用树脂层包括环氧系树脂。
5.根据权利要求1所述的半导体装置，其特征在于，还具备：控制电路基板，该控制电路基板设置在所述安装基板与所述保持器之间，包括控制所述半导体元件的控制元件，被所述第二密封层所包围。
6.根据权利要求1所述的半导体装置，其特征在于，所述第二密封层的针入度比所述第一密封层的针入度低。
7.根据权利要求1所述的半导体装置，其特征在于，所述第一密封层的针入度大于等于100且小于等于500，所述第二密封层的针入度大于等于10且小于100。
8.根据权利要求1所述的半导体装置，其特征在于，所述半导体元件包括功率用晶闸管、功率用二极管以及功率用晶体管中的至少任一个。
9.根据权利要求1所述的半导体装置，其特征在于，所述底板包括包含AlSiC的复合材料板、以及金属板中的至少任一个。
10.根据权利要求1所述的半导体装置，其特征在于，所述安装基板包括陶瓷板。
11.一种半导体装置，其特征在于，具备：
底板；
安装基板，设置在所述底板之上；
半导体元件，设置在所述安装基板之上；
保持器，设置在所述安装基板的上方；
保持器端子，由所述保持器保持并与所述半导体元件电连接；
壳体，沿着所述安装基板的侧面包围所述安装基板，沿着所述保持器的侧面包围所述保持器；
第一密封层，在由所述壳体包围的空间内覆盖所述安装基板以及所述半导体元件；以及
第二密封层，在由所述壳体包围的所述空间内设置在所述第一密封层之上，与所述第一密封层相比难以变形。
12.根据权利要求11所述的半导体装置，其特征在于，所述第一密封层包括硅油。
13.根据权利要求11所述的半导体装置，其特征在于，还具备：保持器用树脂层，该保持器用树脂层与所述壳体、所述保持器的侧面的至少一部分、以及所述保持器的下表面相接，与所述第二密封层相比硬度高，
在所述第二密封层与所述保持器用树脂层之间存在空隙。
14.根据权利要求13所述的半导体装置，其特征在于，所述保持器用树脂层包括环氧系树脂。
15.根据权利要求11所述的半导体装置，其特征在于，还具备：控制电路基板，该控制电路基板设置在所述安装基板与所述保持器之间，包括控制所述半导体元件的控制元件，被所述第二密封层所包围。
16.根据权利要求11所述的半导体装置，其特征在于，所述第二密封层的针入度比所述第一密封层的针入度低。
17.根据权利要求11所述的半导体装置，其特征在于，所述第一密封层为液体。
18.一种半导体装置的制造方法，
所述半导体装置包括：底板；安装基板，设置在所述底板之上；半导体元件，设置在所述安装基板之上；保持器，设置在所述安装基板的上方；保持器端子，由所述保持器保持并与所述半导体元件电连接；壳体，沿着所述安装基板的侧面包围所述安装基板，沿着所述保持器的侧面包围所述保持器；以及密封部，在由所述壳体包围的空间内覆盖所述安装基板以及所述半导体元件，
所述半导体装置的制造方法的特征在于，具备：
形成作为所述密封部的一部分的第一密封层的工序，所述第一密封层在由所述壳体包围的空间内覆盖所述安装基板以及所述半导体元件；以及
形成作为所述密封部的一部分的第二密封层的工序，所述第二密封层在由所述壳体包围的所述空间内配置在所述第一密封层之上，与所述第一密封层相比硬度高。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，所述第一密封层的针入度大于等于100且小于等于500，所述第二密封层的针入度大于等于10且小于100。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108369927A (zh) * 2015-11-27 2018-08-03 三菱电机株式会社 电力用半导体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5656907B2 (ja) * 2012-04-11 2015-01-21 三菱電機株式会社 パワーモジュール
JP5859906B2 (ja) * 2012-04-20 2016-02-16 三菱電機株式会社 半導体装置および半導体装置の製造方法
US9184066B2 (en) * 2012-11-16 2015-11-10 Infineon Technologies Ag Chip arrangements and methods for manufacturing a chip arrangement
EP3214402B1 (en) * 2016-03-04 2018-11-28 Yokogawa Electric Corporation Measuring apparatus for measuring vibration or displacement and method for measuring vibration or displacement
WO2018141813A1 (en) 2017-02-03 2018-08-09 Abb Schweiz Ag Power semiconductor module
CN111066142B (zh) * 2017-08-25 2023-08-25 三菱电机株式会社 功率半导体装置及功率半导体装置的制造方法
EP3511977B1 (en) * 2018-01-16 2021-11-03 Infineon Technologies AG Semiconductor module and method for producing the same
EP3736854A1 (en) 2019-05-06 2020-11-11 Infineon Technologies AG Power semiconductor module arrangement
EP3736855A1 (en) 2019-05-06 2020-11-11 Infineon Technologies AG Power semiconductor module arrangement and method for producing the same
EP3736858A1 (en) 2019-05-06 2020-11-11 Infineon Technologies AG Power semiconductor module arrangement
EP3958305B1 (en) * 2020-08-17 2023-09-27 Infineon Technologies AG Power semiconductor module arrangement and method for producing the same
WO2023073831A1 (ja) * 2021-10-27 2023-05-04 三菱電機株式会社 半導体装置及び半導体装置の製造方法
EP4270454A3 (en) * 2022-04-28 2023-11-22 Infineon Technologies AG Power semiconductor module comprising a first and a second compartment and method for fabricating the same
EP4273918A1 (en) * 2022-05-05 2023-11-08 Infineon Technologies AG A semiconductor package comprising structures configured to withstand a change of the volume of an potting compound

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784872A (en) * 1984-11-17 1988-11-15 Messerschmitt-Boelkow-Blohm Gmbh Process for encapsulating microelectronic semi-conductor and layer type circuits
CN101150118A (zh) * 2006-09-21 2008-03-26 株式会社瑞萨科技 半导体装置
US20090050957A1 (en) * 2007-08-24 2009-02-26 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN101673729A (zh) * 2008-09-10 2010-03-17 株式会社瑞萨科技 半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813098B2 (ja) * 2002-02-14 2006-08-23 三菱電機株式会社 電力用半導体モジュール
US8497166B2 (en) * 2009-08-24 2013-07-30 Honda Motor Co., Ltd. Electronic device and method of manufacturing electronic device
JP5319601B2 (ja) * 2010-05-10 2013-10-16 株式会社東芝 半導体装置及び電力用半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784872A (en) * 1984-11-17 1988-11-15 Messerschmitt-Boelkow-Blohm Gmbh Process for encapsulating microelectronic semi-conductor and layer type circuits
CN101150118A (zh) * 2006-09-21 2008-03-26 株式会社瑞萨科技 半导体装置
US20090050957A1 (en) * 2007-08-24 2009-02-26 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN101673729A (zh) * 2008-09-10 2010-03-17 株式会社瑞萨科技 半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108369927A (zh) * 2015-11-27 2018-08-03 三菱电机株式会社 电力用半导体装置
CN108369927B (zh) * 2015-11-27 2021-06-11 三菱电机株式会社 电力用半导体装置

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