CN103515346A - 半导体模块及其形成方法 - Google Patents

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F.布鲁奇
D.奇奥拉
E.格里布尔
R.奥特伦巴
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Abstract

本发明涉及半导体模块及其形成方法。根据本发明的一个实施例，半导体模块包括第一半导体装置，其具有第一多个引线，包括第一栅极/基极引线、第一漏极/集电极引线和第一源极/发射极引线。该模块进一步包括第二半导体装置和电路板。第二半导体装置具有第二多个引线，包括第二栅极/基极引线、第二漏极/集电极引线和第二源极/发射极引线。电路板具有多个安装孔，其中第一多个引线和第二多个引线中的每个被安装到多个安装孔中的相应一个中。在多个安装孔处，从第一栅极/基极引线到第二栅极/基极引线的第一距离不同于从第一源极/发射极引线到第二源极/发射极引线的第二距离。

Description

半导体模块及其形成方法
技术领域
本发明一般地涉及电子装置，并且更特别地涉及半导体模块及其形成方法。
背景技术
半导体装置被用于各种电子设备和其他应用中。半导体装置包括通过在半导体晶片上沉积一种或多个类型的薄膜材料，并图案化该薄膜材料以形成集成电路而形成在半导体晶片上的集成电路或离散装置。
半导体装置通常被封装在陶瓷或塑料体内，以保护半导体装置免受物理损坏或腐蚀。封装还支持连接半导体装置到封装外部的其他装置所需的电接触，该半导体装置也被称为管芯或芯片。根据半导体装置的类型和正被封装的半导体装置的预期用途，可得到许多不同类型的封装。通常的封装特征，例如封装尺寸、引脚数等，可尤其符合来自联合电子装置工程委员会（JEDEC）的开放标准。封装还可被称为半导体装置组件或简单组件。
在保护这些电连接和一个或多个底层芯片或芯片时，由于连接多个电连接到外部焊盘的复杂性，封装可能是成本密集的过程。
发明内容
通过本发明的说明性实施例，这些和其他问题通常被解决或规避，且通常实现技术有点。
根据本发明的一个实施例，半导体模块包括第一半导体装置，其具有包括第一栅极/基极引线、第一漏极/集电极引线和第一源极/发射极引线的第一多个引线。该模块进一步包括第二半导体装置和电路板。第二半导体装置具有包括第二栅极/基极引线、第二漏极/集电极引线和第二源极/发射极引线的第二多个引线。电路板具有多个安装孔，其中第一多个引线和第二多个引线中的每个被安装到多个安装孔中的相应一个中。在多个安装孔处，从第一栅极/基极引线到第二栅极/基极引线的第一距离不同于从第一源极/发射极引线到第二源极/发射极引线的第二距离。
根据本发明的一个替代实施例，半导体模块包括第一半导体装置，该第一半导体装置包括第一离散部件并具有以第一顺序布置的第一多个引线。第一多个引线包括第一栅极/基极引线。该模块进一步包括第二半导体装置，该第二半导体装置包括第二离散部件并具有以第二顺序布置的第二多个引线。第二多个引线包括第二栅极/基极引线。第一栅极/基极引线在第一顺序中的位置不同于第二栅极/基极引线在第二顺序中的位置。第一半导体装置和第二半导体装置包括基本上相同的封装尺寸。
根据本发明的一个替代实施例，半导体模块包括具有第一多个引线的第一半导体装置和第二半导体装置。第一半导体装置具有配置为安装散热片的散热片侧。第二半导体装置具有第二多个引线。第二半导体装置具有配置为安装散热片的散热片侧。第一半导体装置的散热片侧面向第二半导体装置的散热片侧。
根据本发明的又一个实施例，一种制造半导体封装的方法，包括提供包括具有第一栅极/基极接触区域的第一类型离散部件的第一半导体装置。提供包括具有第二栅极/基极接触区域的第一类型离散部件的第二半导体装置。第一半导体装置被放置在第一引线框架上，该第一引线框架包括按照与第一半导体装置的第一参考框架相对的第一顺序的第一引线和第二引线。第二半导体装置被放置在第二引线框架上，该第二引线框架包括按照与第二半导体装置的第二参考框架相对的第二顺序的第一引线和第二引线。该第一顺序与该第二顺序相同，且该第一参考框架与该第二参考框架相同。第一栅极/基极接触区域被耦合到第一引线框架的第一引线。第二栅极/基极接触区域被耦合到第二引线框架的第二引线。
附图说明
为了更完整地理解本发明及其优点，现在结合附图对以下描述进行参考，其中：
包括图1A和1B的图1图示了根据本发明的一个实施例的半导体装置的投影视图；
包括图2A和2B的图2图示了根据本发明的实施例的图1中所图示的半导体装置的横截面侧视图；
包括图3A和3B的图3图示了根据本发明的实施例的图1中所图示的半导体装置的截面顶视图；
包括图4A-4D的图4图示了根据本发明的替代实施例的图1中所图示的半导体装置的截面顶视图；
包括图5A和5B的图5图示了根据本发明的实施例的半导体模块，其中图5A图示了投影视图，而图5B图示了穿过电路板的截面顶视图；
包括图6A和6B的图6图示了根据本发明的实施例的半导体模块，其中图6A图示了截面侧视图，而图6B图示了穿过电路板的截面顶视图；
包括图7A和7B的图7图示了根据本发明的实施例的半导体模块，其中图7A图示了侧截面视图，而图7B图示了穿过电路板的截面顶视图；以及
图8-15图示了根据本发明的实施例的制造多个半导体装置的各种阶段。
除非另有指示，否则不同图中对应的数字和符号通常指的是对应的部分。附图被绘制成清楚地图示实施例的相关方面，并且是不一定按比例绘制的。
具体实施方式
下面详细讨论各种实施例的制作和使用。然而，应当理解的是，本发明提供了可被体现在各种各样的具体情境中的很多可适用的发明构思。所讨论的具体实施例仅仅说明了制作和使用本发明的具体方式，并且不限制本发明的范围。
将使用图1-3描述本发明的结构实施例。将使用图4描述一种替代结构实施例。将使用图5描述用于组装半导体装置的本发明的实施例。将使用图6-7描述用于组装半导体装置的本发明的进一步的实施例。将使用图8-15描述制造半导体装置的方法。
包括图1A和1B的图1，图示了根据本发明的实施例的半导体装置，其中图1图示了投影视图。包括图2A和2B的图2图示了根据本发明的实施例的图1中所图示的半导体装置的横截面侧视图。包括图3A和3B的图3，图示了根据本发明的实施例的图1中所图示的半导体装置的截面顶视图。
图1中图示了第一半导体装置10，而图1B中图示了第二半导体装置110。
第一半导体装置10包括第一封装40，其具有沿该封装的一侧从第一封装40的主体延伸出来的第一多个引线50或引脚。在各种实施例中根据封装类型，第一多个引线50可包括多个引线。在一个实施例中，第一多个引线50包括第一栅极/基极引线51、第一漏极/集电极引线52和第一源极/发射极引线53。第一封装40包括第一开口30，用于在第一封装40底部牢固地安装散热片。
第二半导体装置110包括第二封装140，其具有从第二封装140的主体的一侧延伸出来的第二多个引线150或引脚。在各种实施例中根据封装类型，第二多个引线150可包括多个引线。在一个实施例中，第二多个引线150包括第二栅极/基极引线151、第二漏极/集电极引线152和第二源极/发射极引线153。第二封装140包括第二开口130，用于在第二封装140底部牢固地安装散热片。
如图1A和1B中所图示的，关于引线布置，第一半导体装置10和第二半导体装置110彼此不同。特别地，在一个实施例中，第二半导体装置110中的引线布置与第一半导体装置10中的引线布置相反。
在各种实施例中，对比于第一半导体装置10，第二半导体装置110具有不同的引脚或引线布置。特别地，在一个或多个实施例中，第二半导体装置110中的引脚布置与第一半导体装置10中的引脚布置相反（镜像）。例如，沿第一方向D1，第一半导体装置10具有第一栅极/基极引线51、第一漏极/集电极引线52，继之以第一源极/发射极引线53的引脚顺序，而第二半导体装置110具有第二源极/发射极引线153、第二漏极/集电极引线152、继之以第二栅极/基极引线151的引脚顺序。本发明的实施例还包括其他组合，只要第一引脚顺序不同于第二引脚顺序。作为另一个例子，第一半导体装置10具有第一栅极/基极引线51、第一漏极/集电极引线52、继之以第一源极/发射极引线53的引脚顺序，而第二半导体装置110具有第二源极/发射极引线153、第二栅极/基极引线151、继之以第二漏极/集电极引线152的引脚顺序。
包括图2A和2B的图2，图示了根据本发明的实施例的图1中所图示的半导体装置的横截面侧视图。
参考图2A，其是图1A的截面视图，在各种实施例中，第一半导体装置10包括被置于第一包封体（encapsulant）80内的第一引线框架60。第一引线框架60包括第一多个引线50。第一半导体芯片70被置于第一引线框架60的芯片附着或管芯焊盘（die paddle）上。第一引线框架60耦合到被置于第一半导体芯片70的第一侧61上的第一接触区域。第一半导体芯片70的相反的第二侧62被覆盖有包封体。第一包封体80具有第一部分80A和第二部分80B。第一部分80A位于第一半导体芯片70正上方，而第二部分80B横向地邻近第一半导体芯片70。第二部分80B直接远离第一多个引线50的方向，使得第一半导体芯片70被置于第一多个引线50和第二部分80B之间。如所图示的，第一部分80A比第二部分80B更厚。在一个或多个实施例中，第一开口30被置于第一包封体80内。第一开口30被配置为能够安装散热片。例如，使用通过第一开口30安装的螺钉，该散热片可被附着到第一半导体装置10。
再次参照图2A，第一包封体80包括用于第一部分80A和第二部分80B的第一公共主表面81，例如用于安装散热片。第一公共主表面81是平面的，以使从第一半导体芯片70到散热片的散热最大化。第一包封体80的第一部分80A包括置于第一半导体芯片70的第二侧62上的第一主表面82。第一部分80A包括第一侧壁，其具有第一多个引线50从中延伸出的第一侧壁部分83和第二侧壁部分84。如所图示的，可相对于第二侧壁部分84倾斜第一侧壁部分83。第一部分80A通过包括第一侧壁表面部分85和第二侧壁表面部分86的第二侧壁延伸到第二部分80B。各种实施例可进一步包括更多的侧壁表面部分。
现在参照图2B，其是图1B的截面视图，第二半导体装置110包括被置于第二包封体180内的第二引线框架160。第二引线框架160包括第二多个引线150。第二半导体芯片170被置于第二引线框架160的芯片附着或管芯焊盘上。第二引线框架160耦合到被置于第二半导体芯片170的第一侧161上的第二接触区域。第二半导体芯片170的相反的第二侧162被覆盖有包封体180。第二包封体180具有第一部分180A和第二部分180B。第一部分180A位于第二半导体芯片170正上方，而第二部分180B横向地邻近第二半导体芯片170。第二部分180B直接远离第二多个引线150的方向，使得第二半导体芯片170被置于第二多个引线150和第二部分180B之间。如所图示的，第一部分180A比第二部分180B更厚。在一个或多个实施例中，第二开口130被置于第二包封体180内。第二开口130被配置为能够安装散热片。例如，使用通过第二开口130安装的螺钉，该散热片可被附着到第二半导体装置110。
类似地，参照图2B，第二包封体180包括用于第一部分180A和第二部分180B的第二公共主表面181，例如用于安装散热片。第二公共主表面181是平面的，以使来自第二半导体芯片170的散热最大化。第二包封体180的第一部分180A包括置于第二半导体芯片170的第二侧162上的第一主表面182。第一部分180A包括第一侧壁，其具有第二多个引线150从中延伸出的第一侧壁部分183和第二侧壁部分184。如所图示的，可相对于第二侧壁部分184倾斜第一侧壁部分183。第一部分180A通过包括第一侧壁表面部分185和第二侧壁表面部分186的第二侧壁延伸到第二部分180B。
在各种实施例中，第一半导体芯片70和第二半导体芯片170可以是功率半导体装置，其在一个实施例中可以是离散装置。在一个实施例中，第一半导体芯片70和第二半导体芯片170为三端子装置，例如功率金属绝缘体半导体场效应晶体管（MISFET）、结型场效应晶体管（JFET）、双极结型晶体管（BJT）、绝缘栅双极性晶体管（IGBT）或闸流管。在一个或多个实施例中，第一半导体芯片70和第二半导体芯片170为基本上相同的装置，其具有基本类似的电气功能，和基本上类似的材料和物理特性。
在各种实施例中，第一半导体芯片70和第二半导体芯片170可包括例如汲取大电流（例如，超过30安培）的功率芯片。在各种实施例中，第一半导体芯片70和第二半导体芯片170被配置为操作在约20V到约1000V。在一个实施例中，第一半导体芯片70和第二半导体芯片170被配置为操作在约20V到约100V。在一个实施例中，第一半导体芯片70和第二半导体芯片170被配置为操作在约100V到约500V。在一个实施例中，第一半导体芯片70和第二半导体芯片170被配置为操作在约500V到约1000V。在各种实施例中，第一半导体芯片70和第二半导体芯片170被配置为操作在约10V到约10,000V。
在一个实施例中，第一半导体芯片70和第二半导体芯片170是n-沟道MISFET。在另一个实施例中，第一半导体芯片70和第二半导体芯片170是p-沟道MISFET。在一个或多个实施例中，第一半导体芯片70和第二半导体芯片170可包括多个装置，例如垂直MISFET和二极管，或者可替代地，由隔离区分离的两个MISFET装置。
在各种实施例中，第一半导体芯片70和第二半导体芯片170从第一侧61到第二侧62的厚度可小于150μm。在各种实施例中，第一半导体芯片70和第二半导体芯片170从第一侧61到第二侧62的厚度可小于100μm。在各种实施例中，第一半导体芯片70和第二半导体芯片170从第一侧61到第二侧62的厚度可小于50μm。
在各种实施例中，第一半导体芯片70和第二半导体芯片170从第一侧61到第二侧62的厚度可为约50μm到约150μm。在一个实施例中，第一半导体芯片70和第二半导体芯片170从第一侧61到第二侧62的厚度可为约100μm到约150μm。在一个实施例中，第一半导体芯片70和第二半导体芯片170从第一侧61到第二侧62的厚度可为约50μm到约100μm。
包括图3A和3B的图3，图示了根据本发明的实施例的图1中所图示的半导体装置的截面顶视图。
如图3A中图示的第一半导体装置10的顶视图中所图示的，第一半导体芯片70被置于第一引线框架60的管芯焊盘上。第一半导体芯片70的第二侧62包括第一接触区域71、第二接触区域72和第三接触区域73。在一个或多个实施例中，第一接触区域71和第三接触区域73被耦合到同一区域，以便形成对第一半导体芯片70的交替接触。例如，在一个实施例中，第一接触区域71和第三接触区域73二者都被耦合到场效应晶体管的同一源极区域。在另一个实施例中，第一接触区域71和第三接触区域73二者都被耦合到晶体管的同一发射极区域。在一个或多个实施例中，第二接触区域72被耦合到晶体管的栅极。在替代的实施例中，第二接触区域72被耦合到晶体管的基极。
第一互连91将被耦合到栅极/基极区域的第二接触区域72耦合到第一栅极/基极引线51。第二互连92将被耦合到源极/发射极区域的第三接触区域73耦合到第一源极/发射极引线53。在一些实施例中，由于通过第一源极/发射极引线53汲取的更大的电流，第二互连92可包括相对于第一互连91的更厚的导线。第一漏极/集电极引线52通过第一引线框架60的管芯焊盘被耦合到第一半导体芯片70。因此，图页上沿方向D1从左向右，第一半导体装置10具有第一顺序的第一多个引线50：第一栅极/基极引线51、第一漏极/集电极引线52、继之以第一源极/发射极引线53。
如图3B中图示的第二半导体装置110的顶视图中所图示的，第二半导体芯片170被置于第二引线框架160的管芯焊盘上。第二半导体芯片170的第二侧162包括第一接触垫区域171、第二接触垫区域172和第三接触垫区域173。利用用于第二半导体装置110的相位接触垫区域来替代第一半导体装置10中的相位接触垫区域以区分图中的对应区域，尽管该两个区域可具有类似的功能。在一个或多个实施例中，第一垫接触区域171和第三垫接触区域173被耦合到同一区域，以便形成对第二半导体芯片170的交替接触。例如，在一个实施例中，第一垫接触区域171和第三垫接触区域173二者都被耦合到场效应晶体管的同一源极区域。在另一个实施例中，第一接触垫区域171和第三垫接触区域173二者都被耦合到晶体管的同一发射极区域。在一个或多个实施例中，第二接触垫区域172被耦合到晶体管的栅极。在替代的实施例中，第二接触垫区域172被耦合到晶体管的基极。
第一互连191将被耦合到栅极/基极区域的第二接触垫区域172耦合到第二栅极/基极引线151。第二互连192将被耦合到源极/发射极区域的第一接触垫区域171耦合到第二源极/发射极引线153。因此，第二互连192避免了接触第一互连191。第二互连192可以比第一互连191更厚。第二漏极/集电极引线152通过第二引线框架160的管芯焊盘被耦合到第二半导体芯片170。因此，图页上沿方向D1从左向右，第二半导体装置110具有第二顺序的第二多个引线150：第二源极/发射极引线153、第二漏极/集电极引线152、继之以第二栅极/基极引线151。换言之，在第一半导体装置10和第二半导体装置110之间，栅极/基极引线和源极/发射极引线的布置完全相反。
包括图4A-4D的图4图示了根据本发明的替代实施例的图1中所图示的半导体装置的截面顶视图，其中图4A和4B图示了第一实施例，且其中图4C和4D图示了第二实施例。
如图4A和4B中所图示的，单个公共接触区域替代半导体芯片上的两个接触区域。因此，可在不同的位置处耦合互连，同时仍避免任何短路。参照图4A，第一栅极/基极引线51通过第一互连91被耦合到第二接触区域72，而第一源极/发射极53被耦合到第一接触区域71。类似地，第二栅极/基极引线151通过第一互连191被耦合到第二接触垫区域172，而第二源极/发射极153使用第二互连192被耦合到第一接触垫区域171。然而，第一互连92的位置不同于第二互连192的位置，以防止互连的交叉和/或短路。
在一些实施例中，如图4C和4D中所图示的，活动区域上的接触区域的位置和形状可被改变。例如，图4D中，第二接触垫区域172与第二接触区域72不同地进行定位。类似地，图4D中，第一接触垫区域171具有不同于第一接触区域71的形状。
如将使用图5-7描述的，本发明的实施例可被用来形成包括各种实施例中所描述的半导体装置的半导体模块和半导体部件。
包括图5A和5B的图5图示了根据本发明的实施例的半导体模块，其中图5A图示了投影视图，而图5B图示了穿过电路板的顶横截面视图。
参照图5A，先前实施例中所描述的第一半导体装置10和第二半导体装置110可被安装到电路板200上。电路板200可包括安装孔，第一半导体装置10和第二半导体装置110被插入到安装孔中。散热片250可被安装在第一半导体装置10和第二半导体装置110下方。在一个实施例中可共享散热片250。
第一多个引线50和第二多个引线150可通过电路板200的第一侧201被完全插入，并从电路板的第二侧202被焊接。在一个实施例中，电路板200可包括可与第二侧202相邻的再分配层210。在另一个实施例中，再分配层210可与第一侧201相邻，或在另一实施例中可被置于电路板200内。
如图5B中所图示的，第一栅极/基极引线51被插入到第一板开口251A中，第一漏极/集电极引线52被插入到第二板开口252A中，第一源极/发射极引线53被插入到第三板开口253A中。类似地，第二栅极/基极引线151被插入到第四板开口251B中，第二漏极/集电极引线152被插入到第五板开口252B中，第二源极/发射极引线153被插入到第六板开口253B中。
如图5B中所图示的，第一板开口251A通过第一金属线220被耦合到第六板开口251B，第二板开口252A通过第二金属线230被耦合到第五板开口252B，且第三板开口253A通过第三金属线240被耦合到第四板开口253B。
有利地，在各种实施例中，在相同的金属层级中形成第一金属线220、第二金属线230和第三金属线240。相反，如果第一半导体装置10和第二半导体装置110中引线布置是相同的，那么必须在不同的金属层级中形成至少一个金属线以避免短路。因此，在传统的设计中，电路板必须包括至少两个金属层级。因此，本发明的实施例允许使用更简单并因此更廉价的电路板200。
包括图6A和6B的图6图示了根据本发明的实施例的半导体模块，其中图6A图示了横截侧视图，而图6B图示了穿过电路板的顶横截面视图。
该实施例图示了允许有效封装的半导体装置的背靠背安装。公共散热片250被用来从第一半导体装置10和第二半导体装置110二者中去除热量。如之前实施例所描述的，第一多个引线50中的引线布置与第二多个引线150中的引线布置相反。因此，当如图6A中所图示的被背靠背安装时，第一多个引线50与第二多个引线150重叠。在一个或多个实施例中，第一栅极/基极引线51的一部分与第二栅极/基极引线151的一部分重叠，第二漏极/集电极引线52的一部分与第二漏极/集电极152的一部分重叠，以及第三源极/发射极引线53的一部分与第三源极/发射极引线153的一部分重叠。
如图6B中所图示的，第一栅极/基极引线51可被插入到第一板开口251A中，第一漏极/集电极引线52可被插入到第二板开口252A中，第一源极/发射极引线53可被插入到第三板开口253A中。类似地，第二栅极/基极引线151可被插入到第四板开口251B中，第二漏极/集电极引线152可被插入到第五板开口252B中，以及第二源极/发射极引线153可被插入到第六板开口253B中。
有利地，由于第一栅极/基极引线51与第二栅极/基极引线151重叠，可使用直金属线来连接电路板200中的引线。在第一栅极/基极引线51与第二栅极/基极引线151之间耦合第一金属线220。类似地，在第一漏极/集电极引线52和第二漏极/集电极引线152之间耦合第二金属线230，且在第一源极/发射极引线53和第二源极/发射极引线153之间耦合第三金属线240。第一金属线220、第二金属线230和第三金属线240被置于同一电介质层中，且它们可被形成在同一金属层级内。因此，在不增加多个金属层级印刷电路板的情况下，第一半导体装置10和第二半导体装置110可被平行地耦合在一起。另外，在不在引线内增加差分寄生元件的情况下，获得平行性。
包括图7A和7B的图7图示了根据本发明的实施例的半导体模块，其中图7A图示了侧截面视图，而图7B图示了穿过电路板的顶横截面视图。
在替代实施例中，第一多个引线50与第二多个引线150可被接合在一起，并被安装到电路板200的相同开口中。如之前实施例中的，第一半导体装置10和第二半导体装置110可与公共散热片250，以背靠背配置来被安装。如图7A和7B中所图示的，第一栅极/基极引线51和第二栅极/基极引线151可被安装到第一板开口251中。类似地，第一漏极/集电极引线52和第二漏极/集电极引线152可被安装到第二板开口252中，且第一源极/发射极引线53和第二源极/发射极引线153可被安装到第三板开口253中。
因此，使用电路板200可互连一个或多个离散晶体管。因此，本发明的实施例使得离散部件的电路级集成开放了使用更小离散封装形成具有多个离散装置的封装的可能性。例如，包括两个离散晶体管的单个封装可用图5-7中所图示的模块来替代，其中均具有一个离散晶体管的两个单独封装在电路板200处可被互连。
图8-15图示了根据本发明的实施例的制造多个半导体装置的各种阶段。
参照图8，形成包括第一活动区域310和第二活动区域410（虚线）的衬底300。在一个或多个实施例中，第一活动区域310和第二活动区域可被形成在单独的衬底中。在一个实施例中，第一活动区域310和第二活动区域410包括一个或多个掺杂区域。在各种实施例中，第一和第二活动区域310和410被类似地掺杂来形成类似装置。在一个或多个实施例中，第一和第二活动区域310和410形成具有垂直电流流动的垂直半导体装置。
在各种实施例中，第一和第二活动区域310和410可被形成在硅衬底上，或其他宽带隙半导体材料衬底上，例如SiC、GaN、GaAs、SbAs、AlN、CdSe、CdTe、ZnO、ZnS等上。本发明的一个或多个实施例可包括形成在化合物半导体衬底上的装置，且还可以包括异质外延衬底上的装置。替代地，第一和第二活动区域310和410可至少部分地被形成在GaN上，该GaN可为蓝宝石或硅衬底上的GaN。
在各种实施例中，第一和第二活动区域310和410形成功率半导体装置的部分，该功率半导体装置在一个实施例中可以是离散装置。
参照图9，衬底300被放置在载体330上，使得第一活动区域310和第二活动区域410与载体330相邻。在一个实施例中，通过使用粘合剂，载体330可被物理地附着到衬底300。使衬底300自第一厚度H1减薄。可机械、化学地，或使用二者组合来执行减薄。在一个实施例中，可使用研磨工具320来执行减薄。在到达第一活动区域310和第二活动区域410之后，可停止该减薄。
图10图示了减薄过程之后的半导体装置。图10沿着相对于图9的装置深度被放大，以便更好地图示活动区域。
参照图10，减薄之后在暴露的活动区域上形成接触区域。减薄后，半导体装置的厚度对应于第二厚度H2，其小于图9的第一厚度H1。
第一活动区域310包括先前可已被形成的第一接触区域71、第二接触区域72和第三接触区域73。可在暴露的第一活动区域310上形成第四接触区域74。
类似地，第二活动区域410包括先前可已被形成的第一接触垫区域171、第二接触垫区域172和第三接触垫区域173。可在暴露的第二活动区域410上形成第四接触垫区域174。
包括图11A和11B的图11，图示了根据本发明的实施例的在引线框架中放置半导体装置之后的顶截面视图。
参照图11A，第一半导体芯片70被放置在第一引线框架60内，而第二半导体芯片170被放置在第二引线框架160内。
第一引线框架60包括第一芯片附着65和第一多个引线50，而第二引线框架160包括第二芯片附着65和第二多个引线150。在一个或多个实施例中，第一多个引线50可包括第一栅极/基极引线51、第一漏极/集电极引线52和第一源极/发射极引线53。在一个或多个实施例中，第二多个引线150可包括第二栅极/基极引线151、第二漏极/集电极引线152和第二源极/发射极引线153。
可连接第一和第二多个引线50和150中的引线以提供处理期间的机械稳定性。例如，第一连接构件311可被用来将第一多个引线50保持在一起，而第二连接构件312可被用来将第二多个引线150保持在一起。
包括图12A和12B的图12，图示了根据本发明的实施例的第一丝焊过程之后半导体装置的截面顶视图。
如图12中所图示的，在第二接触区域72和第一栅极/基极引线51之间耦合第一互连91。在一个实施例中，第一互连91可包括丝焊。在另一个实施例中，第一互连91可以是其他类型的互连，例如夹子、金属条或其他。类似地，如图12B中所图示的，在第二接触垫区域172和第二栅极/基极引线151之间耦合第一互连191。在一个实施例中，第一互连191可包括丝焊。在另一个实施例中，第一互连91可以是其他类型的互连，例如夹子、金属条或其他。
如图12A和12B中所图示的，被耦合到晶体管的栅极/基极区域的第一接触区域72，被耦合到图页左侧上的引线，而也被耦合到晶体管的栅极/基极区域的第一接触垫区域172，被耦合到该页右侧上的引线。因此，第二多个引线150中的引线顺序相对于第一多个引线50中的引线顺序是颠倒的。
包括图13A和13B的图13，图示了根据本发明的实施例的第二丝焊过程之后半导体装置的截面顶视图。
如图13A中所图示的，在第三接触区域73和第一源极/发射极引线53之间耦合第二互连92。在一个实施例中，第二互连92可包括丝焊。在另一个实施例中，第二互连92可以是其他类型的互连，例如夹子、金属条或其他。类似地，如图13B中所图示的，在第三接触垫区域173和第二源极/发射极引线153之间耦合第二互连192。在一个实施例中，第二互连192可包括丝焊。在另一个实施例中，第二互连192可以是其他类型的互连，例如夹子、金属条或其他。
包括图14A和14B的图14，图示了根据本发明的实施例的包封半导体装置之后的横截面视图。
参照图14A和14B，围绕第一半导体芯片70形成第一包封体80，且围绕第二半导体芯片170形成第一包封体180。
在一个或多个实施例中，使用压模过程来施加包封材料。在压模中，包封材料可被置入模腔中，然后关闭模腔来压缩包封材料。可在正模制单个图案时，使用压模。如图14A中所图示的，具有第一半导体芯片70的第一引线框架60被置于具有第一模腔的第一模制工具350A内。类似地，如图14B中所图示的，具有第二半导体芯片170的第二引线框架160被置于第二模制工具350B内。包封材料可被引入到第一模制工具350A和第二模制工具350B中。在一个实施例中，可使用第一模制工具350A和第二模制工具350B来压缩包封材料。
在替代实施例中，使用转移模制过程来施加包封材料。在其他实施例中，可使用注入模制、颗粒模制、粉末模制或液体模制来施加包封材料。替代地，可使用印刷过程（例如模板印刷或丝网印刷）来施加包封材料。
在各种实施例中，包封材料包括电介质材料，并且在一个实施例中可以包括模塑化合物。在其他实施例中，包封材料可以包括聚合物、生物聚合物、纤维浸渍聚合物（例如，树脂中的碳纤维或玻璃纤维）、粒子填充聚合物和其它有机材料。在一个或多个实施例中，包封材料包括不使用模塑化合物和例如环氧树脂和/或硅树脂的材料形成的密封剂。在各种实施例中，包封材料可由任何适当的硬塑料、热塑性塑料或热固性材料或层压制件所制成。在一些实施例中，包封材料的材料可包括填充料材料。在一个实施例中，包封材料可包括环氧材料和填充材料，该填充材料包括小颗粒的玻璃或其它电绝缘矿物填料，如氧化铝或有机填充材料。
图15图示了根据实施例的从模制工具中移除后的半导体装置。
先前沉积的包封材料可被固化，即经受热处理来变硬，以便形成保护半导体芯片的气密密封。固化过程使包封材料硬化，从而形成单个衬底，其包括保持第一引线框架60和第一半导体芯片70的第一包封体80，以及其他衬底，其包括保持第二引线框架160和第二半导体芯片170的第二包封体180。
为了避免引脚间短路，正被形成的第一半导体装置10和正被形成的第二半导体装置110可从模制工具中移除，且可被放置在支撑结构360上。在一个实施例中，第一和第二半导体装置10和110可被退火来固化包封材料以形成第一包封体80和第二包封体180。在一个实施例中，可同时执行固化，例如在同一批次中。在另一个实施例中，可在同一退火室内执行固化，例如，第一半导体装置10可被放置在退火单元370内，且然后，第二半导体装置110可被放置在退火单元370内。在各种实施例中，可在低于350℃处执行固化、并在一个实施例中，在约250℃到约300℃之间执行固化。
第一和第二连接构件311和312（先前也在图13中被图示）可被移除（例如，使用锯条机械地移除）来形成图1-3和/或图4中所图示的第一半导体装置10和第二半导体装置110。
虽然已参照说明性实施例描述了本发明，但该描述并不旨在以限制意义被解释。对说明性实施例以及本发明其他实施例的各种修改和组合，对于本领域技术人员在参考该描述时将是显而易见的。作为说明，图1中所描述的实施例可与图4-7中描述的实施例相组合。因此，所附权利要求旨在涵盖任何这样的修改或实施例。
尽管本发明及其优点已经被详细描述，但应当理解，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下，可以在本文中做出各种改变、替换和变更。例如，本领域技术人员将容易理解的是，本文中所描述的许多的特征、功能、过程、材料可在保持在本发明的范围内的同时被改变。
此外，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质的组成、手段、方法和步骤的特定的实施例。作为本领域的普通技术人员将从本发明的公开容易理解到，目前现有的或随后将要开发的、执行与本文中所描述的对应实施例基本相同的功能，或达到与其基本相同的结果的过程、机器、制造、物质的组成、手段、方法或步骤，可以根据本发明来被利用。因此，所附权利要求旨在将这样的过程，机器、制造、物质的组成、手段、方法或步骤包括在其范围内。

Claims (37)

1. 一种半导体模块，包括：
第一半导体装置，具有第一多个引线，该第一多个引线包括第一栅极/基极引线、第一漏极/集电极引线和第一源极/发射极引线；
第二半导体装置，具有第二多个引线，该第二多个引线包括第二栅极/基极引线、第二漏极/集电极引线和第二源极/发射极引线；以及
电路板，具有多个安装孔，其中该第一多个引线和该第二多个引线中的每个被安装到多个安装孔中的相应的一个中，其中在多个安装孔处，从第一栅极/基极引线到第二栅极/基极引线的第一距离不同于从第一源极/发射极引线到第二源极/发射极引线的距离。
2. 根据权利要求1的半导体模块，其中的第一栅极/基极引线被电耦合到第二栅极/基极引线，其中第一源极/发射极引线被电耦合到第二源极/发射极引线，且其中第一漏极/集电极引线被耦合到第二漏极/集电极引线。
3. 根据权利要求1的半导体模块，其中在多个安装孔处，第一漏极/集电极引线和第二漏极/集电极引线之间的第三距离不同于第一距离。
4. 根据权利要求3的半导体模块，其中第三距离不同于第二距离。
5. 根据权利要求1的半导体模块，其中第一源极/发射极引线与第二源极/发射极引线相邻，且其中第一距离大于第二距离。
6. 根据权利要求1的半导体模块，进一步包括被置于电路板中的再分配层，该再分配层包括将第一栅极/基极引线耦合到第二栅极/基极引线的第一金属线、将第一漏极/集电极引线耦合到第二漏极/集电极引线的第二金属线、以及将第一源极/发射极引线耦合到第二源极/发射极引线的第三金属线。
7. 根据权利要求6的半导体模块，其中第一金属线、第二金属线和第三金属线被置于再分配层中的同一垂直金属层级中。
8. 根据权利要求1的半导体模块，进一步包括被置于第一半导体装置和第二半导体装置下方的散热片。
9. 一种半导体模块，包括：
第一半导体装置，包括第一离散部件，并具有以第一顺序布置的第一多个引线，该第一多个引线包括第一栅极/基极引线；以及
第二半导体装置，包括第二离散部件，并具有以第二顺序布置的第二多个引线，该第二多个引线包括第二栅极/基极引线；其中第一顺序中的第一栅极/基极引线的位置不同于第二顺序中的第二栅极/基极引线的位置，且其中第一半导体装置和第二半导体装置包括基本上相同的封装尺寸。
10. 根据权利要求9的半导体模块，其中第一半导体装置和第二半导体装置通过电路板被平行地耦合。
11. 根据权利要求9的半导体模块，其中第一离散部件包括离散绝缘栅极双极性晶体管，并且其中第二离散部件也包括离散绝缘栅极双极性晶体管。
12. 根据权利要求9的半导体模块，其中第一离散部件包括离散金属绝缘体场效应晶体管，并且其中第二离散部件也包括离散金属绝缘体场效应晶体管。
13. 根据权利要求9的半导体模块，其中第一顺序包括第一栅极/基极引线、继之以第一漏极/集电极引线、继之以第一源极/发射极引线，并且其中第二顺序包括第二源极/发射极引线、继之以第二漏极/集电极引线、继之以第二栅极/基极引线。
14. 根据权利要求9的半导体模块，其中第一顺序包括第一栅极/基极引线、继之以第一漏极/集电极引线、继之以第一源极/发射极引线，并且其中第二顺序包括第二源极/发射极引线、继之以第二栅极/基极引线、并继之以第二漏极/集电极引线。
15. 根据权利要求9的半导体模块，其中第一顺序包括第一栅极/基极引线、继之以第一漏极/集电极引线、继之以第一源极/发射极引线，并且其中第二顺序包括第二漏极/集电极引线、继之以第二第二栅极/基极引线、并继之以第二源极/发射极引线。
16. 根据权利要求9的半导体模块，其中第一顺序包括第一栅极/基极引线、继之以第一漏极/集电极引线、继之以第一源极/发射极引线，并且其中第二顺序包括第二漏极/集电极引线、继之以第二源极/发射极引线、并继之以第二栅极/基极引线。
17. 根据权利要求9所述的半导体模块，进一步包括：
第一多个离散半导体装置，具有以第一顺序布置的多个引线；以及
第二多个离散半导体装置，具有以第二顺序布置的多个引线。
18. 一种半导体模块，包括：
第一半导体装置，具有第一多个引线，该第一半导体装置具有配置为安装散热片的散热片侧；以及
第二半导体装置，具有第二多个引线，该第二半导体装置具有配置为安装散热片的散热片侧，其中第一半导体装置的散热片侧面向第二半导体装置的散热片侧。
19. 根据权利要求18的半导体模块，进一步包括被置于第一半导体装置的散热片侧和第二半导体装置的散热片侧之间的公共散热片。
20. 根据权利要求18的半导体模块，其中第一多个引线包括第一栅极/基极引线、第一漏极/集电极引线、和第一源极/发射极引线，并且其中第二多个引线包括第二栅极/基极引线、第二漏极/集电极引线、和第二源极/发射极引线。
21. 根据权利要求20的半导体模块，其中第一栅极/基极引线被耦合到第二栅极/基极引线，其中第一源极/发射极引线被耦合到第二源极/发射极引线，且其中第一漏极/集电极引线被耦合到第二漏极/集电极引线。
22. 根据权利要求20的半导体模块，其中第一栅极/基极引线和第二栅极/基极引线沿第一线被定向，其中第一漏极/集电极引线和第二漏极/集电极引线沿第二线被定向，并且其中第一线基本上平行于第二线。
23. 根据权利要求22的半导体模块，其中第一源极/发射极引线和第二源极/发射极引线沿第三线被定向，并且其中第一线、第二线和第三线基本上彼此平行。
24. 根据权利要求20的半导体模块，进一步包括具有多个安装孔的电路板，其中第一多个引线和第二多个引线被安装到多个安装孔中。
25. 根据权利要求24所述的半导体模块，进一步包括：
被置于电路板中的第一金属线，该第一金属线将第一栅极/基极引线与第二栅极/基极引线相连接；以及
被置于电路板中的第二金属线，该第二金属线将第一漏极/集电极引线与第二漏极/集电极引线相连接，其中第一金属线基本上平行于第二金属线。
26. 根据权利要求25的半导体模块，其中第一金属线和第二金属线被置于电路板中的同一垂直金属层级中。
27. 根据权利要求25所述的半导体模块，进一步包括：
被置于电路板中的第三金属线，该第三金属线将第一源极/发射极引线与第二源极/发射极引线相连接，其中第三金属线基本上平行于第二金属线。
28. 根据权利要求27的半导体模块，其中第一金属线、第二金属线和第三金属线被置于电路板中的同一垂直金属层级中。
29. 根据权利要求25的半导体模块，其中第一半导体装置和第二半导体装置为穿孔晶体管外形封装。
30. 根据权利要求25的半导体模块，其中第一半导体装置和第二半导体装置中的每个包括离散功率半导体装置。
31. 根据权利要求25的半导体模块，其中第一半导体装置和第二半导体装置中的每个包括离散金属绝缘场效应晶体管或离散绝缘栅极双极性晶体管。
32. 一种制造半导体封装的方法，该方法包括：
提供第一半导体装置，该第一半导体装置包括具有第一栅极/基极接触区域的第一类型的离散部件；
提供第二半导体装置，该第二半导体装置包括具有第二栅极/基极接触区域的第一类型的离散部件；
将第一半导体装置放置在第一引线框架上，该第一引线框架包括按照与第一半导体装置的第一参考框架相对的第一顺序的第一引线和第二引线；
将第二半导体装置放置在第二引线框架上，该第二引线框架包括按照与第二半导体装置的第二参考框架相对的第二顺序的第一引线和第二引线，第一顺序和第二顺序相同，第一参考框架与第二参考框架相同；
将第一栅极/基极接触区域耦合到第一引线框架的第一引线；以及
将第二栅极/基极接触区域耦合到第二引线框架的第二引线。
33. 权利要求32的方法，进一步包括：
在第一引线框架处形成第一包封体；以及
在第二引线框架处形成第二包封体。
34. 权利要求32的方法，进一步包括：
使第一半导体装置和第二半导体装置经受过程室中的处理。
35. 如权利要求34所述的方法，其中该处理为退火。
36. 如权利要求32的方法，其中使用公共过程室提供第一半导体装置和提供第二半导体装置以用于至少一个过程步骤。
37. 如权利要求32的方法，其中提供第一半导体装置和提供第二半导体装置包括在同一晶片批次中进行处理。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979884A (zh) * 2017-12-28 2019-07-05 黄斐琪 功率晶片覆晶封装结构及其封装方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041172B1 (en) * 2013-12-13 2015-05-26 Alpha & Omega Semiconductor, Inc. Semiconductor device for restraining creep-age phenomenon and fabricating method thereof
DE112014006144B4 (de) * 2014-01-09 2023-03-30 Hitachi Astemo, Ltd. Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, Leistungshalbleitervorrichtung und Leistungswandler, der diese verwendet
US10431532B2 (en) * 2014-05-12 2019-10-01 Rohm Co., Ltd. Semiconductor device with notched main lead
JP2016197932A (ja) * 2015-04-02 2016-11-24 富士電機株式会社 半導体装置
DE102015110655A1 (de) * 2015-07-02 2017-01-05 Infineon Technologies Austria Ag Elektronische Vorrichtung und Verfahren zum Herstellen derselben
US10264668B2 (en) 2016-10-24 2019-04-16 Hamilton Sundstrand Corporation Component vertical mounting
US10679929B2 (en) * 2017-07-28 2020-06-09 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same
US11258270B2 (en) * 2019-06-28 2022-02-22 Alpha And Omega Semiconductor (Cayman) Ltd. Super-fast transient response (STR) AC/DC converter for high power density charging application

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546374A (en) * 1981-03-23 1985-10-08 Motorola Inc. Semiconductor device including plateless package
US4899255A (en) * 1988-07-25 1990-02-06 Motorola Inc. Heat sink clip and assembly and method of manufacture
US4994896A (en) * 1987-05-27 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20050264998A1 (en) * 2004-05-25 2005-12-01 3M Innovative Properties Company Heat sink assembly
US20050281012A1 (en) * 2004-06-16 2005-12-22 Charles Clark Mirror image electrical packages and system for using same
CN101123228A (zh) * 2007-05-18 2008-02-13 康舒科技股份有限公司 芯片与散热片的固定位置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404214A (en) 1967-07-17 1968-10-01 Alloys Unltd Inc Flat package for semiconductors
JPS60124848A (ja) 1983-12-08 1985-07-03 Hitachi Chem Co Ltd 半導体類のパッケ−ジ構造
JPS6155946A (ja) 1984-08-27 1986-03-20 Hitachi Chem Co Ltd 半導体類のパツケ−ジ構造
JPH02138766A (ja) 1988-08-06 1990-05-28 Mitsubishi Electric Corp 電子部品のパツケージ構造
GB2274738A (en) 1993-01-30 1994-08-03 Digital Equipment Int Cooling for 3-D semiconductor packages
JPH099644A (ja) 1995-06-21 1997-01-10 Fuji Electric Co Ltd 電力用半導体装置
US5998227A (en) 1996-02-01 1999-12-07 International Rectifier Corporation IGBT and free-wheeling diode combination
DE19615112A1 (de) 1996-04-17 1997-10-23 Asea Brown Boveri Leistungshalbleiterbauelement
JPH10189870A (ja) 1996-10-29 1998-07-21 Toshiba Corp 半導体チップおよびそれを用いた半導体装置
DE69832359T2 (de) 1997-07-19 2006-08-03 Koninklijke Philips Electronics N.V. Halbleitervorrichtung -anordnung und -schaltungen
JP2930074B1 (ja) 1998-06-02 1999-08-03 富士電機株式会社 半導体装置
US7208818B2 (en) * 2004-07-20 2007-04-24 Alpha And Omega Semiconductor Ltd. Power semiconductor package
US7443014B2 (en) * 2005-10-25 2008-10-28 Infineon Technologies Ag Electronic module and method of assembling the same
JP5216981B2 (ja) 2007-07-09 2013-06-19 Ｊｆｅ精密株式会社 半導体用放熱部品およびそれを取付けた半導体用ケース、半導体用キャリア
US7737548B2 (en) * 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
DE102007042998A1 (de) 2007-09-10 2009-03-26 Continental Automotive Gmbh Elektronische Schaltungsanordnung mit einer von der verbauten Lage funktional unabhängigen Wärmesenke, sowie Wärmesenke dafür
US20090127677A1 (en) * 2007-11-21 2009-05-21 Gomez Jocel P Multi-Terminal Package Assembly For Semiconductor Devices
US8067841B2 (en) 2008-02-25 2011-11-29 Infineon Technologies Ag Semiconductor devices having a resin with warpage compensated surfaces
JP5467799B2 (ja) 2009-05-14 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546374A (en) * 1981-03-23 1985-10-08 Motorola Inc. Semiconductor device including plateless package
US4994896A (en) * 1987-05-27 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4899255A (en) * 1988-07-25 1990-02-06 Motorola Inc. Heat sink clip and assembly and method of manufacture
US20050264998A1 (en) * 2004-05-25 2005-12-01 3M Innovative Properties Company Heat sink assembly
US20050281012A1 (en) * 2004-06-16 2005-12-22 Charles Clark Mirror image electrical packages and system for using same
CN101123228A (zh) * 2007-05-18 2008-02-13 康舒科技股份有限公司 芯片与散热片的固定位置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979884A (zh) * 2017-12-28 2019-07-05 黄斐琪 功率晶片覆晶封装结构及其封装方法

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Publication number Publication date
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