JPH10189870A - 半導体チップおよびそれを用いた半導体装置 - Google Patents
半導体チップおよびそれを用いた半導体装置Info
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- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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Abstract
(57)【要約】
【課題】本発明は、制御部とパワー部とを有する複合型
半導体装置において、容易に小型化できるようにするこ
とを特徴とする。 【解決手段】たとえば、半導体チップ１１の一主面に形
成されたパワー素子部１２を、リードフレーム２１の各
ベッド２２ａ，２２ｂ，２２ｃ上に、導電性接着剤３１
により接着する。こうして、ＩＧＢＴの電極端子Ｃと外
部接続リード２３ａとを、電極端子Ｅと外部接続リード
２３ｄとを、電極端子Ｇと内部接続リード２４とを、そ
れぞれ接続する。また、半導体チップ１１の他主面側に
形成された制御素子部１３の各電極端子１３ａ〜１３ｄ
を、ボンディングワイヤ４１を介して、外部接続リード
２３ｂ〜２３ｅのそれぞれに接続する。そして、外部接
続リード２３ａ〜２３ｅの先端部分を露出させるように
して、半導体チップ１１の周囲をパッケージ５１によっ
て封止する構成とされている。
半導体装置において、容易に小型化できるようにするこ
とを特徴とする。 【解決手段】たとえば、半導体チップ１１の一主面に形
成されたパワー素子部１２を、リードフレーム２１の各
ベッド２２ａ，２２ｂ，２２ｃ上に、導電性接着剤３１
により接着する。こうして、ＩＧＢＴの電極端子Ｃと外
部接続リード２３ａとを、電極端子Ｅと外部接続リード
２３ｄとを、電極端子Ｇと内部接続リード２４とを、そ
れぞれ接続する。また、半導体チップ１１の他主面側に
形成された制御素子部１３の各電極端子１３ａ〜１３ｄ
を、ボンディングワイヤ４１を介して、外部接続リード
２３ｂ〜２３ｅのそれぞれに接続する。そして、外部接
続リード２３ａ〜２３ｅの先端部分を露出させるように
して、半導体チップ１１の周囲をパッケージ５１によっ
て封止する構成とされている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップお
よびそれを用いた半導体装置に関するもので、特に、パ
ワー部とそれを制御する制御部とを有する複合型の半導
体装置に用いられるものである。
よびそれを用いた半導体装置に関するもので、特に、パ
ワー部とそれを制御する制御部とを有する複合型の半導
体装置に用いられるものである。
【０００２】
【従来の技術】従来、たとえば制御用ＩＣとパワー素子
のように、システム上、プロセスの異なる複数の半導体
デバイスを同時に必要とする場合、制御用ＩＣやパワー
素子を他の受動素子と共にガラスエポキシ基板上または
セラミック製厚膜基板上に実装させるか、もしくは、そ
れらを１つのパッケージ内に収納してワンパッケージ化
することで、複合化に対応していた。
のように、システム上、プロセスの異なる複数の半導体
デバイスを同時に必要とする場合、制御用ＩＣやパワー
素子を他の受動素子と共にガラスエポキシ基板上または
セラミック製厚膜基板上に実装させるか、もしくは、そ
れらを１つのパッケージ内に収納してワンパッケージ化
することで、複合化に対応していた。
【０００３】図１３は、ガラスエポキシ基板を用いて複
合型の半導体装置を構成した場合を例に示すものであ
る。この場合、たとえば、複数の制御用ＩＣ１０１やパ
ワー素子１０２が、他の受動素子１０３、１０４と共
に、ガラスエポキシ基板１０５上にそれぞれ実装されて
なる構成とされている。
合型の半導体装置を構成した場合を例に示すものであ
る。この場合、たとえば、複数の制御用ＩＣ１０１やパ
ワー素子１０２が、他の受動素子１０３、１０４と共
に、ガラスエポキシ基板１０５上にそれぞれ実装されて
なる構成とされている。
【０００４】図１４は、セラミック製厚膜基板を用いて
複合型の半導体装置を構成した場合をれに示すものであ
る。この場合、たとえば、複数の制御用ＩＣ２０１やパ
ワーチップ２０２が、他の受動素子２０３と共に、セラ
ミック製厚膜基板２０４上にそれぞれ実装されてなる構
成とされている。
複合型の半導体装置を構成した場合をれに示すものであ
る。この場合、たとえば、複数の制御用ＩＣ２０１やパ
ワーチップ２０２が、他の受動素子２０３と共に、セラ
ミック製厚膜基板２０４上にそれぞれ実装されてなる構
成とされている。
【０００５】また、上記パワーチップ２０２は、ヒート
シンク２０５を介して、上記セラミック製厚膜基板２０
４上に実装されるようになっている。そして、ボンディ
ングワイヤ２０６によって、上記パワーチップ２０２上
の電極と上記セラミック製厚膜基板２０４上の配線とが
接続されている。
シンク２０５を介して、上記セラミック製厚膜基板２０
４上に実装されるようになっている。そして、ボンディ
ングワイヤ２０６によって、上記パワーチップ２０２上
の電極と上記セラミック製厚膜基板２０４上の配線とが
接続されている。
【０００６】図１５は、ワンパッケージ化が可能な場合
の複合型半導体装置の構成を示すものである。この場
合、たとえば、リードフレーム３０１の各ベッド３０
２、３０３上に制御用チップ３０４またはパワーチップ
３０５が搭載され、これらチップ３０４、３０５がパッ
ケージ３０６内に収納されてなる構成とされている。
の複合型半導体装置の構成を示すものである。この場
合、たとえば、リードフレーム３０１の各ベッド３０
２、３０３上に制御用チップ３０４またはパワーチップ
３０５が搭載され、これらチップ３０４、３０５がパッ
ケージ３０６内に収納されてなる構成とされている。
【０００７】また、上記チップ３０４、３０５上の各電
極は、ボンディングワイヤ３０７を介して、上記リード
フレーム３０１の各リード３０８、３０９と接続されて
いる。
極は、ボンディングワイヤ３０７を介して、上記リード
フレーム３０１の各リード３０８、３０９と接続されて
いる。
【０００８】しかしながら、上記したいずれの複合型半
導体装置においても、部品点数の増加にともなって装置
が全体的に大型化し、信頼性や歩留まりなどが低下する
といった問題があった。
導体装置においても、部品点数の増加にともなって装置
が全体的に大型化し、信頼性や歩留まりなどが低下する
といった問題があった。
【０００９】すなわち、部品点数の増加は基板やパッケ
ージの大型化を招き、小型化の妨げとなるだけでなく、
配線数を増大させ、信頼性や歩留まりを低下させる要因
となる。
ージの大型化を招き、小型化の妨げとなるだけでなく、
配線数を増大させ、信頼性や歩留まりを低下させる要因
となる。
【００１０】また、部品点数の増加は総配線長を増大さ
せる結果、耐ノイズ性を悪化させる原因となる。耐ノイ
ズ性の悪化は、たとえば、バイパスコンデンサなどを設
けることで解決できるが、本来は必要としない素子を増
やすことになり、さらなる、装置の大型化や信頼性など
の低下を引き起こす。
せる結果、耐ノイズ性を悪化させる原因となる。耐ノイ
ズ性の悪化は、たとえば、バイパスコンデンサなどを設
けることで解決できるが、本来は必要としない素子を増
やすことになり、さらなる、装置の大型化や信頼性など
の低下を引き起こす。
【００１１】一方、たとえば制御素子部とパワー素子部
のように、異なる機能のワンチップ化が可能なプロセス
の場合は、それらを横並びにしてチップ上に集積させる
ことで、複合化が行われている。
のように、異なる機能のワンチップ化が可能なプロセス
の場合は、それらを横並びにしてチップ上に集積させる
ことで、複合化が行われている。
【００１２】図１６は、複合化されたチップの構成を示
すものである。この場合、たとえば、チップ４０１上に
制御素子部４０２とパワー素子部４０３とが横並びに集
積されるとともに、上記チップ４０１と各素子部４０
２、４０３との間および各素子部４０２、４０３の相互
が、それぞれ絶縁層４０４によって分離されてなる構成
とされている。
すものである。この場合、たとえば、チップ４０１上に
制御素子部４０２とパワー素子部４０３とが横並びに集
積されるとともに、上記チップ４０１と各素子部４０
２、４０３との間および各素子部４０２、４０３の相互
が、それぞれ絶縁層４０４によって分離されてなる構成
とされている。
【００１３】しかしながら、このような構造において
は、チップ上に横並びに素子部を集積するためにチップ
サイズが大型化しやすく、チップサイズが大型化するに
つれて熱応力の影響を受けやすくなり、特性変動やチッ
プクラックを生じる可能性が高くなるという欠点があっ
た。
は、チップ上に横並びに素子部を集積するためにチップ
サイズが大型化しやすく、チップサイズが大型化するに
つれて熱応力の影響を受けやすくなり、特性変動やチッ
プクラックを生じる可能性が高くなるという欠点があっ
た。
【００１４】したがって、横並びに素子部を集積するこ
とによってワンチップ化されたチップを採用して複合型
半導体装置を構成した場合にも、装置が全体的に大型化
しやすく、信頼性が低いなどの問題があった。
とによってワンチップ化されたチップを採用して複合型
半導体装置を構成した場合にも、装置が全体的に大型化
しやすく、信頼性が低いなどの問題があった。
【００１５】
【発明が解決しようとする課題】上記したように、従来
においては、装置が大型化しやすく、信頼性が低いなど
の問題があった。そこで、この発明は、小型化が可能
で、信頼性などの高い複合型の半導体装置を提供するこ
とを目的としている。
においては、装置が大型化しやすく、信頼性が低いなど
の問題があった。そこで、この発明は、小型化が可能
で、信頼性などの高い複合型の半導体装置を提供するこ
とを目的としている。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体チップにあっては、絶縁層を介
して、その上下方向に設けられた、第１、第２の半導体
層のそれぞれに第１、第２の集積回路部が形成されてな
る構成とされている。
めに、この発明の半導体チップにあっては、絶縁層を介
して、その上下方向に設けられた、第１、第２の半導体
層のそれぞれに第１、第２の集積回路部が形成されてな
る構成とされている。
【００１７】また、この発明の半導体装置にあっては、
絶縁層を介して、その上下方向に設けられた、第１、第
２の半導体層のそれぞれ第１、第２の集積回路部が形成
された半導体チップと、この半導体チップの、前記第１
の集積回路部の各電極端子が個々に接続されるベッド、
よび、前記第２の集積回路部の各電極端子が個々に接続
されるリードを有してなるリードフレームとから構成さ
れている。
絶縁層を介して、その上下方向に設けられた、第１、第
２の半導体層のそれぞれ第１、第２の集積回路部が形成
された半導体チップと、この半導体チップの、前記第１
の集積回路部の各電極端子が個々に接続されるベッド、
よび、前記第２の集積回路部の各電極端子が個々に接続
されるリードを有してなるリードフレームとから構成さ
れている。
【００１８】さらに、この発明の半導体装置にあって
は、それぞれの絶縁層の相互を接合して、第１の集積回
路部が形成された第１の半導体層を有する第１の半導体
素子と、第２の集積回路部が形成された第２の半導体層
を有する第２の半導体素子とを、上下方向に貼り合わせ
てなる半導体チップと、この半導体チップの、前記第１
の集積回路部の各電極端子の位置に応じて複数に分割さ
れ、前記第１の集積回路部が導電性接着剤を用いて接着
されることにより、該電極端子が個々に接続されるベッ
ド、および、前記第２の集積回路部の各電極端子がボン
ディングワイヤを介して個々に接続されるリードを有し
てなるリードフレームと、このリードフレームの前記リ
ードの一部を除いて、前記半導体チップをモールドする
ための樹脂とから構成されている。
は、それぞれの絶縁層の相互を接合して、第１の集積回
路部が形成された第１の半導体層を有する第１の半導体
素子と、第２の集積回路部が形成された第２の半導体層
を有する第２の半導体素子とを、上下方向に貼り合わせ
てなる半導体チップと、この半導体チップの、前記第１
の集積回路部の各電極端子の位置に応じて複数に分割さ
れ、前記第１の集積回路部が導電性接着剤を用いて接着
されることにより、該電極端子が個々に接続されるベッ
ド、および、前記第２の集積回路部の各電極端子がボン
ディングワイヤを介して個々に接続されるリードを有し
てなるリードフレームと、このリードフレームの前記リ
ードの一部を除いて、前記半導体チップをモールドする
ための樹脂とから構成されている。
【００１９】この発明の半導体チップによれば、異種の
プロセスや機能を有する半導体チップをワンチップ分の
サイズで形成できるようになる。これにより、チップサ
イズが大型化するのを抑え、熱応力による特性変動やチ
ップクラックの発生を防ぐことが可能となるものであ
る。また、この発明の半導体装置によれば、半導体チッ
プのサイズに応じた小型化が可能で、しかも、実装の大
幅な簡素化が図れるようになるものである。
プロセスや機能を有する半導体チップをワンチップ分の
サイズで形成できるようになる。これにより、チップサ
イズが大型化するのを抑え、熱応力による特性変動やチ
ップクラックの発生を防ぐことが可能となるものであ
る。また、この発明の半導体装置によれば、半導体チッ
プのサイズに応じた小型化が可能で、しかも、実装の大
幅な簡素化が図れるようになるものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、複合型半導体装置の概略構成を示すも
のである。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、複合型半導体装置の概略構成を示すも
のである。
【００２１】すなわち、この複合型半導体装置は、たと
えば、半導体チップ１１の一主面に形成されたＩＧＢＴ
などのパワー素子部（第１の集積回路部）１２側が、該
パワー素子部１２の各電極端子Ｃ、Ｅ、Ｇの位置に応じ
て分割されたリードフレーム２１の各ベッド２２ａ、２
２ｂ、２２ｃ上に、それぞれ導電性ペーストや半田など
の導電性接着剤３１を介して接着されている。
えば、半導体チップ１１の一主面に形成されたＩＧＢＴ
などのパワー素子部（第１の集積回路部）１２側が、該
パワー素子部１２の各電極端子Ｃ、Ｅ、Ｇの位置に応じ
て分割されたリードフレーム２１の各ベッド２２ａ、２
２ｂ、２２ｃ上に、それぞれ導電性ペーストや半田など
の導電性接着剤３１を介して接着されている。
【００２２】また、上記半導体チップ１１の他主面側に
形成された制御素子部（第２の集積回路部）１３の各電
極端子（たとえば、ＶＣＣ、ＩＮ、ＧＮＤ（Ｅ）、ＯＵ
Ｔ）１３ａ、１３ｂ、１３ｃ、１３ｄは、ボンディング
ワイヤ４１を介して、外部接続リード２３ａを除く、上
記リードフレーム２１の外部接続リード２３ｂ、２３
ｃ、２３ｅのそれぞれに接続されている。
形成された制御素子部（第２の集積回路部）１３の各電
極端子（たとえば、ＶＣＣ、ＩＮ、ＧＮＤ（Ｅ）、ＯＵ
Ｔ）１３ａ、１３ｂ、１３ｃ、１３ｄは、ボンディング
ワイヤ４１を介して、外部接続リード２３ａを除く、上
記リードフレーム２１の外部接続リード２３ｂ、２３
ｃ、２３ｅのそれぞれに接続されている。
【００２３】そして、上記外部接続リード２３ａ〜２３
ｅの先端部分を露出させるようにして、外部接続リード
２３ｂ〜２３ｅとボンディングワイヤ４１との各接続
部、および、上記ベッド２２ｃにつながる内部接続リー
ド２４を含んで、上記半導体チップ１１の周囲が樹脂モ
ールドによるパッケージ５１によって封止されてなる構
成とされている。
ｅの先端部分を露出させるようにして、外部接続リード
２３ｂ〜２３ｅとボンディングワイヤ４１との各接続
部、および、上記ベッド２２ｃにつながる内部接続リー
ド２４を含んで、上記半導体チップ１１の周囲が樹脂モ
ールドによるパッケージ５１によって封止されてなる構
成とされている。
【００２４】なお、この場合、外部との接続には用いな
い、上記内部接続リード２４をパッケージ５１内に収納
するようにすることで、耐サージ性や耐ノイズ性の向上
が図られている。また、たとえば、この内部接続リード
２４（または、上記ベッド２２ａに接続された外部接続
リード２３ａもしくは上記ベッド２２ｂに接続された外
部接続リード２３ｄのいずれでもよい）には、ボンディ
ングワイヤ４２を介して、上記制御素子部１３の電極端
子（ＯＵＴ）１３ｄが接続されて、上記パワー素子部１
２と上記制御素子部１３との間の電気的接続が行われる
ようになっている。
い、上記内部接続リード２４をパッケージ５１内に収納
するようにすることで、耐サージ性や耐ノイズ性の向上
が図られている。また、たとえば、この内部接続リード
２４（または、上記ベッド２２ａに接続された外部接続
リード２３ａもしくは上記ベッド２２ｂに接続された外
部接続リード２３ｄのいずれでもよい）には、ボンディ
ングワイヤ４２を介して、上記制御素子部１３の電極端
子（ＯＵＴ）１３ｄが接続されて、上記パワー素子部１
２と上記制御素子部１３との間の電気的接続が行われる
ようになっている。
【００２５】図２は、上記した複合型半導体装置の構成
を等価的に示すものであり、ここではパワー素子部１２
をＩＧＢＴによって形成した場合を例に示している。こ
の場合、ＩＧＢＴを制御するための制御素子部１３とし
ては、たとえば、外部接続リード２３ｂより動作に必要
な電源（ＶＣＣ）が供給される電源回路１３―１、外部
接続リード２３ｃより動作信号（ＩＮ）が入力される入
力回路１３―２、この入力回路１３―２からのオン出力
によってＩＧＢＴを駆動するドライブ回路１３―３、こ
のドライブ回路１３―３を保護するための保護回路１３
―４、この保護回路１３―４を監視して動作異常時には
外部接続リード２３ｅに異常信号（ＯＵＴ）を出力する
ダイアグ回路１３―５によって構成されている。
を等価的に示すものであり、ここではパワー素子部１２
をＩＧＢＴによって形成した場合を例に示している。こ
の場合、ＩＧＢＴを制御するための制御素子部１３とし
ては、たとえば、外部接続リード２３ｂより動作に必要
な電源（ＶＣＣ）が供給される電源回路１３―１、外部
接続リード２３ｃより動作信号（ＩＮ）が入力される入
力回路１３―２、この入力回路１３―２からのオン出力
によってＩＧＢＴを駆動するドライブ回路１３―３、こ
のドライブ回路１３―３を保護するための保護回路１３
―４、この保護回路１３―４を監視して動作異常時には
外部接続リード２３ｅに異常信号（ＯＵＴ）を出力する
ダイアグ回路１３―５によって構成されている。
【００２６】そして、上記ドライブ回路１３―３が、上
記内部接続リード２４を介して、該リード２４とつなが
る上記ベッド２２ｂにつながる外部接続リード２３ｄ
に、それぞれ接続されている。
記内部接続リード２４を介して、該リード２４とつなが
る上記ベッド２２ｂにつながる外部接続リード２３ｄ
に、それぞれ接続されている。
【００２７】尚、外部端子リード２３ｃ、２３ｅは、マ
イクロプロセッサー（図示せず）に接続されている。以
下、上記回路の一実施例を説明する。
イクロプロセッサー（図示せず）に接続されている。以
下、上記回路の一実施例を説明する。
【００２８】図３は電源回路の詳細図である。電源回路
１３―１は、外部端子２３６に供給された電圧ＶＣＣを
受けると、トランジスタ１４０３のベース、エミッタ間
には抵抗１４０１、１４０２により分割された電圧がか
かる為、内部電圧ＶＤＤを発生する。
１３―１は、外部端子２３６に供給された電圧ＶＣＣを
受けると、トランジスタ１４０３のベース、エミッタ間
には抵抗１４０１、１４０２により分割された電圧がか
かる為、内部電圧ＶＤＤを発生する。
【００２９】図４は入力回路の詳細図である。入力回路
１３―２は、入力保護回路１６０１、バッファ１６０
２、ジンパレータ１６０３、Ｖref 発生部１６０５、wi
red ORロジックを有している。入力保護回路１６０１
は、ＶＳＳ―ＶＤＤ範囲以上の電圧が入力されるのを防
止している。バッファ１６０２は、入力信号を保持する
と共に、そのレベルをシフトする。Vref発生部１６０５
は参照電圧Vrefを発生する。コンパレータ１６０３は、
レベルシフトされた入力信号とVrefとを比較し、比較結
果信号を発生する。wired ORロジックは、比較結果信
号、及び、保護回路からのFAULT 信号を受取る。
１３―２は、入力保護回路１６０１、バッファ１６０
２、ジンパレータ１６０３、Ｖref 発生部１６０５、wi
red ORロジックを有している。入力保護回路１６０１
は、ＶＳＳ―ＶＤＤ範囲以上の電圧が入力されるのを防
止している。バッファ１６０２は、入力信号を保持する
と共に、そのレベルをシフトする。Vref発生部１６０５
は参照電圧Vrefを発生する。コンパレータ１６０３は、
レベルシフトされた入力信号とVrefとを比較し、比較結
果信号を発生する。wired ORロジックは、比較結果信
号、及び、保護回路からのFAULT 信号を受取る。
【００３０】図５は、ドライブ回路の詳細図である。ド
ライブ回路１３―３は、増幅回路の構成を有し、T ON信
号を保持すると共に、T ON信号に従ってIGBTのゲートを
ドライブする。
ライブ回路１３―３は、増幅回路の構成を有し、T ON信
号を保持すると共に、T ON信号に従ってIGBTのゲートを
ドライブする。
【００３１】図６は、保護回路及びダイアグ回路の詳細
を示した図である。この保護回路１３―４、ダイアグ回
路１３―５は、検出部、パルス信号発生部１３０２、ラ
ッチ回路１３０４、リセット回路から構成されている。
電圧が最初にこれらの回路に供給された際、リセット回
路における電圧はパルス信号を発生し、ラッチ回路１３
０４のＲノードへ出力することにより、ラッチ回路１３
０４におけるデータをリセットする。
を示した図である。この保護回路１３―４、ダイアグ回
路１３―５は、検出部、パルス信号発生部１３０２、ラ
ッチ回路１３０４、リセット回路から構成されている。
電圧が最初にこれらの回路に供給された際、リセット回
路における電圧はパルス信号を発生し、ラッチ回路１３
０４のＲノードへ出力することにより、ラッチ回路１３
０４におけるデータをリセットする。
【００３２】またＩＧＢＴ２４に過電流が流れた場合に
は、検出部はその現象を検知し、 L信号をパルス信号発
生部１３０２に出力する。パルス信号発生部１３０２
は、H 信号をラッチ回路１３０４のＣノードに出力す
るため、Ｄノードは‘Ｈ’レベルに変わり、最終的にＱ
ノードはFAULT 信号を発生する。FAULT 信号は入力回路
１３―２にあるWired ORロジック回路１６０４に供給さ
れる。仮にFAULT 信号が H （すなわちIGBTに過電流が
流れている）場合には、T ON信号はグランドレベルにな
る為、ドライブ回路１３―３はＩＧＢＴをドライブする
のを停止する。
は、検出部はその現象を検知し、 L信号をパルス信号発
生部１３０２に出力する。パルス信号発生部１３０２
は、H 信号をラッチ回路１３０４のＣノードに出力す
るため、Ｄノードは‘Ｈ’レベルに変わり、最終的にＱ
ノードはFAULT 信号を発生する。FAULT 信号は入力回路
１３―２にあるWired ORロジック回路１６０４に供給さ
れる。仮にFAULT 信号が H （すなわちIGBTに過電流が
流れている）場合には、T ON信号はグランドレベルにな
る為、ドライブ回路１３―３はＩＧＢＴをドライブする
のを停止する。
【００３３】図７は、上記した半導体チップ１１の構成
をより詳細に示すものである。すなわち、半導体チップ
１１は、たとえば、アップドレイン構造によりＩＧＢＴ
などのパワー素子部１２が形成されてなる半導体素子１
１Ａと、誘電体分離構造により制御素子部１３が形成さ
れてなる半導体素子１１Ｂとを、それぞれの誘電体層
（絶縁層）１１Ａ−１，１１Ｂ−１の裏面により接合し
てなる構成とされている。耐圧を得るためには絶縁層は
厚い方が好ましい。例えば、パワー素子部１２の耐圧を
４５０〜７５０Ｖにする際は、少なくとも３〜５μｍの
絶縁層が必要とされる。
をより詳細に示すものである。すなわち、半導体チップ
１１は、たとえば、アップドレイン構造によりＩＧＢＴ
などのパワー素子部１２が形成されてなる半導体素子１
１Ａと、誘電体分離構造により制御素子部１３が形成さ
れてなる半導体素子１１Ｂとを、それぞれの誘電体層
（絶縁層）１１Ａ−１，１１Ｂ−１の裏面により接合し
てなる構成とされている。耐圧を得るためには絶縁層は
厚い方が好ましい。例えば、パワー素子部１２の耐圧を
４５０〜７５０Ｖにする際は、少なくとも３〜５μｍの
絶縁層が必要とされる。
【００３４】上記半導体素子１１Ｂは、たとえば同図
（ａ）に示すように、誘電体層１１Ｂ―１により分割さ
れた各半導体層１１Ｂ−２の表面に、ＮＰＮ―Ｔｒ、Ｐ
ＮＰ−Ｔｒ、抵抗などの制御素子が形成されて、第２の
集積回路としての上記制御素子部１３が形成されてい
る。
（ａ）に示すように、誘電体層１１Ｂ―１により分割さ
れた各半導体層１１Ｂ−２の表面に、ＮＰＮ―Ｔｒ、Ｐ
ＮＰ−Ｔｒ、抵抗などの制御素子が形成されて、第２の
集積回路としての上記制御素子部１３が形成されてい
る。
【００３５】上記半導体素子１１Ａは、たとえば同図
（ｂ）に示すように、誘電体層１１Ａ―１上に形成され
た半導体層１１Ａ−２の表面に、アップドレイン構造に
よりＩＧＢＴなどのパワー段が形成されて、第１の集積
回路としての上記パワー素子部１２が形成されている。
このような構成によれば、半導体チップ１１は、誘電体
層１１Ａ−１，１１Ｂ−１の上下方向に制御素子部１３
とパワー素子部１２とが集積されてなる構成とされるこ
とにより、チップ上に横並びに集積してワンチップ化す
るようにしてなる従来のものに比べ、チップサイズを略
１／２まで小型化できる。
（ｂ）に示すように、誘電体層１１Ａ―１上に形成され
た半導体層１１Ａ−２の表面に、アップドレイン構造に
よりＩＧＢＴなどのパワー段が形成されて、第１の集積
回路としての上記パワー素子部１２が形成されている。
このような構成によれば、半導体チップ１１は、誘電体
層１１Ａ−１，１１Ｂ−１の上下方向に制御素子部１３
とパワー素子部１２とが集積されてなる構成とされるこ
とにより、チップ上に横並びに集積してワンチップ化す
るようにしてなる従来のものに比べ、チップサイズを略
１／２まで小型化できる。
【００３６】したがって、熱応力の影響を受けやすく、
特性変動やチップクラックを生じる可能性が高いという
欠点を改善することが可能となるものである。図８は、
上記したリードフレーム２１の構成をさらに詳細に示す
ものである。なお、ここでは、便宜上、リードを相互に
連結するタイバーの記載を一部省略している。
特性変動やチップクラックを生じる可能性が高いという
欠点を改善することが可能となるものである。図８は、
上記したリードフレーム２１の構成をさらに詳細に示す
ものである。なお、ここでは、便宜上、リードを相互に
連結するタイバーの記載を一部省略している。
【００３７】すなわち、リードフレーム２１は、上記パ
ワー素子部１２の各電極端子（たとえば、ＩＧＢＴの場
合はＣ，Ｅ，Ｇ）の位置に応じて分割されたベッド２２
ａ，２２ｂ，２２ｃと、外部接続リード２３ａ〜２３
ｅ、および、内部接続リード２４からなっている。
ワー素子部１２の各電極端子（たとえば、ＩＧＢＴの場
合はＣ，Ｅ，Ｇ）の位置に応じて分割されたベッド２２
ａ，２２ｂ，２２ｃと、外部接続リード２３ａ〜２３
ｅ、および、内部接続リード２４からなっている。
【００３８】上記接続リード２３ａ〜２３ｅのうち、外
部接続リード２３ａは、上記ベッド２２ａに接続されて
一体的に設けられている。また、外部接続リード２３ｄ
は、上記ベッド２２ｂに接続されて一体的に設けられて
いる。
部接続リード２３ａは、上記ベッド２２ａに接続されて
一体的に設けられている。また、外部接続リード２３ｄ
は、上記ベッド２２ｂに接続されて一体的に設けられて
いる。
【００３９】さらに、外部接続リード２３ｂ、２３ｃ、
２３ｅは、上記ベッド２２ａ，２２ｂ，２２ｃのそれぞ
れとは独立して設けられている。上記内部接続リード２
４は、上記ベッド２２ｃに接続されて一体的に設けられ
ている。また、この内部接続リード２４は、パッケージ
ングの際に上記パッケージ５１内より突出しないよう
に、上記外部接続リード２３ａ〜２３ｅのそれぞれより
も少し短くなっている。
２３ｅは、上記ベッド２２ａ，２２ｂ，２２ｃのそれぞ
れとは独立して設けられている。上記内部接続リード２
４は、上記ベッド２２ｃに接続されて一体的に設けられ
ている。また、この内部接続リード２４は、パッケージ
ングの際に上記パッケージ５１内より突出しないよう
に、上記外部接続リード２３ａ〜２３ｅのそれぞれより
も少し短くなっている。
【００４０】このような構成により、リードフレーム２
１のベッド２２ａ，２２ｂ，２２ｃ上にパワー素子部１
２が接着されることで、たとえば、ＩＧＢＴのコレクタ
と外部接続リード２３ａとが自動的に接続され、ＩＧＢ
Ｔのエミッタと外部接続リード２３ｄとが自動的に接続
され、ＩＧＢＴのゲートと内部接続リード２４とが自動
的に接続される。
１のベッド２２ａ，２２ｂ，２２ｃ上にパワー素子部１
２が接着されることで、たとえば、ＩＧＢＴのコレクタ
と外部接続リード２３ａとが自動的に接続され、ＩＧＢ
Ｔのエミッタと外部接続リード２３ｄとが自動的に接続
され、ＩＧＢＴのゲートと内部接続リード２４とが自動
的に接続される。
【００４１】なお、各ベッド２２ａ，２２ｂ，２２ｃの
分割比は、たとえばＣ＞Ｅ＞＞Ｇのように、電流容量と
放熱性とを考慮して決定するのが望ましい。また面積を
変化させるだけでなく、ベッドの厚さを上記関係式で決
定するのが望ましい。上記例では、ベッドの厚さはＣ＞
Ｅ＞＞Ｇとなる。
分割比は、たとえばＣ＞Ｅ＞＞Ｇのように、電流容量と
放熱性とを考慮して決定するのが望ましい。また面積を
変化させるだけでなく、ベッドの厚さを上記関係式で決
定するのが望ましい。上記例では、ベッドの厚さはＣ＞
Ｅ＞＞Ｇとなる。
【００４２】図９は、上記したリードフレーム２１上へ
の半導体チップ１１を搭載方法を示すものである。すな
わち、リードフレーム２１上に半導体チップ１１を搭載
する場合、半導体チップ１１のパワー素子部１２側をリ
ードフレーム２１に対向させ、たとえば、ＩＧＢＴのコ
レクタをベッド２２ａに、エミッタをベッド２２ｂに、
ゲートをベッド２２ｃに、それぞれ対応させるようにし
て行われる。
の半導体チップ１１を搭載方法を示すものである。すな
わち、リードフレーム２１上に半導体チップ１１を搭載
する場合、半導体チップ１１のパワー素子部１２側をリ
ードフレーム２１に対向させ、たとえば、ＩＧＢＴのコ
レクタをベッド２２ａに、エミッタをベッド２２ｂに、
ゲートをベッド２２ｃに、それぞれ対応させるようにし
て行われる。
【００４３】これにより、各ベッド２２ａ，２２ｂ，２
２ｃ上へのパワー素子部１２の接着にともなって、たと
えば、ＩＧＢＴのコレクタが外部接続リード２３ａと、
エミッタが外部接続リード２３ｄと、ゲートが内部接続
リード２４と、それぞれ電気的に接続される。そして、
半導体チップ１１およびリードフレーム２１の一部を、
封止樹脂などのパッケージ５１内に収納した後に、ベッ
ド２２ａ，２２ｂ，２２ｃを相互に連結するタイバー２
５はカットされる。
２ｃ上へのパワー素子部１２の接着にともなって、たと
えば、ＩＧＢＴのコレクタが外部接続リード２３ａと、
エミッタが外部接続リード２３ｄと、ゲートが内部接続
リード２４と、それぞれ電気的に接続される。そして、
半導体チップ１１およびリードフレーム２１の一部を、
封止樹脂などのパッケージ５１内に収納した後に、ベッ
ド２２ａ，２２ｂ，２２ｃを相互に連結するタイバー２
５はカットされる。
【００４４】この結果、それぞれの接続のためのワイヤ
ボンディングが不要となる分だけ、工程の簡素化を図る
ことが可能となる。また、同時に、ボンディングにかか
る信頼性や歩留まりも向上できる。
ボンディングが不要となる分だけ、工程の簡素化を図る
ことが可能となる。また、同時に、ボンディングにかか
る信頼性や歩留まりも向上できる。
【００４５】上記したように、誘電体層の裏面を相互に
結合することによって、制御素子部とパワー素子部とを
有する半導体チップをワンチップ分のサイズで形成でき
るようにしている。これにより、制御素子部とパワー素
子部とを組み合わせたシステムの、いわゆるオンシリコ
ン化が可能になるため、チップサイズの大幅な小型化が
図れ、熱応力による特性変動やチップクラックの発生を
抑制できるようになる。したがって、複合型半導体装置
を半導体チップのサイズに応じて小型化することができ
るとともに、実装工程の大幅な簡素化などにより、信頼
性や歩留まりを向上できるものである。
結合することによって、制御素子部とパワー素子部とを
有する半導体チップをワンチップ分のサイズで形成でき
るようにしている。これにより、制御素子部とパワー素
子部とを組み合わせたシステムの、いわゆるオンシリコ
ン化が可能になるため、チップサイズの大幅な小型化が
図れ、熱応力による特性変動やチップクラックの発生を
抑制できるようになる。したがって、複合型半導体装置
を半導体チップのサイズに応じて小型化することができ
るとともに、実装工程の大幅な簡素化などにより、信頼
性や歩留まりを向上できるものである。
【００４６】なお、上記した本発明の実装の一形態にお
いては、パワー素子部としてＩＧＢＴを例に説明した
が、これに限らず、たとえばバイポーラトランジスタや
ＭＯＳトランジスタなどのように各種のスイッチング素
子に適用できる。また、パワー素子部は、１個のＩＧＢ
Ｔにより構成されるものに限らず、たとえば、２個のＩ
ＧＢＴにより構成されるハーフブチッジ型ドライバ、４
個のＩＧＢＴにより構成されるＨブリッジ型ドライバ、
もしくは、６個のＩＧＢＴにより構成されるインバータ
などであっても良い。
いては、パワー素子部としてＩＧＢＴを例に説明した
が、これに限らず、たとえばバイポーラトランジスタや
ＭＯＳトランジスタなどのように各種のスイッチング素
子に適用できる。また、パワー素子部は、１個のＩＧＢ
Ｔにより構成されるものに限らず、たとえば、２個のＩ
ＧＢＴにより構成されるハーフブチッジ型ドライバ、４
個のＩＧＢＴにより構成されるＨブリッジ型ドライバ、
もしくは、６個のＩＧＢＴにより構成されるインバータ
などであっても良い。
【００４７】以下、Ｈブリッジ型ドライバについて説明
をする。図１０はＨブリッジ型ドライバ用のリードフレ
ームである。図１１はＨブリッジ型ドライバをリードフ
レームに搭載した図である。図１２は図１１に示したチ
ップに形成されている回路ブロック図である。このＨブ
リッジ型ドライバは、例えば電車の扉の開閉に使われ、
左右両方の回転が可能になっている。
をする。図１０はＨブリッジ型ドライバ用のリードフレ
ームである。図１１はＨブリッジ型ドライバをリードフ
レームに搭載した図である。図１２は図１１に示したチ
ップに形成されている回路ブロック図である。このＨブ
リッジ型ドライバは、例えば電車の扉の開閉に使われ、
左右両方の回転が可能になっている。
【００４８】Ｈブリッジ回路は図１２のような構成にな
っている。ＩＧＢＴ１２０５のエミッタ、ＩＧＢＴ１２
０４のコレクタはモータの一端に接続され、ＩＧＢＴ１
２０６のエミッタ、ＩＧＢＴ１２０４のコレクタはモー
タ１２０３の他端に接続されている。例えばＩＧＢＴ１
２０４、１２０５がＯＮ状態の時（ＩＧＢＴ１２０２、
１２０６はＯＦＦ状態）、モータ１２０３は右回転し、
ＩＧＢＴ１２０２、１２０６がＯＮ状態の時、モータ１
２０３は左回転する。この動作を制御するため、制御回
路１２０１に、４つのＩＧＢＴ１２０２、１２０４、１
２０５、１２０６のゲートが接続されている。
っている。ＩＧＢＴ１２０５のエミッタ、ＩＧＢＴ１２
０４のコレクタはモータの一端に接続され、ＩＧＢＴ１
２０６のエミッタ、ＩＧＢＴ１２０４のコレクタはモー
タ１２０３の他端に接続されている。例えばＩＧＢＴ１
２０４、１２０５がＯＮ状態の時（ＩＧＢＴ１２０２、
１２０６はＯＦＦ状態）、モータ１２０３は右回転し、
ＩＧＢＴ１２０２、１２０６がＯＮ状態の時、モータ１
２０３は左回転する。この動作を制御するため、制御回
路１２０１に、４つのＩＧＢＴ１２０２、１２０４、１
２０５、１２０６のゲートが接続されている。
【００４９】これらの回路を実現にあたっては、４つの
ＩＧＢＴを下面に、絶縁層を介して制御回路１２０１を
上面に形成したチップを、図１０のようなリードフレー
ムにＩＧＢＴのゲート、コレクタ、エミッタが接続する
ように搭載し、要部をワイヤでボンディングすることで
可能になる。
ＩＧＢＴを下面に、絶縁層を介して制御回路１２０１を
上面に形成したチップを、図１０のようなリードフレー
ムにＩＧＢＴのゲート、コレクタ、エミッタが接続する
ように搭載し、要部をワイヤでボンディングすることで
可能になる。
【００５０】本実施例では、ＩＧＢＴとＩＧＢＴとの接
続はベット形状を変更することで対応している。例え
ば、ＩＧＢＴ１２０５のエミッタとＩＧＢＴ１２０２の
コレクタとを接続し、ＩＧＢＴ１２０６のエミッタとＩ
ＧＢＴ１２０４のコレクタとを接続する必要があるた
め、図１０のようにエミッタ用のベッドとコレクタ用の
ベットを一体化している。また、ＩＧＢＴ１２０５、Ｉ
ＧＢＴ１２０６のコレクタ同士を接続する必要があるた
め、その部分に対応するベッド１００２も一体化してい
る。同様に、ＩＧＢＴ１２０２、１２０４のエミッタ同
士を接続する必要があるため、対応するベッド１００５
を一体化している。
続はベット形状を変更することで対応している。例え
ば、ＩＧＢＴ１２０５のエミッタとＩＧＢＴ１２０２の
コレクタとを接続し、ＩＧＢＴ１２０６のエミッタとＩ
ＧＢＴ１２０４のコレクタとを接続する必要があるた
め、図１０のようにエミッタ用のベッドとコレクタ用の
ベットを一体化している。また、ＩＧＢＴ１２０５、Ｉ
ＧＢＴ１２０６のコレクタ同士を接続する必要があるた
め、その部分に対応するベッド１００２も一体化してい
る。同様に、ＩＧＢＴ１２０２、１２０４のエミッタ同
士を接続する必要があるため、対応するベッド１００５
を一体化している。
【００５１】また、上記実施例を以下の様に変更するこ
ともできる。リードフレームの放熱性やベッドの分割数
を考慮して、半導体チップのパワー素子部（一般に制御
素子部に比べて電極端子数が少ない）側を接着する構成
としたが、制御素子側を接着するようにしても良い。
ともできる。リードフレームの放熱性やベッドの分割数
を考慮して、半導体チップのパワー素子部（一般に制御
素子部に比べて電極端子数が少ない）側を接着する構成
としたが、制御素子側を接着するようにしても良い。
【００５２】また、絶縁層を介してメモリ、制御素子を
形成したチップにしても良い。この場合、ベッドと接す
るのは、メモリの端子となる。また、パワー素子部とベ
ッドとの接続に接着剤を用いるようにしたが、たとえ
ば、ベッドに開口を形成するなどにより、ワイヤボンデ
ィングによって両者間を接続することも可能である。
形成したチップにしても良い。この場合、ベッドと接す
るのは、メモリの端子となる。また、パワー素子部とベ
ッドとの接続に接着剤を用いるようにしたが、たとえ
ば、ベッドに開口を形成するなどにより、ワイヤボンデ
ィングによって両者間を接続することも可能である。
【００５３】さらに、複合型の半導体装置以外の分野、
たとえば、高集積化やチップサイズの小型化が求められ
る各種の分野に適用できる。その他、この発明の要旨を
変えない範囲において、種々変形実施可能なことは勿論
である。
たとえば、高集積化やチップサイズの小型化が求められ
る各種の分野に適用できる。その他、この発明の要旨を
変えない範囲において、種々変形実施可能なことは勿論
である。
【００５４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、小型化が可能で、信頼性などの高い複合型の半導体
装置を提供できる。
ば、小型化が可能で、信頼性などの高い複合型の半導体
装置を提供できる。
【図１】 本発明の第一実施例にかかる複合型願半導体
装置のパッケージ内の構成を示した概略図。
装置のパッケージ内の構成を示した概略図。
【図２】 図１の複合型半導体装置の概略構成を等価的
に示すブロック図。
に示すブロック図。
【図３】 図２の電源回路の詳細図である。
【図４】 図２の入力回路の詳細図である。
【図５】 図２のドライブ回路の詳細図である。
【図６】 図２の保護回路及びダイアグ回路の詳細を示
した図である。
した図である。
【図７】 図１の半導体チップを概略的に示す断面図。
【図８】 図１のリードフレームを概略的に示す斜視
図。
図。
【図９】 第一の第一実施例にかかる複合型半導体装置
の製造プロセスの要部を説明するまめの概略図。
の製造プロセスの要部を説明するまめの概略図。
【図１０】本発明の第二実施例にかかるリードフレーム
を概略的に示す斜視図。
を概略的に示す斜視図。
【図１１】本発明の第二実施例にかかる複合型半導体装
置のパッケージ内の構成を示す概略図。
置のパッケージ内の構成を示す概略図。
【図１２】図１１の複合型半導体装置の概略構成を等価
的に示すブロック図。
的に示すブロック図。
【図１３】従来技術とその問題点を説明するために示
す、ガラスエポキシ基板を用いて構成された複合型半導
体装置の概略図。
す、ガラスエポキシ基板を用いて構成された複合型半導
体装置の概略図。
【図１４】従来のセラミック製厚膜基板を用いて構成し
た場合を例に示す複合型半導体装置の概略図。
た場合を例に示す複合型半導体装置の概略図。
【図１５】従来のワンチップ化された複合型半導体装置
の概略図。
の概略図。
【図１６】従来の複合化された半導体チップの構成を示
す概略図。
す概略図。
１１…半導体チップ １１Ａ、１１Ｂ…誘電体層 １１Ａ−１，１１Ｂ−１…誘電体層 １１Ａ−２，１１Ｂ−２…半導体層 １２…パワー素子部 １３…制御素子部 １３ａ〜１３ｄ…電源端子 １３―１…電源回路 １３―２…入力回路 １３―３…ドライブ回路 １３―４…保護回路 １３―５…ダイアグ回路 ２１…リードフレーム ２２ａ，２２ｂ，２２ｃ…ベッド ２３ａ〜２３ｅ…外部接続リード ２４…内部接続リード ２５…タイバー ３１…導電性接着剤 ４１…ボンディングワイヤ ５１…パッケージ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (19)
- 【請求項１】 絶縁層を介して、その上下方向に設けら
れた、第１、第２の半導体層のそれぞれに第１、第２の
集積回路が形成されてなることを特徴とする半導体チッ
プ。 - 【請求項２】 前記第１の半導体層を有する第１の半導
体素子の絶縁層と前記第２の半導体層を有する第２の半
導体素子の絶縁層とを、相互に接合して形成されること
を特徴とする請求項１に記載の半導体チップ。 - 【請求項３】 前記第１の集積回路部は、スイッチング
素子などのパワー段であることを特徴とする請求項１に
記載の半導体チップ。 - 【請求項４】 前記第２の集積回路部は、前記第１の集
積回路部を制御する制御素子群であることを特徴とする
請求項１に記載の半導体チップ。 - 【請求項５】 絶縁層を介して、その上下方向に設けら
れた、第１、第２の半導体層のそれぞれに第１、第２の
集積回路部が形成された半導体チップと、 この半導体チップの、前記第１の集積回路部の各電極端
子が個々に接続されるベッド、および、前記第２の集積
回路部の各電極端子が個々に接続されるリードを有して
なるリードフレームとを具備したことを特徴とする半導
体装置。 - 【請求項６】 前記半導体チップは、前記第１の半導体
層を有する第１の半導体素子の絶縁層と、前記第２の半
導体層を有する第２の半導体素子の絶縁層とを、相互に
接合して形成されることを特徴とする請求項５に記載の
半導体装置。 - 【請求項７】 前記第１の集積回路部は、スイッチング
素子などのパワー段であることを特徴とする請求項５に
記載の半導体装置。 - 【請求項８】 前記第２の集積回路部は、前記第１の集
積回路部を制御する制御素子群であることを特徴とする
請求項５に記載の半導体装置。 - 【請求項９】 前記ベッドは、前記第１の集積回路部の
各電極端子の位置に応じて複数に分割されてなることを
特徴とする請求項５に記載の半導体装置。 - 【請求項１０】 前記ベッドのそれぞれは、前記第１の
集積回路部の各電極端子を引き出すためのリードが一体
的に設けられてなることを特徴とする請求項５に記載の
半導体装置。 - 【請求項１１】 前記ベッドに設けられたリードには、
前記第２の集積回路部の電極端子の一部がボンディング
ワイヤを介して選択的に接続されることを特徴とする請
求項１０に記載の半導体装置。 - 【請求項１２】 前記ベッドと前記第１の集積回路部の
各電極端子との接続は、導電性接着剤を用いて行われる
ことを特徴とする請求項５に記載の半導体装置。 - 【請求項１３】 前記ベッドと前記第１の集積回路部の
各電極端子との接続は、ボンディングワイヤを用いて行
われることを特徴とする請求項５に記載の半導体装置。 - 【請求項１４】 前記半導体チップおよび前記リードフ
レームの一部が樹脂によりモールドされてなることを特
徴とする請求項５に記載の半導体装置。 - 【請求項１５】 それぞれの絶縁層の相互を接合して、
第１の集積回路部が形成された第１の半導体層を有する
第１の半導体素子と、第２の集積回路部が形成された第
２の半導体層を有する第２の半導体素子とを、上下方向
に張り合わせてなる半導体チップと、 この半導体チップの、前記第１の集積回路部の各電極端
子の位置に応じて複数に分割され、前記第１の集積回路
部が導電性接着剤を用いて接着されることにより、該電
極端子が個々に接続されるベッド、および、前記第２の
集積回路部の各電極端子がボンディングワイヤを介して
個々に接続されるリードを有してなるリードフレーム
と、 このリードフレームの前記リードの一部を除いて、前記
半導体チップをモールドするための樹脂とを具備したこ
とを特徴とする半導体装置。 - 【請求項１６】 前記第１の集積回路部は、スイッチン
グ素子などのパワー段であることを特徴とする請求項１
５に記載の半導体装置。 - 【請求項１７】 前記第２の集積回路部は、前記第１の
集積回路部を制御する制御素子群であることを特徴とす
る請求項１５に記載の半導体装置。 - 【請求項１８】 前記ベッドのそれぞれは、前記第１の
集積回路部の各電極端子を引き出すためのリードが一体
的に設けられてなることを特徴とする請求項１５に記載
の半導体装置。 - 【請求項１９】 前記ベッドに設けられたリードには、
前記第２の集積回路部の電極端子の一部がボンディング
ワイヤを介して選択的に接続されることを特徴とする請
求項１８に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9296648A JPH10189870A (ja) | 1996-10-29 | 1997-10-29 | 半導体チップおよびそれを用いた半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28650396 | 1996-10-29 | ||
| JP8-286503 | 1996-10-29 | ||
| JP9296648A JPH10189870A (ja) | 1996-10-29 | 1997-10-29 | 半導体チップおよびそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189870A true JPH10189870A (ja) | 1998-07-21 |
Family
ID=26556347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9296648A Pending JPH10189870A (ja) | 1996-10-29 | 1997-10-29 | 半導体チップおよびそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8766430B2 (en) | 2012-06-14 | 2014-07-01 | Infineon Technologies Ag | Semiconductor modules and methods of formation thereof |
| US9041460B2 (en) | 2013-08-12 | 2015-05-26 | Infineon Technologies Ag | Packaged power transistors and power packages |
-
1997
- 1997-10-29 JP JP9296648A patent/JPH10189870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8766430B2 (en) | 2012-06-14 | 2014-07-01 | Infineon Technologies Ag | Semiconductor modules and methods of formation thereof |
| US9041460B2 (en) | 2013-08-12 | 2015-05-26 | Infineon Technologies Ag | Packaged power transistors and power packages |
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