DE112014006144B4 - Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, Leistungshalbleitervorrichtung und Leistungswandler, der diese verwendet - Google Patents

Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, Leistungshalbleitervorrichtung und Leistungswandler, der diese verwendet Download PDF

Info

Publication number
DE112014006144B4
DE112014006144B4 DE112014006144.1T DE112014006144T DE112014006144B4 DE 112014006144 B4 DE112014006144 B4 DE 112014006144B4 DE 112014006144 T DE112014006144 T DE 112014006144T DE 112014006144 B4 DE112014006144 B4 DE 112014006144B4
Authority
DE
Germany
Prior art keywords
lead frame
power semiconductor
semiconductor device
gate
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112014006144.1T
Other languages
English (en)
Other versions
DE112014006144T5 (de
Inventor
Shinichi Fujino
Takashi Kume
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Astemo Ltd
Original Assignee
Hitachi Astemo Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Astemo Ltd filed Critical Hitachi Astemo Ltd
Publication of DE112014006144T5 publication Critical patent/DE112014006144T5/de
Application granted granted Critical
Publication of DE112014006144B4 publication Critical patent/DE112014006144B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54—Providing fillings in containers, e.g. gas fillings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Inverter Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, wobei die Halbleitervorrichtung (40) Folgendes enthält:ein erstes Leistungshalbleiterelement (1a), um einen oberen Zweig einer Inverterschaltung zu konfigurieren;ein zweites Leistungshalbleiterelement (1c), um einen unteren Zweig der Inverterschaltung zu konfigurieren;einen ersten Leitungsrahmen (3), um Energie zu dem ersten Leistungshalbleiterelement (1a) zu übertragen;einen zweiten Leitungsrahmen (4), um Energie zu dem zweiten Leistungshalbleiterelement (1c) zu übertragen;einen ersten Gate-Leitungsrahmen (5), um ein Steuersignal zu dem ersten Leistungshalbleiterelement (1a) zu übertragen; undein Dichtelement, um das erste Leistungshalbleiterelement (1a), das zweite Leistungshalbleiterelement (1c), den ersten Leitungsrahmen (3), den zweiten Leitungsrahmen (4) und den ersten Gate-Leitungsrahmen (5) abzudichten, wobei das Verfahren Folgendes umfasst:einen ersten Schritt zum Abdichten des zweiten Leistungshalbleiterelements (1c), das auf einen Leitungsrahmen montiert ist, in dem der erste Gate-Leitungsrahmen (5) und der zweite Leitungsrahmen (4) auf integrierte Weise mit dem Dichtelement gebildet sind; undeinen zweiten Schritt zum Bilden eines Durchgangslochs (24) in dem Dichtelement und Schneiden eines Verbindungsabschnitts, der den ersten Gate-Leitungsrahmen (5) und den zweiten Leitungsrahmen (4) verbindet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich insbesondere auf einen Leistungswandler eines Hybridfahrzeugs oder eines Elektrofahrzeugs und eine Halbleitervorrichtung, die in dem Leistungswandler verwendet wird.
  • Stand der Technik
  • In letzter Zeit ist ein Bedarf für eine höhere Ausgangsleistung in Leistungswandlern für ein Hybridfahrzeug, ein Elektrofahrzeug und dergleichen vorhanden zur weiteren Verbesserung von Kraftstoffeffizienz, und im Hinblick darauf wurde ein Versuch zum Realisieren von hohem Strom und niedrigem Verlust fortgesetzt. Zusätzlich ist ein Bedarf für eine Größenreduktion des Leistungswandlers vorhanden. Herkömmlicherweise ist die Größenreduktion und Hitzebeständigkeit abhängig von der Anordnung von Halbleiterelementen, die den Leistungswandler konfigurieren, oder einem Verfahren zum Verbinden der Halbleiterelemente realisiert. Darüber hinaus offenbart PTL 2 eine modulare Vorrichtung für ein elektronisches Bauteil, bei der zunächst ein elektronisches Bauteil und eine leitende Platte versiegelt werden. Ein in einem Abschnitt abgedichtetes Modul und ein wärmeabstrahlendes Element zur Montage und Befestigung des Moduls sind vorgesehen, und ein nutenförmiger Abschnitt mit einer dünnen Wandstärke ist in dem abgedichteten Abschnitt des Moduls ausgebildet. PTL 3 offenbart ein zur Verringerung eines durch Rauschen verursachten Energieverlusts, zur Verringerung der Größe, für ein Hochfrequenzschalten, ein geringeres Rauschen und eine verbesserte Zuverlässigkeit einer Drei-Pegel-Wechselrichtervorrichtung geeignetes Halbleitermodul.
  • Entgegenhaltungsliste
  • Patentliteratur
  • PTL 1: JP 2003- 324 176 A ; PTL 2: JP 2001- 320 185 A ; PTL 3: DE 692 33 450 T2
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Ein Ziel der vorliegenden Erfindung ist es, einen Temperaturanstieg eines Chips zu unterdrücken, der eine Produktion von großer Ausgangsleistung durch einen Leistungswandler begleitet, und eine Größe des Leistungswandlers zu reduzieren.
  • Lösung des Problems
  • Das Problem wird durch die Merkmale der Ansprüche 1, 2 und 6 gelöst. Besondere Ausführungsformen sind in den abhängigen Patentansprüchen beschrieben.
  • Vorteilhafte Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung ist es möglich, mehrere Leistungshalbleiterelemente über einen einzigen Gate-Leitungsrahmen zu verbinden, es ist einfach, einen höheren Strom und eine Grö-ßenreduktion einer Halbleitervorrichtung zu erhalten, und es ist ferner möglich, die Halbleitervorrichtung mit keiner Verformung des Gate-Leitungsrahmens zur Zeit des Gießens und hoher Produktivität zu versehen.
  • Figurenliste
    • [1] 1 stellt ein Beispiel einer Ausführungsform einer Halbleitervorrichtung gemäß der vorliegenden Erfindung dar.
    • [2] 2 ist eine Draufsicht, die eine Konfiguration eines Leitungsrahmens der Halbleitervorrichtung von 1 darstellt.
    • [3] 3 ist eine Ansicht von rechts von 2.
    • [4] 4 ist eine externe Ansicht der Halbleitervorrichtung von 1.
    • [5] 5 ist eine vergrößerte Teilansicht von 4.
    • [6] 6 ist eine A-A-Querschnittsansicht von 5.
    • [7] 7 ist eine B-B-Querschnittsansicht von 5.
    • [8] Fig. stellt eine Ersatzschaltung der Halbleitervorrichtung von 1 dar.
    • [9(a)] 9(a) stellt eine Stromflusslinie dar, die in der Ersatzschaltung von 8 fließt.
    • [9(b)] 9(b) stellt eine Stromflusslinie dar, die in der Ersatzschaltung von 8 fließt.
    • [9(c)] 9(c) stellt eine Stromflusslinie dar, die in der Ersatzschaltung von 8 fließt.
    • [9(d)] 9(d) stellt eine Stromflusslinie dar, die in der Ersatzschaltung von 8 fließt.
    • [10] 10 stellt eine Stromflusslinie dar, die in der Halbleitervorrichtung von 2 fließt.
    • [11] 11 ist eine Prozessansicht in einem Herstellungsprozess der Halbleitervorrichtung gemäß der vorliegenden Erfindung.
    • [12] 12 ist eine Prozessansicht in dem Herstellungsprozess nachfolgend 11.
    • [13] 13 ist eine C-C-Querschnittsansicht von 12.
    • [14] 14 ist eine D-D-Querschnittsansicht von 12.
    • [15] 15 ist eine Prozessansicht in dem Herstellungsprozess nachfolgend 12.
    • [16] 16 ist eine Rückansicht von 4.
    • [17] 17 stellt ein Beispiel einer Ausführungsform einer Kühlstruktur der Halbleitervorrichtung gemäß der vorliegenden Erfindung dar.
    • [18] 18 stellt ein Beispiel einer Ausführungsform eines Leistungswandlers gemäß der vorliegenden Erfindung dar.
    • [19] 19 ist eine E-E-Querschnittsansicht von 18.
    • [20] 20 ist eine F-F-Querschnittsansicht von 18.
    • [21] 21 stellt ein Beispiel einer weiteren Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung dar.
  • Beschreibung von Ausführungsformen
  • Nachstehend wird eine Beschreibung mit Bezug auf die Zeichnungen gegeben, die Ausführungsformen einer Halbleitervorrichtung und eines Leistungswandlers gemäß der vorliegenden Erfindung betrifft. Im Übrigen werden dieselben Elemente mit denselben Bezugszeichen in den jeweiligen Zeichnungen bezeichnet, und ihre redundante Beschreibung wird weggelassen.
  • Nachstehend werden die Ausführungsformen der vorliegenden Erfindung mit Bezug auf die 1 bis 9(d) beschrieben.
  • 1 stellt ein Beispiel der Ausführungsformen einer Halbleitervorrichtung 40 gemäß der vorliegenden Erfindung dar. Die Halbleitervorrichtung 40 ist mit einer Inverterschaltung versehen, die aus einem Bipolartransistor mit isolierter Gate-Elektrode (wird nachstehend als der IGBT beschrieben) und einer Diode (wird nachstehend als die SFD beschrieben) konfiguriert ist. Zusätzlich ist die Halbleitervorrichtung 40 mit einem ersten Leitungsrahmen 3, einem zweiten Leitungsrahmen 4, einem ersten Gate-Leitungsrahmen 5, einem zweiten Gate-Leitungsrahmen 6 und einem dritten Leitungsrahmen 13, mit den IGBT-Chips 1a, 1b, 1c und 1d und SFD-Chips 2a, 2b, 2c und 2d verbunden sind, versehen.
  • Die IGBT-Chips 1a und 1b und die SFD-Chips 2a und 2b sind auf dem ersten Leitungsrahmen 3 verbunden, während sie in einer Reihe angeordnet sind. Die IGBT-Chips 1c und 1d und die SFD-Chips 2c und 2d sind auf dem zweiten Leitungsrahmen 4 verbunden, während sie in einer Reihe angeordnet sind. Hier wird eine Richtung, die parallel zu der Anordnungsrichtung des IGBT-Chips und des SFD-Chips, als eine Längsrichtung des entsprechenden Leitungsrahmens in dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 definiert. Zusätzlich wird eine Richtung, die zu der Längsrichtung des Leitungsrahmens in einer Chip-Montageebene des Leitungsrahmens orthogonal ist, als eine Querrichtung definiert.
  • Der erste Leitungsrahmen 3 ist so angeordnet, dass die Längsrichtung des ersten Leitungsrahmens 3 und die Längsrichtung des zweiten Leitungsrahmens 4 parallel zueinander sind. Auf dem ersten Leitungsrahmen 3 ist der IGBT-Chip 1a neben dem IGBT-Chip 1b angeordnet, und der SFD-Chip 2a ist neben dem SFD-Chip 2b angeordnet. Auf dem zweiten Leitungsrahmen 4 ist der IGBT-Chip 1c neben dem IGBT-Chip 1d angeordnet, und der SFD-Chip 2c ist neben dem SFD-Chip 2d angeordnet. Zusätzlich sind die IGBT-Chips 1a und 1b, die auf dem ersten Leitungsrahmen 3 angeordnet sind, entlang der Querrichtungen der SFD-Chips 2c und 2d, die auf dem zweiten Leitungsrahmen 4 angeordnet sind, und dem zweiten Leitungsrahmen 4 angeordnet. Die IGBT-Chips 1c und 1d, die auf dem zweiten Leitungsrahmen 4 angeordnet sind, sind entlang der Querrichtungen der SFD-Chips 2a und 2b, die auf dem ersten Leitungsrahmen 3 angeordnet sind, und dem ersten Leitungsrahmen 3 angeordnet. Zusätzlich ist der dritte Leitungsrahmen 13 neben dem ersten Leitungsrahmen 3 angeordnet.
  • Der erste Gate-Leitungsrahmen 5 ist zwischen dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 angeordnet. Der erste Gate-Leitungsrahmen 5 ist so angeordnet, dass die Längsrichtung des ersten Gate-Leitungsrahmens 5 parallel zu der Längsrichtung des ersten Leitungsrahmens 3 ist. Der erste Gate-Leitungsrahmen 5 ist in einem Raum zwischen den IGBT-Chips 1a und 1b, die an den ersten Leitungsrahmen 3 montiert sind, und den SFD-Chips 2c und 2d, die an den zweiten Leitungsrahmen 4 montiert sind, angeordnet.
  • Der zweite Gate-Leitungsrahmen 6 ist zwischen dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 angeordnet. Der zweite Gate-Leitungsrahmen 6 ist so angeordnet, dass die Längsrichtung des zweiten Gate-Leitungsrahmens 6 parallel zu der Längsrichtung des ersten Leitungsrahmens 3 ist. Der zweite Gate-Leitungsrahmen 5 ist in einem Raum zwischen den SFD-Chips 2a und 2b, die an den ersten Leitungsrahmen 3 montiert sind, und den IGBT-Chips 1c und 1d, die an den zweiten Leitungsrahmen 4 montiert sind, angeordnet.
  • Eine Gate-Elektrode des IGBT-Chips 1a ist mit dem ersten Gate-Leitungsrahmen 5 über einen Aluminiumdraht 14a verbunden. Eine Emitterelektrode des IGBT-Chips 1a ist mit einer ersten Emitterleitung 10 über einen Aluminiumdraht 14b verbunden. Eine Gate-Elektrode eines IGBT-Chips 1b ist mit dem ersten Gate-Leitungsrahmen 5 über einen Aluminiumdraht 14c verbunden.
  • Eine Gate-Elektrode des IGBT-Chips 1c ist mit dem zweiten Gate-Leitungsrahmen 6 über einen Aluminiumdraht 14d verbunden. Eine Emitterelektrode des IGBT-Chips 1c ist mit einer zweiten Emitterleitung 12 über einen Aluminiumdraht 14e verbunden. Eine Gate-Elektrode eines IGBT-Chips 1d ist mit dem zweiten Gate-Leitungsrahmen 6 über einen Aluminiumdraht 14f verbunden.
  • Der erste Leitungsrahmen 3 enthält eine erste Kollektorleitung 9, die so gebildet ist, dass sie in den ersten Leitungsrahmen 3 integriert ist. Der zweite Leitungsrahmen 4 enthält eine zweite Kollektorleitung 11, die so gebildet ist, dass sie in den zweiten Leitungsrahmen 4 integriert ist.
  • Die Halbleitervorrichtung 40 enthält einen Thermistor 15. Der Thermistor 15 ist so angeordnet, dass ein Sensorabschnitt des Thermistors 15 in der Nähe des IGBT-Chips 1a auf dem ersten Leitungsrahmen 3 ist. Der Thermistor 15 ist mit den Thermistor-Leitungen 7 und 8 über Leitungsdrähte verbunden.
  • Der erste Leitungsrahmen 3 weist einen Bereich auf, der so gebildet ist, dass er den zweiten Gate-Leitungsrahmen 6 auf einer virtuellen Geraden, die den zweiten Gate-Leitungsrahmen 6 durchläuft, und auf einer virtuellen Geraden parallel zu der Längsrichtung des ersten Leitungsrahmens 3 überlappt. Ein Abschnitt, der zu dem zweiten Gate-Leitungsrahmen 6 hin hervorsteht, ist in dem entsprechenden Bereich gebildet. Auf dieselbe Weise weist der zweite Leitungsrahmen 4 einen Bereich auf, der so gebildet ist, dass er den ersten Gate-Leitungsrahmen 5 auf einer virtuellen Geraden, die den ersten Gate-Leitungsrahmen 5 durchläuft, und auf einer virtuellen Geraden parallel zu der Längsrichtung des zweiten Leitungsrahmens 4 überlappt. Ein Abschnitt, der zu dem ersten Gate-Leitungsrahmen 5 hin hervorsteht, ist in dem entsprechenden Bereich gebildet. Einzelheiten werden später mit Bezug auf 5 beschrieben.
  • 2 ist eine Draufsicht, die eine Konfiguration der Leitungsrahmen der Halbleitervorrichtung von 1 darstellt. 2 stellt einen Zustand dar, in dem ein vierter Leitungsrahmen 17 und ein fünfter Leitungsrahmen 18 zusätzlich in dem in 1 dargestellten Zustand verbunden sind.
  • Der vierte Leitungsrahmen 17 ist so angeordnet, dass er dem ersten Leitungsrahmen 3 gegenüberliegt, wobei die IGBT-Chips 1a und 1b und die SFD-Chips 2a und 2b dazwischen eingeschoben sind. Jeder aus den IGBT-Chips 1a und 1b und den SFD-Chips 2a und 2b weist eine Oberfläche auf, die mit dem ersten Leitungsrahmen 3 verbunden ist, und die andere Oberfläche, die mit dem vierten Leitungsrahmen 17 verbunden ist. Zusätzlich ist der vierte Leitungsrahmen 17 so gebildet, dass ein Ende des vierten Leitungsrahmens 17 mit dem zweiten Leitungsrahmen 4 über eine Lötstelle 20 verbunden ist.
  • Der fünfte Leitungsrahmen 18 ist so angeordnet, dass er dem zweiten Leitungsrahmen 4 gegenüberliegt, wobei die IGBT-Chips 1c und 1d und die SFD-Chips 2c und 2d dazwischen eingeschoben sind. Jeder aus den IGBT-Chips 1c und 1d und den SFD-Chips 2c und 2d weist eine Oberfläche auf, die mit dem zweiten Leitungsrahmen 4 verbunden ist, und die andere Oberfläche, die mit dem fünften Leitungsrahmen 18 verbunden ist. Zusätzlich ist der fünfte Leitungsrahmen 18 so gebildet, dass ein Ende des fünften Leitungsrahmens 18 mit dem dritten Leitungsrahmen 13 über eine Lötstelle 19 verbunden ist.
  • 3 stellt eine Seitenansicht der Halbleitervorrichtung 40 dar, die in 2 dargestellt ist. Die IGBT-Chips 1c und 1d und die SFD-Chips 2c und 2d, die in 3 dargestellt sind, sind mit dem zweiten Leitungsrahmen 4 und den fünften Leitungsrahmen 18 über Lötstellen 21 verbunden.
  • Wie in 3 dargestellt, ist eine Aussparung 22 an einen im Wesentlichen mittleren Abschnitt in der Längsrichtung in dem zweiten Leitungsrahmen 4 gebildet. Die IGBT-Chips 1c und 1d sind auf der gegenüberliegenden Seite zu einer Seite angeordnet, auf der die SFD-Chips 2c und 2d angeordnet sind, wobei die Aussparung 22 dazwischen eingeschoben ist. Obwohl nicht dargestellt, ist die Aussparung 22 auf dieselbe Weise auch in dem ersten Leitungsrahmen 3, dem ersten Gate-Leitungsrahmen 5 und dem zweiten Gate-Leitungsrahmen 6 gebildet. Die Aussparung 22 ist unter Verwendung eines Verfahrens wie z. B. eines Ziehprozesses gebildet.
  • 4 ist eine externe Ansicht der Halbleitervorrichtung 40. Die Halbleitervorrichtung 40 ist durch eine Form 23 abgedichtet. Der erste Leitungsrahmen 3 und der dritte Leitungsrahmen 13 sind so gebildet, dass jeder Teil des Leitungsrahmens zu der Außenseite der Form 23 hervorsteht und dadurch eine Steckleiste 25 zur elektrischen Verbindung bildet. Auf dieselbe Weise ist der zweite Leitungsrahmen 4 so gebildet, dass ein Teil des zweiten Leitungsrahmens zu der Außenseite der Form 23 hervorsteht und dadurch eine Steckleiste 26 zur elektrischen Verbindung bildet. Die Steckleiste 26 ist entlang der Längsrichtung des Leitungsrahmens gebildet und steht in der entgegengesetzten Richtung zu der Steckleiste 25 hervor. Zusätzlich ist auch ein Gate-Anschlussstift 27 gebildet, so dass er aus der Form 23 entlang der Längsrichtung des Leitungsrahmens ähnlich den Steckleisten 25 und 26 hervorsteht. Der Gate-Anschlussstift 27 ist gebildet wie jeder Teil des ersten Gate-Leitungsrahmens 5, des zweiten Gate-Leitungsrahmens 6, der Thermistor-Leitungen 7 und 8, der ersten Kollektorleitung 9, der ersten Emitterleitung 10, der zweiten Kollektorleitung 11 und der zweiten Emitterleitung 12.
  • Die Form 23 weist ein Durchgangsloch 24 auf, das im Wesentlichen in der Mitte der Halbleitervorrichtung 40 gebildet ist. Das Durchgangsloch 24 wird mit Bezug auf die 5 bis 7 beschrieben.
  • 5 ist eine teilweise vergrößerte Ansicht von 4. Das Durchgangsloch 24 ist so gebildet, dass es durch den zweiten Gate-Leitungsrahmen 6 hindurch tritt und dass es sich zwischen dem ersten Leitungsrahmen 3 und dem zweiten Gate-Leitungsrahmen 6 auf der virtuellen Geraden, die parallel zu der Längsrichtung des ersten Leitungsrahmens 3 ist, erstreckt. Zusätzlich ist das Durchgangsloch 24 so gebildet, dass es durch den ersten Gate-Leitungsrahmen 5 hindurch tritt und dass es sich zwischen dem zweiten Leitungsrahmen 4 und dem ersten Gate-Leitungsrahmen 5 auf der virtuellen Geraden, die parallel zu der Längsrichtung des zweiten Leitungsrahmens 4 ist, erstreckt.
  • Der zweite Gate-Leitungsrahmen 6 weist ein entferntes Ende auf, das dünn ist und zu dem Durchgangsloch 24 hin entlang der Längsrichtung des ersten Leitungsrahmens 3 gebildet ist, und dieses entfernte Ende bildet eine Schnittfläche 28. Der erste Gate-Leitungsrahmen 3 weist ein entferntes Ende auf, das dünn ist und zu dem Durchgangsloch 24 hin entlang der Längsrichtung des ersten Leitungsrahmens 3 gebildet ist, und dieses entfernte Ende bildet eine Schnittfläche 29. Der erste Gate-Leitungsrahmen 5 weist ein entferntes Ende auf, das dünn ist und zu dem Durchgangsloch 24 hin entlang der Längsrichtung des zweiten Leitungsrahmens 4 gebildet ist, und dieses entfernte Ende bildet eine Schnittfläche 30. Der zweite Gate-Leitungsrahmen 4 weist ein entferntes Ende auf, das dünn ist und zu dem Durchgangsloch 24 hin entlang der Längsrichtung des zweiten Leitungsrahmens 4 gebildet ist, und das entfernte Ende bildet eine Schnittfläche 31.
  • Die Schnittfläche 28 des zweiten Gate-Leitungsrahmens 6 liegt der Schnittfläche 29 des ersten Leitungsrahmens 3 gegenüber. Die Schnittfläche 30 des ersten Gate-Leitungsrahmens 5 liegt der Schnittfläche 31 des zweiten Leitungsrahmens 4 gegenüber. Die Schnittflächen 28, 29, 30 und 31 der jeweiligen Leitungsrahmen sind auf derselben Ebene gebildet wie der Kriechweg des Durchgangslochs 24.
  • 6 ist eine A-A-Querschnittsansicht von 5. 7 ist eine B-B-Querschnittsansicht von 5. Wie in den Zeichnungen dargestellt ist, weisen der erste Leitungsrahmen 4 und der zweite Gate-Leitungsrahmen 5 entfernte Enden auf, die dünn sind und zu dem Durchgangsloch 24 hin gebildet sind, und die entfernten Enden bilden die Schnittflächen. Das Durchgangsloch 24 ist an einem im Wesentlichen mittleren Abschnitt eines Bereichs gebildet, in dem die Aussparung 22 jedes Leitungsrahmens gebildet ist. Zusätzlich ist die Form 23 gleichmäßig in einer Innenseite der Aussparung 22 gebildet. Das heißt, dass der Leitungsrahmen, der aus der Form 23 freigelegt ist, eine dünnere Schichtdicke aufweist als ein Teil, in dem der Chip gebildet ist.
  • 8 stellt eine Ersatzschaltung der Halbleitervorrichtung von 40 dar. Der erste Leitungsrahmen 3 bildet ein positives Potential P, der vierte Leitungsrahmen 17 und der zweite Leitungsrahmen 4 bilden die Zwischenpotentiale AC, und der dritte Leitungsrahmen 13 und der fünfte Leitungsrahmen 18 bilden negative Potentiale N. Die IGBT-Chips 1a, 1b, 1c und 1d werden durch Ändern eines Gate-Potentials in Bezug auf ein Kollektorpotential ein- und ausgeschaltet. Das Kollektorpotential der IGBT-Chips 1a und 1b wird zu dem Zwischenpotential AC, das Kollektorpotential der IGBT-Chips 1c und 1d wird zu dem negativen Potential N.
  • In den vorstehend beschriebenen Halbleitervorrichtungen sind der erste Gate-Leitungsrahmen 5 und der zweite Gate-Leitungsrahmen 6 zwischen dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 angeordnet, und der erste Gate-Leitungsrahmen 5 und der zweite Gate-Leitungsrahmen 6 sind neben den IGBTs 1a, 1b, 1c und 1d. Dementsprechend ist es möglich, die Gate-Elektroden der IGBTs 1a und 1b mit dem ersten Gate-Leitungsrahmen 5 zu verbinden, und ferner die Gate-Elektroden der IGBTs 1c und 1d mit dem zweiten Gate-Leitungsrahmen 6 zu verbinden. Das heißt, es ist möglich, Gate-Signale von mehreren der IGBT-Chips mit dem einzelnen Leitungsrahmen elektrisch zu verbinden. Beispielsweise in einem Fall, in dem die Anzahl von IGBT-Chips drei oder vier ist, ist es auch möglich, die IGBT-Chips mit dem einzelnen Leitungsrahmen durch Anordnen der IGBT-Chips in eine Reihe, wie vorstehend beschrieben, elektrisch zu verbinden. Dementsprechend ist es nicht notwendig, einen Leitungsrahmen für ein Gate-Signal hinzuzufügen, wenn die Anzahl von Chips, die parallel verbunden werden sollen, ansteigt, und eine Vergrößerung, die die Zunahme der Anzahl von Chips begleitet, wird unterdrückt.
  • Zusätzlich sind der erste Gate-Leitungsrahmen 5 und der zweite Gate-Leitungsrahmen 6 zwischen den IGBT-Chips 1a und 1b und den SFD-Chips 2a und 2b auf der Seite des oberen Zweigs und den IGBT-Chips 1c und 1d und den SFD-Chips 2c und 2d auf der Seite des unteren Zweigs vorgesehen, und somit ist thermische Störung zwischen den Chips des oberen Zweigs und des unteren Zweigs unterdrückt. Zusätzlich ist ähnlich die thermische Störung auch zwischen den IGBT-Chips 1a, 1b, 1c und 1d und den SFD-Chips 2a, 2b, 2c und 2d unterdrückt, da die Aussparung 22 zwischen ihnen vorgesehen ist. Dementsprechend ist der Temperaturanstieg des Chips klein, wenn der Chip Wärme erzeugt.
  • Zusätzlich wird, wenn der erste Leitungsrahmen 3 und der zweite Leitungsrahmen 6 unter Verwendung einer Kupferplatte, die aus einem Material mit günstiger Wärmeleitfähigkeit hergestellt ist, gebildet sind, sich die Wärme, die von den Chips erzeugt wird, wahrscheinlich in dem ersten Leitungsrahmen 5 und dem zweiten Leitungsrahmen 6 verteilen. Zusätzlich ist jede Wärmekapazität des ersten Leitungsrahmens 5 und des zweiten Leitungsrahmens 6 groß, da die Anzahl von Chips der jeweiligen Zweige mehrere ist, die die zwei IGBT-Chips und die zwei SFD-Chips enthält. Dementsprechend gibt es keinen plötzlichen Temperaturanstieg des Chips.
  • Zusätzlich sind die Schnittfläche 29 des ersten Leitungsrahmens 3 und die Schnittfläche 28 des zweiten Leitungsrahmens 6 an gegenüberliegenden Positionen vorgesehen, und die Schnittfläche 31 des zweiten Leitungsrahmens 4 und die Schnittfläche 30 des ersten Leitungsrahmens 5 sind an gegenüberliegenden Positionen vorgesehen, wie in 5 dargestellt ist. Das liegt daran, dass die Form 23 in einem Zustand gegossen wird, in dem die jeweiligen Rahmen miteinander verbunden sind, und jeder Verbindungsabschnitt wird durch Schneidverarbeitung nach dem Gießen geschnitten. Das heißt, die entfernten Enden des ersten Gate-Leitungsrahmens 5 und des zweiten Gate-Leitungsrahmens sind verbunden und an dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 zur Zeit des Gießens befestigt. Dementsprechend ist Verformung des Gate-Leitungsrahmens, die durch einen Gussdruck zur Zeit des Gießens verursacht wird, unterdrückt.
  • Zusätzlich ist das Durchgangsloch 24 so gebildet, dass es zwischen den Schnittflächen der Leitungsrahmens eng ist und in den anderen Bereichen weit ist, wie in 6 dargestellt ist. Mit anderen Worten ist der geschnittene Abschnitt des Leitungsrahmens so gebildet, dass nicht nur die Schnittfläche von der Form 23 freigelegt ist, sondern auch ein Teil des Leitungsrahmens aus dem äußeren Durchgangsloch der Form 23 hervorsteht. Auf diese Weise ist das Durchgangsloch so gebildet, dass ein Teil des Leitungsrahmen, der geschnitten werden soll, hervorsteht, und somit ist es möglich, den Verbindungsabschnitt in dem Zustand, in dem von oben und unten Druck auf ihn ausgeübt wird, unter Verwendung der Form oder dergleichen in der Schneidverarbeitung des Verbindungsabschnitts zwischen dem ersten Gate-Leitungsrahmen 5 und dem zweiten Gate-Leitungsrahmen 6 nach dem Gießen zu schneiden. Dementsprechend ist die Verarbeitbarkeit günstig, und die Produktivität ist hoch. Zusätzlich wird die Form 23 nicht aufgrund der Verformung der Schnittflächen 28, 29, 30 und 31, die durch die Schneidverarbeitung verursacht wird, verformt.
  • 9(a) bis 9(d) stellen Stromflusslinien dar, die in der Ersatzschaltung von 8 fließen. 9(a) stellt einen Zustand dar, in dem Strom abwechselnd zu den IGBT-Chips 1a und 1b und den SFD-Chips 2c und 2d fließt. Der Strom variiert zwischen I1 und I2, abhängig von dem Ein- und Ausschalten der IGBT-Chips 1a und 1b. 9(b) stellt einen Zustand dar, in dem Strom abwechselnd zu den IGBT-Chips 1c und 1d und den SFD-Chips 2a und 2b fließt. Der Strom variiert zwischen I3 und I4, abhängig von dem Ein- und Ausschalten der IGBT-Chips 1c und 1d. 9(c) stellt einen Verzögerungsstrom 15 dar, der erzeugt wird, wenn die IGBT-Chips 1a und 1b in 9(a) eingeschaltet werden. 9(d) stellt einen Verzögerungsstrom 16 dar, der erzeugt wird, wenn die IGBT-Chips 1c und 1d in 9(b) eingeschaltet werden.
  • 10 stellt die Stromflusslinie dar, die in der Halbleitervorrichtung 40 fließt. Die Ströme I1 und I3 fließen zwischen dem positiven Potential P und dem Zwischenpotential AC über den ersten Leitungsrahmen 3, den vierten Leitungsrahmen 17 und den zweiten Leitungsrahmen 4. Die Ströme I2 und I4 fließen zwischen dem Zwischenpotential AC und dem negativen Potential N über den zweiten Leitungsrahmen 4, den fünften Leitungsrahmen 18 und den dritten Leitungsrahmen 13. Die Ströme I5 und I6 fließen zwischen dem positiven Potential P und dem negativen Potential N über den ersten Leitungsrahmen 3, den vierten Leitungsrahmen 17, den zweiten Leitungsrahmen 4, den fünften Leitungsrahmen 18 und den dritten Leitungsrahmen 13.
  • Jede Länge der Stromflusslinien ist gleich, unabhängig von irgendeinem Chip, durch den jeder der Ströme I1 bis I6 in der vorstehend beschriebenen Halbleitervorrichtung fließt. Beispielsweise ist die Länge der Flusslinie des Stroms I1 in beiden Fällen gleich, in denen der Strom I1 durch entweder den IGBT-Chip 1a oder den IGBT-Chip 1b fließt. Dementsprechend wird jede Pfadlänge der Ströme, die in den Chips fließen, die parallel verbunden sind, beispielsweise den IGBT-Chips 1a und 1b und den SFD-Chips 1a und 1b, gleich, und das Stromungleichgewicht unter den Chips ist unterdrückt. Derselbe Effekt wie vorstehend wird selbst dann erhalten, wenn die Anzahl von Chips, die parallel verbunden sind, weiter ansteigt.
  • Zusätzlich fließen die Ströme I5 und I6 zu einem Wirbel in der Halbleitervorrichtung 40. Dementsprechend wird ein Magnetfeld, das zu der Halbleitervorrichtung 40 orthogonal ist, in der Mitte des Wirbels erzeugt, und ein Wirbelstrom, der durch das Magnetfeld verursacht ist, tritt in dem Metallelementen auf, die daneben angeordnet sind. Die Metallelemente, die daneben angeordnet sind, enthalten beispielsweise eine Wärmeableitungsrippe (Wärmeableitungsrippe 42 in 17), die später beschrieben wird. Die Induktivität des Strompfads ist reduziert, und ein Stromstoßpotential, das durch den Verzögerungsstrom verursacht ist, wird gemäß dem Magnetfeldunterdrückungseffekt, der durch den Wirbelstrom verursacht wird, reduziert.
  • Zusätzlich fließen die Ströme I1 und I2 und die Ströme I3 und I4 auf eine sich alternierend ändernde Weise, wie vorstehend beschrieben, und ihre jeweiligen Flusslinien sind einander benachbart, da beispielsweise der erste Leitungsrahmen 3 und der zweite Leitungsrahmen 4 nebeneinander parallel sind. Dementsprechend nimmt eine wechselseitige Induktivität ab gemäß einer Änderung des Magnetfelds, das erzeugt wird, wenn sich der Strom ändert. Dementsprechend ist das Stromstoßpotential, das erzeugt wird, wenn der IGBT-Chip abgeschaltet wird, reduziert.
  • Wie vorstehend beschrieben sind die Emitterpotentiale der IGBT-Chips 1a und 1b das Zwischenpotential AC, und der zweite Leitungsrahmen 4 und der vierte Leitungsrahmen 17 weisen das gleiche Potential auf. Andererseits fließen die Gate-Signale der IGBT-Chips 1a und 1b in dem ersten Gate-Leitungsrahmen 5. Wie in 2 dargestellt ist, ist der erste Gate-Leitungsrahmen 5 neben dem zweiten Gate-Leitungsrahmen 3 parallel, und ein Teil davon überlappt den vierten Leitungsrahmen 17. Dementsprechend ist das Gate-Signal von den Emitterpotentialen umgeben, und die Rauschimmunität ist hoch, ohne durch das Stromstoßpotential oder Rauschen von außen beeinträchtigt zu sein. Auf dieselbe Weise sind die Emitterpotentiale der IGBT-Chips 1c und 1d das negative Potential N, und der dritte Leitungsrahmen 13 und der fünfte Leitungsrahmen 18 weisen das gleiche Potential auf. Andererseits fließen die Gate-Signale der IGBT-Chips 1c und 1d in dem zweiten Gate-Leitungsrahmen 6. Der zweite Gate-Leitungsrahmen 5 weist einen Teil auf, der parallel neben dem dritten Leitungsrahmen 13 ist, und weist einen Teil auf, der den fünften Leitungsrahmen 18 überlappt. Dementsprechend ist das Gate-Signal von den Emitterpotentialen umgeben, und die Rauschimmunität ist hoch, ohne durch das Stromstoßpotential oder Rauschen von außen beeinträchtigt zu sein.
  • Nachstehend wird eine Beschreibung, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der vorliegenden der vorliegenden Erfindung betrifft, mit Bezug auf die 11 bis 14 gegeben.
  • 11 ist ein Diagramm, das einen Herstellungsprozess der Halbleitervorrichtung 40 gemäß der vorliegenden Erfindung darstellt. Der erste Leitungsrahmen 3, der dritte Leitungsrahmen 13, der zweite Gate-Leitungsrahmen 6 und die jeweiligen Leitungen 11 und 12 sind über Verbindungsriegel 32 und 34 verbunden. Auf dieselbe Weise sind der zweite Leitungsrahmen 4, der erste Gate-Leitungsrahmen 5 und die jeweiligen Leitungen 7, 8, 9 und 10 über Verbindungsriegel 33 und 35 verbunden. Zusätzlich sind der erste Leitungsrahmen 3 und der zweite Gate-Leitungsrahmen 6 über einen Verbindungsabschnitt 36 verbunden. Der zweite Leitungsrahmen 4 und der erste Gate-Leitungsrahmen 5 sind über einen Verbindungsabschnitt 37 verbunden.
  • 12 stellt einen Herstellungsprozess dar, der 11 nachfolgt. Die Form 23 wird in der Halbleitervorrichtung 40 gegossen. Beim Gießen werden die Verbindungsriegel 32 bis 35 und die Verbindungsabschnitte 36 und 37 in dem Zustand, in dem sie miteinander verbunden sind, gegossen. Die Form 23 wird in einem Bereich zwischen dem Verbindungsriegel 34 und dem Verbindungsriegel 35 gebildet.
  • 13 ist eine Querschnittsansicht gemäß einem C-C-Querschnitt von 12. 14 ist eine Querschnittsansicht gemäß einem D-D-Querschnitt von 12. Der zweite Leitungsrahmen 4 und der erste Gate-Leitungsrahmen 5 sind über den Verbindungsabschnitt 37 verbunden. Zusätzlich ist ein Formverbindungsabschnitt 38 in derselben Ausformung wie der Verbindungsabschnitt 37 vorhanden.
  • 15 stellt einen Herstellungsprozess dar, der 12 nachfolgt. Das Durchgangsloch 24 wird durch Schneidverarbeitung gebildet. Die Verbindungsabschnitte 36 und 37 und der Formverbindungsabschnitt 38 werden durch die Schneidverarbeitung entfernt.
  • Danach werden die Verbindungsriegel 32, 33, 34 und 35 durch Schneidverarbeitung entfernt, und weiterhin werden die Steckleisten 25 und 26 und der Gate-Anschlussstift 27 durch Biegeverarbeitung gebildet (siehe 4).
  • In dem vorstehend beschriebenen Verfahren zum Herstellen der Halbleitervorrichtung bleiben die Verbindungsriegel 32 bis 35 und die Verbindungsabschnitte 36 und 37 zur Zeit des Gießens, und in einem Zustand, in dem alle Leitungen und Leitungsrahmen verbunden sind. Dementsprechend ist die Steifheit zwischen der Leitung und dem Leitungsrahmen höher als in einem Zustand, in dem die jeweiligen Leitungen und Leitungsrahmen getrennt sind.
  • Zusätzlich wird die Steifheit zwischen der Leitung und dem Leitungsrahmen weiterhin höher durch Befestigen des Verbindungsriegels und des Verbindungsabschnitts unter Verwendung der Form zum Gießen. Dementsprechend ist keine Verformung der Leitung und des Leitungsrahmens vorhanden, die durch den Gussdruck verursacht ist, und es ist möglich, den verbleibenden Verbindungsriegel und Verbindungsabschnitt und den Formverbindungsabschnitt, der durch Gießen gebildet wird, durch Ausführen der Schneidverarbeitung nach dem Gießen zu entfernen. Dementsprechend ist es möglich, die Herstellung unter Verwendung aufeinanderfolgender Prozesse von dem Gießen zu der Schneidverarbeitung auszuführen, und die Produktivität ist hoch.
  • Nachstehend wird eine Beschreibung, die eine Kühlstruktur der Halbleitervorrichtung gemäß der vorliegenden Erfindung betrifft, mit Bezug auf die 16 und 17 gegeben.
  • 16 ist eine Rückansicht der Halbleitervorrichtung 40, die von einer Perspektive auf der gegenüberliegenden Seite zu der von 4 gesehen ist. Der erste Leitungsrahmen 3, der zweite Leitungsrahmen 4, der dritte Leitungsrahmen 13, der erste Gate-Leitungsrahmen 5 und der zweite Gate-Leitungsrahmen 6 weisen Kühlflächen, die von der Form 23 freigelegt sind, auf derselben Ebene wie die Oberfläche der Form 23 auf. Zusätzlich ist die Form 23 auf der Aussparung 22 gegossen, und das Durchgangsloch 24 ist auf deren Innenseite vorgesehen.
  • 17 stellt ein Beispiel der Kühlstruktur der Halbleitervorrichtung gemäß der vorliegenden Erfindung dar. Die Halbleitervorrichtung 40 ist an die Kühlrippe 42 über eine isolierende Klebefolie
    41, die eine Wärmeableitungseigenschaft aufweist, gebondet. Die drei Halbleitervorrichtungen 40 sind Seite an Seite angeordnet, so dass sie zueinander parallel sind, und dienen jeweils als eine U-Phase, eine V-Phase und eine W-Phase eines Dreiphasenwechselstroms. Die Kühlrippe 42 ist mit einer Rippe 43 versehen, um durch Gießen durch Weglassen gebildet zu werden.
  • Die Kühlfläche der Halbleitervorrichtung 40, dargestellt in 16, ist an die Kühlrippe 42 über die isolierende Klebefolie 41 in der Kühlstruktur der vorstehend beschriebenen Halbleitervorrichtung gebondet. Zusätzlich sind der erste Leitungsrahmen 3, der zweite Leitungsrahmen 4, der dritte Leitungsrahmen 13, der erste Gate-Leitungsrahmen 5 und der zweite Gate-Leitungsrahmen 6 als die Kühlflächen auf einer Rückseite der Halbleitervorrichtung 40 freigelegt, aber jeder äußere Rand der Leitungsrahmen ist durch die Form 23 umgeben. Dementsprechend wird die isolierende Klebefolie 41 an Ecken einer Außenkante des Leitungsrahmens nicht beschädigt, und die Isolationszuverlässigkeit ist hoch.
  • Zusätzlich, da die Verformung der Form 23, die durch die Verformung der Schnittflächen 28 bis 31 verursacht wird, zur Zeit der Schneidverarbeitung des Durchgangsloch unterdrückt wird, wie vorstehend beschrieben, ist es einfach, die Ebenheit der Kühlfläche der Halbleitervorrichtung 40 sicherzustellen, und die Haftfähigkeit mit der isolierenden Klebefolie 41 ist nützlich. Dementsprechend wird die Erzeugung einer Lücke oder Ablösung an einer gebondeten Oberfläche der isolierenden Klebefolie unterdrückt, die Reduktion der Wärmeleitfähigkeit wird an der gebondeten Grenzfläche unterdrückt, und weiterhin ist die Bondzuverlässigkeit hoch.
  • Die Kühlrippe 42 und die Rippe 43 sind beispielsweise unter Verwendung einer Aluminiumlegierung mit hoher Wärmeleitfähigkeit konfiguriert. Die isolierende Klebefolie 41 ist beispielsweise unter Verwendung eines Epoxidharzes und Füllmaterial mit hoher Wärmeleitfähigkeit konfiguriert. Somit ist die Wärmeleitfähigkeit der isolierenden Klebefolie 41 niedriger als jede Wärmeleitfähigkeit der Kühlrippe 42, der Rippe 43, des ersten Leitungsrahmens 3 und des zweiten Leitungsrahamens 4. Dementsprechend verteilt sich die Wärme, die in den IGBT-Chips 1a, 1b, 1c und 1d und den SFD-Chips 2a, 2b, 2c und 2d erzeugt wird, in dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 und wird auf die Kühlrippe 42 über die isolierende Klebefolie 41 übertragen. Dementsprechend ist die Wärmekapazität unter den Leitungsrahmen von dem Chip groß, und ein plötzlicher Temperaturanstieg des Chips wird unterdrückt.
  • Zusätzlich, da die isolierende Klebefolie 41 direkt an die Kühlrippe 42 gebondet ist, ist der Wärmewiderstand von der isolierenden Klebefolie 42 zu dem Kühlmittel, das in der Rippe 43 fließt, klein. Dementsprechend ist der gesamte Wärmewiderstand von dem Chip zu dem Kühlmittel klein, und der Temperaturanstieg des Chips ist klein.
  • Zusätzlich sind die mehreren Halbleitervorrichtungen 40 entlang der Querrichtung der Halbleitervorrichtung 40 angeordnet. Zu dieser Zeit fließt das Kühlmittel, das in der Rippe 43 fließt, entlang der Längsrichtung der Halbleitervorrichtung 40. Das heißt, das Kühlmittel, das in der Rippe 43 fließt, fließt in eine Richtung, in der die IGBT-Chips 1a und 1b und die SFD-Chips 2c und 2d angeordnet sind. Wenn das Kühlmittel auf diese Weise fließt, ist kein Temperaturanstieg vorhanden, der verursacht wird, wenn das Kühlmittel die Wärme auf nimmt, die von dem Chip erzeugt wird, es ist beispielsweise kein Fall vorhanden, in dem das Kühlmittel, dessen Temperatur in der U-Phasen-Halbleitervorrichtung 40 angestiegen ist, zu den V-Phasen- und W-Phasen-Halbleitervorrichtungen 40 fließt. Dementsprechend ist kein Einfluss auf eine Temperaturänderung des Kühlmittels vorhanden, und die Temperaturvariation des Chips ist klein, selbst in dem Fall der Verwendung eines Kühlmittels mit kleiner Wärmekapazität wie z. B. Luft oder Öl.
  • Nachstehend wird eine Beschreibung, die eine Ausführungsform des Leistungswandlers gemäß der vorliegenden Erfindung mit Bezug auf die 18 und 19 gegeben.
  • 18 stellt ein Beispiel der Ausführungsform eines Leistungswandlers 60 gemäß der vorliegenden Erfindung dar. Der Leistungswandler 60 der Ausführungsform enthält drei Halbleitervorrichtungen 40, die drei Phasen U, V und W entsprechen. Die drei Halbleitervorrichtungen 40 sind nebeneinander in jeder Querrichtung der Halbleitervorrichtung 40 angeordnet. Die jeweiligen Halbleitervorrichtungen 40 sind so angeordnet, dass ihre Steckleisten 25 in dieselbe Richtung gerichtet sind.
  • Die Halbleitervorrichtung 40 ist an die Kühlrippe 42 über die isolierende Klebefolie 41 gebondet. Die Kühlrippe 42 ist unter Verwendung der Aluminiumlegierung mit der hohen Wärmeleitfähigkeit gebildet. Ein Gehäuse 50 ist an der Kühlrippe 42 befestigt, um die mehreren Halbleitervorrichtungen 40 zu umgeben. Das Gehäuse ist unter Verwendung eines isolierenden Harzmaterials gebildet. Das Gehäuse 50 ist mit dem Halterabschnitt versehen, der konfiguriert ist, eine N-Steckleiste 44, eine P-Steckleiste 45, eine W-Steckleiste 46, eine V-Steckleiste 47 und eine U-Steckleiste 48 sowohl zu befestigen als auch zu isolieren. Das Gehäuse 50 ist mit einem Anschlussblock 52 versehen, der zur externen Verbindung der N-Steckleiste 44, der P-Steckleiste 45, der W-Steckleiste 46, der V-Steckleiste 47 und der U-Steckleiste konfiguriert ist. Das Gehäuse 50 ist mit einem Vorsprung 51 versehen, der konfiguriert ist, eine Steuervorrichtung zu befestigen, die konfiguriert ist, die Halbleitervorrichtung 40 zu steuern.
  • Die N-Steckleiste 44 ist mit einer Steckleiste elektrisch verbunden, die mit dem dritten Leitungsrahmen 13 gekoppelt ist, aus den Steckleisten 25, die in den jeweiligen Halbleitervorrichtungen 40 vorgesehen sind. Die P-Steckleiste 45 ist mit einer Steckleiste elektrisch verbunden, die mit dem ersten Leitungsrahmen 3 gekoppelt ist, aus den Steckleisten 25, die in den jeweiligen Halbleitervorrichtungen 40 vorgesehen sind. Die P-Steckleiste 45 ist so angeordnet, dass sie zu der N-Steckleiste 44 weist und parallel zu ihr ist. Die N-Steckleiste 44 und die P-Steckleiste 45 sind an dem Gehäuse 50 befestigt.
  • Die U-Steckleiste 48 ist mit der Steckleiste 26 der U-Phasen-Halbleitervorrichtung 40 elektrisch verbunden. Die V-Steckleiste 47 ist mit der Steckleiste 26 der V-Phasen-Halbleitervorrichtung 40 elektrisch verbunden. Die W-Steckleiste 46 ist mit der Steckleiste 26 der W-Phasen-Halbleitervorrichtung 50 elektrisch verbunden.
  • Ein Entladungswiderstand 49, der konfiguriert ist, einen Gleichrichterkondensator des Leistungswandlers 60 zu entladen, ist neben der U-Phasen-Halbleitervorrichtung 40 angeordnet. In der U-Phasen-Halbleitervorrichtung 40 ist jeder Teil der Verbindungsriegel 34 und 25, der in 11 dargestellt ist, gelassen, so dass die Verbindungsriegel und der Entladungswiderstand 49 elektrisch verbunden sind.
  • 19 ist eine Querschnittsansicht gemäß einem E-E-Querschnitt von 18. Im Übrigen sind einige Elemente, die eine Querschnittsstruktur darstellen, unter Verwendung von Schraffierung aufgrund der Komplexität der Zeichnungen nicht dargestellt. Die Halbleitervorrichtung 40 ist innerhalb des Gehäuses 50 angeordnet, das an die Kühlrippe 42 gebondet ist. Zusätzlich ist die Halbleitervorrichtung 40, die innerhalb des Gehäuses 50 angeordnet ist, durch ein Dichtmaterial 54 mit einer isolierenden Eigenschaft abgedichtet. Die Steckleisten 25 und 26 und der Gate-Anschlussstift 27 der Halbleitervorrichtung stehen aus der Form 23 entlang der Längsrichtung des Leitungsrahmens hervor, wie in 4 dargestellt, und krümmen sich innerhalb des Dichtmaterials 54 und stehen dann aus dem Dichtmaterial 54 hervor, wie in 19 dargestellt.
  • Das Gehäuse 50 enthält einen Anschlussstift 53, der durch Gießen auf integrierte Weise gebildet ist. Der Anschlussstift 53 ist in jedes Loch eingeschoben, das in den Steckleisten 25 und 26 gebildet ist, um einer Funktion zum Positionieren der Steckleisten 25 und 26 dienen. Zusätzlich enthält das Gehäuse 50 ein Loch, das durch Gießen gebildet ist, und eine Schraubenmutter 57 ist darin angeordnet. Die Schraubenmutter 57 wird verwendet, um die Steckleiste 25, die N-Steckleiste 44 und den Gleichrichterkondensator des Leistungswandlers 60 zu befestigen.
  • Die Steckleiste 26 ist mit der W-Steckleiste 46 durch Schwei-ßen zusammengefügt. Eine Steuervorrichtung 55 ist an dem Gehäuse 50 über den Vorsprung 51 (siehe 18) in einem Bereich, in dem die Steuervorrichtung 55 der Kühlrippe 42 gegenüber liegt, befestigt, wobei die Halbleitervorrichtung 40 dazwischen eingeschoben ist. Die Steuervorrichtung 55 ist mit dem Gate-Anschlussstift 27 über eine Lötstelle 56 elektrisch verbunden. Die N-Steckleiste 44 und die P-Steckleiste 45 sind zwischen der Steckleiste 25 und der Schraubenmutter 57 angeordnet. Die N-Steckleiste 44 ist so gebildet, dass sie sich entlang der Querrichtung der Halbleitervorrichtung 40 erstreckt und um sich zu einem Verbindungsabschnitt mit dem Vorsprung 57 zu krümmen.
  • 20 ist eine Querschnittsansicht gemäß einem F-F-Querschnitt von 19. Das Durchgangsloch 24 ist auch mit dem Dichtmaterial 54 gefüllt. Das Dichtmaterial 54 ist so gebildet, dass es jeden hervorstehenden Abschnitt auf der Seite des Durchgangslochs 24 des zweiten Leitungsrahmens 4 und des ersten Gate-Leitungsrahmens 5 bedeckt.
  • In dem vorstehend beschriebenen Leistungswandler sind die Steckleisten 25 und 26 und der Gate-Anschlussstift 27 der Halbleitervorrichtung 40 durch das Dichtmaterial 54 abgedichtet, und das Durchgangsloch ist ebenfalls durch das Dichtmaterial 54 auf dieselbe Weise abgedichtet. Dementsprechend ist die Isolation unter den jeweiligen Steckleisten und den jeweiligen Gate-Anschlussstiften, die Isolation zwischen der Steckleiste und dem Gate-Anschlussstift und der Kühlrippe und die Isolation zwischen jedem Leitungsrahmen und jedem Gate-Leitungsrahmen innerhalb des Durchgangslochs unter Verwendung des Dichtmaterials 54 erhalten. Dementsprechend ist die Zuverlässigkeit der Isolation hoch.
  • Zusätzlich sind ein Isolationsabstand zwischen jedem Gate-Anschlussstift und jeder Steckleiste und ein Isolationsabstand zwischen dem Gate-Anschlussstift und dem Leitungsrahmen innerhalb des Durchgangslochs klein im Vergleich zu dem räumlichen Isolationsabstand in dem Dichtmaterial 54. Dementsprechend ist eine Länge einer Seite, auf der die Steckleiste und der Gate-Anschlussstift hervorstehen, klein, und das Durchgangsloch in der Halbleitervorrichtung ist klein.
  • Die isolierende Klebefolie 41 ist durch das Dichtmaterial 54 auf dieselbe Weise wie die Halbleitervorrichtung 40 abgedichtet. Somit ist keine Verschlechterung gemäß der Umgebung in der isolierenden Klebefolie vorhanden, beispielsweise eine Verringerung der Haftkraft, die durch Absorption von Feuchtigkeit verursacht ist, und die Zuverlässigkeit ist hoch. Obwohl das Gehäuse 50 mit dem Dichtmaterial 54 im flüssigen Zustand gefüllt wird und Härtung unterzogen wird, ist kein Ausfließen des Dichtmaterials 54 vorhanden, wenn das Gehäuse 50 an die Kühlrippe 42 gebondet wird, bevor es mit dem Dichtmaterial gefüllt wird, und es ist möglich, die U-Phasen-, V-Phasen- und W-Phasen-Halbleitervorrichtungen 40 und den Entladungswiderstand 49 gleichzeitig abzudichten, und dementsprechend ist die Produktivität hoch.
  • Der Strom zwischen der N-Steckleiste 44, der P-Steckleiste 45 und den U-Phasen-, V-Phasen- und W-Phasen-Halbleitervorrichtungen 40, beispielsweise ein Strom eines Falls, in dem der Strom von der Steckleiste 25 der U-Phasen-Halbleitervorrichtung 40 zu der Steckleiste 25 der V-Phasen-Halbleitervorrichtung 40 über die N-Steckleiste 44 fließt, fließt in eine umgekehrte Richtung von einem Ursprung, der ein Befestigungspunkt zwischen der Steckleiste 25 und der Schraubenmutter 57 der N-Steckleiste 44 ist. Im Hinblick darauf erstreckt sich die N-Steckleiste 44 so, dass sie parallel zu der Steckleiste 25 ist und diese überlappt, und somit fließen die Ströme, die zu den Steckleisten fließen, in entgegengesetzte Richtungen. Ferner überlappen die N-Steckleiste 44 und die P-Steckleiste 45 einander innerhalb des Gehäuses 50, und somit ist die Induktivität der N-Steckleiste und der P-Steckleiste niedrig. Dementsprechend kann der Strom durch einen Verbindungspunkt, an dem die Induktivität am niedrigsten ist, oder mehrere Verbindungspunkte, an denen die Induktivität am niedrigsten ist, über die N-Steckleiste und die P-Steckleiste in den jeweiligen Halbleitervorrichtungen 40 hinein und hinaus fließen, selbst wenn der Gleichrichterkondensator des Leistungswandlers 60 mit allen U-Phasen-, V-Phasen- und W-Phasen-Steckleisten 25 verbunden ist und beispielsweise jede Induktivität des Gleichrichterkondensators unter dessen Verbindungspunkt, der U-Phasen-Steckleiste und der V-Phasen-Steckleiste 25 unterschiedlich ist. Dementsprechend variiert die Induktivität nicht und ist niedrig, und das Stromstoßpotential nimmt ab.
  • Das Gehäuse 50 ist so gebildet, dass jede Einkapselung des Halterabschnitts, die konfiguriert ist, die N-Steckleiste 44, die P-Steckleiste 45, die W-Steckleiste 46, die V-Steckleiste 47 und die U-Steckleiste 48 sowohl zu isolieren als auch zu befestigen, die Anschlussblöcke 52 dieser Steckleisten, der Vorsprung, der konfiguriert ist, die Steuervorrichtung 55 zu befestigen, das Befestigungsloch der Schraubenmutter 57, der Anschlussstift 53 und das Dichtmaterial 54 auf integrierte Weise durch Gießen gebildet sind, und dementsprechend ist die Produktivität hoch, und es ist möglich, jede Einkapselung zu verkleinern. Zusätzlich ist eine Befestigungsposition der Halbleitervorrichtung 40 durch den Anschlussstift 53 eingestellt, die N-Steckleiste 44, die P-Steckleiste 45, die W-Steckleiste 46, die V-Steckleiste 47 und die U-Steckleiste sind ebenfalls an dem Halterabschnitt des Gehäuses 50 befestigt, und die Steuervorrichtung ist ebenfalls an dem Vorsprung 51 befestigt. Dementsprechend sind eine Positionsabweichung jedes Verbindungsabschnitts zwischen jedem der Steckleisten 25 und 26 und jeder aus der N-Steckleiste 44, der P-Steckleiste 45, der W-Steckleiste 46, der V-Steckleiste 47 und der U-Steckleiste 48 und eine Positionsabweichung eines Verbindungsabschnitts zwischen dem Gate-Anschlussstift 27 und der Steuervorrichtung 55 klein, und die Produktivität ist hoch.
  • In letzter Zeit ist eine Bedarf für eine höhere Ausgangsleistung in Leistungswandlern für ein Hybridfahrzeug, ein Elektrofahrzeug und dergleichen zur weiteren Verbesserung von Kraftstoffeffizienz vorhanden, und im Hinblick darauf wurde ein Versuch zum Realisieren von hohem Strom und niedrigem Verlust fortgesetzt. In Übereinstimmung damit ist es notwendig, sowohl die Schaltgeschwindigkeit zu erhöhen und die Erzeugung des Stromstoßpotentials, das durch die Geschwindigkeitserhöhung erzeugt wird, zu unterdrücken als auch die Kühleigenschaft des Chips zu verbessern. Zusätzlich ist auch eine Vergrößerung zum Erhalten des höheren Stroms nicht zulässig. Im Hinblick darauf sind der erste Gate-Leitungsrahmen 5 und der zweite Gate-Leitungsrahmen 6 zwischen dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 angeordnet und sind neben den IGBTs 1a, 1b, 1c und 1d gemäß der Konfiguration der vorliegenden Erfindung.
  • Zusätzlich sind die Schnittflächen 28 und 29 des ersten Leitungsrahmens 3 und des zweiten Gate-Leitungsrahmens 6 und die Schnittflächen 30 und 31 des zweiten Leitungsrahmens 4 und des ersten Gate-Leitungsrahmens 5 an gegenüberliegenden Positionen in dem Durchgangsloch 24 vorgesehen, die Form wird in einem Zustand gegossen, in dem die jeweiligen Rahmen verbunden sind, und die Verbindungsabschnitte werden durch die Schneidverarbeitung nach dem Gießen geschnitten. Auf die vorstehend beschriebene Weise ist es möglich, die Gate-Signale der mehreren Chips mit dem einzelnen Leitungsrahmen durch Verbinden der Gate-Signale der IGBTs 1a und 1b mit dem ersten Gate-Leitungsrahmen 5 und Verbinden der Gate-Signale der IGBTs 1c und 1d mit dem zweiten Gate-Leitungsrahmen 6 zu verbinden, und es ist möglich, die Chips mit den einzelnen Leitungsrahmen durch Anordnen der Chips in einer Reihe zu verbinden, selbst wenn die Anzahl der Chips beispielsweise drei oder vier ist. Dementsprechend ist es einfach, die mehreren Chips anzuordnen, und es ist möglich, den höheren Strom zu erhalten, und es ist keine Vergrößerung vorhanden, die durch den Anstieg des Stroms verursacht ist. Ferner sind der erste Gate-Leitungsrahmen 5 und der zweite Gate-Leitungsrahmen 6 zwischen den IGBT-Chips 1a und 1b und den SFD-Chips 2a und 2b auf dem oberen Zweig und den IGBT-Chips 1c und 1d und den SFD-Chips 2c und 2d auf dem unteren Zweig vorgesehen, und somit ist keine thermische Störung unter den Chips vorhanden, und die Wärmeableitungseigenschaft des Chips ist hoch und der Temperaturanstieg des Chips ist klein.
  • Zusätzlich sind die entfernten Enden des ersten Gate-Leitungsrahmens 5 und des zweiten Gate-Leitungsrahmens verbunden und zur Zeit des Gießens an dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 befestigt. Dementsprechend ist keine Verformung des Gate-Leitungsrahmens vorhanden, die durch den Gussdruck zur Zeit des Gießens verursacht wird, und die Produktivität ist hoch. Ferner sind die Kühlrippe 42 und die Rippe 43 unter Verwendung der Aluminiumlegierung mit der hohen Wärmeleitfähigkeit konfiguriert, und die isolierende Klebefolie 41 ist unter Verwendung des Epoxidharzes und des Füllmaterials mit der hohen Wärmeleitfähigkeit konfiguriert. Somit ist die Wärmeleitfähigkeit der isolierenden Klebefolie 41 niedriger als jede Wärmeleitfähigkeit der Kühlrippe 43, der Rippe 43, des ersten Leitungsrahmens 3 und des zweiten Leitungsrahmens 4. Dementsprechend verteilt sich die Wärme, die in den IGBT-Chips 1a, 1b, 1c und 1d und den SFD-Chips 2a, 2b, 2c und 2d erzeugt wird, in dem ersten Leitungsrahmen 3 und dem zweiten Leitungsrahmen 4 und wird über die isolierende Klebefolie 41 auf die Kühlrippe 42 übertragen. Dementsprechend ist die Wärmekapazität unter den Leitungsrahmen aus dem Chip groß, und ein plötzlicher Temperaturanstieg des Chips wird unterdrückt.
  • Zusätzlich, da die isolierende Klebefolie 41 direkt an die Kühlrippe 42 gebondet ist, ist der Wärmewiderstand von der isolierenden Klebefolie zu dem Kühlmittel, das in der Rippe 43 fließt, klein. Dementsprechend ist der gesamte Wärmewiderstand von dem Chip zu dem Kühlmittel klein, und der Temperaturanstieg des Chips ist klein. Es ist möglich, den Temperaturanstieg des Chips der Halbleitervorrichtung zu unterdrücken und den höheren Strom und die Verkleinerung gemäß dem vorstehend beschriebenen Effekt zu erhalten. Ferner ist es, da die Produktivität hoch ist, möglich, die Halbleitervorrichtung mit niedrigem Preis bereitzustellen.
  • Zusätzlich enthält der Strom, der in der Halbleitervorrichtung fließt, den Strom, der zwischen dem positiven Potential P und dem Zwischenpotential AC über den ersten Leitungsrahmen 3 und den vierten Leitungsrahmen 17 fließt, den Strom, der zwischen dem Zwischenpotential AC und dem negativen Potential N über den zweiten Leitungsrahmen 4 und den fünften Leitungsrahmen 18 und den dritten Leitungsrahmen 13 fließt, und den Strom, der zwischen dem positiven Potential P und dem negativen Potential N über den ersten bis fünften Leitungsrahmen 3, 4, 13, 17 und 18 fließt, und jede Länge der Stromflusslinien wird gleich, unabhängig von irgendwelchen Chips, durch die jeder Strom fließt, gemäß der vorliegenden Erfindung. Dementsprechend weist jeder Strom, der in den Chips fließt, die parallel verbunden sind, beispielsweise den IGBT-Chips 1a und 1b und den SFD-Chips 1a und 1b, eine gleiche Flusslinienlänge auf, und es ist kein Stromungleichgewicht unter den Chips vorhanden. Als ein Ergebnis wird die Wärme, die aus den jeweiligen Chips erzeugt wird, gleich, und der Temperaturanstieg des Chips ist klein. Derselbe Effekt wird erhalten, selbst wenn die Anzahl der Chips, die parallel verbunden ist, auf drei oder vier erhöht wird.
  • Zusätzlich, da der Verzögerungsstrom, der zwischen dem positiven Potential P und dem negativen Potential N über den ersten bis fünften Leitungsrahmen 3, 4, 13, 17 und 18 fließt, zu einem Wirbel innerhalb der Halbleitervorrichtung fließt, wird das Magnetfeld, das zu der Halbleitervorrichtung orthogonal ist, in der Mitte des Wirbels erzeugt. Der Wirbelstrom wird durch das Magnetfeld in der Wärmeableitungsrippe 42 erzeugt, und die Induktivität nimmt ab. Zusätzlich, da der erste Leitungsrahmen 3 und der zweite Leitungsrahmen 4 nebeneinander parallel sind, wird die Induktivität durch die Änderung des Magnetfelds, das erzeugt wird, wenn sich der Strom ändert, reduziert. Das Stromstoßpotential, das zur Zeit des Schaltens des Chips erzeugt wird, nimmt gemäß einer solchen Reduktion der Induktivität ab. Dementsprechend ist der Chip-Verlust klein, und weiterhin ist der Chip mit dem geringen Verlust und niedriger Durchbruchspannung verfügbar, und als ein Ergebnis ist der Temperaturanstieg des Chips klein. Ferner ist der erste Gate-Leitungsrahmen 5, der mit den Gate-Signalen der IGBT-Chips 1a und 1b verbunden ist, parallel neben dem zweiten Leitungsrahmen 3 und weist einen Teil auf, der den vierten Leitungsrahmen 17 überlappt, der zweite Gate-Leitungsrahmen 5, der mit den Gate-Signalen der IGBT-Chips 1c und 1d verbunden ist, weist einen Teil auf, der parallel neben dem dritten Leitungsrahmen 13 ist, und weist einen Teil auf, der den fünften Leitungsrahmen 18 überlappt. Dementsprechend ist das Gate-Signal von dem Emitterpotential umgeben, und die Rauschimmunität ist hoch, ohne durch das Stromstoßpotential oder Rauschen von außen beeinträchtigt zu sein. Der Temperaturanstieg des Chips der Halbleitervorrichtung ist unterdrückt, und weiterhin ist es möglich, die Halbleitervorrichtung mit der hohen Rauschimmunität auch aus dem vorstehend beschriebenen Effekt zu versorgen.
  • Die Steckleisten 25 und 26 und der Gate-Anschlussstift 27 der Halbleitervorrichtung 40 und das Durchgangsloch 24 sind durch das Dichtmaterial 54 abgedichtet, und jede Isolation unter den jeweiligen Steckleisten und den jeweiligen Gate-Anschlussstiften, die Isolation zwischen den Steckleisten und dem Gate-Anschlussstift und der Kühlrippe und die Isolation zwischen jedem Leitungsrahmen und jedem Gate-Leitungsrahmen innerhalb des Durchgangslochs werden unter Verwendung des Dichtmaterials gemäß der Konfiguration des Leistungswandlers gemäß der vorliegenden Erfindung erhalten. Zusätzlich sind der Isolationsabstand zwischen jedem Gate-Anschlussstift und jeder Steckleiste und der Isolationsabstand zwischen dem Gate-Leitungsrahmen und dem Leitungsrahmen innerhalb des Durchgangslochs klein gemäß der Isolation durch das Dichtmaterial, die Länge der Seite der Halbleitervorrichtung, auf der die Steckleiste und der Gate-Anschlussstift hervorstehen, ist klein, und das Durchgangsloch ist klein. Ferner ist die isolierende Klebefolie 41 durch das Dichtmaterial 54 abgedichtet, und es ist keine Verschlechterung gemäß der Umgebung in der isolierenden Klebefolie vorhanden, beispielsweise die Abnahme der Haftkraft verursacht durch Absorption von Feuchtigkeit.
  • Zusätzlich ist das Gehäuse 50 mit dem Halterabschnitt, der konfiguriert ist, die N-Steckleiste 44, die P-Steckleiste 45, die W-Steckleiste 46, die V-Steckleiste 47 und die U-Steckleiste 48 sowohl zu isolieren als auch zu befestigen, den Anschlussblöcken 52 der jeweiligen Steckleisten, dem Vorsprung 51, der konfiguriert ist, die Steuervorrichtung 55 zu befestigen, dem Befestigungsloch der Schraubenmutter 53, die konfiguriert ist, die Halbleitervorrichtung 40 zu positionieren, und der Einkapselung des Dichtmaterials 53 und den Anschlussstiften 53 durch integrales Gießen versehen. Dementsprechend ist es möglich, jede Größe der vorstehend beschriebenen Elemente zu reduzieren, und weiterhin ist keine Positionsabweichung der Verbindungsabschnitte zwischen jeder der Steckleisten 25 und 26 und jeder aus der N-Steckleiste 44, der P-Steckleiste 45, der-Steckleiste 46, der V-Steckleiste 47 und der U-Steckleiste 48 und keine Positionsabweichung der Verbindungsabschnitte zwischen dem Gate-Anschlussstift 27 und der Steuervorrichtung 55 vorhanden, und somit ist die Produktivität hoch. Da das Gehäuse 50 mit dem Dichtmaterial 54 im flüssigen Zustand gefüllt wird und Härtung unterzogen wird, ist es möglich, die U-Phasen-, V-Phasen- und W-Phasen-Halbleitervorrichtungen 40 und den Entladungswiderstand 49 gleichzeitig abzudichten, und dementsprechend ist die Produktivität hoch. Aus den vorstehend beschriebenen Effekten ist es möglich, den Leistungswandler bereitzustellen, der klein und hochzuverlässig ist und aufgrund der hohen Produktivität einen niedrigen Preis aufweist.
  • Ferner fließen die Ströme, die zwischen der Steckleiste 25 und der N-Steckleiste 44 und der P-Steckleiste 45 fließen, in entgegengesetzte Richtungen in beiden Steckleisten, während sie den Befestigungspunkt der Schraubenmutter 57 als den Ursprung aufweisen, gemäß der Konfiguration der vorliegenden Erfindung. Zusätzlich überlappen die N-Steckleiste 44 und die P-Steckleiste 45 einander innerhalb des Gehäuses 50, und die Induktivität des Stroms, der zwischen der N-Steckleiste und der P-Steckleiste fließt, und der Halbleitervorrichtung ist niedrig. Dementsprechend kann der Strom durch den Verbindungspunkt mit der Steckleiste 25, an dem die Induktivität die niedrigste ist, oder den mehreren Verbindungspunkten mit den Steckleisten 25, an denen die Induktivität am niedrigsten ist, über die N-Steckleiste 44 und die P-Steckleiste 45 in den jeweiligen Halbleitervorrichtungen 40 hinein und hinaus fließen, selbst wenn die Induktivität des Gleichrichterkondensators des Leistungswandlers 60 unterschiedlich ist. Dementsprechend ist die Induktivität niedrig und das Stromstoßpotential, das zur Zeit des Schaltens des Chips erzeugt wird, nimmt ab. Dementsprechend ist der Chip-Verlust klein, und weiterhin ist der Chip mit dem geringen Verlust und niedriger Durchbruchspannung verfügbar, und als ein Ergebnis ist der Temperaturanstieg des Chips klein. Aus den vorstehend beschriebenen Effekten wird der Temperaturanstieg des Chips in dem Leistungswandler unterdrückt.
  • 21 ist ein Diagramm, das eine Leitungsrahmenausformung der Halbleitervorrichtung 40 gemäß einer weiteren Ausführungsform zeigt. Die in 1 dargestellte Halbleitervorrichtung 40 ist durch Schneiden des Verbindungsabschnitts, der den ersten Leitungsrahmen 3 und den zweiten Gate-Leitungsrahmen 6 verbindet, und Schneiden des Verbindungsabschnitts, der den zweiten Leitungsrahmen 4 und den ersten Gate-Leitungsrahmen 5 verbindet, gebildet. Die in 21 dargestellte Halbleitervorrichtung 40 ist durch Schneiden eines Verbindungsabschnitts, der den ersten Gate-Leitungsrahmen 5 und den zweiten Gate-Leitungsrahmen 6 verbindet, gebildet, was von der in 1 dargestellten Halbleitervorrichtung 40 verschieden ist. Wenn der Leitungsrahmen im Voraus in der oben beschriebenen Ausformung gebildet wird, ist es möglich, einen Schneideabschnitt des Leitungsrahmens an einem einzigen Ort zu bilden und dadurch die Verarbeitbarkeit zu verbessern. Zusätzlich ist es möglich, eine Größe des Durchgangslochs zu reduzieren. Es ist möglich, dieselben Effekte wie die vorstehend beschriebene erste Ausführungsform auch in der Halbleitervorrichtung dieser Ausführungsform zu erhalten.
  • Bezugszeichenliste
    • 1a, 1b, 1c, 1d
    IGBT-Chip
    2a, 2b, 2c, 2d
    SFD-Chip
    3
    erster Leitungsrahmen
    4
    zweiter Leitungsrahmen
    5
    erster Gate-Leitungsrahmen
    6
    zweiter Gate-Leitungsrahmen
    7
    Thermistorleitung
    8
    Thermistorleitung
    9
    erste Kollektorleitung
    10
    erste Emitterleitung
    11
    zweite Kollektorleitung
    12
    zweite Emitterleitung
    13
    dritter Leitungsrahmen
    14a, 14b, 14c, 14d, 14e, 14f
    Aluminiumdraht
    15
    Thermistor
    17
    vierter Leitungsrahmen
    18
    fünfter Leitungsrahmen
    19
    Lötstelle
    20
    Lötstelle
    21
    Lötstelle
    22
    Aussparung
    23
    Form
    24
    Durchgangsloch
    25
    Steckleiste
    26
    Steckleiste
    27
    Gate-Anschlussstift
    28, 29, 30, 31
    Schnittfläche
    32, 33, 34, 35
    Verbindungsriegel
    36, 37
    Verbindungsabschnitt
    38
    Formverbindungsabschnitt
    40
    Halbleitervorrichtung
    41
    isolierende Klebefolie
    42
    Kühlrippe
    43
    Rippe
    44
    N-Steckleiste
    45
    P-Steckleiste
    46
    W-Steckleiste
    47
    V-Steckleiste
    48
    U-Steckleiste
    49
    Entladungswiderstand
    50
    Gehäuse
    51
    Vorsprung
    52
    Anschlussblock
    53
    Anschlussstift
    54
    Dichtmaterial
    55
    Steuervorrichtung
    56
    Lötstelle
    57
    Schraubenmutter
    60
    Leistungswandler
    P
    positives Potential
    N
    negatives Potential
    AC
    Zwischenpotential
    I1, I2, I3, I4
    Stromflusslinie
    I5, I6
    Verzögerungsstromflusslinie ,
    U
    U-Phase
    V
    V-Phase
    W
    W-Phase

Claims (8)

  1. Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, wobei die Halbleitervorrichtung (40) Folgendes enthält: ein erstes Leistungshalbleiterelement (1a), um einen oberen Zweig einer Inverterschaltung zu konfigurieren; ein zweites Leistungshalbleiterelement (1c), um einen unteren Zweig der Inverterschaltung zu konfigurieren; einen ersten Leitungsrahmen (3), um Energie zu dem ersten Leistungshalbleiterelement (1a) zu übertragen; einen zweiten Leitungsrahmen (4), um Energie zu dem zweiten Leistungshalbleiterelement (1c) zu übertragen; einen ersten Gate-Leitungsrahmen (5), um ein Steuersignal zu dem ersten Leistungshalbleiterelement (1a) zu übertragen; und ein Dichtelement, um das erste Leistungshalbleiterelement (1a), das zweite Leistungshalbleiterelement (1c), den ersten Leitungsrahmen (3), den zweiten Leitungsrahmen (4) und den ersten Gate-Leitungsrahmen (5) abzudichten, wobei das Verfahren Folgendes umfasst: einen ersten Schritt zum Abdichten des zweiten Leistungshalbleiterelements (1c), das auf einen Leitungsrahmen montiert ist, in dem der erste Gate-Leitungsrahmen (5) und der zweite Leitungsrahmen (4) auf integrierte Weise mit dem Dichtelement gebildet sind; und einen zweiten Schritt zum Bilden eines Durchgangslochs (24) in dem Dichtelement und Schneiden eines Verbindungsabschnitts, der den ersten Gate-Leitungsrahmen (5) und den zweiten Leitungsrahmen (4) verbindet.
  2. Leistungshalbleitervorrichtung, die Folgendes umfasst: ein erstes Leistungshalbleiterelement (1a), um einen oberen Zweig einer Inverterschaltung zu konfigurieren; ein zweites Leistungshalbleiterelement (1c), um einen unteren Zweig der Inverterschaltung zu konfigurieren; einen ersten Leitungsrahmen (3), um Energie zu dem ersten Leistungshalbleiterelement (1a) zu übertragen; einen zweiten Leitungsrahmen (4), um Energie zu dem zweiten Leistungshalbleiterelement (1c) zu übertragen; einen ersten Gate-Leitungsrahmen (5), um ein Steuersignal zu dem ersten Leistungshalbleiterelement (1a) zu übertragen; und ein Dichtelement, um das erste Leistungshalbleiterelement (1a), das zweite Leistungshalbleiterelement (1c), den ersten Leitungsrahmen (3), den zweiten Leitungsrahmen (4) und den ersten Gate-Leitungsrahmen (5) abzudichten, wobei ein Durchgangsloch (24) in dem Dichtelement gebildet ist, und ein Teil des ersten Gate-Leitungsrahmens (5) und ein Teil des zweiten Leitungsrahmens zu einer inneren Umfangsfläche des Durchgangslochs (24) freigelegt sind, wobei das erste Leistungshalbleiterelement (1a) aus mehreren Leistungshalbleiterelementen konfiguriert ist, die elektrisch parallel verbunden sind, der erste Leitungsrahmen (3) eine Aussparung (22) enthält, die eine Aussparungsausformung aufweist, die auf einer Oberfläche des ersten Leitungsrahmens (3) gebildet ist, und die mehreren ersten Leistungshalbleiterelemente auf dem ersten Leitungsrahmen (3) montiert sind, so dass einige der ersten Leistungshalbleiterelemente unter den mehreren ersten Leistungshalbleiterelementen auf einer Seite angeordnet sind, um die Aussparung (22) dazwischen einzuschieben, und die anderen ersten Leistungshalbleiterelemente unter den mehreren ersten Leistungshalbleiterelementen auf einer weiteren Seite angeordnet sind, um die Aussparung (22) dazwischen einzuschieben, wobei das Durchgangsloch (24) an einem mittleren Abschnitt eines Bereichs ausgebildet ist, in dem die Aussparung (22) jedes Leitungsrahmens bereitgestellt ist, sodass das Durchgangsloch durch den ersten Gate-Leitungsrahmen (5) hindurch tritt und sich zwischen dem zweiten Leitungsrahmen (4) und dem ersten Gate-Leitungsrahmen (5) erstreckt.
  3. Leistungshalbleitervorrichtung nach Anspruch 2, wobei der erste Gate-Leitungsrahmen (5) zwischen dem ersten Leitungsrahmen (3) und dem zweiten Leitungsrahmen (4) angeordnet ist.
  4. Leistungshalbleitervorrichtung nach einem der Ansprüche 2 bis 3, wobei der erste Gate-Leitungsrahmen (5) so gebildet ist, dass eine Fläche der freigelegten Oberfläche des ersten Gate-Leitungsrahmens (5) kleiner ist als eine Querschnittsfläche des ersten Gate-Leitungsrahmens (5) innerhalb des Dichtelements.
  5. Leistungshalbleitervorrichtung nach einem der Ansprüche 2 bis 4, wobei der erste Gate-Leitungsrahmen (5) entlang einer Anordnungsrichtung von mehreren der ersten Leistungshalbleiterelemente gebildet ist.
  6. Leistungswandler, der Folgendes umfasst: die Leistungshalbleitervorrichtung nach einem der Ansprüche 2 bis 5; ein Wärmeableitungselement, um die Leistungshalbleitervorrichtung zu kühlen; und ein Isolationselement, wobei der erste Leitungsrahmen (3) der Leistungshalbleitervorrichtung so angeordnet ist, dass eine Oberfläche des ersten Leitungsrahmens (3), die auf einer gegenüberliegenden Seite zu einer Seite ist, auf der das erste Leistungshalbleiterelement (1a) angeordnet ist, von dem Dichtelement freigelegt ist, und das Wärmeableitungselement angeordnet ist, um dem ersten Leitungsrahmen (3) der Leistungshalbleitervorrichtung gegenüber zu sein, wobei das Isolationselement dazwischen eingeschoben ist.
  7. Leistungswandler nach Anspruch 6, der ferner Folgendes umfasst: einen Kühlmittelpfad, der konfiguriert ist, um zu ermöglichen, dass ein Kühlmittel darin fließt, wobei das erste Leistungshalbleiterelement (1a) aus den mehreren Leistungshalbleiterelementen konfiguriert ist, die elektrisch parallel verbunden sind, und das Leistungshalbleiterelement so gebildet ist, dass eine Anordnungsrichtung der mehreren der ersten Leistungshalbleiterelemente (1a) entlang einer Richtung gerichtet ist, in der das Kühlmittel fließt.
  8. Leistungswandler nach Anspruch 6 oder 7, der ferner Folgendes umfasst: ein Gehäuse, um die Leistungshalbleitervorrichtung aufzunehmen, wobei die Leistungshalbleitervorrichtung durch ein Dichtmaterial befestigt ist, mit dem ein Inneres des Gehäuses gefüllt ist.
DE112014006144.1T 2014-01-09 2014-11-28 Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, Leistungshalbleitervorrichtung und Leistungswandler, der diese verwendet Active DE112014006144B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-002080 2014-01-09
JP2014002080 2014-01-09
PCT/JP2014/081491 WO2015104914A1 (ja) 2014-01-09 2014-11-28 半導体装置並びにそれを用いた電力変換装置

Publications (2)

Publication Number Publication Date
DE112014006144T5 DE112014006144T5 (de) 2016-09-22
DE112014006144B4 true DE112014006144B4 (de) 2023-03-30

Family

ID=53523754

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112014006144.1T Active DE112014006144B4 (de) 2014-01-09 2014-11-28 Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, Leistungshalbleitervorrichtung und Leistungswandler, der diese verwendet

Country Status (5)

Country Link
US (1) US9806009B2 (de)
JP (1) JP6208262B2 (de)
CN (1) CN105900323B (de)
DE (1) DE112014006144B4 (de)
WO (1) WO2015104914A1 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3358736B1 (de) * 2015-09-30 2021-04-21 Hitachi Automotive Systems, Ltd. Stromwandlungsvorrichtung
US10622909B2 (en) * 2017-01-12 2020-04-14 Ford Global Technologies, Llc Power module for inverter switching devices having gate coils shielded from eddy currents
WO2018142863A1 (ja) * 2017-02-06 2018-08-09 富士電機株式会社 半導体モジュール、電気自動車、及びパワーコントロールユニット
US10923835B2 (en) * 2017-06-22 2021-02-16 One Energy Enterprises Llc Grounding devices, systems, and associated kits and methods
TWI666868B (zh) * 2017-08-01 2019-07-21 上海騏宏電驅動科技有限公司 Stacked inverter
EP3481166B1 (de) * 2017-11-06 2021-08-18 Molex, LLC Schaltungsanordnung und montageeinheit
JP7181015B2 (ja) * 2017-11-06 2022-11-30 モレックス エルエルシー 回路組立体及び実装ユニット
JP2019161100A (ja) * 2018-03-15 2019-09-19 株式会社オートネットワーク技術研究所 電気接続装置
CN113316845A (zh) * 2018-12-27 2021-08-27 三菱电机株式会社 半导体装置及半导体装置的制造方法
JP7428019B2 (ja) 2020-03-06 2024-02-06 富士電機株式会社 半導体モジュール
JP2022160154A (ja) * 2021-04-06 2022-10-19 三菱重工業株式会社 半導体装置
DE102021204694A1 (de) 2021-05-10 2022-11-10 Robert Bosch Gesellschaft mit beschränkter Haftung Halbleiterleistungsmodul
CN115346948B (zh) * 2022-10-14 2023-04-07 吉光半导体(绍兴)有限公司 一种半桥模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320185A (ja) 2000-05-11 2001-11-16 Toshiba Corp 電子部品のモジュール装置
JP2003324176A (ja) 2002-05-01 2003-11-14 Fuji Electric Co Ltd リードフレーム、半導体パワーモジュール、および、その製造方法
DE69233450T2 (de) 1991-09-20 2005-12-15 Hitachi, Ltd. Halbleitermodul

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404065B1 (en) * 1998-07-31 2002-06-11 I-Xys Corporation Electrically isolated power semiconductor package
US6521982B1 (en) * 2000-06-02 2003-02-18 Amkor Technology, Inc. Packaging high power integrated circuit devices
JP2003152159A (ja) * 2001-11-13 2003-05-23 Hitachi Ltd 半導体装置の製造方法および半導体装置
KR100902766B1 (ko) * 2002-09-27 2009-06-15 페어차일드코리아반도체 주식회사 절연성 세라믹 히트 싱크를 갖는 디스크리트 패키지
JP2004273749A (ja) * 2003-03-07 2004-09-30 Fuji Electric Fa Components & Systems Co Ltd 半導体パワーモジュール
JP4244318B2 (ja) * 2003-12-03 2009-03-25 株式会社ルネサステクノロジ 半導体装置
US7602054B2 (en) * 2005-10-05 2009-10-13 Semiconductor Components Industries, L.L.C. Method of forming a molded array package device having an exposed tab and structure
US8410590B2 (en) * 2008-09-30 2013-04-02 Infineon Technologies Ag Device including a power semiconductor chip electrically coupled to a leadframe via a metallic layer
US8354740B2 (en) * 2008-12-01 2013-01-15 Alpha & Omega Semiconductor, Inc. Top-side cooled semiconductor package with stacked interconnection plates and method
US8455987B1 (en) * 2009-06-16 2013-06-04 Ixys Corporation Electrically isolated power semiconductor package with optimized layout
WO2012051704A1 (en) * 2010-10-19 2012-04-26 Electronic Motion Systems Holdings Limited A power module for converting dc to ac
US20120193772A1 (en) * 2011-01-28 2012-08-02 Hunt Hang Jiang Stacked die packages with flip-chip and wire bonding dies
US8766430B2 (en) * 2012-06-14 2014-07-01 Infineon Technologies Ag Semiconductor modules and methods of formation thereof
JP6161251B2 (ja) * 2012-10-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69233450T2 (de) 1991-09-20 2005-12-15 Hitachi, Ltd. Halbleitermodul
JP2001320185A (ja) 2000-05-11 2001-11-16 Toshiba Corp 電子部品のモジュール装置
JP2003324176A (ja) 2002-05-01 2003-11-14 Fuji Electric Co Ltd リードフレーム、半導体パワーモジュール、および、その製造方法

Also Published As

Publication number Publication date
US9806009B2 (en) 2017-10-31
DE112014006144T5 (de) 2016-09-22
CN105900323B (zh) 2018-11-13
US20160322286A1 (en) 2016-11-03
CN105900323A (zh) 2016-08-24
JP6208262B2 (ja) 2017-10-04
JPWO2015104914A1 (ja) 2017-03-23
WO2015104914A1 (ja) 2015-07-16

Similar Documents

Publication Publication Date Title
DE112014006144B4 (de) Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, Leistungshalbleitervorrichtung und Leistungswandler, der diese verwendet
DE112015002001B4 (de) Halbleitermodul
DE112018005627B4 (de) Leistungs-halbleitervorrichtung und verfahren zum herstellen dieser
DE112014004242B4 (de) Halbleitervorrichtung
DE112010006032B4 (de) Leistungsmodul, aufweisend eine Halbleitervorrichtung
DE102006012429B4 (de) Halbleitervorrichtung
DE112018006457T5 (de) Leistungswandler
EP2724597B1 (de) Elektronische baugruppe und verfahren zu deren herstellung
DE112013004481T5 (de) Stromrichtvorrichtung
WO2017060092A1 (de) Elektromotor-wechselrichter
DE112012004496T5 (de) Gleichspannungs/Gleichspannungs-Umsetzer und Leistungsumsetzungsvorrichtung
DE102017116434A1 (de) Signalstiftbaugruppe für ein leistungsmodul für mehrere vorrichtungen
DE112018004129T5 (de) Leistungsumwandlungsvorrichtung
DE112020006524T5 (de) Halbleitermodul
DE102015224422A1 (de) Elektronische Schaltungseinheit
DE102017117708A1 (de) Halbleitereinrichtung mit einem Schaltelement, das eine Potentialschwankung unterdrückt
DE102016108562A1 (de) Halbleiter-bauelement mit gestapelten anschlüssen
DE112019005303T5 (de) Halbleitermodul, leistungsumsetzungsvorrichtung und herstellungsverfahren für das halbleitermodul
DE112019003733T5 (de) Halbleitervorrichtung
DE102014223257A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE112012002724T5 (de) Leiterrahmen und Leistungsmodul
DE112019002429T5 (de) Leistungsmodul
DE102008063724B4 (de) Sammelschienenanordnung mit eingebauter Kühlung, Fahrzeugwechselrichtermodul und Verfahren zum Kühlen eines Wechselrichtermoduls
DE112020006116T5 (de) Körper einer elektrischen schaltung, leistungsumsetzungsvorrichtung und herstellungsverfahren für körper einer elektrischen schaltung
DE102013201056A1 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: HITACHI ASTEMO, LTD., HITACHINAKA-SHI, JP

Free format text: FORMER OWNER: HITACHI AUTOMOTIVE SYSTEMS, LTD., HITACHINAKA-SHI, IBARAKI, JP

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H02M0007480000

Ipc: H01L0025070000

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final