CN113316845A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN113316845A
CN113316845A CN201880100430.7A CN201880100430A CN113316845A CN 113316845 A CN113316845 A CN 113316845A CN 201880100430 A CN201880100430 A CN 201880100430A CN 113316845 A CN113316845 A CN 113316845A
Authority
CN
China
Prior art keywords
metal plate
semiconductor chip
semiconductor device
conductive layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880100430.7A
Other languages
English (en)
Inventor
山内宏哉
林启
中田洋辅
川濑达也
井本裕儿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN113316845A publication Critical patent/CN113316845A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/38—Structure, shape, material or disposition of the strap connectors prior to the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/84909—Post-treatment of the connector or bonding area
    • H01L2224/8493—Reshaping, e.g. for severing the strap, modifying the loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/84986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本申请的技术方案涉及的半导体装置具有：第1半导体芯片；第2半导体芯片；第1金属板，其设置于第1半导体芯片的上表面；第2金属板，其设置于第2半导体芯片的上表面；以及封装树脂，其将第1半导体芯片、第2半导体芯片、第1金属板以及第2金属板覆盖，在封装树脂处，在第1金属板与第2金属板之间形成从封装树脂的上表面朝向下方延伸的槽，第1金属板在与第2金属板相对的端部具有从形成槽的封装树脂的侧面露出的第1露出部，第2金属板在与第1金属板相对的端部具有从形成槽的封装树脂的侧面露出的第2露出部。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
在专利文献1中公开了半导体芯片的金属电极通过内部连接端子、铝导线而被内部配线于导体图案的半导体装置。另外，多个外部引出端子被从导体图案引出至树脂壳体的上表面。内部连接端子以及外部引出端子是作为对铜板进行加工而成的引线框构成的。
专利文献1：国际公开第2012/157583号
发明内容
在专利文献1中，外部引出端子与内部连接端子是分体的。因此，内部连接端子的定位的精度有可能下降。
本发明就是为了解决上述问题而提出的，其目的在于得到能够提高封装件内部的金属板的定位精度的半导体装置及半导体装置的制造方法。
本申请的第1技术方案涉及的半导体装置具有：第1半导体芯片；第2半导体芯片；第1金属板，其设置于该第1半导体芯片的上表面；第2金属板，其设置于该第2半导体芯片的上表面；以及封装树脂，其将该第1半导体芯片、该第2半导体芯片、该第1金属板以及该第2金属板覆盖，在该封装树脂处，在该第1金属板与该第2金属板之间形成从该封装树脂的上表面朝向下方延伸的槽，该第1金属板在与该第2金属板相对的端部具有从形成该槽的该封装树脂的侧面露出的第1露出部，该第2金属板在与该第1金属板相对的端部具有从形成该槽的该封装树脂的侧面露出的第2露出部。
本申请的第2技术方案涉及的半导体装置具有：第1半导体芯片；第2半导体芯片；第1金属板，其设置于该第1半导体芯片的上表面；第2金属板，其设置于该第2半导体芯片的上表面；以及封装树脂，其将该第1半导体芯片、该第2半导体芯片、该第1金属板以及该第2金属板覆盖，该第1金属板的与该第2金属板相对的端部朝向该封装树脂的上表面延伸，从该封装树脂的上表面露出，该第2金属板的与该第1金属板相对的端部朝向该封装树脂的上表面延伸，从该封装树脂的上表面露出。
本申请的第3技术方案涉及的半导体装置具有：第1半导体芯片；第2半导体芯片；第1金属板，其将该第1半导体芯片的上表面与该第2半导体芯片的背面电连接；第1电极端子，其与该第1金属板分离地设置，与该第2半导体芯片的背面电连接；壳体，其具有对该第1半导体芯片、该第2半导体芯片以及该第1金属板进行收容的收容部和将该收容部包围的外周部；以及封装树脂，其将该收容部封装，该第1电极端子延伸至该收容部的外侧，该第1金属板被固定于该壳体。
本申请的第4技术方案涉及的半导体装置的制造方法是，以在该第1半导体芯片的上表面设置第1金属板、在该第2半导体芯片的上表面设置第2金属板的方式对经由连接部将该第1金属板和该第2金属板一体化的框架进行搭载，通过封装树脂而将该框架、该第1半导体芯片以及该第2半导体芯片覆盖，与该封装树脂一起，在该连接部形成切口，在该封装树脂形成槽，以使得该第1金属板与该第2金属板分离。
本申请的第5技术方案涉及的半导体装置的制造方法具有以下工序：将第1电极端子和多个信号端子固定于具有收容部和将该收容部包围的外周部的壳体的该外周部；收容工序，将第1半导体芯片和第2半导体芯片收容于该收容部，将该第1电极端子与该第2半导体芯片的背面电连接；连接工序，在该收容工序之后，将在该第1半导体芯片的上表面设置的信号端子连接部以及在该第2半导体芯片的上表面设置的信号端子连接部与该多个信号端子各自通过导线进行连接；以及在该连接工序之后，将第1金属板固定于该壳体，通过该第1金属板而将该第1半导体芯片的上表面与该第2半导体芯片的背面电连接。
发明的效果
就本申请的第1技术方案涉及的半导体装置而言，能够在第1金属板和第2金属板经由连接部而一体化的状态下，通过封装树脂将第1金属板和第2金属板覆盖，然后在封装树脂设置槽而将连接部去除。因此，能够提高封装件内部的金属板的定位的精度。
就本申请的第2技术方案涉及的半导体装置而言，能够在第1金属板和第2金属板经由连接部而一体化的状态下，通过封装树脂将第1金属板和第2金属板覆盖，然后将从封装树脂的上表面露出的连接部去除。因此，能够提高封装件内部的金属板的定位的精度。
就本申请的第3技术方案涉及的半导体装置而言，第1金属板被固定于壳体。因此，能够提高封装件内部的金属板的定位的精度。
就本申请的第4技术方案涉及的半导体装置的制造方法而言，在第1金属板和第2金属板经由连接部而一体化的状态下，通过封装树脂将第1金属板和第2金属板覆盖。然后，与封装树脂一起，在连接部形成切口，将连接部去除。因此，能够提高封装件内部的金属板的定位的精度。
就本申请的第5技术方案涉及的半导体装置的制造方法而言，在对信号端子连接部和信号端子进行导线键合之后，将第1金属板固定于壳体。因此，能够提高第1金属板的定位的精度。
附图说明
图1是实施方式1涉及的半导体装置的俯视图。
图2是实施方式1涉及的半导体装置的剖视图。
图3是表示在半导体芯片之上搭载有框架的状态的图。
图4是对封装工序进行说明的图。
图5是对去除工序进行说明的图。
图6是实施方式1的第1变形例涉及的半导体装置的剖视图。
图7是实施方式1的第2变形例涉及的半导体装置的剖视图。
图8是实施方式1的第3变形例涉及的半导体装置的剖视图。
图9是实施方式1的第4变形例涉及的半导体装置的剖视图。
图10是实施方式1的第5变形例涉及的半导体装置的剖视图。
图11是对实施方式2涉及的半导体装置的制造方法进行说明的图。
图12是实施方式2涉及的半导体装置的剖视图。
图13是实施方式3涉及的半导体装置的俯视图。
图14是实施方式3的第1变形例涉及的半导体装置的俯视图。
图15是实施方式3的第2变形例涉及的半导体装置的俯视图。
图16是实施方式3的第3变形例涉及的半导体装置的俯视图。
图17是对实施方式3的第4变形例涉及的半导体装置的制造方法进行说明的图。
具体实施方式
参照附图，对本发明的实施方式涉及的半导体装置及半导体装置的制造方法进行说明。对相同或者相应的结构要素标注相同的标号，有时省略重复说明。
实施方式1.
图1是实施方式1涉及的半导体装置100的俯视图。图2是实施方式1涉及的半导体装置100的剖视图。半导体装置100例如是电力转换装置。在本实施方式中，半导体装置100构成3相逆变器。半导体装置100具有DLB(Direct Lead Bonding)构造。
就半导体装置100而言，在绝缘基板10之上搭载有多个半导体芯片。绝缘基板具有绝缘层10b、在绝缘层10b的背面设置的导电层10a和在绝缘层10b的上表面设置的第1导电层11～第5导电层15。第1导电层11～第5导电层15是导电图案。
在第1导电层11的上表面设置第1半导体芯片21a、第3半导体芯片23a、第4半导体芯片24a。另外，在第1导电层11的上表面设置第1二极管21b、第3二极管23b、第4二极管24b。在第2导电层12的上表面设置第2半导体芯片22a以及第2二极管22b。另外，在第4导电层14的上表面设置第5半导体芯片25a以及第5二极管25b。在第5导电层15的上表面设置第6半导体芯片26a以及第6二极管26b。
第1半导体芯片21a～第6半导体芯片26a例如是IGBT(Insulated Gate BipolarTransistor)。第1半导体芯片21a～第6半导体芯片26a也可以是MOSFET(Meter-Oxide-Semiconductor Field-Effect Transistor)。第1二极管21b～第6二极管26b是续流二极管。
第1导电层11电连接于第1半导体芯片21a、第3半导体芯片23a、第4半导体芯片24a的集电极。另外，第1导电层11电连接于第1二极管21b、第3二极管23b、第4二极管24b的阴极。第2导电层12电连接于第2半导体芯片22a的集电极以及第2二极管22b的阴极。第4导电层14电连接于第5半导体芯片25a的集电极以及第5二极管25b的阴极。第5导电层15的上表面电连接于第6半导体芯片26a的集电极以及第6二极管26b的阴极。
在第1半导体芯片21a的上表面以及第1二极管21b的上表面设置第1金属板31。第1金属板31将第1半导体芯片21a的上表面以及第1二极管21b的上表面与第2导电层12的上表面进行连接。即，第1金属板31将第1半导体芯片21a的上表面与第2半导体芯片22a的背面电连接。
在第2半导体芯片22a、第2二极管22b、第5半导体芯片25a、第5二极管25b、第6半导体芯片26a以及第6二极管26b的上表面设置第2金属板32。第2金属板32将第2半导体芯片22a、第2二极管22b、第5半导体芯片25a、第5二极管25b、第6半导体芯片26a以及第6二极管26b的上表面与第3导电层13的上表面进行连接。
在第3半导体芯片23a的上表面以及第3二极管23b的上表面设置第3金属板33。第3金属板33将第3半导体芯片23a的上表面以及第3二极管23b的上表面与第4导电层14的上表面进行连接。即，第3金属板33将第3半导体芯片23a的上表面与第5半导体芯片25a的背面电连接。
在第4半导体芯片24a的上表面以及第4二极管24b的上表面设置第4金属板34。第4金属板34将第4半导体芯片24a的上表面以及第4二极管24b的上表面与第5导电层15的上表面进行连接。即，第4金属板34将第4半导体芯片24a的上表面与第6半导体芯片26a的背面电连接。
第1金属板31～第4金属板34与第1半导体芯片21a～第6半导体芯片26a的发射极各自电连接。另外，第1金属板31～第4金属板34与第1二极管21b～第6二极管26b的阳极各自电连接。第1金属板31～第4金属板34是设置于封装件内部的内框。
半导体装置100具有第1电极端子35～第5电极端子39。第1电极端子35设置于第2导电层12的上表面，与第2半导体芯片22a的背面电连接。第1电极端子35与第1金属板31同电位，与第2半导体芯片22a以及第1金属板31分离地设置。
第2电极端子36设置于第1导电层11的上表面。第2电极端子36电连接于第1半导体芯片21a、第3半导体芯片23a以及第4半导体芯片24a的背面。第2电极端子36与第1半导体芯片21a、第3半导体芯片23a以及第4半导体芯片24a分离地设置。
第3电极端子37设置于第3导电层13的上表面。第3电极端子37与第2金属板32同电位，与第2金属板32分离地设置。
第4电极端子38设置于第4导电层14的上表面，与第5半导体芯片25a的背面电连接。第4电极端子38与第3金属板33同电位，与第5半导体芯片25a以及第3金属板33分离地设置。
第5电极端子39设置于第5导电层15的上表面，与第6半导体芯片26a的背面电连接。第5电极端子39与第4金属板34同电位，与第6半导体芯片26a以及第4金属板34分离地设置。
半导体装置100具有多个信号端子40。第1半导体芯片21a～第6半导体芯片26a在上表面具有通过导线42而与多个信号端子40连接的信号端子连接部。信号端子连接部是第1半导体芯片21a～第6半导体芯片26a的栅极电极。分别向多个信号端子40输入使第1半导体芯片21a～第6半导体芯片26a进行通断的信号。
第1电极端子35～第5电极端子39是进行与外部之间的电力的输入输出的主电极框。在本实施方式中，第2电极端子36是逆变器的P端子。另外，第3电极端子37是逆变器的N端子。另外，第1电极端子35、第4电极端子38以及第5电极端子39是逆变器的交流输出端子。
第1半导体芯片21a、第3半导体芯片23a以及第4半导体芯片24a形成上部桥臂。第2半导体芯片22a、第5半导体芯片25a以及第6半导体芯片26a形成下部桥臂。在与上部桥臂的半导体芯片连接的金属板和交流输出端子之间配置下部桥臂的半导体芯片。第1电极端子35～第5电极端子39与导电层连接而不经由半导体芯片。
绝缘基板10、第1半导体芯片21a～第6半导体芯片26a、第1二极管21b～第6二极管26b、第1金属板31～第4金属板34、第1电极端子35～第5电极端子39以及多个信号端子40被封装树脂50覆盖。封装树脂50形成半导体装置100的封装件。
第1电极端子35～第5电极端子39以及多个信号端子40延伸至封装树脂50的外侧。因此，第1电极端子35～第5电极端子39以及多个信号端子40能够从半导体装置100的外部进行连接。
在封装树脂50处，在第1金属板31、第3金属板33以及第4金属板34与第2金属板32之间形成从封装树脂50的上表面朝向下方延伸的槽51。在本实施方式中，第1半导体芯片21a、第3半导体芯片23a和第4半导体芯片24a沿封装件的长边方向而在第1导电层11的上表面排列。同样地，第2半导体芯片22a、第5半导体芯片25a和第6半导体芯片26a沿封装件的长边方向而排列。槽51沿第1半导体芯片21a、第3半导体芯片23a和第4半导体芯片24a的排列方向延伸。
第1金属板31在与第2金属板32相对的端部具有从形成槽51的封装树脂50的侧面露出的第1露出部31b。第2金属板32在与第1金属板31相对的端部具有从形成槽51的封装树脂50的侧面露出的第2露出部32b。同样地，第3金属板33在与第2金属板32相对的端部具有从形成槽51的封装树脂50的侧面露出的第3露出部33b。另外，第4金属板34在与第2金属板32相对的端部具有从形成槽51的封装树脂50的侧面露出的第4露出部34b。第1露出部31b、第3露出部33b以及第4露出部34b隔着槽而与第2露出部32b相对。
接下来，对半导体装置100的制造方法进行说明。首先，将框架30搭载于第1半导体芯片21a～第6半导体芯片26a之上。图3是表示在半导体芯片之上搭载有框架30的状态的图。在框架30中，第1金属板31～第4金属板34、第1电极端子35～第5电极端子39以及多个信号端子40经由连接部41而一体化。
连接部41具有外部连接部41a和内部连接部41b。外部连接部41a在封装件的外部将第1电极端子35～第5电极端子39以及多个信号端子40彼此进行连接。内部连接部41b在封装件的内部将第1金属板31～第4金属板34彼此进行连接。连接部41也被称为导板部件。
第1金属板31～第4金属板34、第1电极端子35～第5电极端子39、多个信号端子40以及连接部41由导电性金属形成。导电性金属例如是铜。
这里，以在第1半导体芯片21a的上表面设置第1金属板31，在第2半导体芯片22a、第5半导体芯片25a以及第6半导体芯片26a的上表面设置第2金属板32的方式而搭载框架30。同样地，在第3半导体芯片23a以及第4半导体芯片24a的上表面分别设置第3金属板33以及第4金属板34。
接下来，实施封装工序。图4是对封装工序进行说明的图。在封装工序中，通过封装树脂50将绝缘基板10、第1半导体芯片21a～第6半导体芯片26a以及框架30覆盖。封装树脂50例如由环氧树脂形成。
接下来，实施去除工序。图5是对去除工序进行说明的图。在去除工序中，将封装树脂50和内部连接部41b同时切断。由此，与封装树脂50一起，在内部连接部41b形成切口，在封装树脂50形成槽51。在去除工序中，使第1金属板31、第3金属板33以及第4金属板34与第2金属板32分离以及绝缘而形成回路。另外，在去除工序中，外部连接部41a也被去除，第1电极端子35～第5电极端子39以及多个信号端子40被彼此分离。例如使用切刀进行切断。这里，也可以增大槽51的宽度以确保足够的绝缘距离。
另外，也可以如图4所示，内部连接部41b设置于框架30的比与内部连接部41b相邻的部分高的位置处。第1金属板31在与第2金属板32相对的端部具有朝向上方延伸的前端部31a。内部连接部41b在第1金属板31中的比在第2导电层12的上表面设置的部分高的位置处将前端部31a与第2金属板32连接。在这种情况下，第1露出部31b设置于第1金属板31中的比在第2导电层12的上表面设置的部分高的位置处。
根据该结构，在对内部连接部41b进行切断时，不需要使切断进行至绝缘基板10的深处，能够防止损伤绝缘基板10。因此，能够容易地切断内部连接部41b，能够容易地控制半导体装置100的尺寸。因此，能够提高组装性、安装成品率以及可靠性。另外，能够使槽51浅，因此能够减少加工时间。另外，也可以向前端部31a连接外部装置而进行电压检测。
在本实施方式中，能够使框架30的连接部41具有与夹具之间的定位功能。由此，能够高精度地配置第1金属板31～第4金属板34。另外，在第1金属板31～第4金属板34经由连接部41而一体化的状态下进行树脂封装，然后在封装树脂50设置槽51而将连接部41去除。由于在被封装树脂50固定的状态下对连接部41进行切断，因此能够高精度地切断。另外，能够防止第1金属板31～第4金属板34的位置偏移。因此，能够提高封装件内部的金属板的定位的精度。
另外，就主电极端子与半导体元件直接连接的构造而言，有可能在过负载下的半导体元件的动作时，主电极端子受到来自半导体元件的热干涉。此时，担忧主电极端子的温度接近产品的使用温度极限。对此，在本实施方式中，第1电极端子35～第5电极端子39与靠近散热面的第1导电层11～第5导电层15直接接合。这里，散热面例如是绝缘基板10的背面。因此，能够抑制主电极端子的温度。
另外，在本实施方式中，由于第1电极端子35～第5电极端子39与第1导电层11～第5导电层15直接接合，因此，也可以不设置壳体。因此，也能够通过将主电极端子嵌入成型于壳体的构造而使半导体装置100小型化。
图6是实施方式1的第1变形例涉及的半导体装置200的剖视图。就半导体装置200而言，在绝缘基板10的背面设置基座板260。通过基座板260能够确保更高的散热性。另外，能够抑制半导体装置200的翘曲。
图7是实施方式1的第2变形例涉及的半导体装置300的剖视图。就半导体装置300而言，第1导电层311、第2导电层312是导电板。同样地，第3导电层～第5导电层也由导电板形成。在第1导电层311、第2导电层312的背面设置绝缘片310b。绝缘片310b也可以是绝缘板。通过使用导电板而取代导电图案，从而能够提高散热性。另外，能够抑制半导体装置300的翘曲。
图8是实施方式1的第3变形例涉及的半导体装置400的剖视图。半导体装置400具有基座板460和设置于基座板460之上且对绝缘基板10进行收容的壳体470。能够通过壳体470而确定封装树脂50的位置。因此，也可以不准备用于确定封装树脂50的位置的模具。
图9是实施方式1的第4变形例涉及的半导体装置500的剖视图。就半导体装置500而言，形成槽51的封装树脂50的侧面被绝缘带552覆盖。即，第1露出部31b～第4露出部34b被绝缘带552覆盖。能够通过进行绝缘带552的粘贴而确保绝缘性。
另外，不限于绝缘带552，也可以进行绝缘性的封装材料的涂敷。在槽51设置的封装材料例如是环氧树脂或者硅凝胶。封装材料是通过灌封而设置的。
图10是实施方式1的第5变形例涉及的半导体装置100a的剖视图。就半导体装置100a而言，取代第1半导体芯片21a～第6半导体芯片26a以及第1二极管21b～第6二极管26b而设置有第1半导体芯片21～第6半导体芯片26。第1半导体芯片21～第6半导体芯片26是RC(Reverse-conducting)-IGBT。另外，第1半导体芯片21～第6半导体芯片26也可以是MOSFET，也可以由体二极管进行续流。
就半导体装置100a而言，作为第1半导体芯片21～第6半导体芯片26，使用由一个芯片进行通断和续流者。由此，能够使半导体装置100a小型化。另外，通常在由一个芯片进行通断和续流的情况下，向主电极端子的热干涉变大。本实施方式的构造能够如上所述提高散热性，抑制主电极端子的温度。因此，在如半导体装置100a这样由一个芯片进行通断和续流的情况下特别有效。
另外，也可以是第1半导体芯片21a～第6半导体芯片26a以及第1二极管21b～第6二极管26b的至少1个由宽带隙半导体形成。宽带隙半导体是碳化硅、氮化镓类材料或者金刚石。宽带隙半导体通常难以使有效面积扩大。因此，通过采用能够将金属层直接接合的DLB构造，从而能够提高组装性。
另外，通常由宽带隙半导体形成的开关元件以及二极管元件的耐电压性高，容许电流密度高。因此，能够使半导体装置100进一步小型化。
另外，在本实施方式中，槽51沿第1半导体芯片21a、第3半导体芯片23a以及第4半导体芯片24a的排列方向延伸。不限于此，也可以是多个槽51分别设置于封装件中的被第1金属板31与第2金属板32夹着的部分、被第3金属板33与第2金属板32夹着的部分和被第4金属板34与第2金属板32夹着的部分。
另外，在本实施方式中，示出了半导体装置100是3相逆变器的例子。不限于此，半导体装置100可以是具有DLB构造的任意半导体装置。另外，本实施方式的半导体装置100具有6个半导体芯片。半导体装置100不限于此，只要具有大于或等于2个半导体芯片即可。半导体装置100也可以是单相的逆变器等。
这些变形能够适当应用于以下的实施方式涉及的半导体装置及半导体装置的制造方法。此外，关于以下的实施方式涉及的半导体装置及半导体装置的制造方法，由于与实施方式1的共通点多，因而以与实施方式1的不同点为中心进行说明。
实施方式2.
图11是对实施方式2涉及的半导体装置600的制造方法进行说明的图。在本实施方式中，框架630的构造与实施方式1不同。就框架630而言，第1金属板31的与第2金属板32相对的端部朝向封装树脂50的上表面延伸，从封装树脂50的上表面露出。另外，第2金属板32的与第1金属板31相对的端部朝向封装树脂50的上表面延伸，从封装树脂50的上表面露出。第1金属板31的端部和第2金属板32的端部朝向上方而平行地延伸。
同样地，第3金属板33的与第2金属板32相对的端部朝向封装树脂50的上表面延伸，从封装树脂50的上表面露出。第4金属板34的与第2金属板32相对的端部朝向封装树脂50的上表面延伸，从封装树脂50的上表面露出。
内部连接部641b将第1金属板31的从封装树脂50露出的部分与第2金属板32的从封装树脂50露出的部分连接。同样地，内部连接部641b将第3金属板33以及第4金属板34的从封装树脂50露出的部分与第2金属板32的从封装树脂50露出的部分连接。在实施方式中，内部连接部641b设置于比封装树脂50的上表面高的位置处。在去除工序中，将内部连接部641b切断而不切断封装树脂50。
图12是实施方式2涉及的半导体装置600的剖视图。就半导体装置600而言，第1金属板31的端部从封装树脂50的上表面露出，由此形成第1露出部631b。另外，第2金属板32的端部从封装树脂50的上表面露出，由此形成第2露出部632b。同样地，第3金属板33以及第4金属板34的端部从封装树脂50的上表面露出，由此形成第3露出部以及第4露出部。
在本实施方式中，由于不切断封装树脂50，因此，不产生成为异物的树脂碎屑。因此，能够提高可靠性。
在本实施方式中，金属板从封装树脂50的上表面露出。不限于此，金属板也可以从封装树脂50的侧面露出。
实施方式3.
图13是实施方式3涉及的半导体装置700的俯视图。半导体装置700具有壳体770。壳体770具有收容部771和将收容部771包围的外周部772。收容部771将绝缘基板10、第1半导体芯片21a～第6半导体芯片26a、第1二极管21b～第6二极管26b以及第1金属板31～第4金属板34收容。收容部771被封装树脂50封装。在图13中，为了方便起见，省略封装树脂50。封装树脂50例如由环氧树脂或者硅凝胶形成。
第1电极端子35～第5电极端子39延伸至收容部771的外侧。第1电极端子35～第5电极端子39以及信号端子40被固定于外周部772。
壳体770具有固定部773。固定部773沿第1半导体芯片21a、第3半导体芯片23a以及第4半导体芯片24a的排列方向带状地设置。固定部773设置于第1金属板31、第3金属板33以及第4金属板34之上。固定部773将第1金属板31、第3金属板33以及第4金属板34固定于壳体770。
另外，固定部732a从第2金属板32朝向外周部772延伸。通过固定部732a，第2金属板32被固定于壳体770。由此，第1金属板31～第4金属板34被固定于壳体770。
在本实施方式中，第1金属板31～第4金属板34以及第1电极端子35～第5电极端子39与壳体770一体化。由此，能够容易地控制半导体装置700的尺寸。另外，能够提高半导体装置700的安装成品率以及可靠性。另外，由于不需要连接部41的去除工序，因此，能够容易地对半导体装置700进行组装。
另外，在第1金属板31～第4金属板34与壳体770独立的情况下，通常，需要通过夹具进行定位而实施组装。在本实施方式中，不需要用于定位的夹具，能够降低组装成本。
另外，带状的固定部773也可以设置于第2金属板32之上，将第2金属板32固定于壳体770。
图14是实施方式3的第1变形例涉及的半导体装置700a的俯视图。就半导体装置700a而言，第1金属板31～第4金属板34的厚度与第1电极端子35～第5电极端子39的厚度不同。在本实施方式中，第1金属板31～第4金属板34与第1电极端子35～第5电极端子39未由连接部41连接，而是分体地设置的。因此，能够分别设定第1金属板31～第4金属板34的厚度和第1电极端子35～第5电极端子39的厚度。
例如，也可以使第1电极端子35～第5电极端子39形成得厚，使第1金属板31～第4金属板34形成得薄。由此，能够通过厚的第1电极端子35～第5电极端子39实现大电流通电。另外，能够通过薄的第1金属板31～第4金属板34降低向半导体芯片的应力。
这样的构造在半导体芯片由SiC形成的情况下特别有效。通常，SiC的杨氏模量高，半导体芯片从第1金属板31～第4金属板34受到的应力容易变大。就半导体装置700a而言，通过使第1金属板31～第4金属板34薄，从而能够降低应力，能够提高可靠性。
另外，也可以使第1金属板31～第4金属板34厚。由此，能够提高半导体芯片的散热性。
图15是实施方式3的第2变形例涉及的半导体装置800的俯视图。壳体870具有定位部874。定位部874具有将第1金属板31～第4金属板34收容、固定的多个开口874a。多个开口874a的形状分别与第1金属板31～第4金属板34的形状相对应。就半导体装置800而言，也不需要用于定位的夹具，能够降低组装成本。
此外，第1半导体芯片21a～第6半导体芯片26a的信号端子连接部从定位部874露出，以使得能够实现与信号端子40之间的导线键合。
图16是实施方式3的第3变形例涉及的半导体装置900的俯视图。半导体装置900具有壳体970。第1金属板31～第4金属板34各自具有朝向壳体970的外周部972延伸的凸部931a～934a。在外周部972形成与凸部931a～934a各自嵌合的多个凹部972a。
通过使凸部931a～934a与多个凹部972a进行嵌合，从而第1金属板31～第4金属板34被相对于壳体970定位。就半导体装置900而言，也不需要用于定位的夹具，能够降低组装成本。
图17是对实施方式3的第4变形例涉及的半导体装置800的制造方法进行说明的图。在图17中，为了方便起见，省略定位874。半导体装置800也可以如下所述进行制造。首先，向壳体870的外周部872固定第1电极端子35～第5电极端子39和多个信号端子40。
接下来，实施收容工序。在收容工序中，将第1半导体芯片21a～第6半导体芯片26a收容于收容部871。由此，第1电极端子35与第2半导体芯片22a的背面电连接。另外，第2电极端子36电连接于第1半导体芯片21a、第3半导体芯片23a以及第4半导体芯片24a的背面。另外，第4电极端子38以及第5电极端子39各自电连接于第5半导体芯片25a以及第6半导体芯片26a的背面。
在收容工序之后，实施连接工序。在连接工序中，将在第1半导体芯片21a～第6半导体芯片26a的上表面设置的多个信号端子连接部与多个信号端子各自通过导线进行连接。在图17中，作为例子，图示了第1半导体芯片21a的信号端子连接部21c。
在连接工序之后，将第1金属板31～第4金属板34固定于壳体870。即，将第1金属板31～第4金属板34各自收容于多个开口874a。由此，通过第1金属板31将第1半导体芯片21a的上表面与第2半导体芯片22a的背面电连接。同样地，通过第2金属板32而将第2半导体芯片22a、第5半导体芯片25a以及第6半导体芯片26a的上表面与第3导电层13的上表面进行连接。另外，通过第3金属板33而将第3半导体芯片23a的上表面与第5半导体芯片25a的背面电连接，通过第4金属板34而将第4半导体芯片24a的上表面与第6半导体芯片26a的背面电连接。
就半导体装置800而言，能够在将绝缘基板10收容于壳体870之后，将第1金属板31～第4金属板34安装于壳体870。因此，能够在实施了半导体芯片与信号端子40之间的导线键合之后，将第1金属板31～第4金属板34安装于壳体870。由此，能够使第1金属板31～第4金属板34与半导体芯片的信号端子连接部之间的距离窄。信号端子连接部21c与第1金属板31之间的距离例如小于或等于1mm。
就半导体装置800而言，通过减小信号端子连接部与金属板之间的距离，从而能够扩大半导体芯片的主电流通电部的面积。因此，能够提高电流密度。另外，也可以将第4变形例的制造方法应用于半导体装置900。
此外，在各实施方式中说明的技术特征也可以适当地组合使用。
标号的说明
100、100a、200、300、400、500、600、700、700a、800、900半导体装置，10b绝缘层，11～15第1导电层～第5导电层，21～26、21a～26a第1半导体芯片～第6半导体芯片，21c信号端子连接部，30、630框架，31～34第1金属板～第4金属板，31b、631b第1露出部，32b、632b第2露出部，33b第3露出部，34b第4露出部，35～39第1电极端子～第5电极端子，40信号端子，41连接部，42导线，50封装树脂，51槽，552绝缘带，470、770、870、970壳体，771、871收容部，772、872、972外周部，874a开口，931a～934a凸部，972a凹部。

Claims (20)

1.一种半导体装置，其特征在于，具有：
第1半导体芯片；
第2半导体芯片；
第1金属板，其设置于所述第1半导体芯片的上表面；
第2金属板，其设置于所述第2半导体芯片的上表面；以及
封装树脂，其将所述第1半导体芯片、所述第2半导体芯片、所述第1金属板以及所述第2金属板覆盖，
在所述封装树脂处，在所述第1金属板与所述第2金属板之间形成从所述封装树脂的上表面朝向下方延伸的槽，
所述第1金属板在与所述第2金属板相对的端部具有从形成所述槽的所述封装树脂的侧面露出的第1露出部，
所述第2金属板在与所述第1金属板相对的端部具有从形成所述槽的所述封装树脂的侧面露出的第2露出部。
2.根据权利要求1所述的半导体装置，其特征在于，
具有第1电极端子，该第1电极端子延伸至所述封装树脂的外侧，与所述第1金属板分离地设置，与所述第2半导体芯片的背面电连接，
所述第1金属板将所述第1半导体芯片的上表面与所述第2半导体芯片的背面电连接。
3.根据权利要求1所述的半导体装置，其特征在于，具有：
绝缘层；
第1导电层，其设置于所述绝缘层之上，在所述第1导电层的上表面设置有所述第1半导体芯片；
第2导电层，其设置于所述绝缘层之上，在所述第2导电层的上表面设置有所述第2半导体芯片；
第3导电层，其设置于所述绝缘层之上；
第1电极端子，其设置于所述第2导电层的上表面，延伸至所述封装树脂的外侧；
第2电极端子，其设置于所述第1导电层的上表面，延伸至所述封装树脂的外侧；以及
第3电极端子，其设置于所述第3导电层的上表面，延伸至所述封装树脂的外侧，
所述第1金属板将所述第1半导体芯片的上表面与所述第2导电层的上表面连接，
所述第2金属板将所述第2半导体芯片的上表面与所述第3导电层的上表面连接，
所述第1电极端子在所述第2导电层的上表面，与所述第1金属板以及所述第2半导体芯片分离地设置，
所述第2电极端子与所述第1半导体芯片分离地设置，
所述第3电极端子与所述第2金属板分离地设置。
4.根据权利要求3所述的半导体装置，其特征在于，具有：
第4导电层以及第5导电层，它们设置于所述绝缘层之上；
第3半导体芯片以及第4半导体芯片，它们设置于所述第1导电层的上表面；
第5半导体芯片，其设置于所述第4导电层的上表面；
第6半导体芯片，其设置于所述第5导电层的上表面；
第3金属板，其将所述第3半导体芯片的上表面与所述第4导电层的上表面连接；以及
第4金属板，其将所述第4半导体芯片的上表面与所述第5导电层的上表面连接，
所述第2金属板将所述第5半导体芯片的上表面以及所述第6半导体芯片的上表面与所述第3导电层的上表面连接，
所述第3金属板具有从形成所述槽的所述封装树脂的侧面露出的第3露出部，
所述第4金属板具有从形成所述槽的所述封装树脂的侧面露出的第4露出部，
所述第3露出部以及所述第4露出部隔着所述槽与所述第2露出部相对。
5.根据权利要求4所述的半导体装置，其特征在于，
所述第1半导体芯片、所述第3半导体芯片和所述第4半导体芯片在所述第1导电层的上表面排列，
所述槽沿所述第1半导体芯片、所述第3半导体芯片和所述第4半导体芯片的排列方向延伸。
6.根据权利要求3至5中任一项所述的半导体装置，其特征在于，
所述第1露出部设置于所述第1金属板中的比在所述第2导电层的上表面设置的部分高的位置处。
7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，
形成所述槽的所述封装树脂的侧面被绝缘带或者封装材料覆盖。
8.一种半导体装置，其特征在于，具有：
第1半导体芯片；
第2半导体芯片；
第1金属板，其设置于所述第1半导体芯片的上表面；
第2金属板，其设置于所述第2半导体芯片的上表面；以及
封装树脂，其将所述第1半导体芯片、所述第2半导体芯片、所述第1金属板以及所述第2金属板覆盖，
所述第1金属板的与所述第2金属板相对的端部朝向所述封装树脂的上表面延伸，从所述封装树脂的上表面露出，
所述第2金属板的与所述第1金属板相对的端部朝向所述封装树脂的上表面延伸，从所述封装树脂的上表面露出。
9.一种半导体装置，其特征在于，具有：
第1半导体芯片；
第2半导体芯片；
第1金属板，其将所述第1半导体芯片的上表面与所述第2半导体芯片的背面电连接；
第1电极端子，其与所述第1金属板分离地设置，与所述第2半导体芯片的背面电连接；
壳体，其具有对所述第1半导体芯片、所述第2半导体芯片以及所述第1金属板进行收容的收容部和将所述收容部包围的外周部；以及
封装树脂，其将所述收容部封装，
所述第1电极端子延伸至所述收容部的外侧，
所述第1金属板被固定于所述壳体。
10.根据权利要求9所述的半导体装置，其特征在于，
所述壳体具有将所述第1金属板收容、固定的开口。
11.根据权利要求10所述的半导体装置，其特征在于，
所述开口的形状与所述第1金属板的形状相对应。
12.根据权利要求9所述的半导体装置，其特征在于，
所述第1金属板具有朝向所述外周部延伸的凸部，
在所述外周部形成与所述凸部进行嵌合的凹部。
13.根据权利要求9至12中任一项所述的半导体装置，其特征在于，
所述第1电极端子被固定于所述外周部。
14.根据权利要求9至13中任一项所述的半导体装置，其特征在于，
所述第1金属板的厚度与所述第1电极端子的厚度不同。
15.根据权利要求9至14中任一项所述的半导体装置，其特征在于，
具有信号端子，该信号端子被输入使所述第1半导体芯片进行通断的信号，
所述第1半导体芯片在上表面具有通过导线而与所述信号端子进行连接的信号端子连接部，
所述信号端子连接部与所述第1金属板之间的距离小于或等于1mm。
16.根据权利要求1至15中任一项所述的半导体装置，其特征在于，
所述第1半导体芯片或者所述第2半导体芯片的至少1个由宽带隙半导体形成。
17.根据权利要求16所述的半导体装置，其特征在于，
所述宽带隙半导体是碳化硅、氮化镓类材料或者金刚石。
18.一种半导体装置的制造方法，其特征在于，
以在第1半导体芯片的上表面设置第1金属板、在第2半导体芯片的上表面设置第2金属板的方式对经由连接部将所述第1金属板和所述第2金属板一体化的框架进行搭载，
通过封装树脂而将所述框架、所述第1半导体芯片以及所述第2半导体芯片覆盖，
与所述封装树脂一起，在所述连接部形成切口，在所述封装树脂形成槽，以使得所述第1金属板与所述第2金属板分离。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述连接部设置于所述框架的比与所述连接部相邻的部分高的位置处。
20.一种半导体装置的制造方法，其特征在于，具有以下工序：
将第1电极端子和多个信号端子固定于具有收容部和将所述收容部包围的外周部的壳体的所述外周部；
收容工序，将第1半导体芯片和第2半导体芯片收容于所述收容部，将所述第1电极端子与所述第2半导体芯片的背面电连接；
连接工序，在所述收容工序之后，将在所述第1半导体芯片的上表面设置的信号端子连接部以及在所述第2半导体芯片的上表面设置的信号端子连接部与所述多个信号端子各自通过导线进行连接；以及
在所述连接工序之后，将第1金属板固定于所述壳体，通过所述第1金属板而将所述第1半导体芯片的上表面与所述第2半导体芯片的背面电连接。
CN201880100430.7A 2018-12-27 2018-12-27 半导体装置及半导体装置的制造方法 Pending CN113316845A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/048152 WO2020136805A1 (ja) 2018-12-27 2018-12-27 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN113316845A true CN113316845A (zh) 2021-08-27

Family

ID=71129367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880100430.7A Pending CN113316845A (zh) 2018-12-27 2018-12-27 半导体装置及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US11450592B2 (zh)
JP (1) JP7103437B2 (zh)
CN (1) CN113316845A (zh)
DE (1) DE112018008231T5 (zh)
WO (1) WO2020136805A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4634497B2 (ja) * 2008-11-25 2011-02-16 三菱電機株式会社 電力用半導体モジュール
CN102576706B (zh) 2010-03-16 2015-07-22 富士电机株式会社 半导体器件
EP2677539B1 (en) * 2011-02-15 2017-07-05 Panasonic Intellectual Property Management Co., Ltd. Process for manufacture of a semiconductor device
CN103477429B (zh) 2011-05-13 2017-04-12 富士电机株式会社 半导体器件及其制造方法
DE102013211405B4 (de) * 2013-06-18 2020-06-04 Infineon Technologies Ag Verfahren zur herstellung eines halbleitermoduls
JP6208262B2 (ja) 2014-01-09 2017-10-04 日立オートモティブシステムズ株式会社 パワー半導体装置の製造方法、パワー半導体装置並びにそれを用いた電力変換装置
DE112016006928T5 (de) 2016-06-03 2019-02-28 Mitsubishi Electric Corporation Halbleitervorrichtungsmodul

Also Published As

Publication number Publication date
DE112018008231T5 (de) 2021-09-09
US11450592B2 (en) 2022-09-20
JPWO2020136805A1 (ja) 2021-10-07
WO2020136805A1 (ja) 2020-07-02
JP7103437B2 (ja) 2022-07-20
US20210225740A1 (en) 2021-07-22

Similar Documents

Publication Publication Date Title
US7642640B2 (en) Semiconductor device and manufacturing process thereof
US9324685B2 (en) Semiconductor device and method of manufacturing the same
US20100176508A1 (en) Semiconductor device package and method of assembly thereof
US10163752B2 (en) Semiconductor device
JP2020136369A (ja) 半導体モジュール及び半導体モジュールの製造方法
JP5169964B2 (ja) モールドパッケージの実装構造および実装方法
JP2005150209A (ja) 電子装置およびその製造方法
WO2013150890A1 (ja) 半導体デバイス
CN113316845A (zh) 半导体装置及半导体装置的制造方法
US11145578B2 (en) Semiconductor package with top or bottom side cooling and method for manufacturing the semiconductor package
JP7131436B2 (ja) 半導体装置及びその製造方法
CN114792671A (zh) 半导体装置、功率模块及半导体装置的制造方法
EP2309538A2 (en) Package for semiconductor devices
JP2006294973A (ja) 半導体装置
KR100799562B1 (ko) 반도체 전력 모듈 및 그 제조방법
CN108735614B (zh) 半导体装置及半导体装置的制造方法
JP2009111319A (ja) 半導体装置および半導体装置の検査方法
KR102378171B1 (ko) 커플드 반도체 패키지
JP7118204B1 (ja) 半導体装置
KR102228938B1 (ko) 커플드 반도체 패키지
JP7334655B2 (ja) 半導体装置
JP2713141B2 (ja) 半導体装置
CN115206890A (zh) 半导体装置及半导体装置的制造方法
CN117497522A (zh) 半导体装置以及半导体装置的制造方法
CN115428142A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination