CN102931185A

CN102931185A - 半导体器件及分压器

Info

Publication number: CN102931185A
Application number: CN2012102742187A
Authority: CN
Inventors: 小寺一史; 加藤好治
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Cypress Semiconductor Corp
Priority date: 2011-08-08
Filing date: 2012-08-03
Publication date: 2013-02-13
Anticipated expiration: 2032-08-03
Also published as: US20130038385A1; JP5827065B2; JP2013038234A; US8928397B2; CN102931185B

Abstract

本申请涉及一种半导体器件及分压器，所述半导体器件包括第一和第二电阻器（R1、R2）。所述第一电阻器形成在第一衬底区（31）中并耦接在第一节点（21）与输出节点（N1）之间。所述第二电阻器形成在第二衬底区（32）中并耦接在所述输出节点（N1）与第二节点（22）之间。所述第一衬底区（31）耦接至具有第一电压（Vin）的所述第一节点（21）。所述第二节点具有第二电压（Vs）。所述第二衬底区（32）耦接至设置于所述第一电阻器中的分压节点（Nd）。本申请的半导体器件抑制了多个电阻器中的电阻值变化率差异。

Description

半导体器件及分压器

技术领域

本文所讨论的实施例涉及一种半导体器件及分压器。

背景技术

半导体器件（半导体芯片）中形成的电路（例如，模拟电路）包括电阻器。芯片上形成的电阻器为扩散电阻器或多晶硅电阻器。扩散电阻器是在阱（例如，外延层）中形成的扩散层。多晶硅电阻器是在涂覆于衬底区（例如，外延层）的绝缘膜（例如，氧化膜）上形成的多晶硅膜。

芯片上所形成的电阻器的电阻值随着电阻器与衬底区（诸如阱）之间的电位差而变化。因而，多晶硅电阻器的一端到衬底区等的连接抑制了这种由电位差导致的电阻值变化（例如，参见日本专利特许公开第2001-168651号和第2010-109233号）。

在用扩散电阻器或多晶硅电阻器形成分压电阻器时，施加在电阻器两个端子之间的电压在电阻器之间会有所不同。因而，当电阻器具有相同的形状时，所述两个端子处的电位与衬底区处的电位的差异在电阻器之间可能有所不同。扩散电阻器和多晶硅电阻器依据衬底区处的电位与所述端子处的电位的差异而改变其耗尽层伸展的程度。因此，在串联连接两个电阻器（它们被形成为具有相同的电阻值，并从这两个电阻器之间的节点处输出分压）的电路中，高电位侧电阻器处的电阻值变化量与低电位侧电阻器处的电阻值变化量可能会存在差异。因而，即使两个电阻器被形成得具有相同的尺寸和形状，这两个电阻器的电阻率的变化也会妨碍生成所期望的分压。

发明内容

根据实施例的一个方面，提供一种半导体器件，包括第一电阻器和第二电阻器。所述第一电阻器形成在第一衬底区中并耦接在第一节点与输出节点之间。所述第二电阻器形成在第二衬底区中并耦接在所述输出节点与第二节点之间。所述第一衬底区耦接至具有第一电压的所述第一节点。所述第二节点具有第二电压。所述第二衬底区耦接至设置于所述第一电阻器中的分压节点。

所述实施例的上述方面抑制了多个电阻器中的电阻值变化率（changingrate）差异。

附图说明

参考以下结合附图对当前优选实施例的说明能够最佳地理解本实施例及其目的和优点，所述附图中：

图1为第一实施例中分压器的电路图；

图2为半导体器件的截面示意图；

图3A和图3B为对照例中的分压器电路图；

图4为电阻器元件的电路图；

图5为示出图4的电阻器元件的特性的曲线图；

图6为半导体器件的截面示意图；

图7为第二实施例中分压器的电路图；

图8为分压器的布局示意图；

图9为对照例中分压器的电路图；

图10为第三实施例中分压器的电路图；

图11为半导体器件的截面示意图；

图12为等效电路的电路图；

图13为示出图12的等效电路的特性的曲线图；

图14为第四实施例中分压器的电路图；

图15为图14中所示分压器的布局示意图；

图16为第五实施例中分压器的电路图；

图17为DC-DC转换器的电路框图；

图18为示出图17的DC-DC转换器的输出特性的曲线图；以及

图19为半导体器件的示意框图。

附图标记说明

R1、R2：电阻器

N1：输出节点

Nd：分压节点

21：导线（第一节点）

22：导线（第二节点）

31、32、61、62、81、83：阱区（衬底区）

33、34、82、84：扩散区（电阻器元件）

64、65：半导体薄膜（电阻器元件）

Vin：输入电压（第一电压）

Vs：参考电压（第二电压）

具体实施方式

第一实施例

现在将参照图1至图6描述第一实施例。

图1示出包括分压器11的半导体器件10。分压器11耦接在提供输入电压Vin的导线21与提供低于输入电压Vin的参考电压（例如地电压(0V)）的导线22之间，以生成介于输入电压Vin与参考电压Vs之间的输出电压Vout。

分压器11包括两个串联连接的电阻器R1和R2。第一电阻器R1耦接在提供输入电压Vin的导线21与输出节点N1之间。第二电阻器R2耦接在提供参考电压Vs的导线22与输出节点N1之间。第一电阻器R1的电阻值大于第二电阻器R2的电阻值。分压器11根据第一电阻器R1的电阻值与第二电阻器R2的电阻值之比（电阻值比）在输出节点N1处产生一介于输入电压Vin与参考电压Vs之间的分压。分压器11在输出节点N1处输出该电压（输出电压Vout）。

第一电阻器R1和第二电阻器R2例如为扩散电阻器。

参见图2，P-型半导体衬底10a包括N-型阱区31和32。P-型扩散区33形成在第一阱区31中。同样地，P-型扩散区34形成在第二阱区32中。第一电阻器R1包括N-型阱区31和形成在该阱区31中的P-型扩散区33。同样地，第二电阻器R2包括N-型阱区32和形成在该阱区32中的P-型扩散区34。阱区31为第一衬底区的一个示例，且阱区32为第二衬底区的一个示例。扩散区33为第一电阻器元件的一个示例，且扩散区34为第二电阻器元件的一个示例。

第一阱区31和第二阱区32通过向半导体衬底10a掺杂诸如磷（P）、砷（As）和锑（Sb）等杂质（即施主性杂质(donor)）而形成。第一扩散区33和第二扩散区34通过向阱区32和32掺杂诸如硼（B）和铝（Al）等杂质（受主性杂质(acceptor)）而形成。

第一扩散区33包括被提供有输入电压Vin的第一端子35（图2中所示的右边的端子）。另外，第一扩散区33包括第二端子36，其通过一低阻导线耦接至第二扩散区34的第一端子37。第二扩散区34还包括被提供有参考电压Vs的第二端子38。

第一阱区31被提供有输入电压Vin。第二阱区32通过一低阻导线耦接至第一扩散区33中设置的分压节点Nd。因此，第二阱区32被提供有第一扩散区33中第一端子35处的电压和第二端子36处的电压的分压，且该分压视所设分压节点Nd的位置而定。

第一扩散区33和第二扩散区34每个都用作一电阻器元件。第一扩散区33和第二扩散区34串联连接。第一扩散区33的第一端子35被提供有输入电压Vin，且第二扩散区34的第二端子38被提供有参考电压Vs。因此，第二阱区32被提供有一视所设分压节点Nd的位置而定且介于输入电压Vin与参考电压Vs之间的电压（分压）。扩散区33和34中的端子35至38、阱区31和32中被提供有偏压的连接点、以及分压节点Nd可以是诸如与导线连接的过孔(via)或栓塞(plug)等接触件，或是与接触件连接的部件。

第一扩散区33中分压节点Nd的位置被设置在介于输入电压Vin与参考电压Vs之间的中间电压的设定处。例如，当参考电压Vs为地电位（0V）时，分压节点Nd被设置在生成一是输入电压Vin的一半的电压（Vin/2）的位置处。该中间电压Vc被提供至第二电阻器R2的阱区32。相应地，第二电阻器R2的电阻值以一视高电位侧端子37处的电压（即输出电压Vout）、低电位侧端子38的电压Vs、以及提供至阱区32的中间电压Vc而定的变化率而变化。第一电阻器R1的电阻值以一视高电位侧端子35处的电压（即输入电压Vin）、低电位侧端子36处的电压Vs（即输出电压Vout）、以及提供至阱区32的电压（即输入电压Vin）而定的变化率而变化。

参见图2，半导体器件10的布局中分压节点Nd的位置被设置为使得分压节点Nd与被提供有输入电压Vin的高电位侧端子35之间的电阻值等于分压节点Nd与被提供有电压Vs的低电位侧端子38之间的电阻值。也即，将端子35与端子38之间的电阻器划分成具有相等电阻值的两个电阻器的点被设置为所述分压节点Nd。

以这种方式，通过将中间电压Vc提供至第二电阻器R2的阱区32，第一电阻器R1的电阻值变化率大体等于第二电阻器R2的电阻值变化率。这一现象已通过以下方式证实。在假设耗尽层导致电阻器变化的条件下，使用简单模型来计算耗尽层的体积，且结果正如所预期的那样。实际结果与该理论计算相符。换言之，第一电阻器R1中的分压节点被设置为使得由第一电阻器R1形成的耗尽层（体积）等于由第二电阻器R2形成的耗尽层（体积）。

参见图4，V1和V2表示扩散区41（其在电阻器R0中用作电阻器元件）两端处的电压。第一电压V1高于第二电压V2。进一步，V3表示电阻器R0中阱区42的电压（阱电压）。当电阻器R0中阱电压V3等于第一电压V1（V3=V1）时，扩散区41中的电阻值变化率ΔR与阱电压V3和低电位侧第二电压V2之差ΔV的绝对值（｜V3-V2｜）之间的关系由图5中的曲线43表示。相比之下，当阱电压V3不同于第一电压V1（V3≠V1）时，扩散区41中的电阻值变化率ΔR与电压差ΔV之间的关系由图5中的曲线44表示。

图3A中所示的对照例的分压器50a包括两个具有相等电阻值且串联连接的电阻器51和52。两个电阻器51和52的阱区被提供有输入电压Vin，其被提供至高电位侧端子。因此，电阻器52的阱区在高电位侧端子处被提供有高于电压Vout的输入电压Vin。电阻器51低电位侧端子处的电压Vout与被提供至阱区的输入电压Vin之间的电压差不同于电阻器52处的电压Vs与阱电压（Vin）之间的电压差。因而，电阻值的变化率ΔR在两个电阻器51与52之间有所不同。

图3B中所示的对照例的分压器50b包括两个具有相等电阻值的电阻器51和52。每个电阻器51和52的阱区耦接至相应的高电位侧端子。因而，高电位侧第一电阻器51中端子之间的电位差等于低电位侧第二电阻器52中端子之间的电位差。结果，第一电阻器51中电阻值的变化率等于第二电阻器52中电阻值的变化率。然而，图3B的分压器50b仅仅在高电位侧第一电阻器51的电阻值等于低电位侧第二电阻器52的低电位侧的电阻值时（也即在将输入电压Vin分压至1/2时）有效。对于输出端子，当高电位侧电阻值不同于低电位侧电阻值时，电阻值的变化率在图3B的分压器50b中的两个电阻器之间有所不同。

第一电阻器R1和第二电阻器R2可以是半导体薄膜。

参见图6，P-型半导体衬底60包括两个N-型阱区61和62（衬底区）。绝缘膜63形成在衬底60上。该绝缘膜63例如为氧化硅膜。半导体薄膜64（其对应于第一阱区61）和半导体薄膜65（其对应于第二阱区62）形成在绝缘膜63上。该半导体薄膜64和65例如为多晶硅膜或掺杂杂质的多晶硅膜。半导体薄膜64和65为电阻器元件的示例。

半导体薄膜64包括：第一端子66（图6中所示右边的端子），其被提供有输入电压Vin；以及第二端子67，其通过低阻导线耦接至第二半导体薄膜65的第一端子68。第二半导体薄膜65还包括被提供有参考电压Vs的第二端子69。

对应于第一半导体薄膜64的第一阱区61被提供有输入电压Vin。对应于第二半导体薄膜65的第二阱区62通过低阻导线耦接至第一半导体薄膜64中所设的分压节点Nd。相应地，被提供至第二阱区62的偏压为高电位侧输入电压Vin和低电位侧参考电压Vs的中间电压Vc（(Vin+Vs)/2）。

第一实施例具有以下所述的优点。

（1）分压器11包括两个串联连接的电阻器R1和R2。第一电阻器R1耦接至提供输入电压Vin的导线21以及输出节点N1。第二电阻器R2耦接在提供参考电压Vs的导线22与输出节点N1之间。第一电阻器R1包括在P-型半导体衬底10a中形成的N-型阱区31（衬底区）以及在该阱区31中形成的P-型扩散区33。第二电阻器R2包括在P-型半导体衬底10a中形成的N-型阱区32以及在该阱区32中形成的P-型扩散区34。第一阱区31被提供有输入电压Vin。第二阱区32耦接至第一扩散区33中所设的分压节点Nd。

第一电阻器R1的电阻值以一视输入电压Vin、输出电压Vout、以及提供至阱区31的输入电压Vin而定的变化率而变化。第二电阻器R2的电阻值以一视输出电压Vout、参考电压Vs、以及分压节点Nd处的中间电压Vc而定的变化率而变化。第一电阻器R1中的电阻值变化率与第二电阻器R2中的电阻值变化率之间的差值根据中间电压Vc而变化。因此，可设定中间电压Vc以减小第一电阻器R1中的电阻值变化率与第二电阻器R2中的电阻值变化率之间的差值。

（2）分压节点Nd被设定为使得分压节点Nd与被提供有高电位侧电压（Vin）的端子35之间的电阻值等于分压节点Nd与被提供有电压Vs的端子38之间的电阻值。提供至第二阱区62的偏压变成高电位侧输入电压Vin和低电位侧参考电压Vs的中间电压Vc（(Vin+Vs)/2）。结果是，可使得第一电阻器R1的电阻值变化率与第二电阻器R2的电阻值变化率大体相等。

第二实施例

现在将参照图7至图9描述第二实施例。

那些与第一实施例中相应组件相同的组件被赋以相近或相同的附图标记。这些组件将不再加以详述。

参见图7，半导体器件70包括分压器71。该分压器71耦接在提供输入电压Vin的导线21与提供低于输入电压Vin的参考电压（例如地电压(0V)）的导线22之间，以生成介于输入电压Vin与参考电压Vs之间的输出电压Vout。

分压器71包括两个串联连接的电阻器R11和R12。第一电阻器R11耦接在提供输入电压Vin的导线21与输出节点N1之间。第二电阻器R12耦接在提供参考电压Vs的导线22与输出节点N1之间。

第一电阻器R11的电阻值被设置为大到第二电阻器R12的电阻值的整数倍（例如，4倍）。例如，第一电阻器R11包括四个电阻器单元Ra、Rb、Rc和Rd，每个电阻器单元的电阻值都与第二电阻器R12的电阻值相等。电阻器单元Ra至Rd串联连接在提供输入电压Vin的导线21与输出节点N1之间。

在输出节点N1处，分压器71根据第一电阻器R11的电阻值与第二电阻器R12的电阻值之比（电阻值比）生成一介于输入电压Vin与参考电压Vs之间的分压。分压器71在输出节点N1处输出该电压（输出电压Vout）。

第一电阻器R11和第二电阻器R12例如为扩散电阻器。第一电阻器单元Ra包括扩散区Ra1和阱区Ra2。同样地，第二电阻器单元Rb包括扩散区Rb1和阱区Rb2。第三电阻器单元Rc包括扩散区Rc1和阱区Rc2。第四电阻器单元Rd包括扩散区Rd1和阱区Rd2。第二电阻器R12包括扩散区R12a和阱区R12b。扩散区Ra1至Rd1和R12a具有相同的电阻值。

第一电阻器R11中电阻器单元Ra至Rd的阱区Ra2至Rd2每个都被提供有所述输入电压Vin。第二电阻器R12的阱区耦接至第一电阻器R11中所设的分压节点Nd。在传送输入电压Vin的导线21与传送参考电压Vs的导线22之间串联连接的电阻器单元Ra至Rd和电阻器R12当中，分压节点Nd被设置在位于中间位置的电阻器单元Rc处。

如上所述，输入电压Vin被提供至电阻器单元Ra至Rd的阱区Ra2至Rd2。相应地，阱区Ra2至Rd2处的电位相同。因而，阱区Ra2至Rd2可形成为单个区域。更具体地，参见图8，第一电阻器R11中的四个电阻器单元Ra至Rd形成单个阱区81。电阻器单元Ra至Rd中的每个都包括多个（图8中为六个）电阻器元件或扩散区82。该扩散区82串联连接。在所示的示例中，每个扩散区82都呈盒形并且按预定方向拉长。阱区81通过向半导体衬底（硅）掺杂P-型杂质（例如磷(P)）形成。每个扩散区82通过向阱区掺杂杂质（例如硼（B））形成。

同样地，第二电阻器R12包括设有多个（图8中为六个）电阻器元件或扩散区84的阱区83。多个扩散区84串联连接。第二电阻器R12中的每个扩散区84被形成为具有与第一电阻器R11中每个扩散区82相同的电阻值。

连接第一电阻器R11中扩散区82和第二电阻器R12中扩散区84的导线85用作生成介于输入电压Vin与参考电压Vs之间的分压的输出节点。

电阻器单元Rc中的两个扩散区82a和82b（其位于输入电压Vin与参考电压Vs之间的中间位置处）通过低阻导线86彼此耦接。导线86耦接在传送输入电压Vin的导线21与传送参考电压Vs的导线22之间的中间位置处。导线86处的电压是介于输入电压Vin与参考电压Vs之间的中间电压。因此，导线86用作生成输入电压Vin和参考电压Vs的中间电压Vc的分压节点。导线86通过导线87耦接至第二电阻器R12的阱区83。

图3B示出对照例的分压器50b。在分压器50b中，对应于每个电阻器的阱区耦接至施加有高电位侧电压的端子。因而，两个电阻器的电阻值以相同方式变化。因此，参见图9，对照例的分压器90（其包括多个串联连接的电阻器91-95）以与图7中所示分压器71相同的方式生成一介于输入电压Vin与参考电压Vs之间的分压Vout。与图9中所示分压器90的多个电阻器91-95对应的多个阱区具有不同的电压。因此，分离地形成电阻器91-95以使得可单独地（也即独立地）控制对应于多个电阻器91-95的多个阱区的电压。由于所述分离的距离，形成电阻器91-94的区域的面积大于图8中所示阱区81的面积。因此，按图7和图8所示形成的分压器71所占的面积小于图9中所示对照例的分压器90。以这种方式，图7中所示的分压器71抑制了占用面积的增加。

第二实施例具有以下所述的优点。

（1）第一电阻器R11包括多个串联连接的电阻器单元Ra至Rd。电阻器单元Ra至Rd的每个阱区Ra2至Rd2被提供有输入电压Vin。因此，电阻器单元Ra至Rd的扩散区Ra1至Rd1可形成在单个阱区81中。结果是，与彼此分离地形成电阻器单元91至94的多个阱区的对照例的分压器90相比，第一电阻器R11的占用面积变小了。因此，可抑制半导体器件70的面积增加。

（2）电阻器单元Ra至Rd中每个的电阻值均被设置为等于第二电阻器R12的电阻值。电阻器单元Ra至Rd以及第二电阻器R12都包括多个（更具体地，偶数个）串联连接的扩散区82和84。因此，可容易地设置或确定生成中间电压Vc的分压节点Nd的位置。可将分压节点Nd布置在连接多个扩散区82的某条导线上。

第三实施例

现在将参照图10-图13描述第三实施例。那些与上述实施例中相应组件相同的组件被赋以相近或相同的附图标记。这些组件将不再加以详述。

图10示出包括分压器101的半导体器件100。分压器101包括第一电阻器R1、第二电阻器R2和电容器C1。该电容器C1包括第一端子和第二端子。电容器C1的第一端子耦接至传送输入电压Vin的导线21。电容器C2的第二端子耦接至第二电阻器R2的阱区32（以及分压节点Nd）。

参见图11，第二电阻器R2包括在P-型半导体衬底100a中形成的N-型阱区32以及在该阱区32中形成的P-型扩散区34。寄生电容（结电容）C0形成在阱区32与半导体衬底100a之间。如图10所示，寄生电容C0耦接在第二电容器R2的阱区32与传送低电位侧参考电压Vs的导线22之间。寄生电容C0、第一电阻器R1、以及第二电阻器R2形成寄生RC电路。

针对输入电压Vin的变化，寄生RC电路使分压节点Nd处的电压变化延时。因此，图10所示分压器101中除电容器C1之外的电路元件可表示为图12中所示的等效电路。该等效电路，或分压器101a，包括串联连接在传送输入电压Vin的导线21与传送参考电压Vs的导线22之间的电阻器R3和R4。寄生电容C0耦接至电阻器R3与R4之间的节点（分压节点Nd）。分压器101a（等效电路）中，在提供输入电压Vin之后，分压节点Nd处的电压Vc按以下等式随时间流逝而变化。

Vout (t) = (\frac{R 2}{R 3 + R 2}) Vin [1 - \exp (- \frac{R 3 + R 2}{C 0 R 3 R 2} t)]

图13示出分压节点Nd处电压Vc的变化。

在图12所示的分压器101a（等效电路）中，例如，当中间电压Vc为21V，电阻器R3和R4的电阻值为10.5M Ω，并且寄生电容C0的电容值为8×10^-11F时，中间电压Vc以自输入电压Vin被提供后约3至4mS（毫秒）的延迟达到预定电压（21V）。例如，输入电压Vin在数微秒（μs）内从0V变化到预定电压，而中间电压Vc要以数毫秒（mS）的延迟达到。

相比之下，图10中所示的分压器101包括电容器C1。该电容器C1耦接在传送输入电压Vin的导线21与传送参考电压Vs的导线22之间。因而，当电容器C1和寄生电容C0被设置为具有相同的电容值时，电容器C1与寄生电容C0之间的节点处的电位变成介于输入电压Vin与参考电压Vs之间的中间电压Vs（(Vin+Vs)/2）。结果是，分压节点Nd处的电压Vc，也即施加至第二电阻器的阱区32的电压（阱电压）以自输入电压Vin变化后大体0秒的延迟而变化。电容值与寄生电容C0相同的电容器C1的连接使得提供至第二电容器R2的阱区32的中间电压Vc紧随输入电压。

第三实施例具有以下所述的优点。

（1）电容器C1的一端耦接至第二电阻器R2的阱区32且另一端被提供有输入电压Vin。寄生电容C0形成在第二电阻器R2的阱区32与半导体衬底100a之间。电容器C1被设置为具有与寄生电容C0相同的电容值。因此，电容器C1与寄生电容C0之间的节点具有输入电压Vin与参考电压Vs的中间电压。结果是，提供至第二电阻器R2的阱区32的中间电压Vc可紧随输入电压Vin之后。

第四实施例

现在将参照图14和图15描述第四实施例。那些与上述实施例中相应组件相同的组件被赋以相近或相同的附图标记。这些组件将不再加以详述。

图14示出包括分压器111的半导体器件110。分压器111包括第一电阻器R11a、第二电阻器R12、电容器C1以及多个（图14中为三个）开关121、121和123。为第一电阻器R11a设置多个（图14中为三个）分压节点Nd1、Nd2和Nd3。分压节点Nd1至Nd3分别耦接至开关121至123的第一端。开关121至123的第二端子共同耦接至第二电阻器R12的阱区83。开关121至123形成选择器的一个示例。

在图15所示的示例中，第一电阻器R11a包括四个电阻器单元Ra、Rb、Rc和Rd。开关121、122和123分别耦接至与电阻器单元Rc中扩散区82耦接的多条导线87、88和89。每个开关121至123例如为根据寄存器的设定而激活和失活的晶体管。所述寄存器通过例如非易失性存储器或熔丝（fuse）来进行设定。

开关121至123的激活和失活选择分压节点Nd1至Nd3中的一个，且所选的分压节点处的电压被提供至第二电阻器R12的阱区83。以这种方式，通过允许选择分压节点Nd1至Nd3中的一个，可将最佳的中间电压Vc提供至第二电阻器R12的阱区83。

第四实施例具有以下所述的优点。

（1）为第一电阻器R11a设置分压节点Nd1至Nd3。开关121至123选择分压节点Nd1至Nd3中的一个并将第二电阻器R12连接至阱区32。这将最佳的中间电压Vc提供至第二电阻器R12的阱区83。

第五实施例

现在将参照图16描述第五实施例。那些与上述实施例中相应组件相同的组件被赋以相近或相同的附图标记。这些组件将不再加以详述。

图16示出包括分压器131的半导体器件130，分压器131通过对低于参考电压Vs的输入电压Vi2分压而生成电压Vo2。分压器131包括被提供有输入电压Vi2的第一电阻器R21以及串联连接至第一电阻器R21的第二电阻器R22。该第二电阻器R22被提供有参考电压Vs。分压器131根据第一电阻器R21的电阻值以及第二电阻器R22的电阻值而自第一电阻器R21与第二电阻器R22之间的输出节点N1处生成一介于输入电压Vi2与参考电压Vs之间的分压Vo2。

第一电阻器R21和第二电阻器R22例如为扩散电阻器。第一电阻器R21和第二电阻器R22包括N-型扩散区。也即，P-型阱区形成在半导体衬底中，并且N-型扩散区形成在所述P-型阱区中。第一电阻器R21的阱区被提供有所述输入电压Vi2。第二电阻器R22的阱区耦接至第一电阻器R21中所设置的分压节点Nd。

当电阻器包括P-型扩散区时，优选将大于或等于扩散区处所生成电压的偏压提供至形成该扩散区的阱区。例如，如图3A和图3B的对照例中所示，阱区耦接至被提供有高电位侧电压的端子。这防止了PN结用作二极管。因此，当电阻器包括N-型扩散区时，优选将小于或等于施加至该扩散区的电压的偏压提供至形成该扩散区的P-型阱区。

电阻器R21和R22的端电压为相关电压。因此，当从两个输入电压得到高于中间电压Vc的分压时，可使用设置有包括了N-型扩散区的电阻器的分压器。

第五实施例具有以下所述的优点。

（1）在包括N-型扩散区的电阻器R21和R22中，可通过将中间电压Vc提供至电阻器R22的阱区来抑制电阻器R21和R22的电阻值变化率上的差异。

对于本领域普通技术人员显而易见的是，本发明可以其他多种具体的形式加以实施而不脱离本发明的精神和范围。尤其是，应当理解本发明可以下面的形式加以实施。

与第五实施例同样地，第二至第四实施例的电阻器元件可为N-型扩散区。在以上每个实施例中，电阻器元件可为图6中所示的多晶硅膜。

在以上每个实施例中，可对应于诸如外延层等半导体区形成扩散电阻器或半导体薄膜。

第三和第四实施例中所示的电容器C1可应用于其他实施例。

在第二和第四实施例中，第一电阻器R1包括串联连接的电阻器单元Ra至Rd，这些电阻器单元具有与第二电阻器R2相同的电阻值。然而，每个电阻器单元的电阻值可不同于第二电阻器R2的电阻值。

在第二和第四实施例中，每个扩散区的电阻值可设置为使得将偶数个扩散区串联连接在传送输入电压Vin的导线21与传送参考电压Vs的导线22之间。这允许将分压节点Nd布置在与扩散电阻器耦接的导线上并有助于连接。另外，有助于分压节点Nd的设置。

每个实施例的分压器可用在例如DC-DC转换器中。如图17所示，DC-DC转换器140包括分压器141。分压器141例如为图10中所示的分压器101。

分压器141所生成的电压Va被提供至误差放大器142的反相输入端子。该误差放大器的非反相输入端子被提供有参考电压Vr。所述误差放大器142输出一误差电压，其通过放大参考电压Vr与电压Va之差来生成。PWM控制电路143生成与所述误差电压相应的互补脉冲信号S1和S2。驱动器144为晶体管T1的栅极提供与脉冲信号S1相应的驱动信号。驱动器145为晶体管T2的栅极提供与脉冲信号S2相应的驱动信号。

两个晶体管T1和T2例如均为N-沟道MOS晶体管。晶体管T1的源极被提供有低电位电压VSS，并且晶体管T1的漏极耦接至线圈L1的第一端子。线圈L1的第二端子被提供有高电位侧电源电压VDD。晶体管T1与线圈L1之间的连接点耦接至晶体管T2的源极，并且晶体管T2的漏极耦接至输出端子146。电容器C11的第一端子耦接至输出端子146且第二端子被提供有低电位电压VSS。输出端子146处的电压（输出电压Vout）作为反馈电压Vfb被提供到分压器141。

PWM控制电路143以及驱动器144和145被提供有输出电压Vout。PWM控制电路143以及误差放大器142被提供有电源电压VDD。

DC-DC转换器140激活晶体管T1并失活晶体管T2以在线圈L1中存储能量。晶体管T1被失活且晶体管T2被失活以释放线圈L1中所存储的能量。通过执行这些操作，DC-DC转换器140生成高于高电位侧电源电压VDD的输出电压Vout。分压器141生成与输出电压Vout相应的分压Va。DC-DC转换器140控制晶体管T1和T2的激活和失活时间以使得分压Va等于参考电压Vr。

因此，优选地，分压器141中的电阻器R1和R2具有相等的电阻值变化率。当所述电阻值变化率不同时，用于生成分压Va的分压比改变，可能无法得到所期望的输出的电压Vout。

与分压器141中第二电阻器R2的阱区32耦接的电容器C1在一小段时间内使输出电压Vout稳定。也即，电容器C1串联连接至分压器141第二电阻器R2中的寄生电容C0，并且提供至第二电阻器R2的阱区的电压紧随输入电压（反馈电压Vfb）之后。因此，输出电压Vout因其紧随输入电压（反馈电压Vfb）之后而变化。

如第三实施例中所描述的，当未连接电容器C1时，由分压器生成的分压Va在输入电压Vin的提供开始后（也即在提供DC-DC转换器的电源电压VDD之后）根据电阻器R1和R2的电阻值以及寄生电容C0的电容值而逐渐变化。因而，输出电压Vout也随着分压Va而变化。这里，如图18中的单点划线所示出的，输出电压Vout的变化比起连接有电容器C1时更为平稳。这样，由于包括电容器C1的分压器141，DC-DC转换器140在电源电压VDD的提供开始后可容易、稳定地生成输出电压Vout。

图17中所示的DC-DC转换器140例如可包括在图19所示的电子器件150中。

电子器件150包括多个外围器件151、152和153（外围LSI），电源154，以及DC-DC转换器140。电源154基于由电子器件150的驱动电源（例如可充电电池）所提供的电压来为每个外围器件151至153提供工作电压。电源154将工作电压VDD提供至DC-DC转换器140。DC-DC转换器140为外围器件153提供输出电压Vout，其由提高工作电压VDD而得到。

电子器件150例如为数码相机。外围器件151至153可包括图像处理器、存储器（例如硬盘设备(HDD)或非易失性存储器）、显示监控图像的显示器、诸如触摸板等的输入/输出设备等等。能够一激活就能很容易地拍照的数码相机是令人满意的。

DC-DC转换器140生成输出电压Vout，其紧随电源电压VDD之后而变化。这使得每个外围设备151-153的激活时间（从激活电源开关到可照相这之间的时间）缩短。

Claims

1.一种半导体器件，包括：

第一电阻器，形成在第一衬底区中并耦接在第一节点与输出节点之间；以及

第二电阻器，形成在第二衬底区中并耦接在所述输出节点与第二节点之间，其中

所述第一衬底区耦接至具有第一电压的所述第一节点，

所述第二节点具有第二电压，并且

所述第二衬底区耦接至设置于所述第一电阻器中的分压节点。

2.根据权利要求1所述的半导体器件，其中所述分压节点位于所述第一电阻器中的预定位置处，该预定位置处生成所述第一电压和所述第二电压的中间电压。

3.根据权利要求1或2所述的半导体器件，其中所述分压节点被设置为使得所述第一节点与所述输出节点之间的电阻值等于所述第二节点与所述输出节点之间的电阻值。

4.根据权利要求1或2所述的半导体器件，其中

所述第一电阻器包括串联耦接在所述第一节点与所述输出节点之间的多个电阻器元件，并且

所述分压节点为位于所述多个电阻器元件之间的多个节点中的一个节点。

5.根据权利要求1或2所述的半导体器件，还包括：

多个分压节点，设置在所述第一电阻器中以生成不同的分压；以及

选择器，将所述多个分压节点中的一个分压节点耦接至所述第二衬底区。

6.根据权利要求1或2所述的半导体器件，还包括电容器，耦接在所述第一节点与所述第二衬底区之间。

7.根据权利要求6所述的半导体器件，其中所述电容器的电容值被设置为等于所述第二衬底区中寄生电容的电容值。

8.根据权利要求1或2所述的半导体器件，其中所述多个电阻器为形成在所述多个衬底区中的多个扩散区。

9.根据权利要求1或2所述的半导体器件，其中所述多个电阻器元件为经由所述多个衬底区中的绝缘膜形成的多个半导体薄膜。

10.一种分压器，包括：

第一电阻器，耦接在被提供有第一电压的第一节点与输出节点之间；以及

第二电阻器，耦接在被提供有第二电压的第二节点与所述输出节点之间，所述第二电压不同于所述第一电压，其中

所述第一电阻器包括被提供有所述第一电压的第一衬底区以及形成在所述第一衬底区中的第一电阻器元件，

所述第二电阻器包括耦接至所述第一电阻器中所设置分压节点的第二衬底区以及形成在所述第二衬底区中的第二电阻器元件，并且

所述分压器根据所述第一电阻器与所述第二电阻器的电阻值比在所述输出节点处生成一介于所述第一电压与所述第二电压之间的分压。