JPH07153914A - 多値電圧源回路 - Google Patents
多値電圧源回路Info
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- JPH07153914A JPH07153914A JP5297167A JP29716793A JPH07153914A JP H07153914 A JPH07153914 A JP H07153914A JP 5297167 A JP5297167 A JP 5297167A JP 29716793 A JP29716793 A JP 29716793A JP H07153914 A JPH07153914 A JP H07153914A
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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- G09G3/3611—Control of matrices with row and column drivers
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Abstract
(57)【要約】
【目的】単一の電圧源から多値の電圧を出力できる機能
を持った、簡単な構成の電圧源回路を提供する。 【構成】ドレイン端子を共通接続した（ｎ＋１）個のＭ
ＯＳトランジスタからなるＭＯＳトランジスタ群２の共
通ドレイン端子３を電圧源３０に接続し、直列接続した
ｎ個の抵抗素子からなる分割抵抗素子群１の一方の第１
端子４を電圧源３１に、他方の第２端子５を電圧源３２
に接続して電圧Ｖ1 、Ｖ2 にバイアスし、分割抵抗素子
群１内の（ｎ−１）個の分割点と第１端子４および第２
端子５を、（ｎ＋１）個のＭＯＳトランジスタのそれぞ
れのゲート端子に接続し、ＭＯＳトランジスタ群２の
（ｎ＋１）個のソース端子から電圧を出力する。
を持った、簡単な構成の電圧源回路を提供する。 【構成】ドレイン端子を共通接続した（ｎ＋１）個のＭ
ＯＳトランジスタからなるＭＯＳトランジスタ群２の共
通ドレイン端子３を電圧源３０に接続し、直列接続した
ｎ個の抵抗素子からなる分割抵抗素子群１の一方の第１
端子４を電圧源３１に、他方の第２端子５を電圧源３２
に接続して電圧Ｖ1 、Ｖ2 にバイアスし、分割抵抗素子
群１内の（ｎ−１）個の分割点と第１端子４および第２
端子５を、（ｎ＋１）個のＭＯＳトランジスタのそれぞ
れのゲート端子に接続し、ＭＯＳトランジスタ群２の
（ｎ＋１）個のソース端子から電圧を出力する。
Description
【０００１】
【産業上の利用分野】本発明は電圧源回路、特に、単一
の電圧源から多値の電圧を出力する多値電圧源回路に関
する。
の電圧源から多値の電圧を出力する多値電圧源回路に関
する。
【０００２】
【従来の技術】多値の電圧を出力する集積回路は、各種
の機器の駆動・制御などに広く用いられている。特に近
年、液晶ディスプレイやエレクトロルミネッセントディ
スプレイ、プラズマディスプレイなどの表示素子を駆動
する集積回路への需要が高まっている。出力する電圧値
の数が少ない場合には、特開平４−２０４６８９号公報
（特願平２−３３５８０３号公報。以下、第１の公報と
記す）に開示されているように、異った出力電圧値の数
だけ、多数の電圧源を集積回路の外部から印加する方法
が用いられている。また、多くの異なった電圧値を出力
しなければならない場合には、特開平３−２６４９２２
号公報（特願平２−６４５６８号公報。以下、第２の公
報と記す）に開示されているように、直列接続された抵
抗に電圧源を印加し、直列接続された抵抗の接続端子部
から、抵抗値によって分割された電圧値を出力する方法
が用いられてきた。しかし、単純に抵抗値によって分割
された電圧値を出力する方法では、出力インピーダンス
が一定ではなくなるため、特開平３−２７４０８９号公
報（特願平２−７４１２６号公報。以下、第３の公報と
記す）や特開平３−２７４０９０号公報（特願平２−７
４１２７号公報。以下、第４の公報と記す）に開示され
ているように、抵抗値によって分割された電圧値をオペ
アンプによってインピーダンス変換を行って、出力イン
ピーダンスが一定な多数の電圧値を出力する方法などが
用いられている。
の機器の駆動・制御などに広く用いられている。特に近
年、液晶ディスプレイやエレクトロルミネッセントディ
スプレイ、プラズマディスプレイなどの表示素子を駆動
する集積回路への需要が高まっている。出力する電圧値
の数が少ない場合には、特開平４−２０４６８９号公報
（特願平２−３３５８０３号公報。以下、第１の公報と
記す）に開示されているように、異った出力電圧値の数
だけ、多数の電圧源を集積回路の外部から印加する方法
が用いられている。また、多くの異なった電圧値を出力
しなければならない場合には、特開平３−２６４９２２
号公報（特願平２−６４５６８号公報。以下、第２の公
報と記す）に開示されているように、直列接続された抵
抗に電圧源を印加し、直列接続された抵抗の接続端子部
から、抵抗値によって分割された電圧値を出力する方法
が用いられてきた。しかし、単純に抵抗値によって分割
された電圧値を出力する方法では、出力インピーダンス
が一定ではなくなるため、特開平３−２７４０８９号公
報（特願平２−７４１２６号公報。以下、第３の公報と
記す）や特開平３−２７４０９０号公報（特願平２−７
４１２７号公報。以下、第４の公報と記す）に開示され
ているように、抵抗値によって分割された電圧値をオペ
アンプによってインピーダンス変換を行って、出力イン
ピーダンスが一定な多数の電圧値を出力する方法などが
用いられている。
【０００３】一方、半導体集積回路の技術分野では、特
公平５−２４６７０号公報（特願昭５８−３７９３７号
公報。以下、第５の公報と記す）や、特開昭６１−１１
６９３３号公報（特願昭５９−２３５７９３号公報。以
下、第６の公報と記す）や、特公平４−８２１８８号公
報（特願昭６１−２１６７１０号公報。以下、第７の公
報と記す）、あるいは特開平４−１２９２６５号公報
（特願平２−２５０５６４号公報。以下、第８の公報と
記す）等に開示されているように、ＭＯＳトランジスタ
の閾値電圧を利用した降圧回路によって、半導体集積回
路に印加した外部電圧源の電圧値よりも低い電圧を作り
だす方法が知られている。
公平５−２４６７０号公報（特願昭５８−３７９３７号
公報。以下、第５の公報と記す）や、特開昭６１−１１
６９３３号公報（特願昭５９−２３５７９３号公報。以
下、第６の公報と記す）や、特公平４−８２１８８号公
報（特願昭６１−２１６７１０号公報。以下、第７の公
報と記す）、あるいは特開平４−１２９２６５号公報
（特願平２−２５０５６４号公報。以下、第８の公報と
記す）等に開示されているように、ＭＯＳトランジスタ
の閾値電圧を利用した降圧回路によって、半導体集積回
路に印加した外部電圧源の電圧値よりも低い電圧を作り
だす方法が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、第１の
公報記載の発明をモノリシック集積回路で実現しようと
すると、多数の外部電圧源をモノリシック集積回路に印
加しなければならないという課題がある。また、第２の
公報記載の発明をモノリシック集積回路で実現しても、
出力インピーダンスが一定ではなくなるという課題は解
決できない。さらに、第３の公報や第４の公報記載の発
明をモノリシック集積回路で実現しようとすると、出力
する電圧値に対し必要となるオペアンプの数が多いの
で、消費電力や所要面積の点からモノリシックな集積化
が困難であるという課題が残る。
公報記載の発明をモノリシック集積回路で実現しようと
すると、多数の外部電圧源をモノリシック集積回路に印
加しなければならないという課題がある。また、第２の
公報記載の発明をモノリシック集積回路で実現しても、
出力インピーダンスが一定ではなくなるという課題は解
決できない。さらに、第３の公報や第４の公報記載の発
明をモノリシック集積回路で実現しようとすると、出力
する電圧値に対し必要となるオペアンプの数が多いの
で、消費電力や所要面積の点からモノリシックな集積化
が困難であるという課題が残る。
【０００５】一方、第５の公報、第６の公報、第７の公
報あるいは第８の公報記載の発明では、所望の値を有し
た異なった多数の電圧値を出力できないという問題があ
る。
報あるいは第８の公報記載の発明では、所望の値を有し
た異なった多数の電圧値を出力できないという問題があ
る。
【０００６】
【課題を解決するための手段】本発明の多値電圧源回路
は、第１の端子と第２の端子との間の電圧を直列接続さ
れたｎ固の抵抗素子（正し、ｎは１以上の自然数）によ
り分割する抵抗素子群と、ドレイン端子を共通接続した
（ｎ＋１）個のＭＯＳトランジスタからなるＭＯＳトラ
ンジスタ群とを含んでなり、前記ＭＯＳトランジスタ群
内の（ｎ＋１）個のゲート端子のそれぞれと、前記第１
の端子，前記第２の端子および前記抵抗素子群内の（ｎ
−１）個の分割点のそれぞれとを、一対一となるように
接続し、前記ＭＯＳトランジスタ群の共通ドレイン端
子、前記第１の端子および前記第２の端子のそれぞれに
外部から電圧を与え、前記ＭＯＳトランジスタ群内の各
ソース端子から出力電圧を取り出すように構成したこと
を特徴とする多値電圧源回路である。
は、第１の端子と第２の端子との間の電圧を直列接続さ
れたｎ固の抵抗素子（正し、ｎは１以上の自然数）によ
り分割する抵抗素子群と、ドレイン端子を共通接続した
（ｎ＋１）個のＭＯＳトランジスタからなるＭＯＳトラ
ンジスタ群とを含んでなり、前記ＭＯＳトランジスタ群
内の（ｎ＋１）個のゲート端子のそれぞれと、前記第１
の端子，前記第２の端子および前記抵抗素子群内の（ｎ
−１）個の分割点のそれぞれとを、一対一となるように
接続し、前記ＭＯＳトランジスタ群の共通ドレイン端
子、前記第１の端子および前記第２の端子のそれぞれに
外部から電圧を与え、前記ＭＯＳトランジスタ群内の各
ソース端子から出力電圧を取り出すように構成したこと
を特徴とする多値電圧源回路である。
【０００７】
【作用】図１は、本発明の作用を説明するための回路図
である。同図を参照すると、本発明の多値電圧源回路５
０は、直列接続されたｎ個の抵抗素子Ｒ1 ，Ｒ2 ，…，
Ｒ(n-1) ，Ｒn からなる分割抵抗素子群１と、（ｎ＋
１）個のＭＯＳトランジスタＱ1 ，Ｑ2 ，…，Ｑn ，Ｑ
(n+1) からなるＭＯＳトランジスタ群２とで構成される
ている。
である。同図を参照すると、本発明の多値電圧源回路５
０は、直列接続されたｎ個の抵抗素子Ｒ1 ，Ｒ2 ，…，
Ｒ(n-1) ，Ｒn からなる分割抵抗素子群１と、（ｎ＋
１）個のＭＯＳトランジスタＱ1 ，Ｑ2 ，…，Ｑn ，Ｑ
(n+1) からなるＭＯＳトランジスタ群２とで構成される
ている。
【０００８】分割抵抗素子群１の一方の端子である第１
端子４と他方の端子である第２端子５とにはそれぞれ、
外部に設けられた電圧源３１，３２から電圧Ｖ1 、Ｖ2
が与えられている。分割抵抗素子群１は、これら第１端
子４と第２端子５との間の電圧を分割している。第１端
子４，第２端子５および各分割点からの（ｎ＋１）種類
の電圧はそれぞれ、（ｎ＋１）個の各ＭＯＳトランジス
タのそれぞれに一つずつゲートバイアス電圧として分配
されている。
端子４と他方の端子である第２端子５とにはそれぞれ、
外部に設けられた電圧源３１，３２から電圧Ｖ1 、Ｖ2
が与えられている。分割抵抗素子群１は、これら第１端
子４と第２端子５との間の電圧を分割している。第１端
子４，第２端子５および各分割点からの（ｎ＋１）種類
の電圧はそれぞれ、（ｎ＋１）個の各ＭＯＳトランジス
タのそれぞれに一つずつゲートバイアス電圧として分配
されている。
【０００９】ＭＯＳトランジスタ群２を構成する各ＭＳ
Ｏトランジスタの各ドレイン電極は全て共通ドレイン端
子３に接続されており、この共通ドレイン端子３には、
外部の電圧源３０から電圧ＶVSが与えられている。（ｎ
＋１）個のＭＯＳトラジスタＱ1 ，Ｑ2 ，…，Ｑn ，Ｑ
(n+1) の各ソース電極からは、（ｎ＋１）種類の出力電
圧Ｖo1，Ｖo2, …, Ｖon，Ｖo(n+1)が取り出される。図
１は、この多値電圧源回路５０が各種の負荷を駆動して
いる状態を説明するために、（ｎ＋１）個の抵抗素子Ｒ
L1，ＲL2，…，ＲLn，ＲL(n+1)からなる負荷抵抗素子群
６が接続された状態の回路図を示している。上記の負荷
抵抗素子群６内の各抵抗素子は、それぞれの一端がＭＯ
Ｓトランジスタ群２内の各ＭＯＳトランジスタのソース
電極にそれぞれ接続され、他端は共通に接地されてい
る。
Ｏトランジスタの各ドレイン電極は全て共通ドレイン端
子３に接続されており、この共通ドレイン端子３には、
外部の電圧源３０から電圧ＶVSが与えられている。（ｎ
＋１）個のＭＯＳトラジスタＱ1 ，Ｑ2 ，…，Ｑn ，Ｑ
(n+1) の各ソース電極からは、（ｎ＋１）種類の出力電
圧Ｖo1，Ｖo2, …, Ｖon，Ｖo(n+1)が取り出される。図
１は、この多値電圧源回路５０が各種の負荷を駆動して
いる状態を説明するために、（ｎ＋１）個の抵抗素子Ｒ
L1，ＲL2，…，ＲLn，ＲL(n+1)からなる負荷抵抗素子群
６が接続された状態の回路図を示している。上記の負荷
抵抗素子群６内の各抵抗素子は、それぞれの一端がＭＯ
Ｓトランジスタ群２内の各ＭＯＳトランジスタのソース
電極にそれぞれ接続され、他端は共通に接地されてい
る。
【００１０】作用をまず簡単に説明するため、分割抵抗
素子群１はすべて同一の抵抗値を持った抵抗素子で構成
され、ＭＯＳトランジスタ群２はすべて同一の閾値電圧
Ｖthを持つｎチャネル型ＭＯＳトランジスタ（以後、Ｎ
ＭＯＳトランジスタと記す）で構成されていると仮定す
る。さらにＭＯＳトランジスタ群２を構成する各ＮＭＯ
Ｓトランジスタの基板領域は、それぞれのＭＯＳトラン
ジスタ群２を構成する各ＮＭＯＳトランジスタの基板領
域は、それぞれのＭＯＳトランジスタのソース電極と短
絡されている場合を考える。すなわち、ＭＯＳトラジス
タ群２を構成する各ＮＭＯＳトランジスタには、バッグ
ゲート電圧印加に起因した閾値電圧の変化がない場合に
ついて説明する。又、電圧源３１の供給電圧をＶ1 、電
圧源３２の供給電圧をＶ2 、電圧源３０の供給電圧をＶ
vs、分割抵抗素子群１内の各抵抗素子の抵抗値をｒとす
る。更に、負荷抵抗素子群６内の各負荷抵抗素子の抵抗
値は、ＭＯＳトランジスタのオフ抵抗値より十分小さく
オン抵抗値よりは十分大きいとする。その場合には、抵
抗素子Ｒi と抵抗素子Ｒ(i+1) との接続接点の電位Ｖti
は、 Ｖti＝Ｖ2 −｛（Ｖ2 −Ｖ1 ）−ｎ｝×ｉ （但し、
ｉ＝０〜ｎ）となる。 尚、上式において、抵抗素子Ｒ0 、Ｒ(n+1) はそれぞ
れ、第２端子５および第１端子４を表すものとし、電圧
Ｖt0およびＶtnはそれぞれ、第２端子５の電圧Ｖ2およ
び第１端子４の電圧Ｖ1 を表すものと考える。
素子群１はすべて同一の抵抗値を持った抵抗素子で構成
され、ＭＯＳトランジスタ群２はすべて同一の閾値電圧
Ｖthを持つｎチャネル型ＭＯＳトランジスタ（以後、Ｎ
ＭＯＳトランジスタと記す）で構成されていると仮定す
る。さらにＭＯＳトランジスタ群２を構成する各ＮＭＯ
Ｓトランジスタの基板領域は、それぞれのＭＯＳトラン
ジスタ群２を構成する各ＮＭＯＳトランジスタの基板領
域は、それぞれのＭＯＳトランジスタのソース電極と短
絡されている場合を考える。すなわち、ＭＯＳトラジス
タ群２を構成する各ＮＭＯＳトランジスタには、バッグ
ゲート電圧印加に起因した閾値電圧の変化がない場合に
ついて説明する。又、電圧源３１の供給電圧をＶ1 、電
圧源３２の供給電圧をＶ2 、電圧源３０の供給電圧をＶ
vs、分割抵抗素子群１内の各抵抗素子の抵抗値をｒとす
る。更に、負荷抵抗素子群６内の各負荷抵抗素子の抵抗
値は、ＭＯＳトランジスタのオフ抵抗値より十分小さく
オン抵抗値よりは十分大きいとする。その場合には、抵
抗素子Ｒi と抵抗素子Ｒ(i+1) との接続接点の電位Ｖti
は、 Ｖti＝Ｖ2 −｛（Ｖ2 −Ｖ1 ）−ｎ｝×ｉ （但し、
ｉ＝０〜ｎ）となる。 尚、上式において、抵抗素子Ｒ0 、Ｒ(n+1) はそれぞ
れ、第２端子５および第１端子４を表すものとし、電圧
Ｖt0およびＶtnはそれぞれ、第２端子５の電圧Ｖ2およ
び第１端子４の電圧Ｖ1 を表すものと考える。
【００１１】抵抗素子Ｒi と抵抗素子Ｒ(i+1) との接続
節点はＭＯＳトランジスタＱ(i+1)のゲート電極に接続
されている。ＭＯＳトランジスタＱ(i+1) のゲート端子
電圧はＶti、閾値電圧はＶthであるから、Ｖvsが（Ｖ
ti−Ｖth) よりも高い場合には、いわゆる閾値電圧落ち
した電圧値（Ｖti−Ｖth）までソース端子（出力端子）
の電圧Ｖo(i+1)が上昇した後ＭＯＳトランジスタＱ
(i+1) はオフする。すなわちＭＯＳトランジスタＱ
(i+1) のソース端子（出力端子）の電圧Ｖo(i+1)は、 Ｖo(i+1)＝Ｖti−Ｖth＝Ｖ2 −｛（Ｖ2 −Ｖ1 ）／ｎ｝
×ｉ−Ｖth となる。
節点はＭＯＳトランジスタＱ(i+1)のゲート電極に接続
されている。ＭＯＳトランジスタＱ(i+1) のゲート端子
電圧はＶti、閾値電圧はＶthであるから、Ｖvsが（Ｖ
ti−Ｖth) よりも高い場合には、いわゆる閾値電圧落ち
した電圧値（Ｖti−Ｖth）までソース端子（出力端子）
の電圧Ｖo(i+1)が上昇した後ＭＯＳトランジスタＱ
(i+1) はオフする。すなわちＭＯＳトランジスタＱ
(i+1) のソース端子（出力端子）の電圧Ｖo(i+1)は、 Ｖo(i+1)＝Ｖti−Ｖth＝Ｖ2 −｛（Ｖ2 −Ｖ1 ）／ｎ｝
×ｉ−Ｖth となる。
【００１２】また、連続した出力端子Ｖo(K)とＶo(K+1)
との出力電圧差（Ｖdif ＝Ｖo(k)−Ｖo(k+1)) は、 Ｖdif ＝Ｖo(k)−Ｖo(k+1)＝（Ｖ2 −Ｖ1 ）／ｎ となる。
との出力電圧差（Ｖdif ＝Ｖo(k)−Ｖo(k+1)) は、 Ｖdif ＝Ｖo(k)−Ｖo(k+1)＝（Ｖ2 −Ｖ1 ）／ｎ となる。
【００１３】ここで、Ｖvs＝１２Ｖ、Ｖth＝１Ｖ、Ｖ1
＝３Ｖ、Ｖ2 ＝９Ｖ、ｎ＝１５とすると、出力電圧はＶ
o1＝８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２Ｖ、Ｖo4
＝６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０Ｖ、Ｖo7＝
５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８Ｖ、Ｖo10 ＝
４．４Ｖ、Ｖo11 ＝４．０Ｖ、Ｖo12 ＝３．６Ｖ、Ｖ
o13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖo15 ＝２．４
Ｖ、Ｖo16 ＝２．０Ｖとなり、Ｖdif ＝０．４Ｖとな
る。すなわち、単一の印加電源電圧１２Ｖから、電圧値
が０．４Ｖずつ異なった１６種類の電圧値を出力でき
る。出力電圧値はＶvs、Ｖth、Ｖ1 、Ｖ2 、ｎを設計す
ることによって自由に設定できる。直列に接続している
抵抗素子群を流れる直流電流値は、抵抗素子Ｒi の抵抗
値で制御できるので、直列に接続している抵抗素子群で
消費される電力も必要に応じて所望の値に設定できる。
＝３Ｖ、Ｖ2 ＝９Ｖ、ｎ＝１５とすると、出力電圧はＶ
o1＝８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２Ｖ、Ｖo4
＝６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０Ｖ、Ｖo7＝
５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８Ｖ、Ｖo10 ＝
４．４Ｖ、Ｖo11 ＝４．０Ｖ、Ｖo12 ＝３．６Ｖ、Ｖ
o13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖo15 ＝２．４
Ｖ、Ｖo16 ＝２．０Ｖとなり、Ｖdif ＝０．４Ｖとな
る。すなわち、単一の印加電源電圧１２Ｖから、電圧値
が０．４Ｖずつ異なった１６種類の電圧値を出力でき
る。出力電圧値はＶvs、Ｖth、Ｖ1 、Ｖ2 、ｎを設計す
ることによって自由に設定できる。直列に接続している
抵抗素子群を流れる直流電流値は、抵抗素子Ｒi の抵抗
値で制御できるので、直列に接続している抵抗素子群で
消費される電力も必要に応じて所望の値に設定できる。
【００１４】以上の説明では、分割抵抗素子群１はすべ
て同一の抵抗値を持った場合について説明したので、Ｖ
dif は一定となる。しかし、分割抵抗素子群１の抵抗値
の配分の仕方により、各出力端子に所望の電圧を出力で
きることは明らかである。
て同一の抵抗値を持った場合について説明したので、Ｖ
dif は一定となる。しかし、分割抵抗素子群１の抵抗値
の配分の仕方により、各出力端子に所望の電圧を出力で
きることは明らかである。
【００１５】また、以上の説明では、分割抵抗素子群１
はすべて同一の抵抗値を持ち、ＭＯＳトランジスタ群２
はすべて同一の閾値電圧Ｖthを持ち、かつ、各ＭＯＳト
ランジスタにはバックゲート電圧印加に起因した閾値電
圧の変化がない場合について述べた。このような状態に
対応する半導体集積回路は、後に述べる実施例で示すよ
うに数多くあるが、さらにバックゲート電圧印加に起因
した閾値電圧の変化があるＭＯＳトランジスタを用いた
場合についても以下に説明する。
はすべて同一の抵抗値を持ち、ＭＯＳトランジスタ群２
はすべて同一の閾値電圧Ｖthを持ち、かつ、各ＭＯＳト
ランジスタにはバックゲート電圧印加に起因した閾値電
圧の変化がない場合について述べた。このような状態に
対応する半導体集積回路は、後に述べる実施例で示すよ
うに数多くあるが、さらにバックゲート電圧印加に起因
した閾値電圧の変化があるＭＯＳトランジスタを用いた
場合についても以下に説明する。
【００１６】通常、半導体集積回路基板上の同一種類の
ＭＯＳトランジスタは、同一の閾値電圧を持つ。しか
し、接合分離や誘電体分離技術によって各ＭＯＳトラン
ジスタが電気的に分離されていない、一般的な構造の半
導体集積回路の場合には、ｐ型またはｎ型のＭＯＳトラ
ンジスタのどちらか一方は、共通基板を基板領域（チャ
ネル領域）として用いる。そのため、共通基板をチャネ
ル領域として用いたＭＯＳトランジスタのソース電位を
変化させると、所謂バックゲートバイアス効果を受け、
ＭＯＳトランジスタの閾値電圧が変化することが知られ
ている。このような場合を想定し、本発明の作用を説明
する。
ＭＯＳトランジスタは、同一の閾値電圧を持つ。しか
し、接合分離や誘電体分離技術によって各ＭＯＳトラン
ジスタが電気的に分離されていない、一般的な構造の半
導体集積回路の場合には、ｐ型またはｎ型のＭＯＳトラ
ンジスタのどちらか一方は、共通基板を基板領域（チャ
ネル領域）として用いる。そのため、共通基板をチャネ
ル領域として用いたＭＯＳトランジスタのソース電位を
変化させると、所謂バックゲートバイアス効果を受け、
ＭＯＳトランジスタの閾値電圧が変化することが知られ
ている。このような場合を想定し、本発明の作用を説明
する。
【００１７】図１のＭＯＳトランジスタ群２がｐ型の共
通シリコン基板上のｎ型ＭＯＳトランジスタで構成さ
れ、その閾値電圧が図２に示されるようなバックゲート
バイアス依存性を持っており、Ｖvs＝１２Ｖで前述の説
明と同一の電圧値を出力する場合について説明する。Ｖ
o1に８．０Ｖを出力させることは、ＮＭＯＳトランジス
タＱ1 には８Ｖのバックゲートバイアス電圧を印加する
ことと同一であるから、図２を参照すると、８Ｖのバッ
クゲートバイアス電圧を印加した場合の閾値電圧Ｖ
th(bg=8V) は、２．８３Ｖである。Ｖo1＝Ｖto−Ｖ
th(bg=8V) ＝８Ｖであるから、ＮＭＯＳトランジスタＱ
1 のゲート電極の電位Ｖtoは、Ｖto＝８＋２．８３＝１
０．８３Ｖに設定すればよい。Ｖo2に７．６Ｖを出力さ
せることは、ＮＭＯＳトランジスタＱ2 には７．６Ｖの
バックゲートバイアス電圧を印加することと同一であ
る。図２を参照すると、Ｖth(bg=7.6V) ）は２．７７Ｖ
であるから、ＮＭＯＳトランジスタＱ2 のゲート電極の
電位Ｖt1はＶt1＝７．６＋２．７７＝１０．３７Ｖに設
定すればよい。同様に、各ＭＯＳトランジスタのゲート
電極の電位を、Ｖt2＝９．９１Ｖ、Ｖt3＝９．４５Ｖ、
Ｖt4＝８．９９Ｖ、Ｖt5＝８．５２Ｖ、Ｖt6＝８．０６
Ｖ、Ｖt7＝７．５９Ｖ、Ｖt8＝７．１２Ｖ、Ｖt9＝６．
６５Ｖ、Ｖt10 ＝６．１７Ｖ、Ｖt11 ＝５．６９Ｖ、Ｖ
t12 ＝５．２０Ｖ、Ｖt13＝４．７２Ｖ、Ｖt14 ＝４．
２２Ｖ、Ｖt15 ＝３．７２Ｖと設定すれば、前述の説明
と同一の電圧値を出力できる。Ｖt0＝Ｖ2 であるから、
電圧源３２の電圧Ｖ2 ５は１０．８３Ｖとする。また、
Ｖt15 ＝Ｖ1 であるから電圧源３１の電圧Ｖ1 は３．７
２Ｖとする。
通シリコン基板上のｎ型ＭＯＳトランジスタで構成さ
れ、その閾値電圧が図２に示されるようなバックゲート
バイアス依存性を持っており、Ｖvs＝１２Ｖで前述の説
明と同一の電圧値を出力する場合について説明する。Ｖ
o1に８．０Ｖを出力させることは、ＮＭＯＳトランジス
タＱ1 には８Ｖのバックゲートバイアス電圧を印加する
ことと同一であるから、図２を参照すると、８Ｖのバッ
クゲートバイアス電圧を印加した場合の閾値電圧Ｖ
th(bg=8V) は、２．８３Ｖである。Ｖo1＝Ｖto−Ｖ
th(bg=8V) ＝８Ｖであるから、ＮＭＯＳトランジスタＱ
1 のゲート電極の電位Ｖtoは、Ｖto＝８＋２．８３＝１
０．８３Ｖに設定すればよい。Ｖo2に７．６Ｖを出力さ
せることは、ＮＭＯＳトランジスタＱ2 には７．６Ｖの
バックゲートバイアス電圧を印加することと同一であ
る。図２を参照すると、Ｖth(bg=7.6V) ）は２．７７Ｖ
であるから、ＮＭＯＳトランジスタＱ2 のゲート電極の
電位Ｖt1はＶt1＝７．６＋２．７７＝１０．３７Ｖに設
定すればよい。同様に、各ＭＯＳトランジスタのゲート
電極の電位を、Ｖt2＝９．９１Ｖ、Ｖt3＝９．４５Ｖ、
Ｖt4＝８．９９Ｖ、Ｖt5＝８．５２Ｖ、Ｖt6＝８．０６
Ｖ、Ｖt7＝７．５９Ｖ、Ｖt8＝７．１２Ｖ、Ｖt9＝６．
６５Ｖ、Ｖt10 ＝６．１７Ｖ、Ｖt11 ＝５．６９Ｖ、Ｖ
t12 ＝５．２０Ｖ、Ｖt13＝４．７２Ｖ、Ｖt14 ＝４．
２２Ｖ、Ｖt15 ＝３．７２Ｖと設定すれば、前述の説明
と同一の電圧値を出力できる。Ｖt0＝Ｖ2 であるから、
電圧源３２の電圧Ｖ2 ５は１０．８３Ｖとする。また、
Ｖt15 ＝Ｖ1 であるから電圧源３１の電圧Ｖ1 は３．７
２Ｖとする。
【００１８】さらに、抵抗素子群１に流す電流値をＩと
すると、ｉ番目の抵抗素子Ｒi の抵抗値ｒi は、ｒi ＝
（Ｖt(i-1)−Ｖti）／Ｉと設定する。例えば、Ｉ＝１ｍ
Ａとするとき、ｒ1 ＝（Ｖt0−Ｖt1）／Ｉ＝４６０Ω、
ｒ2 ＝（Ｖt1−Ｖt2）／Ｉ＝４６０Ωと設定する。同様
に、ｒ3 ＝４６０Ω、ｒ4 ＝４６０Ω、ｒ5 ＝４７０
Ω、ｒ6 ＝４６０Ω、ｒ7 ＝４７０Ω、ｒ8 ＝４７０
Ω、r9＝４７０Ω、ｒ10＝４８０Ω、ｒ11＝４８０Ω、
ｒ12＝４９０Ω、ｒ13＝４８０Ω、ｒ14＝５００Ω、ｒ
15＝５００Ωと設定する。このように、ソース端子が基
板領域（チャネル領域）とは同電位にできないＭＯＳト
ランジスタを用いても、Ｖvs、Ｖt 、Ｖ1 、Ｖ2 、ｎ、
および、抵抗素子群１の抵抗値ｒi を適当に配分するこ
とによって、出力電圧Ｖoiを自由に設定できる。
すると、ｉ番目の抵抗素子Ｒi の抵抗値ｒi は、ｒi ＝
（Ｖt(i-1)−Ｖti）／Ｉと設定する。例えば、Ｉ＝１ｍ
Ａとするとき、ｒ1 ＝（Ｖt0−Ｖt1）／Ｉ＝４６０Ω、
ｒ2 ＝（Ｖt1−Ｖt2）／Ｉ＝４６０Ωと設定する。同様
に、ｒ3 ＝４６０Ω、ｒ4 ＝４６０Ω、ｒ5 ＝４７０
Ω、ｒ6 ＝４６０Ω、ｒ7 ＝４７０Ω、ｒ8 ＝４７０
Ω、r9＝４７０Ω、ｒ10＝４８０Ω、ｒ11＝４８０Ω、
ｒ12＝４９０Ω、ｒ13＝４８０Ω、ｒ14＝５００Ω、ｒ
15＝５００Ωと設定する。このように、ソース端子が基
板領域（チャネル領域）とは同電位にできないＭＯＳト
ランジスタを用いても、Ｖvs、Ｖt 、Ｖ1 、Ｖ2 、ｎ、
および、抵抗素子群１の抵抗値ｒi を適当に配分するこ
とによって、出力電圧Ｖoiを自由に設定できる。
【００１９】以上のように、モノリシックに集積化され
たＭＯＳトランジスタと抵抗素子を用いて、図１に示し
た回路の端子Ｖoiより設定した電圧値を出力できる。
たＭＯＳトランジスタと抵抗素子を用いて、図１に示し
た回路の端子Ｖoiより設定した電圧値を出力できる。
【００２０】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図３は、請求項１および請求項２
に記載の多値電圧源回路の第１の実施例の回路図であ
る。図４および図５は、図３の多値電圧源回路を実施す
る際に用いた半導体集積回路の断面図を示している。図
４に示した半導体集積回路はシリコン・オン・サファイ
ア構造の半導体集積回路であって、サファイア基板７上
に島状に絶縁物分離された、ＮＭＯＳトランジスタ８、
抵抗素子９およびＰＭＯＳトランジスタ１０がある。図
４のＮＭＯＳトランジスタ８はｎ+ 領域（ソース・ドレ
イン領域）１１、ｐ型領域（チャネル）１２、ゲート絶
縁膜１３、ゲート電極１４、層間絶縁膜１５および金属
配線１６などから構成されている。抵抗素子９は、抵抗
体層（半導体層、金属層など）１７と層間絶縁膜１５お
よび金属配線１６などから構成されている。
を参照して説明する。図３は、請求項１および請求項２
に記載の多値電圧源回路の第１の実施例の回路図であ
る。図４および図５は、図３の多値電圧源回路を実施す
る際に用いた半導体集積回路の断面図を示している。図
４に示した半導体集積回路はシリコン・オン・サファイ
ア構造の半導体集積回路であって、サファイア基板７上
に島状に絶縁物分離された、ＮＭＯＳトランジスタ８、
抵抗素子９およびＰＭＯＳトランジスタ１０がある。図
４のＮＭＯＳトランジスタ８はｎ+ 領域（ソース・ドレ
イン領域）１１、ｐ型領域（チャネル）１２、ゲート絶
縁膜１３、ゲート電極１４、層間絶縁膜１５および金属
配線１６などから構成されている。抵抗素子９は、抵抗
体層（半導体層、金属層など）１７と層間絶縁膜１５お
よび金属配線１６などから構成されている。
【００２１】図５に示した半導体集積回路は、エピタキ
シャル構造の半導体集積回路であってｐ型基板２０上に
ｎ型エピタキシャル層２１を堆積させ、接合分離された
ＮＭＯＳトランジスタ８、抵抗素子９およびＰＭＯＳト
ランジスタがある。図５のＮＭＯＳトランジスタ８は、
ｎ+ 領域（ソース・ドレイン領域）１１、ｐ型領域（チ
ャネル）１２、ゲート絶縁膜１３、ゲート電極１４、層
間絶縁膜１５および金属配線１６などから構成されてい
る。抵抗素子９は、抵抗体層（半導体層、金属層など）
１７と層間絶縁膜１５および金属配線１６などから形成
されている。
シャル構造の半導体集積回路であってｐ型基板２０上に
ｎ型エピタキシャル層２１を堆積させ、接合分離された
ＮＭＯＳトランジスタ８、抵抗素子９およびＰＭＯＳト
ランジスタがある。図５のＮＭＯＳトランジスタ８は、
ｎ+ 領域（ソース・ドレイン領域）１１、ｐ型領域（チ
ャネル）１２、ゲート絶縁膜１３、ゲート電極１４、層
間絶縁膜１５および金属配線１６などから構成されてい
る。抵抗素子９は、抵抗体層（半導体層、金属層など）
１７と層間絶縁膜１５および金属配線１６などから形成
されている。
【００２２】図４および図５に示された構造の半導体集
積回路のＮＭＯＳトランジスタと抵抗とを用いて、図３
の多値電圧源回路を実現した。ゲート長１μｍ、ゲート
幅１００μｍ、ゲート酸化膜厚２５ｎｍ、閾値電圧１
Ｖ、電子移動度６００ｃｍ2 ／Ｖ／ｓのＮＭＯＳトラン
ジスタを１６個、１００Ωの抵抗値を持った抵抗素子を
１５個、１２Ｖ出力の電圧源を１個用いて、図３の多値
電圧源回路は容易に実現できた。負荷抵抗には１００Ｍ
Ωの抵抗を１６個用いた。第１端子４に１０Ｖ、第２端
子５に２０Ｖを印加した。各出力端子からは、Ｖo1＝
８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２Ｖ、Ｖo4＝
６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０Ｖ、Ｖo7＝
５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８Ｖ、Ｖo10 ＝
４．４Ｖ、Ｖo11＝４．０Ｖ、Ｖo12 ＝３．６Ｖ、Ｖ
o13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖo15＝２．４
Ｖ、Ｖo16 ＝２．０Ｖの電圧がそれぞれ出力され、請求
項１および請求項２に記載の多値電圧源回路は容易に実
施できた。
積回路のＮＭＯＳトランジスタと抵抗とを用いて、図３
の多値電圧源回路を実現した。ゲート長１μｍ、ゲート
幅１００μｍ、ゲート酸化膜厚２５ｎｍ、閾値電圧１
Ｖ、電子移動度６００ｃｍ2 ／Ｖ／ｓのＮＭＯＳトラン
ジスタを１６個、１００Ωの抵抗値を持った抵抗素子を
１５個、１２Ｖ出力の電圧源を１個用いて、図３の多値
電圧源回路は容易に実現できた。負荷抵抗には１００Ｍ
Ωの抵抗を１６個用いた。第１端子４に１０Ｖ、第２端
子５に２０Ｖを印加した。各出力端子からは、Ｖo1＝
８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２Ｖ、Ｖo4＝
６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０Ｖ、Ｖo7＝
５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８Ｖ、Ｖo10 ＝
４．４Ｖ、Ｖo11＝４．０Ｖ、Ｖo12 ＝３．６Ｖ、Ｖ
o13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖo15＝２．４
Ｖ、Ｖo16 ＝２．０Ｖの電圧がそれぞれ出力され、請求
項１および請求項２に記載の多値電圧源回路は容易に実
施できた。
【００２３】図６は、請求項１および請求項２に記載の
多値電圧源回路の第２の実施例の回路図を示したもので
ある。図４および図５は、図６の多値電圧源回路を実施
する際に用いた半導体集積回路の断面図を示している。
図４のＰＭＯＳトランジスタ１０はｐ+ 領域（ソース・
ドレイン領域）１８、ｎ型領域（チャネル）１９、ゲー
ト絶縁膜１３、ゲート電極１４、層間絶縁膜１５および
金属配線１６などから構成されている。
多値電圧源回路の第２の実施例の回路図を示したもので
ある。図４および図５は、図６の多値電圧源回路を実施
する際に用いた半導体集積回路の断面図を示している。
図４のＰＭＯＳトランジスタ１０はｐ+ 領域（ソース・
ドレイン領域）１８、ｎ型領域（チャネル）１９、ゲー
ト絶縁膜１３、ゲート電極１４、層間絶縁膜１５および
金属配線１６などから構成されている。
【００２４】図５中のＰＭＯＳトランジスタ１０は、ｐ
+ 領域１８、ｎ型エピタキシャル領域（チャネル）２
１、ゲート絶縁膜１３、ゲート電極１４、層間絶縁膜１
５および金属配線１６などから構成されている。
+ 領域１８、ｎ型エピタキシャル領域（チャネル）２
１、ゲート絶縁膜１３、ゲート電極１４、層間絶縁膜１
５および金属配線１６などから構成されている。
【００２５】図４および図５に示された構造の半導体集
積回路のＰＭＯＳトランジスタと抵抗とを用いて、図６
の多値電圧源回路を実現した。ゲート長１μｍ、ゲート
幅１００μｍ、ゲート酸化膜圧２５ｎｍ、閾値電圧−１
Ｖ、正孔移動度３００ｃｍ2／Ｖ／ｓのＰＭＯＳトラン
ジスタを１６個、１００Ωの抵抗値を持った抵抗素子を
１５個、−１２Ｖ出力の電圧源を１個用いて、図６の多
値電圧源回路は容易に実現できた。負荷抵抗には１００
ＭΩの抵抗を１６個用いた。第１端子４に−１０Ｖ、第
２端子５に−２０Ｖを印加した。出力端子からは、Ｖo1
＝−８．０Ｖ、Ｖo2＝−７．６Ｖ、Ｖo3＝−７．２Ｖ、
Ｖo4＝−６．８Ｖ、Ｖo5＝−６．４Ｖ、Ｖo6＝−６．０
Ｖ、Ｖo7＝−５．６Ｖ、Ｖo8＝−５．２Ｖ、Ｖo9＝−
４．８Ｖ、Ｖo10 ＝−４．４Ｖ、Ｖo11 ＝−４．０Ｖ、
Ｖo12 ＝−３．６Ｖ、Ｖo13 ＝−３．２Ｖ、Ｖo14 ＝−
２．８Ｖ、Ｖo15 ＝−２．４Ｖ、Ｖo16 ＝−２．０Ｖの
電圧がそれぞれ出力され、請求項１および請求項２に記
載の多値電圧源回路は容易に実施できた。
積回路のＰＭＯＳトランジスタと抵抗とを用いて、図６
の多値電圧源回路を実現した。ゲート長１μｍ、ゲート
幅１００μｍ、ゲート酸化膜圧２５ｎｍ、閾値電圧−１
Ｖ、正孔移動度３００ｃｍ2／Ｖ／ｓのＰＭＯＳトラン
ジスタを１６個、１００Ωの抵抗値を持った抵抗素子を
１５個、−１２Ｖ出力の電圧源を１個用いて、図６の多
値電圧源回路は容易に実現できた。負荷抵抗には１００
ＭΩの抵抗を１６個用いた。第１端子４に−１０Ｖ、第
２端子５に−２０Ｖを印加した。出力端子からは、Ｖo1
＝−８．０Ｖ、Ｖo2＝−７．６Ｖ、Ｖo3＝−７．２Ｖ、
Ｖo4＝−６．８Ｖ、Ｖo5＝−６．４Ｖ、Ｖo6＝−６．０
Ｖ、Ｖo7＝−５．６Ｖ、Ｖo8＝−５．２Ｖ、Ｖo9＝−
４．８Ｖ、Ｖo10 ＝−４．４Ｖ、Ｖo11 ＝−４．０Ｖ、
Ｖo12 ＝−３．６Ｖ、Ｖo13 ＝−３．２Ｖ、Ｖo14 ＝−
２．８Ｖ、Ｖo15 ＝−２．４Ｖ、Ｖo16 ＝−２．０Ｖの
電圧がそれぞれ出力され、請求項１および請求項２に記
載の多値電圧源回路は容易に実施できた。
【００２６】以上の実施例では、分割抵抗素子群１がす
べて同一の抵抗値を持った場合について説明したのでＶ
dif は一定となる。しかし、分割抵抗素子群１の抵抗値
を適当に配分すれば、各出力端子に所望の電圧を出力す
ることは、以上の説明によって明らかである。
べて同一の抵抗値を持った場合について説明したのでＶ
dif は一定となる。しかし、分割抵抗素子群１の抵抗値
を適当に配分すれば、各出力端子に所望の電圧を出力す
ることは、以上の説明によって明らかである。
【００２７】図７は請求項１および請求項３に記載の多
値電圧源回路の一実施例の回路図を示したものである。
図８は、図７の多値電圧源回路を実施例する際に用いた
半導体集積回路の断面図を示している。図８に示した半
導体集積回路は、通常構造のＣＭＯＳ半導体集積回路で
あって、ｐ型基板にＮＭＯＳトランジスタ８、抵抗素子
９およびｎ型ウエル１９によって接合分離されたＰＭＯ
Ｓトランジスタ１０がある。図８のＮＭＯＳトランジス
タ８は、ｎ+ 領域（ソース・ドレイン領域）１１、ｐ型
基板領域（チャネル）２０、ゲート絶縁膜１３、ゲート
電極１４、層間絶縁膜１５および金属配線１６などがら
構成されている。図８の抵抗素子９は、抵抗体層（半導
体層、金属層など）１７と層間絶縁膜１５および金属配
線１６などから構成されている。
値電圧源回路の一実施例の回路図を示したものである。
図８は、図７の多値電圧源回路を実施例する際に用いた
半導体集積回路の断面図を示している。図８に示した半
導体集積回路は、通常構造のＣＭＯＳ半導体集積回路で
あって、ｐ型基板にＮＭＯＳトランジスタ８、抵抗素子
９およびｎ型ウエル１９によって接合分離されたＰＭＯ
Ｓトランジスタ１０がある。図８のＮＭＯＳトランジス
タ８は、ｎ+ 領域（ソース・ドレイン領域）１１、ｐ型
基板領域（チャネル）２０、ゲート絶縁膜１３、ゲート
電極１４、層間絶縁膜１５および金属配線１６などがら
構成されている。図８の抵抗素子９は、抵抗体層（半導
体層、金属層など）１７と層間絶縁膜１５および金属配
線１６などから構成されている。
【００２８】図８に示された構造の半導体集積回路のＮ
ＭＯＳトランジスタと抵抗とを用いて、図７の多値電圧
源回路を実現した。ゲート長１μｍ、ゲート幅１００μ
ｍ、ゲート酸化膜圧２５ｎｍ、閾値電圧１Ｖ、ｐ型基板
の不純物濃度１０16ｃｍ-3、電子移動度６００ｃｍ2 ／
Ｖ／ｓのＮＭＯＳトランジスタを１６個、１００Ωの抵
抗値を持った抵抗素子を１５個、１２Ｖ出力の電圧源を
１個用いて、図７の多値電圧源回路は容易に実現でき
た。負荷抵抗には１００ＭΩの抵抗を１６個用いた。使
用したＮＭＯＳトランジスタは、図２に示したバックゲ
ートバイアス依存性を持っていた。第２端子５には１
０．８３Ｖ、第１端子４には３．７２Ｖを印加した。ｉ
番目の抵抗素子Ｒi の抵抗値ｒi は、ｒ1 ＝４６０Ω、
ｒ2 ＝４６０Ω、ｒ3 ＝４６０Ω、ｒ4 ＝４６０Ω、ｒ
5 ＝４７０Ω、ｒ6 ＝４６０Ω、ｒ7＝４７０Ωｒ8 ＝
４７０Ω、ｒ9 ＝４７０Ω、ｒ10＝４８０Ω、ｒ11＝４
８０Ω、ｒ12＝４９０Ω、ｒ13＝４８０Ω、ｒ14＝５０
０Ω、ｒ15＝５００Ωのものを使用した。出力端子から
は、Ｖo1＝８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２
Ｖ、Ｖo4＝６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０
Ｖ、Ｖo7＝５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８
Ｖ、Ｖo10 ＝４．４Ｖ、Ｖo11 ＝４．０Ｖ、Ｖo12 ＝
３．６Ｖ、Ｖo13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖ
o15 ＝２．４Ｖ、Ｖo16 ＝２．０Ｖの電圧がそれぞれ出
力され、請求項１および請求項３に記載の多値電圧源回
路は容易に実施できた。
ＭＯＳトランジスタと抵抗とを用いて、図７の多値電圧
源回路を実現した。ゲート長１μｍ、ゲート幅１００μ
ｍ、ゲート酸化膜圧２５ｎｍ、閾値電圧１Ｖ、ｐ型基板
の不純物濃度１０16ｃｍ-3、電子移動度６００ｃｍ2 ／
Ｖ／ｓのＮＭＯＳトランジスタを１６個、１００Ωの抵
抗値を持った抵抗素子を１５個、１２Ｖ出力の電圧源を
１個用いて、図７の多値電圧源回路は容易に実現でき
た。負荷抵抗には１００ＭΩの抵抗を１６個用いた。使
用したＮＭＯＳトランジスタは、図２に示したバックゲ
ートバイアス依存性を持っていた。第２端子５には１
０．８３Ｖ、第１端子４には３．７２Ｖを印加した。ｉ
番目の抵抗素子Ｒi の抵抗値ｒi は、ｒ1 ＝４６０Ω、
ｒ2 ＝４６０Ω、ｒ3 ＝４６０Ω、ｒ4 ＝４６０Ω、ｒ
5 ＝４７０Ω、ｒ6 ＝４６０Ω、ｒ7＝４７０Ωｒ8 ＝
４７０Ω、ｒ9 ＝４７０Ω、ｒ10＝４８０Ω、ｒ11＝４
８０Ω、ｒ12＝４９０Ω、ｒ13＝４８０Ω、ｒ14＝５０
０Ω、ｒ15＝５００Ωのものを使用した。出力端子から
は、Ｖo1＝８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２
Ｖ、Ｖo4＝６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０
Ｖ、Ｖo7＝５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８
Ｖ、Ｖo10 ＝４．４Ｖ、Ｖo11 ＝４．０Ｖ、Ｖo12 ＝
３．６Ｖ、Ｖo13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖ
o15 ＝２．４Ｖ、Ｖo16 ＝２．０Ｖの電圧がそれぞれ出
力され、請求項１および請求項３に記載の多値電圧源回
路は容易に実施できた。
【００２９】以上の実施例では、Ｖdif がすべて同一値
となる場合を例にとり説明した。しかし、分割抵抗素子
１の抵抗値を適当に配分すれば、Ｖdif が各出力端子に
より異なった、所望の電圧を出力できることは以上の説
明によって明らかである。
となる場合を例にとり説明した。しかし、分割抵抗素子
１の抵抗値を適当に配分すれば、Ｖdif が各出力端子に
より異なった、所望の電圧を出力できることは以上の説
明によって明らかである。
【００３０】
【発明の効果】本発明の多値電圧源回路を用いれば、簡
単な回路で多数の異なった値を持った電圧値を出力でき
るようになるので、各種の機器を駆動するための大規模
回路などをモノシリックに集積化できるようになり、各
種機器の高性能化・低コスト化ができるようになる。
単な回路で多数の異なった値を持った電圧値を出力でき
るようになるので、各種の機器を駆動するための大規模
回路などをモノシリックに集積化できるようになり、各
種機器の高性能化・低コスト化ができるようになる。
【図１】本発明の多値電圧源回路の作用を説明するため
の回路図である。
の回路図である。
【図２】本発明の実施例に用いたＮＭＯＳトランジスタ
のバックゲートバイアス特性を示す図である。
のバックゲートバイアス特性を示す図である。
【図３】本発明の第１の実施例の回路図である。
【図４】本発明の第１の実施例および第２の実施例に用
いたシリコン・オン・サファイア構造の半導体集積回路
の断面図である。
いたシリコン・オン・サファイア構造の半導体集積回路
の断面図である。
【図５】本発明の第１の実施例および第２の実施例に用
いたエピタキシャル構造の半導体集積回路の断面図であ
る。
いたエピタキシャル構造の半導体集積回路の断面図であ
る。
【図６】本発明の第２の実施例の回路図である。
【図７】本発明の他の実施例の回路図である。
【図８】本発明の他の実施例に用いたＣＭＯＳ半導体集
積回路の断面図である。
積回路の断面図である。
１ 分割抵抗素子群 ２ ＭＯＳトランジスタ群 ３ 共通ドレイン端子 ４ 第１端子 ５ 第２端子 ６ 負荷抵抗素子群 ７ サファイア基板 ８ ＮＭＯＳトランジスタ ９ 抵抗素子 １０ ＰＭＯＳトランジスタ １１ ｎ+ 領域 １２ ｐ領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ 層間絶縁膜 １６ 金属配線 １７ 抵抗体層 １８ ｐ+ 領域 １９ ｎ領域 ２０ ｐ型基板 ２１ ｎ型エピタキシャル層
Claims (3)
- 【請求項１】 第１の端子と第２の端子との間の電圧を
直列接続されたｎ固の抵抗素子（但し、ｎは１以上の自
然数）により分割する抵抗素子群と、ドレイン端子を共
通接続した（ｎ＋１）個のＭＯＳトランジスタからなる
ＭＯＳトランジスタ群とを含んでなり、 前記ＭＯＳトランジスタ群内の（ｎ＋１）個のゲート端
子のそれぞれと、前記第１の端子，前記第２の端子およ
び前記抵抗素子群内の（ｎ−１）個の分割点のそれぞれ
とを、一対一となるように接続し、 前記ＭＯＳトランジスタ群の共通ドレイン端子、前記第
１の端子および前記第２の端子のそれぞれに外部から電
圧を与え、前記ＭＯＳトランジスタ群内の各ソース端子
から出力電圧を取り出すように構成したことを特徴とす
る多値電圧源回路。 - 【請求項２】 請求項１記載の多値電圧源回路におい
て、 前記抵抗素子群を構成するｎ個の抵抗素子の全てが同一
の抵抗値をもつように構成したことを特徴とする多値電
圧源回路。 - 【請求項３】 請求項１記載の多値電圧源回路におい
て、 バックゲートバイアス効果に起因する各ＭＯＳトランジ
スタの閾値電圧値の上昇が前記抵抗素子群から前記各Ｍ
ＯＳトランジスタのゲートバイアス電圧として与えられ
る各電圧によってそれぞれ補償されて、各ＭＯＳトラン
ジスタからの出力電圧が各ＭＯＳトランジスタが出力す
べき所定の電圧値となるように、前記第１の端子と前記
第２の端子との間の抵抗値を前記抵抗素子群を構成する
ｎ個の抵抗素子に配分したことを特徴とする多値電圧源
回路。
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