CN102891172A - 半导体装置及使用其的电力转换装置 - Google Patents

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Abstract

本发明提供一种低损失、高耐压、输出电压的dV/dt的控制容易且容易制造的IGBT。其具备：第一导电型的第一半导体层；第一半导体层的表面上的第二导电型的第二半导体层；形成在第一半导体层的表面上的沟槽；第一半导体层的表面上的半导体凸部；形成在半导体凸部的表面上的第三半导体层；第三半导体层的表面上的第四半导体层；沿着沟槽的内壁设置的栅极绝缘层；沿着沟槽的内壁设置的第一层间绝缘层；隔着栅极绝缘层而与第四半导体层对置的第一导电层；第一眉间绝缘层的第二导电层；覆盖第二导电层的表面的第二层间绝缘层；形成在第三半导体层与第四半导体层的表面上且与所述第四半导体层电连接的第三导电层；将第三导电层和第三半导体层连接的触点部；形成在第二半导体层的表面上的第四导电层，半导体凸部的表面的一部分为第一半导体层。

Description

半导体装置及使用其的电力转换装置
技术领域
本发明涉及半导体装置及使用其的电力转换装置，尤其涉及适合具有沟槽绝缘栅构造的绝缘栅型双极晶体管(绝缘栅双极晶体管：Insulated GateBipolar Transistor：以下，简称为“IGBT”)的半导体装置及使用其的电力转换装置。
背景技术
IGBT是通过向栅电极施加的电压来控制在集电极与发射电极之间流动的电流的整流元件。由于能够控制IGBT的电力从数十瓦到数十万瓦并且整流频率也从数十赫兹到百千赫兹以上的广阔范围，因此，从家庭用空调、电子微波炉等小功率设备到铁路、制铁厂的逆变器等大功率设备的广阔范围内得到应用。
对于IGBT而言，为了实现这些电力设备的高效率化而要求其低损失化，从而要求降低导通损失和整流损失。同时为了防止EMC噪音、误动作、电动机的绝缘破坏等间题，要求能够对应于应用的规格来控制作为输出电压的时间变化率即dv/dt。
另外，专利文献1公开了如下IGBT的技术，即，将沟槽绝缘栅极配置成不同的间隔，通过构成为在沟槽相互间隔小的一方形成通道而在沟槽相互间隔大的一方形成p型凹层，从而不会随着元件耐压的下降而导致栅极的输入容量减小、整流损失减小，进而获得低接通电压且饱和电流低的IGBT。
另外，专利文献2中公开了如下的IGBT的技术，即，通过构成为不存在浮动凹部区域的构造，GC(栅极·集电极)间容量小，而GE(栅极·发射极)间容量与GC间容量的容量比大，从而获得整流速度快、整流损失小且接通状态的注入效率高的IGBT。
【在先技术文献】
【专利文献】
【专利文献1】日本特开2000-307116号公报
【专利文献2】日本特开2005-327806号公报
然而，对于专利文献1中记载的以往的IGBT而言，存在如下问题，即，IGBT打开时，IGBT的输出电压的时间变化率dV/d t、将IGBT作为电力转换装置使用时对臂的二极管的电压的时间变化率dV/dt的控制性有时会降低。
另外，因形成宽度大的沟槽导致产生较大的高低差，由于该较大的高低差导致制造困难和设计困难的问题。
另外，在使用专利文献2中记载的制造方法的情况下，由于覆盖绝缘膜的外延生长而产生结晶缺陷，由于该结晶缺陷而存在产生高泄漏电流的情况。进一步，由于基板形成工序增加，故存在基板成本增大的问题。
发明内容
因此，本发明用于解决这种问题点，其目的在于提供兼具低损失、高耐压、输出电压的时间变化率dV/d t的控制容易的特点且制造容易的IGBT。
为了解决所述的课题，本发明以如下方式构成。
即，本发明的半导体装置的特征在于，具备：第一导电型的第一半导体层；形成在该第一半导体层的一表面上的第二导电型的第二半导体层；形成在所述第一半导体层的与所述第二半导体层相反侧的表面上的沟槽；在所述第一半导体层的剩余的表面上由所述沟槽夹持侧面的半导体凸部；选择性地形成在该半导体凸部的表面上的第二导电型的第三半导体层；选择性地形成在该第三半导体层的表面上且与所述第一半导体层相比杂质浓度高的第一导电型的第四半导体层；沿着所述沟槽的内壁的一部分设置的栅极绝缘层；沿着所述沟槽的内壁的剩余的区域设置的第一层间绝缘层；至少一部分隔着所述栅极绝缘层而与所述第四半导体层对置的第一导电层；形成在所述第一层间绝缘层的表面上的第二导电层；至少一部分覆盖所述第二导电层的至少一部分的表面的第二层间绝缘层；至少一部分形成在所述第三半导体层与第四半导体层的表面上且与所述第四半导体层电连接的第三导电层；将所述第三导电层和所述第三半导体层电连接的触点部；形成在所述第二半导体层的表面上的第四导电层，所述半导体凸部的表面的一部分为所述第一半导体层。
另外，本发明的电力转换装置的特征在于具备所述半导体装置。
发明效果
以上，根据本发明，能够提供兼具低损失、高耐压、输出电压的时间变化率dV/d t的控制容易这种特点且容易制造的IGBT。
附图说明
图1是表示本发明的第一实施方式的半导体装置的IGBT1的图2～4的AA’面的俯视配置的图。
图2是图1、9、11、14的BB’面的剖视图。
图3是图1、9、14的CC’面的剖视图。
图4是图1的DD’面的剖视图。
图5是表示本发明的第一实施方式的半导体装置的IGBT1的制造工序的图。
图6是本发明的第一实施方式的半导体装置的IGBT1的断开状态下的集电极-发射极间的耐压的计算结果的特性图。
图7是表示本发明的第二实施方式的半导体装置的IGBT2的构成的剖视图。
图8是表示本发明的第二实施方式的半导体装置的变形例的IGBT2B的构成的剖视图。
图9是表示本发明的第三实施方式的半导体装置的IGBT3的图10的AA’面的俯视配置的图。
图10是图9的DD’面的剖视图。
图11是本发明的第三实施方式的半导体装置的变形例的IGBT3B的图12、图13的AA’面的俯视配置的图。
图12是图11的CC’面的剖视图。
图13是图11的DD’面的剖视图。
图14是表示本发明的第四实施方式的半导体装置的IGBT4的图15、图16的AA’面的俯视配置的图。
图15是图14的DD’面的剖视图。
图16是图14的EE’面的剖视图。
图17是表示本发明的第四实施方式的半导体装置的变形例1的IGBT4B的AA’面的俯视配置的图。
图18是表示本发明的第四实施方式的半导体装置的变形例2的IGBT4C的AA’面的俯视配置的图。
图19是表示作为参考比较的第一例的IGBT11的构造的剖面的立体图。
图20表示作为参考比较的第一例的IGBT11的打开时的集电极-发射极间电压Vce的计算波形的图。
图21是表示本发明的第一实施方式的半导体装置的IGBT1的打开动作中的集电极-发射极间电压Vce的计算波形的例子的图。
图22是表示作为参考比较的第2例的IGBT12的图23～25的AA’面的俯视配置的图。
图23是图22的BB’面的剖视图。
图24是图22的CC’面的剖视图。
图25是图22的DD’面的剖视图。
图26是表示作为参考比较的第二例的IGBT12(图23～25)中假定的制造工序的图。
图27是表示作为参考比较的第三例的IGBT13的构造的剖视图。
图28是表示本发明的第五实施方式的电力转换装置的构成的电路图。
附图符号说明
100n-漂移层(第一半导体层)、硅基板
101、301p基层(第三半导体层)
102n+源极(第四半导体层)
103、152、400、401、402沟槽
104半导体凸部
105栅极绝缘层
106、200栅电极(第一导电层)
107第一层间绝缘膜
108场板(第二导电层)
109第二层间绝缘层
110、302触点部
111发射电极(第三导电层)
112n缓冲层
113p集电层(第二半导体层)
114集电极(第四导电层)
115发射端子
116栅极端子
117集电端子
151因高低差产生的空间
153高低差
180浮动p层
201第三层绝缘层
264绝缘区域
300栅极侧壁部
501栅极驱动电路
502IGBT
503二极管
504、505输入端子
506、507、508输出端子
IGBT1、IGBT2、IGBT2B、IGBT3、IGBT3B、IGBT4、IGBT4B、IGBT4C、IGBT11、IGBT12、IGBT13半导体装置(IGBT)
具体实施方式
以下，对本发明的实施方式进行说明。
(第一实施方式·IGBT1)
参照图1～图4说明本发明的第一实施方式的半导体装置的IGBT1。
图1是表示第一实施方式的IGBT1的图2～4的AA’面的俯视配置的图。
图2是图1的BB’面的剖视图。
图3是图1的CC’面的剖视图。
图4是图1的DD’面的剖视图。
《半导体装置IGBT1的构成》
在图1～4中，第一实施方式的IGBT1具有：n-漂移层(第一半导体层)100、p基层(第三半导体层)101、n+源极(第四半导体层)102、沟槽103、半导体凸部104、栅极绝缘层105、栅电极(第一导电层)106、第一层间绝缘层107、场板(第二导电层)108、第二层间绝缘层109、触点部110、发射电极(第三导电层)111、n缓冲层112、p集电层(第二半导体层)113、集电极(第四导电层)114。
另外，发射端子115、栅极端子116、集电端子117为用于表示出电连接的假想的端子。
在图2的剖视图中，第二导电(p)型的第二半导体层即p集电层113形成在第一导电(n)型的第一半导体层即n-漂移层100的一表面上。第四导电层即集电极114形成在p集电层113的表面上。第一导电型的第五半导体层即n缓冲层112形成在n-漂移层100与p集电层113之间。
需要说明的是，具有n缓冲层112则更好，但是其并非为必须要素。
另外，沟槽103和半导体凸部104形成在p集电层113的相反侧的n-漂移层100的表面上。半导体凸部104的侧面由沟槽103夹持。
第二导电型的第三半导体层即p基层101选择性地形成在半导体凸部104的表面的一部分上。n+源极102选择性地形成在p基层101的表面的一部分上。n+源极102与沟槽103的侧面相接触。
需要说明的是，半导体凸部104可以包含多个半导体层。即，半导体凸部104可通过包括n-漂移层100、p基层101、n+源极102等的组合而构成。
栅极绝缘层105沿着沟槽103的内壁的一部分形成。第一导电层即栅电极106形成在栅极绝缘层105的表面上。栅极绝缘层105的至少一部分由栅电极106和n+源极102夹持。
第一层间绝缘层107沿着沟槽103的内壁的剩余区域形成。第二导电层即场板108形成在第一层间绝缘层107的表面上。第二层间绝缘层109将栅电极106的剩余的表面和场板108的剩余的表面覆盖。
需要说明的是，在图2中虽例如出使用了作为p型的导电层的多晶硅的例子，但是也可以使用n型的导电层的多晶硅。
触点部110是用于将p基层101和发射电极111电连接的区域，其形成在p基层101的表面上。第三导电层即发射电极111形成在触点部110、n+源极102、第二层间绝缘层109的表面上。发射电极111通过与n+源极102的表面相接触从而与n+源极102电连接。另外，发射电极111在触点部110上也与n+源极102相接触而电连接。
需要说明的是，在第一实施方式的IGBT1中，触点部110使用与发射电极111为同种导电性材料而被进行图示，但是，也可以使用与发射电极111不同的导电性材料或半导体或它们的组合来构成触点部110。
另外，如图1所示，在第一实施方式的俯视配置中，n+源极102由触点部110分割，但是n+源极102的一部分可以贯通触点部而相连。
通过形成为该结构，从而进行作为绝缘栅型双极晶体管的动作。即，通过利用栅极端子116控制栅电极106，从而p基层101成为导通的状态，在和n+源极102连接的发射端子115与和p集电层113连接的集电端子117之间流动得到控制的电流。
另外，对其详细的作用将进行后述。
另外，图1～4的其他要素是用于将IGBT1具体化为装置的构成要素。
＜关于第一实施方式(IGBT1)的各种的效果＞
关于通过采用所述结构而产生的各种效果，将以如下方式对第一实施方式进行描述。
《第一实施方式(IGBT1)的第一效果》
第一实施方式的IGBT1的第一效果为低损失。如图1所示，在IGBT1的俯视配置中，沟槽103配置成条纹状。沟槽103和半导体凸部104在沟槽103的长轴方向的延长线上交替配置，在其半导体凸部104的一部上配置有n+源极102。在沟槽103的长轴方向上，半导体凸部104的宽度L1与沟槽103的宽度L2的关系为L1＜L2。其目的为降低IGBT1的接通电压。其详细内容如下所述。
在图2所示的剖视图中，当向栅电极106施加的栅极电压上升时，IGBT1成为导通状态。
此时，在p基层101的栅极绝缘层105附近形成电子的通道，电子电流从n+源极102朝向集电极114流动。同时，空穴电流从p集电层113朝向发射电极111流动。
空穴电流的一部分在沟槽103之下流动并通过电子的通道附近，从而流入发射电极111。通过沟槽103之下的该空穴电流具有使从通道流出的电子电流增加的效果。由此，IGBT1的接通电压降低。
因此，通过使图1的L2比L1长，从而通过沟槽103下的空穴电流增大，因此，使IGBT1的接通电压降低的效果变大。需要说明的是，L1和L2的典型比为1∶2～1∶10。
《第一实施方式(IGBT1)的第二效果：其一》
第一实施方式的IGBT1的第二效果为容易制作。
如图1的CC’和DD’的各自剖视图即图3和图4所示，在沟槽103的短轴方向上，沟槽103和半导体凸部104交替配置。
其目的在于，通过消除IGBT的构造上的高低差，从而使制造和设计变得容易。其详细内容如下所述。
图5是表示第一实施方式的IGBT1的制造工序的一例的概要的图。
如图5(a)所示，第一实施方式的IGBT1使用硅的n-基板。需要说明的是，图1～图4中的n-漂移层100相当于图5(a)中的n-基板(100)。
在图5(b)所示的工序中，用抗蚀剂构图，利用硅的蚀刻形成沟槽103和半导体凸部104。
在图5(c)所示的工序中，栅极绝缘层105和第一层间绝缘层107通过热氧化形成。
在图5(d)所示的工序中，多晶硅被堆积。
在图5(e)所示的工序中，多晶硅通过蚀刻而分割，从而形成栅电极106和场板108。
在图5(f)所示的工序中，第二层间绝缘层109通过氧化膜的堆积而形成。
在图5(g)所示的工序中，第二层间绝缘层109的一部分和栅电极106的一部分被蚀刻，p基层101和n+源极102通过各自独立的离子注入和退火而形成。
在图5(h)所示的工序中，氧化膜被堆积。
此时，第二层间绝缘层109在图5(g)中被蚀刻的一部分区域再次形成。
在图5(i)所示的工序中，触点部110通过第二层间绝缘层109的一部分和半导体凸部104的一部分的蚀刻而形成。
在图5(j)所示的工序中，发射电极111被堆积，n缓冲层112和p集电层113通过各自独立的离子注入和退火而形成在背面上，然后集电极114被堆积，从而完成IGBT1。
如图3所示，在示出第一实施方式的IGBT1的图1的CC’剖视图中，小宽度的沟槽103和半导体凸部104交替配置。沟槽103的短轴方向的宽度W2配置成为多晶硅的堆积厚度的2倍以下。
由此，在图5(d)的工序中，沟槽103大致被氧化膜和多晶硅完全填充，因此不会产生1μm以上这样高的高低差。
因此，由于不会产生前述的因高低差导致的问题，所以具有制造和设计变得容易的效果。虽然未进行限定，由于典型的多晶硅的堆积厚度为1～2μm，所以沟槽103的宽度W2优选为4μm以下。
通过使用以上这样的结构，作为接下来将要描述的参考比较的第二例，不会产生因IGBT12的高低差派生出的若干问题。
(作为参考比较的IGBT：其一)
图22～图25是表示作为参考比较的第二例的IGBT12的构造的图。需要说明的是，对于作为参考比较的第一例将进行后述。
图22是表示IGBT12的图23～图25的AA’面的俯视配置的图。在图22中，由符号151表示的区域为因高低差而产生的空间(区域)。另外，符号152所示的区域为沟槽的区域。
另外，图24是图22的CC’面的剖视图。图25是图22中的DD’面的剖视图。
另外，图23是作为参考比较的第二例的IGBT12的图22中的BB’面的剖视图。
例如，如图23所示，在IGBT12中，在配置有宽度大的沟槽152的情况下，由于沟槽152的高低差而在发射电极111的表面上产生高低差153。发射电极111的高低差在通过引线接合等与外部端子进行的配线工序中有时产生不良情况。因此，期望使发射电极111平坦化。
由高低差派生出的其他问题与IGBT的制造工序中光刻所使用的抗蚀剂的加工有关。
图26是表示作为参考比较的第二例的IGBT12(图22～图25)中的假定的制造工序的图。
例如，在图26(e)所示的栅电极106和场板108的形成工序中，高低差越高则沟槽152上的抗蚀剂越厚，从而半导体凸部104上的抗蚀剂容易变薄。
因此，在图22～图25所示的IGBT中，在沟槽152和半导体凸部104间存在抗蚀剂隔绝的情况。或者，存在沟槽152上的较厚的抗蚀剂的曝光变得不充分、因抗蚀剂的剩余液产生不良的情况。若为了防止产生这种不良而加厚抗蚀剂并增强曝光条件，则加工尺寸的精度下降，细微的设计变得困难。以上，在IGBT的制造工序中，优选高低差低。典型的所容许的高低差为1～3μm。
《第一实施方式(IGBT1)的第二效果：其二》
以上那样的作为参考比较的第二例的IGBT12的因高低差产生的与外部端子的配线工序中的不良、制造工序中的抗蚀剂的隔绝或抗蚀剂的残液造成的不良在第一实施方式的IGBT1中有所减轻。
《第一实施方式(IGBT1)的第三效果：其一》
第一实施方式的IGBT1的第三效果为在打开动作中能够容易地控制输出电压的时间变化率dV/dt。
如图2所示，栅电极106的侧面中的p基层101的相反侧的面与第二层绝缘层109和场板108对置。通过形成为这种结构，例如与作为参考比较的第一例的IGBT11(图19)相比，栅极绝缘层105的寄生电容有所减小。
由此，栅极-集电极间的回授电容有所减小。
而且，由于不存在图19所示的作为参考比较的第一例的IGBT11(图19)中所使用的浮动p层180，所以打开动作中的栅极电位的上升有所降低。因此，作为前述的第一课题的电压的时间变化率dV/dt的控制变得容易。
需要说明的是，对于作为参考比较的第一例的IGBT11(图19)的更为详细的说明将进行后述。
而且，如图3所示，在第一实施方式的IGBT1的CC’面的剖视图结构中，夹在场板108间的半导体凸部104由n-漂移层100构成。
因此，由于未使用浮动p层，所以在IGBT1的打开动作中能够降低栅极电位的过渡上升，从而1GBT1和二极管(503，图28)的输出电压的时间变化率dV/dt的控制变得容易。
图21示出第一实施方式的半导体装置的IGBT1的打开动作中的集电极-发射极间电压Vce的计算波形的例子。
如图21所示，通过改变栅极电阻，集电极-发射极间电压Vce的时间变化率dVce/dt得到控制。
(作为参考比较的IGBT：其二)
图20表示作为参考比较的第一例的IGBT11(图19)的打开时的集电极-发射极间电压Vce的计算波形的图。
如图20所示，存在即使改变栅极电阻，dVce/dt也不变而无法控制的期间。
需要说明的是，关于该现象的详细内容将进行后述。
《第一实施方式(IGBT1)的第三效果：其二》
如上所述，在第一实施方式的IGBT1中，由于不存在作为参考比较的第一例的IGBT1(图19)的浮动p层180(图19)，所以通过改变栅极电阻，能够使对IGBT1和二极管(503，图28)的电压的时间变化率dV/dt的控制变得容易，从而具有确保作为电力转换装置的可靠性的效果。
《第一实施方式(IGBT1)的第四效果》
第一实施方式的IGBT1的第四效果为高耐压。
图6是表示本发明的第一实施方式的半导体装置的IGBT1的断开状态下的集电极-发射极间的耐压的计算结果的特性图，其示出相对于图3所示的CC’面的半导体凸部104的宽度W1的耐压的计算结果的例子。
需要说明的是，在图6中，横轴为相当于半导体凸部104的沟槽间隔W1，单位μm。另外，纵轴表示以沟槽间隔超过35μm而耐压成为恒定时的耐压为基准1而标准化后的耐压，单位为a.u(Arbitrary Unit，任意单位)。
如图6所示，在额定电压600V～3300V的IGBT中，耐压在W1＞35μm时大致恒定。在W1≤35μm时，W1越小则耐压变高。因此，为了确保高耐压，优选W1为35μm以下。
以上，第一实施方式的IGBT1由于能够容易地将沟槽间隔W1设定为35μm以下，所以能够确保高耐压。
需要说明的是，相当于半导体凸部104的沟槽间隔W1变大时耐压降低的原因在于，等电位线在沟槽的下角集中，而电场强度变高。
以上，第一实施方式的IGBT1兼具低损失、高耐压、输出电压的时间变化率dV/dt的容易控制性而且具有容易制造的效果。
(第二实施方式·IGBT2)
接下来，参照图7对本发明的第二实施方式的半导体装置的IGBT2进行说明。
《半导体装置IGBT2的构成》
图7是表示第二实施方式的半导体装置的IGBT2的构成的剖视图，其示出与图1的BB’面对应的剖视图构造的例子。
在图7中，与图2不同之处在于栅电极200(第一导电层)、第二层间绝缘层109、第三层间绝缘层201。标记其他符号的要素具有与图1～图4中标记相同符号的要素相同的构成、作用、功能，因此省略其说明。
在IGBT2中，栅电极200的一部分覆盖第二层间绝缘层109的至少一部分的表面。栅电极200的表面由第三层间绝缘层201覆盖，而第三层间绝缘层201的表面由发射电极111覆盖。
第二实施方式的IGBT2的目的在于抑制打开、关闭动作中的电压、电流的振荡。以下，对其详细内容进行说明。
由于栅电极200形成在第二层间绝缘层109上，因此第二实施方式的IGBT2能够扩大面积，从而能够减小栅电极200的配线电阻。通过减小栅电极200的配线电阻，从而能够减小栅极电压信号达到IGBT的面内的所有栅电极200之前的延迟时间。
另外，栅极电压的延迟时间的面内的偏差导致在IGBT的打开、关闭动作时产生电压、电流的振荡。因此，第二实施方式的IGBT2通过减小栅电极200的配线电阻，从而能够抑制振荡。
《第二实施方式的变形例的半导体装置IGBT2B的构成》
图8是表示本发明的第二实施方式的半导体装置的变形例的IGBT2B的构成的剖视图。
如图8所示，变形例的半导体装置IGBT2B1(图8)与IGBT2(图7)的不同之处在于发射电极111的一部分与场板108相接而电连接。
其结果时，场板108由于与发射电极111为同电位，从而其特性稳定。
需要说明的是，在图8中，如前述那样，与图7不同之处在于发射电极111和场板108的构造。标记其他符号的要素与图7中标记相同符号的要素具有相同的构成、作用、功能，因此省略说明。
(第三实施方式：IGBT3)
参照图9、图10说明本发明的第三实施方式的半导体装置的IGBT3。
图9是表示本发明的第三实施方式的半导体装置的IGBT3的图10的AA’面的俯视配置的图。
另外，图10是图9的DD’面的剖视图。
需要说明的是，图9的BB’、CC’面的剖视图分别与图2、图3的剖视图同样。
在图9中，p基层301以夹着栅极绝缘层105的方式覆盖栅电极106的周围。
其目的在于，在IGBT3的接通状态下，防止在面对沟槽103的短轴方向的栅极侧壁部300上形成具有多个不同阈值的通道，从而提高破坏耐受量。其详细内容如下所述。
IGBT的阈值电压根据p基层的杂质浓度而变化。存在p基层的杂质浓度在深度方向上(即，相对于图1或图9的纸面垂直的方向上)不恒定的情况。
因此，如图1所示的第一实施方式的IGBT1那样，在栅电极106和栅极绝缘层105的一部分未被p基层101覆盖的情况下，存在在栅极侧壁部300上朝向深度方向形成具有不同阈值的多个横向通道(即，相对于图1的纸面平行的方向上的通道)。
具有多个阈值的IGBT在关闭时电流集中，从而存在破坏耐受量降低的问题。
第三实施方式的IGBT3通过p基层301覆盖栅极侧壁部300而具有防止在栅极侧壁部301形成横向的通道的效果。因此，IGBT3由于不具有多个阈值电压，因此具有提高关闭时的破坏耐受量的效果。
需要说明的是，在图9、图10中，与图1、图4不同之处在于p基层301和栅极侧壁部300的构造。标记其他符号的要素与图1、图4中标记相同符号的要素具有相同的构成、作用、功能，因此省略其说明。
《第三实施方式的变形例的半导体装置IGBT3B的构成》
参照图11～13说明第三实施方式的变形例中的半导体装置的IGBT3B。
图11是表示第三实施方式的IGBT3B的图12、图13的AA’面的俯视配置的图。
另外，图12是图11的CC’面的剖视图。
另外，图13是图11的DD’面的剖视图。
需要说明的是，图11的BB’面的剖视图与图7的剖视图同样。
IGBT3B通过触点部302覆盖栅极侧壁部300而防止形成横向通道，从而具有提高关闭时的破坏耐受量的效果。需要说明的是，此时，各沟槽间的栅电极200在BB’剖视图中分开。因此，如图12所示，各沟槽间的栅电极200在场板108的上部连接。另外，BB’剖视图的栅电极200与图10中的栅极电极106相比形状发生变化。需要说明的是，在图13中，发射电极111埋入触点部(302)中。
需要说明的是，在图11、图12、图13中，各个图9、图3、图10不同之处在于触点部302和栅电极200的构造。标记其他符号的要素与图9、图3、图10中标记相同符号的要素具有相同的结构、作用、功能，因此省略其说明。
(第四实施方式：IGBT4)
参照图14～图16说明本发明的第四实施方式的半导体装置的IGBT4。
图14是表示第四实施方式的半导体装置的IGBT4的图15、图16的AA’面的俯视配置的图。
另外，图15是图14的DD’面的剖视图。
另外，图16是图14的EE’面的剖视图。
需要说明的是，图14的BB’、CC’面的剖视图分别与图2、图3的剖视图同样。
如图14所示，第四实施方式的IGBT4在俯视配置中其沟槽400形成为环(loop)状。其目的在于实现高额定电流且降低接通电压。
在图1所示的第一实施方式的IGBT1的俯视配置中，IGBT4等同于邻接的两个沟槽103的两端相连的结构。因此，与第一实施方式的IGBT1相比，IGBT4能够使隔着栅极绝缘层105与栅电极106对置的n+源极102变长。
饱和电流由于与图14所示的n+源极102的长度Ws的总长成比例，第四实施方式的IGBT4与沟槽的配置以外的构造设计成同等的第一实施方式的IGBT1相比，能够提高饱和电流。
因此，由于IGBT4的电流的上限增加，能够实现高的额定电流。进一步而言，由于从通道的电子注入增加，所以接通电压也降低。
需要说明的是，在图14～图16中，与图1～图4、图9～图13不同之处在于沟槽400的构造。标记其他符号的要素与图1～图4、图9～图13中标记相同符号的要素具有相同的结构、作用、功能，因此省略说明。
《第四实施方式的第一变形例的导体装置IGBT4B的构成》
图17是表示第四实施方式的半导体装置的变形例1的IGBT4B的俯视配置的图。
图17所示的IGBT4B构成为，与进一步连结有图14所示的IGBT4中的环状的沟槽400的情况等同的沟槽401配置成梯子状。
需要说明的是，在图17中，与图1～图4、图9～图16不同之处在于沟槽401的构造。标记其他符号的要素与图1～图4、图9～图16中标记相同符号的要素具有相同的构成、作用、功能，因此省略其说明。
《第四实施方式的第二变形例的半导体装置IGBT4C的构成》
图18是表示第四实施方式的半导体装置的变形例2的IGBT4C的俯视配置的图。
图18所示出的IGBT4C构成为沟槽402配置成波纹状。
需要说明的是，在图18中，与图1～图4、图9～图17不同之处在于沟槽402的构造。标记其他符号的要素与图1～图4、图9～图17中标记相同符号的要素具有相同的构成、作用、功能，因此省略其说明。
(第5实施方式·电力转换装置)
图28是表示本发明的第5实施方式的电力转换装置的结构的电路图，其为采用前述的各实施方式中所说明的IGBT的电力转换装置。
在图28中，两个IGBT502串联连接，从而连接在供给直流电力的输入端子504、505之间。
串联连接有该两个IGBT502的对具备3对。从各3对的构成为串联连接有两个的IGBT502的连接点分别取出输出线，从而分别与输入端子506、507、508相连接。
以各对由两个构成的3对共计6个IGBT502的栅极电极分别与栅极驱动电路501连接。另外，所述6个IGBT502分别与回流二极管连接。
通过所述6个栅极驱动电路501总括地控制脉冲宽度后的所述6个IGBT502，输入端子504、505间的直流电力被转换为可变电压、可变频率的三相交流电力而被输出给输出电子506、507、508。
因此，图28的电路构成将直流电力转换为可变电压、可变频率的三相交流电力的逆变电路即电路转换装置。
第一至第四实施方式的半导体装置即IGBT适用于图28的IGBT502。由此，能够实现电力转换装置的低损失化和高可靠性。
需要说明的是，虽然针对逆变电路对图28所示的第五实施方式的电力转换装置进行了说明，但是第一至第四实施方式的半导体装置即IGBT也能够适用于变流器、断路器等其他电力转换装置，且据此能够获得相同的效果。
(其他实施方式)
需要说明的是，本发明不局限于上述的实施方式，其包含各种变形例。所述的实施方式是为了易于理解地说明本发明而详细说明的内容，并不局限于具备必须说明的所有结构的内容。
例如，在第一实施方式中，所述的各要素的形状的尺寸等仅为一例，但并不局限于此。
另外，在所述的实施方式中，第一导电型为n型，第二导电型为p型，本发明在第一导电型为p型而第二导电型为n型的情况下也同样成立。
另外，在所述的各实施方式中，虽然栅极电极和场板的材料为多晶硅，但是也可以为其他导电性材料。
另外，本发明不局限于IGBT，也可以适用于具有沟槽栅极结构的半导体装置。
另外，某一实施方式的结构的一部分可以替换为其他实施方式的结构，或者可以在某一实施方式的结构的基础上增添其他实施方式的结构。
另外，对于各实施方式的结构的一部分，能够进行追加·消除·置换其他结构。另外，考虑到说明上的必要而示出电气配线，产品上无须示出所有的电气配线。
(作为参考比较的IGBT：其三)
以如下方式对前述的(作为参考比较的IGBT：其二)的说明进行补充。
图19是表示作为参考比较的第一例的IGBT11的构造的剖视图的立体图。
在图19中，存在浮动p层180。
在这种情况下，当IGBT的开始打开时，空穴电流过渡流入浮动p层180，浮动p层180的电位上升。此时，变位电流经由栅极绝缘层105的寄生电容而流向栅电极106，因此栅极电位也上升。由于栅极电位上升，集电电流的时间变化率dIc/dt增加，IGBT和对臂的二极管的整流速度加速。过渡流入浮动p层180的空穴的量主要由半导体内部的构造确定，难以利用外部的栅极电阻来控制。其结果是，如所述的图20所示，存在IGBT的输出电压的时间变化率dV/dt和对臂的二极管的输出电压的时间变化率dV/dt无法由栅极电阻控制的期间。
图22～图25表示作为参考比较的第二例的IGBT12的构造。该构造的问题点与(作为参考比较的IGBT：其一)所述的情况相同。
图27是表示作为参考比较的第三例的IGBT13的构造的剖视图。
在图27中，存在绝缘区域264，该绝缘区域通过使用预先埋入厚的绝缘膜的半导体基板而形成。此外，还有到绝缘区域264的表面被覆盖之前使晶体外延成长的工序。
在这种情况下，因覆盖绝缘膜的晶体外延成长而产生结晶缺陷，存在因结晶缺陷导致产生高泄漏电流的可能性。而且，由于增加了用于形成预先埋入有厚的绝缘膜的半导体基板的新工序，导致基板成本增加。

Claims (16)

1.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体层；
形成在该第一半导体层的一表面上的第二导电型的第二半导体层；
形成在所述第一半导体层的与所述第二半导体层相反侧的表面上的沟槽；
在所述第一半导体层的剩余的表面上由所述沟槽夹持侧面的半导体凸部；
选择性地形成在该半导体凸部的表面上的第二导电型的第三半导体层；
选择性地形成在该第三半导体层的表面上，且与所述第一半导体层相比杂质浓度高的第一导电型的第四半导体层；
沿着所述沟槽的内壁的一部分设置的栅极绝缘层；
沿着所述沟槽的内壁的剩余的区域设置的第一层间绝缘层；
至少一部分隔着所述栅极绝缘层而与所述第四半导体层对置的第一导电层；
形成在所述第一层间绝缘层的表面上的第二导电层；
至少一部分覆盖所述第二导电层的至少一部分的表面的第二层间绝缘层；
至少一部分形成在所述第三半导体层与第四半导体层的表面上，且与所述第四半导体层电连接的第三导电层；
将所述第三导电层和所述第三半导体层电连接的触点部；
形成在所述第二半导体层的表面上的第四导电层，
所述半导体凸部的表面的一部分为所述第一半导体层。
2.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体层；
形成在该第一半导体层的一表面上的第二导电型的第二半导体层；
形成在所述第一半导体层的与所述第二半导体层相反侧的表面上的沟槽；
在所述第一半导体层的剩余的表面上由所述沟槽夹持侧面的半导体凸部；
选择性地形成在该半导体凸部的表面上的第二导电型的第三半导体层；
选择性地形成在该第三半导体层的表面上，且与所述第一半导体层相比杂质浓度高的第一导电型的第四半导体层；
沿着所述沟槽的内壁的一部分设置的栅极绝缘层；
沿着所述沟槽的内壁的剩余的区域设置的第一层间绝缘层；
至少一部分隔着所述栅极绝缘层而与所述第四半导体层对置的第一导电层；
形成在所述第一层间绝缘层的表面上的第二导电层；
至少一部分覆盖所述第二导电层的至少一部分的表面的第二层间绝缘层；
至少一部分覆盖所述第一导电层的至少一部分的表面的第三层间绝缘层；
至少一部分形成在所述第三半导体层与所述第四半导体层的表面上的第三导电层；
将所述第三导电层和所述第三半导体层电连接的触点部；
形成在所述第二半导体层的表面上的第四导电层，
所述第一导电层的至少一部分覆盖所述第二层间绝缘层的至少一部分的表面，
所述第三导电层的至少一部分覆盖所述第三层间绝缘层的至少一部分的表面，
所述半导体凸部的表面的一部分为所述第一半导体层。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第三导电层的一部分与所述第二导电层的一部分相接而实现电连接。
4.根据权利要求1所述的半导体装置，其特征在于，
在所述沟槽和所述第四半导体层相邻接的方向上，所述沟槽的宽度比所述半导体凸部的宽度大。
5.根据权利要求2所述的半导体装置，其特征在于，
在所述沟槽和所述第四半导体层相邻接的方向上，所述沟槽的宽度比所述半导体凸部的宽度大。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第三半导体层覆盖所述第一导电层的壁部的周围。
7.根据权利要求2所述的半导体装置，其特征在于，
所述第三半导体层覆盖所述第一导电层的壁部的周围。
8.根据权利要求6所述的半导体装置，其特征在于，
所述触点部覆盖所述第一导电层的壁部。
9.根据权利要求7所述的半导体装置，其特征在于，
所述触点部覆盖所述第一导电层的壁部。
10.根据权利要求1所述的半导体装置，其特征在于，
所述沟槽与其所相邻的沟槽连结，且在俯视配置中形成为环状。
11.根据权利要求2所述的半导体装置，其特征在于，
所述沟槽与其所相邻的沟槽连结，且在俯视配置中形成为环状。
12.根据权利要求10所述的半导体装置，其特征在于，
形成为所述环状的所述沟槽中的该多个环连结，且在俯视配置中形成为梯子状。
13.根据权利要求11所述的半导体装置，其特征在于，
形成为所述环状的所述沟槽中的该多个环连结，且在俯视配置中形成为梯子状。
14.根据权利要求1所述的半导体装置，其特征在于，
所述沟槽与其所相邻的沟槽连结，且在俯视配置中形成为波纹状。
15.根据权利要求2所述的半导体装置，其特征在于，
所述沟槽与其所相邻的沟槽连结，且在俯视配置中形成为波纹状。
16.一种电力转换装置，其特征在于，
具备权利要求1至15中任一项所述的半导体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105531827A (zh) * 2014-03-19 2016-04-27 富士电机株式会社 半导体装置
CN107863380A (zh) * 2013-09-30 2018-03-30 英飞凌科技股份有限公司 半导体器件
CN109390395A (zh) * 2017-08-08 2019-02-26 三菱电机株式会社 半导体装置及电力变换装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6072445B2 (ja) 2012-06-28 2017-02-01 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
JP6228542B2 (ja) * 2012-09-07 2017-11-08 株式会社日立製作所 電力変換用スイッチング素子および電力変換装置
WO2014192234A1 (ja) 2013-05-31 2014-12-04 富士電機株式会社 半導体装置の製造方法
JP6541862B2 (ja) * 2013-08-28 2019-07-10 ローム株式会社 半導体装置
JP6440989B2 (ja) 2013-08-28 2018-12-19 ローム株式会社 半導体装置
JP2016040820A (ja) * 2013-09-20 2016-03-24 サンケン電気株式会社 半導体装置
JP2016063048A (ja) * 2014-09-17 2016-04-25 富士電機株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ及びその製造方法
CN106796951B (zh) 2014-10-13 2020-08-18 理想能量有限公司 双基极双向双极晶体管两个相对表面上的场板：器件、方法和系统
JP6576777B2 (ja) * 2015-10-01 2019-09-18 株式会社 日立パワーデバイス 半導体装置およびそれを用いる電力変換装置
JP2017174923A (ja) 2016-03-23 2017-09-28 ルネサスエレクトロニクス株式会社 半導体装置
DE102016125879B3 (de) * 2016-12-29 2018-06-21 Infineon Technologies Ag Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion
JP6627948B2 (ja) * 2018-10-31 2020-01-08 富士電機株式会社 半導体装置
GB2587645B (en) 2019-10-03 2022-08-03 Mqsemi Ag Semiconductor device having a gate electrode formed in a trench structure
KR102711771B1 (ko) * 2019-12-05 2024-10-02 현대자동차주식회사 스위칭 소자, 그의 제조 방법 및 그를 가지는 차량
CN114582965B (zh) * 2022-05-06 2022-07-19 南京微盟电子有限公司 一种低开关损耗功率器件结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030160270A1 (en) * 2002-01-28 2003-08-28 Frank Pfirsch Power semiconductor component, IGBT, IEGT, field-effect transistor, and method for fabricating the semiconductor component
US20070138547A1 (en) * 2005-12-09 2007-06-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20080283867A1 (en) * 2007-05-17 2008-11-20 Hitachi, Ltd. Semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4310017B2 (ja) 1999-02-17 2009-08-05 株式会社日立製作所 半導体装置及び電力変換装置
JP2005327806A (ja) 2004-05-12 2005-11-24 Fuji Electric Device Technology Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2005340626A (ja) 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
DE102005052734B4 (de) * 2005-10-06 2012-02-23 Infineon Technologies Ag Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
US7554153B2 (en) 2006-03-07 2009-06-30 International Rectifier Corporation Power semiconductor device
US7595523B2 (en) * 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
JP5338448B2 (ja) * 2009-04-21 2013-11-13 富士電機株式会社 半導体装置
JP5452195B2 (ja) 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030160270A1 (en) * 2002-01-28 2003-08-28 Frank Pfirsch Power semiconductor component, IGBT, IEGT, field-effect transistor, and method for fabricating the semiconductor component
US20070138547A1 (en) * 2005-12-09 2007-06-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20080283867A1 (en) * 2007-05-17 2008-11-20 Hitachi, Ltd. Semiconductor device
CN101308872B (zh) * 2007-05-17 2010-09-29 株式会社日立制作所 半导体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107863380A (zh) * 2013-09-30 2018-03-30 英飞凌科技股份有限公司 半导体器件
CN105531827A (zh) * 2014-03-19 2016-04-27 富士电机株式会社 半导体装置
US10158011B2 (en) 2014-03-19 2018-12-18 Fuji Electric Co., Ltd. Semiconductor device
CN105531827B (zh) * 2014-03-19 2019-04-02 富士电机株式会社 半导体装置
CN109390395A (zh) * 2017-08-08 2019-02-26 三菱电机株式会社 半导体装置及电力变换装置

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