CN102834726B - 用于基于测得的性能特性来调整时钟信号的电路、系统和方法 - Google Patents

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Abstract

本发明提供用以测量与半导体裸片相关联的性能特性且基于所述测得的性能特性来调整时钟信号的电路、系统和相关方法。所述经调整的时钟信号可用以向所述半导体裸片中所提供的功能电路提供时钟信号，以确保所述功能电路在性能、电压、温度PVT延迟变化的情况下操作时恰当地操作。在这点上，在包含所述功能电路的所述半导体裸片中提供性能监视电路。因此，所述性能监视电路可暴露于与所述功能电路类似的延迟变化。所述性能监视电路经配置以测量与所述半导体裸片相关联的性能特性。所述性能特性用以基于所述性能特性来调整时钟信号，以将经调整的时钟信号提供给所述功能电路以进行恰当操作。

Description

用于基于测得的性能特性来调整时钟信号的电路、系统和方法
技术领域
本发明的技术大体上涉及将时钟信号提供给电路的时钟调整电路以及相关电路、系统和方法，包含(但不限于)同步数字电路。
背景技术
同步数字电路(例如中央处理单元(CPU)或数字信号处理器(DSP))需要时钟信号来协调电路中的逻辑的时序。时钟信号的频率控制逻辑的切换速度或速率，且因此控制电路的性能。虽然通常需要通过最大化时钟信号的频率来最大化性能，但同步数字电路具有超过了它们就不会恰当操作的最大性能速率。因此，根据包含在电路中的组件的性能来控制时钟信号的频率以在最大频率准则内操作。
理想的是，时钟信号的频率将被设定为电路的最大性能速率。然而，在操作中，同步数字电路及其组件的最大性能速率可变化，且依据多种条件而从理想速率降低，这导致性能损失。举例来说，用以制造同步数字电路及其组件的纳米集成电路(IC)工艺的可变性可导致延迟变化。环境条件(例如操作温度)和晶体管的老化效应也可影响性能。由电压供应器供应的电压电平可能因所汲取电流的变化而立刻降低，因此立刻降低性能。在这点上，频率产生器经配置以根据延迟变化的最差情况情境来控制时钟信号的最大频率，以在所有操作条件下提供恰当的电路操作。因工艺变化、温度变化以及供应电压变化而产生的延迟变化可总称为工艺电压温度(PVT)延迟变化。
时钟信号的理想最大频率与考虑操作期间的最差情况PVT延迟变化的最差情况频率之间的差异被称为时钟速率裕量或频率裕量。
发明内容
详细描述中所揭示的实施例包含可用以测量与半导体裸片中的功能电路相关联的性能特性且基于测得的性能特性来调整时钟信号的电路、系统和方法。测得的性能特性可影响功能电路中的延迟变化，且因此可用以确定功能电路的安全操作条件。因此，基于测得的性能特性来调整时钟信号可确保功能电路的恰当操作。
在这点上，在一个实施例中，提供一种用于调整时钟信号的电路。所述电路包括性能监视电路，其提供于半导体裸片中，且经配置以测量与半导体裸片中的功能电路相关联的至少一个性能特性。所述电路还包含时钟调整电路，其经配置以基于至少一个性能特性来调整时钟信号，以提供经调整的时钟信号。可将所述经调整的时钟信号提供给功能电路。
在另一实施例中，提供一种用于调整时钟信号的方法。所述方法包含使用半导体裸片中的性能监视电路来测量与半导体裸片中的功能电路相关联的至少一个性能特性。所述方法进一步包含基于所述至少一个性能特性来调整时钟信号以提供经调整的时钟信号。所述方法还可包含将所述经调整的时钟信号提供给功能电路。
在另一实施例中，提供一种半导体裸片。所述半导体裸片包括性能监视电路，其经配置以测量与半导体裸片中的功能电路相关联的至少一个性能特性。时钟调整电路经配置以基于至少一个性能特性来调整时钟信号，以将经调整的时钟信号提供给功能电路。
功能电路的示范性实施例可包含同步数字电路，其利用至少一个时钟信号来进行定时、同步等。时钟信号通常具有初级转变和次级转变。通常，同步数字电路仅响应初级转变。由此，可密切控制初级转变之间的时序，且可随意地控制从初级转变到次级转变的时序。然而，为实现最大性能，一些同步数字电路的某些部分可响应初级和次级转变两者。在这点上，时序调整可影响初级转变之间或某些同步数字电路的初级与次级转变之间的时序。
功能电路的示范性实施例还可包含存取存储器的计算机处理电路，其中对存储器的存取可为功能电路的频率限制方面。因此，时钟调整电路可用以调整与存储器存取相关联的一个或一个以上时钟。在计算机处理电路的示范性实施例中，等级1(L1)告诉高速缓冲存储器的读取存取为计算机处理电路的频率限制方面。因此，时钟调整电路可用以调整与L1高速缓冲存储器的读取存取相关联的时钟，以补偿计算机处理电路中的PVT延迟变化。
附图说明
图1是示范性时钟调整电路的框图；
图2是用于使用图1中所说明的示范性时钟调整电路来调整时钟信号的过程的示范性流程图；
图3A是与图1中所说明的示范性时钟调整电路相关联的示范性时钟调整电路的框图；
图3B是与图1中所说明的示范性时钟调整电路相关联的替代示范性时钟调整电路的框图；
图3C是与图1中所说明的示范性时钟调整电路相关联的额外示范性时钟调整电路的框图；
图4是与图1中所说明的示范性半导体裸片相关联的示范性性能监视电路的框图；
图5是用于调整与图1中所说明的示范性半导体裸片相关联的时钟信号的过程的示范性流程图；
图6A是与图1中所说明的示范性时钟调整电路相关联的未经调整的时钟信号的示范性时序图；
图6B到6E是与图1中所说明的示范性时钟调整电路相关联的经调整时钟信号的四个示范性实施例的四个示范性时序图；
图7A是与图1中所说明的示范性时钟调整电路相关联的示范性可编程延迟电路的示意图；
图7B是与图1中所说明的示范性时钟调整电路相关联的示范性可编程延迟电路的示意图；
图8是与图1中所说明的示范性时钟调整电路相关联的示范性功能电路的框图；
图9是与图7A中所说明的示范性功能电路相关联的示范性解码和存储器电路的框图；
图10A到10F是与图7A中所说明的示范性功能电路相关联的解码和存储器电路的替代示范性时序图；以及
图11是示范性基于处理器的系统的框图。
具体实施方式
现在参考附图，描述本发明的若干示范性实施例。词语“示范性”在本文中用于表示“充当实例、例子或说明”。本文中被描述为“示范性的”任何实施例不一定被解释为比其它实施例优选或有利。
详细描述中所揭示的实施例包含可用以测量与半导体裸片中的功能电路相关联的性能特性且基于测得的性能特性来调整时钟信号的电路、系统和方法。测得的性能特性可影响功能电路中的延迟变化，且因此可用以确定功能电路的安全操作条件。举例来说，延迟变化可为工艺、电压和/或温度(PVT)延迟变化。基于测得的性能特性而调整的时钟信号可用以向所述半导体裸片中所提供的功能电路提供时钟信号，以确保所述功能电路的恰当操作，同时以延迟变化进行操作。
在这点上，在包含所述功能电路的所述半导体裸片中提供性能监视电路。因此，所述性能监视电路可暴露于与所述功能电路类似的延迟变化条件。因此，由性能测量电路测得的性能特性可影响性能测量电路中的延迟变化，且可与功能电路中的延迟变化相关。所述性能监视电路经配置以测量与所述半导体裸片相关联的性能特性。
在这点上，在一个实施例中，提供一种用于调整时钟信号的电路。所述电路包括性能监视电路，其提供于半导体裸片中，且经配置以测量与半导体裸片中的功能电路相关联的至少一个性能特性。所述电路还包含时钟调整电路，其经配置以基于至少一个性能特性来调整时钟信号，以提供经调整的时钟信号。可将所述经调整的时钟信号提供给功能电路。
测得的性能特性可用以确定功能电路的安全操作条件。在这点上，性能特性用以调整时钟信号，以基于性能特性将经调整的时钟信号提供给功能电路以进行恰当操作。通过使用本发明的实施例，作为实例，可向功能电路的关键路径提供经调整的时钟信号，其减少或消除频率限制，从而使得能够使用较高的操作频率且增加性能。
功能电路的示范性实施例可包含同步数字电路，其利用至少一个时钟信号来进行定时、同步等。时钟信号通常具有初级转变和次级转变。举例来说，初级转变可为低到高转变，且次级转变可为高到低转变，或反之亦然。通常，同步数字电路仅响应初级转变。由此，可密切控制初级转变之间的时序，且可随意地控制从初级转变到次级转变的时序。然而，为实现最大性能，一些同步数字电路的部分可响应初级和次级转变两者。功能电路的实施例可仅响应初级转变、响应次级转变、响应初级和次级转变，或其任何组合。因此，时序调整可影响初级转变之间、次级转变之间、初级与次级转变之间或其任何组合的时序。
功能电路的示范性实施例还可包含存取存储器的计算机处理电路，其中对存储器的存取可为功能电路的频率限制方面。因此，时钟调整电路可用以调整与存储器存取相关联的一个或一个以上时钟。在计算机处理电路的示范性实施例中，等级1(L1)告诉高速缓冲存储器的读取存取为计算机处理电路的频率限制方面。因此，时钟调整电路可用以调整与L1高速缓冲存储器的读取存取相关联的时钟，以补偿计算机处理电路中的PVT延迟变化。L1高速缓冲存储器的读取存取可与仅响应初级转变、响应次级转变或两者的电路相关联。时钟调整电路的实施例可包含时钟边缘调整电路、时钟综合电路或两者，以提供对时钟信号的调整。性能测量电路的实施例可包含一个或一个以上环振荡器电路以测量与半导体裸片相关联的性能特性。
在这点上，图1是根据本发明一个实施例的时钟调整电路10的框图。时钟调整电路10包含时钟调整电路12、控制系统14和性能监视电路16。半导体裸片18可提供性能监视电路16和功能电路20，其可包含可能限制功能电路20的操作频率的关键路径。性能监视电路16可指示功能电路20的性能特性，以便识别可使功能电路20能够恰当地起作用的时钟调整。在此实施例中，功能电路20和性能监视电路16提供于同一半导体裸片18上，以便实现性能监视电路16与功能电路20之间的PVT延迟变化的相关，但性能监视电路16和功能电路20不在同一裸片上的实施例是可能的。
在半导体裸片18的一个实施例中，性能监视电路16测量与半导体裸片18的至少一部分相关联的至少一个性能特性。性能监视电路16可暴露于与功能电路20的关键路径类似的PVT条件。因此，由性能监视电路16测得的性能特性可反映出性能监视电路16中的PVT延迟变化，且可与功能电路20的关键路径中的PVT延迟变化相关。因此，测得的性能特性可用以确定功能电路20的关键路径的安全操作条件。
在这点上，性能监视电路16基于与半导体裸片18相关联的测得的性能特性而将性能信息22提供给控制系统14。控制系统14使用性能信息22来确定至少一个恰当时钟调整，其使功能电路20的关键路径能够恰当地操作。控制系统14基于恰当时钟调整将第一时钟信号24和时钟调整信息26提供给时钟调整电路12。时钟调整电路12可调整第一时钟信号24以基于时钟调整信息26将第二时钟信号28(其可为经调整的时钟信号)提供给功能电路20。因此，本文所指的第二时钟信号28在本文中还可称为经调整的时钟信号。第二时钟信号28可充当到功能电路20的关键路径、到功能电路20中的其它电路或两者的时钟输入信号。在功能电路20的其它实施例中，功能电路20可使用第二时钟信号28和一个或一个以上额外时钟信号(未图示)来操作。时钟调整电路10的替代实施例可省略控制系统14，其中性能监视电路16将性能信息22直接提供给时钟调整电路12，其基于性能信息22提供第二时钟信号28。
图2是用于调整与图1中所说明的时钟调整电路10相关联的时钟信号的过程的示范性流程图。在时钟调整电路10的示范性实施例中，性能监视电路16测量与半导体裸片18的至少一部分相关联的至少一个性能特性(框30)。接下来，时钟调整电路12基于性能特性调整第一时钟信号24的转变之间的至少一第一时间延迟，以提供第二时钟信号28(框32)。如下文更详细地论述，此调整以提供第二时钟信号28可为第一时钟信号24的时钟边缘的操纵，或可包含以用以提供第二时钟信号28的调整再产生第一时钟信号24。时钟调整电路12将第二时钟信号28提供给功能电路20(其在半导体裸片18中)(框34)。性能监视电路16可根据需要测量性能特性。举例来说，性能监视电路16可在周期性基础上、根据需要、在时钟调整电路10的初始化之后、在功能电路20的初始化之后、在时钟调整电路10的上电之后、在功能电路20的上电之后、在时钟调整电路10的复位之后、在功能电路20的复位之后等或其任何组合而测量性能特性。性能监视电路16的一个实施例包含数字电路，其测量数字电路的至少一个性能特性。测得的性能特性可与功能电路20的性能特性关联。在一些系统中，半导体裸片18可提供整个系统，包含时钟调整电路12、控制系统14、性能监视电路16和功能电路20。
图3A是时钟调整电路12的示范性实施例的框图，图3B是时钟调整电路12的替代示范性实施例的框图，且图3C是时钟调整电路12的额外示范性实施例的框图。
基于由图1中的性能监视电路16测得的性能特性而调整第二时钟信号28的时钟调整电路12可以各种方式实施。举例来说，图3A是根据一个实施例的图1中的时钟调整电路12的框图。在此实例中，时钟调整电路12包含时钟边缘调整电路36。控制系统14(图1)基于恰当的时钟调整而将第一时钟信号24和时钟调整信息26提供给时钟边缘调整电路36，其可用以调整第一时钟信号24的初级转变或次级转变，以提供第二时钟信号28。
图3B是根据图1中的另一实施例的时钟调整电路12的另一实例的框图。在此实例中，时钟调整电路12包含时钟合成电路38。控制系统14(图1)基于恰当的时钟调整而将第一时钟信号24和时钟调整信息26提供给时钟合成电路38，其可用以调整第一时钟信号24的初级转变和次级转变两者以提供第二时钟信号28。时钟合成电路38的意图是改变第一时钟信号24的周期以提供第二时钟信号28。因此，在此实例中，第一时钟信号24可用作参考时钟以合成第二时钟信号28，而非延迟第一时钟信号24的一个或两个边缘以产生第二时钟信号28，如图3A的时钟边缘调整电路36的实例中所示。合成第二时钟信号28可包含以周期调整来重新产生第一时钟信号24。
图3C是根据图1中的另一实施例的时钟调整电路12的另一实例的框图。在此实例中，时钟调整电路12包含时钟合成电路38和时钟边缘调整电路36。控制系统14(图1)基于恰当的时钟调整将对时钟合成电路38的第一时钟信号24以及时钟调整信息26提供给时钟合成电路38和时钟边缘调整电路36两者，其两者可用以调整第一时钟信号24的初级转变、次级转变或两者，以提供第二时钟信号28。时钟合成电路38可改变第一时钟信号24的周期以提供第三时钟信号40。通过改变第一时钟信号24的周期，初级转变和次级转变两者均可改变。时钟边缘调整电路36可用以调整如在第三时钟信号40中改变的初级转变或次级转变，以提供第二时钟信号28。
举例来说，时钟合成电路38可用以改变第一时钟信号24的周期，以获得初级转变的所要调整。然而，不合需要的副作用是次级转变也改变。时钟边缘调整电路36可用以调整如在第三时钟信号40中根据所要调整而改变的次级转变，以提供第二时钟信号28。
如先前所提到，可使用多种电路或方法来实施性能监视电路16。图4说明一个此类电路的实例。举例来说，根据性能监视电路16的一个实施例，性能监视电路16可包含至少一个环振荡器电路，以测量半导体裸片18的至少一部分的性能。在此实例中，性能监视电路16包含第一环振荡器电路42A、第二环振荡器电路42B、第三环振荡器电路42C，且至多达且包含第N环振荡器电路42D。环振荡器电路42A、42B、42C、42D中的任一者或全部可用以测量与半导体裸片18(图1)的至少一部分相关联的性能特性。由环振荡器电路42A、42B、42C、42D测得的性能特性可指示环振荡器电路42A、42B、42C、42D中的PVT延迟变化。环振荡器电路42A、42B、42C、42D中的PVT延迟变化可与功能电路20(图1)中的PVT延迟变化相关。在性能监视电路16的示范性实施例中，环振荡器电路42A、42B、42C、42D中的每一者可包含不同类型的晶体管。举例来说，第一环振荡器电路42A可包含低阈值电压(LVT)场效晶体管(FET)，第二环振荡器电路42B可包含高阈值电压(HVT)FET，且第三环振荡器电路42C可包含标称阈值电压(NVT)FET。LVT FET可增加电路的性能(即，速度)。然而，与NVT和HVT FET相比，LVT FET具有较高的电流泄露轮廓，这导致增加的功率消耗。第一环振荡器电路42A中的PVT延迟变化可与功能电路20中含有LVT FET的电路中的PVT延迟变化相关。类似地，第二环振荡器电路42B中的PVT延迟变化可与功能电路20中含有HVT FET的电路中的PVT延迟变化相关，且第三环振荡器电路42C中的PVT延迟变化可与功能电路20中含有NVT FET的电路中的PVT延迟变化相关。环振荡器电路42A、42B、42C、42D可耦合到系统总线44以提供性能信息22。
如先前所提到，图4中所说明的环振荡器电路42A、42B、42C、42D可用以获得与半导体裸片18相关联的性能信息22。功能电路20的延迟特性可在半导体裸片18的不同位置变化。由此，环振荡器电路42A、42B、42C、42D可位于半导体裸片18的不同区域中，以充分表征延迟变化。在半导体裸片18的示范性实施例中，环振荡器电路42A、42B、42C、42D中的三者用以表征半导体裸片18的不同位置处的延迟变化。半导体裸片18的替代实施例可将任何数目的环振荡器电路42A、42B、42C、42D用于半导体裸片18的延迟表征。来自环振荡器电路42A、42B、42C、42D中的每一者的数据可组合且平均化以确定性能信息22。为了说明环振荡器电路42A、42B、42C、42D的操作，图5展示使用第一、第二和第三环振荡器电路42A、42B、42C的过程。由此，图5是用于调整与图1中所说明的半导体裸片18的示范性实施例相关联的时钟信号的过程的示范性流程图。在此实例中，过程通过从第一、第二和第三环振荡器电路42A、42B、42C读取计数器值而开始(框74)。过程通过对来自第一第二和第三环振荡器电路42A、42B、42C的计数器值求平均以产生至少一个平均计数器值而继续(框76)。过程进一步通过使用使计数器值与延迟调整关联的查找表且基于平均计数器值确定至少一个所需延迟调整而继续(框78)。过程通过基于所需的延迟调整而调整第一时钟信号24(图1)以提供第二时钟信号28(图1)而完成(框80)。图5中所说明的流程图是本发明的示范性实施例，且无意限制本发明的范围。
注意，来自三个环振荡器42A、42B、42C的读数用于图4的实例中，但注意，仅来自一个环振荡器42的一个读数或针对半导体裸片18中所提供的可用环振荡器42中的任何多者、组合或全部的读数可用以提供延迟调整。举例来说，如果使用来自一个以上环振荡器42的读数，那么可一起对所述读数求平均以提供平均计数器值以选择适当的延迟调整。如果确定半导体裸片18的一个或一个以上区域中的环振荡器42比其它环振荡器或功能电路20的部分(包含功能电路20的关键路径)对功能电路20的性能的影响大，位于比半导体裸片18中所提供的其它环振荡器更靠近某一环振荡器42的位置，那么可对平均值进行加权。或者，来自多个环振荡器42的多个计数器值中具有最小值的所读取计数器值可用以确定延迟调整。以此方式，提供延迟调整以考虑半导体裸片18的最差情况性能特性，如由半导体裸片18中的环振荡器42的放置决定。所读取的计数器值可来自环振荡器42中的一者或一者以上，且可以所要的任何方式处理或分析，而不受限制。
图6A到6E是与图1中所说明的时钟调整电路12相关联的时序图，以进一步说明和阐释关于可如何使用性能监视电路16来提供第二时钟信号28的各种实施例。图6A是第一时钟信号24(其为未经调整的时钟信号)的时序图。第二时钟信号28是经调整的时钟信号。由此，图6B到6E是说明与初级转变之间以及初级与次级转变之间的时序调整相关联的第二时钟信号28的四个不同实施例的四个时序图。所述四个不同实施例中的每一者用以解决功能电路20的特定需要。举例来说，图6B展示在对次级转变的调整之后的第二时钟信号28。图6C展示在对初级转变的调整之后的第二时钟信号28。图6D展示在对第二时钟信号28的频率的调整之后的第二时钟信号28。图6E展示在对初级和次级转变两者的调整之后的第二时钟信号28。
如上文所提到，图6A是根据第一时钟信号24(其为未经调整的时钟信号)的一个实施例的第一时钟信号24的时序图。第一时钟信号24具有第一初级转变82、第二初级转变84、第一次级转变86、第一初级转变82与第一次级转变86之间的第一时间延迟88，以及第一初级转变82与第二初级转变84之间的第二时间延迟90。第一次级转变86是在第一初级转变82之后的第一转变，且第二初级转变84是在第一次级转变86之后的第一转变。因此，第一初级转变82和第一次级转变86为邻近转变，第一次级转变86和第二初级转变84为邻近转变，且第一初级转变82和第二初级转变84为邻近的初级转变。第二时间延迟90为第一时钟信号24的周期。
在第一时钟信号24的一个实施例中，密切控制第二时间延迟90，且随意地控制第一时间延迟88。对于仅响应初级转变的电路，第一时间延迟88的变化可能不相关。然而，响应次级转变的电路可对第一时间延迟88的变化敏感。举例来说，高速缓存存储器电路可利用初级和次级转变82、84、86两者来提供对高速缓存存储器的快速存取。在一个实施例中，功能电路20包含高速缓存存储器读取电路。即使密切控制第一时间延迟88，第一时间延迟88也可能在存在最差情况PVT延迟变化的情况下不足。
如上文所提到，图6B展示在对次级转变的调整之后的第二时钟信号28的第一实施例。图6B是根据第二时钟信号28的第一实施例的第二时钟信号28的时序图。通过仅将次级转变调整92应用于第一时钟信号24以提供第二时钟信号28来调整第一时钟信号24的第一时间延迟88。如先前所提到，第一时间延迟88是在第一时钟信号24的第一初级转变82与邻近的第一次级转变86之间。对第一时钟信号24的次级转变调整92可适应功能电路20的时序需要，可补偿功能电路20中的PVT延迟变化，可补偿经随意控制的第一时间延迟88，或其任何组合。图6B中将次级转变调整92说明为第一次级转变86的延迟。在第二时钟信号28的替代实施例中，次级转变调整92在第一次级转变86之前(未图示)。在功能电路20的一个实施例中，次级转变调整92在第一次级转变86之前(未图示)，以提供第一次级转变86与第二初级转变84之间的所需延迟。
如上文所提到，图6C展示在对初级转变的调整之后的第二时钟信号28的第二实施例。图6C是根据第二时钟信号28的第二实施例的第二时钟信号28的时序图。通过将初级转变调整94应用于第一时钟信号24以提供第二时钟信号28来调整第一时钟信号24的第二时间延迟90。由于第二时间延迟90是在第一初级转变82于第二初级转变84之间，因此第二时间延迟90是在第一时钟信号24的邻近初级转变之间。对第一时钟信号24的初级转变调整94可适应功能电路20的时序需要，可补偿功能电路20中的PVT延迟变化，或两者。图6C中将初级转变调整94说明为第二初级转变84的延迟。在第二时钟信号28的替代实施例中，初级转变调整94在第二初级转变84之前(未图示)。
如上文所提到，图6D展示在第二时钟信号28的频率的调整之后的第二时钟信号28的第三实施例。如此项技术中众所周知，信号的频率等于信号的周期的倒数。图6D是根据第二时钟信号28的第三实施例的第二时钟信号28的时序图，其中第一时钟信号24的周期经调整以提供第二时钟信号28。因此，通过将次级转变调整92和初级转变调整94两者应用于第一时钟信号24以提供第二时钟信号28来调整第一时钟信号24的第一时间延迟88和第二时间延迟90两者。举例来说，如果使用时钟合成电路来使用第一时钟信号24作为参考时钟信号而提供第二时钟信号28，那么可调整第一时钟信号24的周期，其等于第二时间延迟90。意图是控制第二时钟信号28的周期。为了提供初级转变调整94的细分辨率，时钟合成电路38可例如包含分数整数除法电路，其可基于两个整数除法值与工作周期之间的切换。改变工作周期会改变除法值的分数部分。分数整数除法电路是此项技术中已知的。因此，可控制第二时钟信号28以具有与第一时钟信号24的周期的微妙差别。
对第一时间延迟88的改变不一定是重要的，但是时钟合成电路的自然行为。对第一时钟信号24的初级转变调整94可适应功能电路20的时序需要，可补偿功能电路20中的PVT延迟变化，或两者。图6D中将初级和次级转变调整94、92说明为第一次级转变86和第二初级转变84的延迟。在第二时钟信号28的替代实施例中，次级转变调整92在第一次级转变86之前(未图示)，且初级转变调整94在第二初级转变84之前(未图示)。
如上文所提到，图6E展示在对初级转变和次级转变两者的调整之后的第二时钟信号28的第四实施例。图6E是根据第二时钟信号28的第四实施例的第二时钟信号28的时序图。第二时钟信号28的第四实施例是图6B和6C中分别说明的第二时钟信号28的第一与第二实施例的组合。通过应用次级转变调整92来调整第一时间延迟88，且通过将初级转变调整94应用于第一时钟信号24以提供第二时钟信号28来调整第二时间延迟90。由于第二时间延迟90是在第一初级转变82与第二初级转变84之间，因此第二时间延迟90是在第一时钟信号24的邻近初级转变之间，且如先前所提到，第一时间延迟88是在第一时钟信号24的第一初级转变82与邻近的第一次级转变86之间。对第一时钟信号24的次级转变调整92可适应功能电路20的时序需要，可补偿功能电路20中的PVT延迟变化，可补偿随意控制的第一时间延迟88，或其任何组合。对第一时钟信号24的初级转变调整94可适应功能电路20的时序需要，可补偿功能电路20中的PVT延迟变化，或两者。图6E中将初级和次级转变调整94、92说明为第一次级转变86和第二初级转变84的延迟。在第二时钟信号28的替代实施例中，次级转变调整92在第一次级转变86之前(未图示)，且初级转变调整94在第二初级转变84之前(未图示)。
图6A中所说明的第一时钟信号24将第一和第二初级转变82、84展示为逻辑电平低到逻辑电平高转变，且将次级转变86展示为逻辑电平高到逻辑电平低转变。在第一时钟信号24的替代实施例中，第一时钟信号24的初级转变是从逻辑电平高到逻辑电平低(未图示)，且第一时钟信号24的次级转变是从逻辑电平低到逻辑电平高(未图示)。
如先前所提到且图6A和6B中所说明，通过将次级转变调整92应用于第一时钟信号24以提供第二时钟信号28来调整第一时钟信号24的第一时间延迟88。如图6B中所说明，次级转变调整92可延迟第一时钟信号24的第一次级转变86以提供第二时钟信号28。由此，图3A中所说明的时钟边缘调整电路36可包含可编程延迟电路110，以延迟第一时钟信号24的第一次级转变86，延迟第一时钟信号24的第二初级转变84，或两者。可使用多种电路或方法来实施可编程延迟电路110。在这点上，图7A是根据一个实施例的可编程延迟电路110的一个实例的示意图。
如图7A中所说明，可编程延迟电路110可接收直流(DC)供应信号112和第一时钟信号24，其具有应用于第一时钟信号24的第一次级转变86的可编程延迟。可编程延迟电路110还可接收应用于第一时钟信号24的第二初级转变84的可编程延迟。以此方式，可编程延迟电路110可提供经边缘调整的输出信号114，其由时钟边缘调整电路36用以提供第二时钟信号28。
图7A的实施例中的可编程延迟电路110的示意图展示与第二逆变器118串联耦合的第一逆变器116。第一和第二逆变器116、118接收DC供应信号112。第一逆变器116接收并逆变第一时钟信号24以馈送第二逆变器118，第二逆变器118应用逆变以提供经边缘调整的输出信号114，其为第一时钟信号24的经延迟复本，包含由第一和第二逆变器116、118提供的任何延迟。时钟边缘调整电路36可将第一、第二、第三和第四延迟启用信号120、122、124、126提供给可编程延迟电路110。具体地说，第一逆变器116接收第一和第二延迟启用信号120、122以控制经过第一逆变器116的延迟，且第二逆变器118接收第三和第四延迟启用信号124、126以控制经过第二逆变器118的延迟。在可编程延迟电路110的一个实施例中，可使用延迟启用信号120、122、124、126来仅调整第一时钟信号24的第一次级转变86的延迟。在可编程延迟电路110的另一实施例中，可使用延迟启用信号120、122、124、126来仅调整第一时钟信号24的第二初级转变84的延迟。在可编程延迟电路110的又一实施例中，可使用延迟启用信号120、122、124、126来调整第一时钟信号24的第二初级转变84和第一次级转变86两者的延迟。
可编程延迟电路110的替代实施例可包含任何数目的延迟启用信号，使得每一逆变器116、118具有任何数目的延迟启用信号。可编程延迟电路110的额外实施例可包含串联耦合的任何偶数个逆变器，且可包含任何数目的延迟启用信号。使用串联耦合的偶数个逆变器提供经边缘调整的输出信号114，其为第一时钟信号24的经延迟复本。可编程延迟电路110的其它实施例可包含串联耦合的奇数个逆变器，且可包含任何数目的延迟启用信号。使用串联耦合的奇数个逆变器提供经边缘调整的输出信号114，其为第一时钟信号24的经延迟经逆变复本。
图7B是说明图7A中的第一和第二逆变器116、118的进一步细节的根据替代实施例的可编程延迟电路110的示意图。在论述图7B中的第一和第二逆变器116、118的操作细节之前，下文首先介绍组件及其连接性。在此实施例中，第一逆变器116包含第一PMOS晶体管元件140、第二PMOS晶体管元件142、第三PMOS晶体管元件144、第一NMOS晶体管元件146、第二NMOS晶体管元件148，以及第三NMOS晶体管元件150。在此实施例中，第二逆变器118包含第四PMOS晶体管元件152、第五PMOS晶体管元件154、第六PMOS晶体管元件156、第四NMOS晶体管元件158、第五NMOS晶体管元件160，以及第六NMOS晶体管元件162。
第一、第二、第四和第五NMOS晶体管元件146、148、158、160的源极耦合到接地。第一、第二、第四和第五PMOS晶体管元件140、142、152、154的源极耦合在一起，且接收DC供应信号112。第一和第三PMOS晶体管元件140、144以及第一和第三NMOS晶体管元件146、150的栅极耦合在一起，且接收第一时钟信号24。第一和第三PMOS晶体管元件140、144以及第一和第三NMOS晶体管元件146、150的漏极耦合在一起，且将输入馈送到第二逆变器118。第二PMOS晶体管元件142的漏极耦合到第三PMOS晶体管元件144的源极。第二NMOS晶体管元件148的漏极耦合到第三NMOS晶体管元件150的源极。第二PMOS晶体管元件142的栅极接收第一延迟启用信号120，且第二NMOS晶体管元件148的栅极接收第二延迟启用信号122。
第四和第六NMOS晶体管元件158、162以及第四和第六PMOS晶体管元件152、156的栅极耦合到第二逆变器118的输入。第四和第六NMOS晶体管元件158、162以及第四和第六PMOS晶体管元件152、156的漏极耦合在一起，且提供经边缘调整的输出信号114。第五NMOS晶体管元件160的漏极耦合到第六NMOS晶体管元件162的源极。第六PMOS晶体管元件156的源极耦合到第五PMOS晶体管元件154的漏极。第二PMOS晶体管元件154的栅极接收第三延迟启用信号124，且第五NMOS晶体管元件160的栅极接收第四延迟启用信号126。
第一NMOS和PMOS晶体管元件146、140提供第一逆变器116的逆变功能性，且第四NMOS和PMOS晶体管元件158、152提供第二逆变器118的逆变功能性。第二和第三NMOS晶体管元件148、150以及第二和第三PMOS晶体管元件142、144可用以改变第一逆变器116，以及第五和第六NMOS晶体管元件160、162的驱动强度。第五和第六NMOS晶体管元件154、156可用以改变第二逆变器118的驱动强度。由于第一和第二逆变器116、118的输出耦合到寄生电容，因此改变第一和第二逆变器116、118的驱动强度可分别改变第一和第二逆变器116、118的延迟。因此，可使用延迟启用信号120、122、124、126来控制第一和第二逆变器116、118的延迟。因此，延迟启用信号120、122、124、126可用以根据需要调整第二初级转变84、第一次级转变86或两者的延迟。
在这点上，在一个操作模式下，当第一、第二、第三和第四延迟启用信号120、122、124、126均处于非活动状态时，第二和第五PMOS晶体管元件142、154以及第二和第五NMOS晶体管元件148、160被停用。因此，仅第一和第四PMOS晶体管元件140、152以及第一和第四NMOS晶体管元件146、158是操作的。因此，第一和第二逆变器116、118的驱动强度处于最小值，这导致经过第一和第二逆变器116、118的串联耦合的最大延迟。因此，将最大延迟应用于第一时钟信号24的第一次级转变86以及第一时钟信号24的第二初级转变84。
在另一操作模式中，当第一延迟启用信号120处于活动状态时，第二PMOS晶体管元件142被启用。因此，在第一时钟信号24的第一次级转变86后，第一时钟信号24从高状态转变为低状态，这致使第一PMOS晶体管元件140和第三PMOS晶体管元件144变为启用，且提供驱动强度，从而减少应用于第一次级转变86的延迟。另外，当第四延迟启用信号126也处于活动状态时，第五NMOS晶体管元件160被启用。因此，在第一时钟信号24的第一次级转变86后，第一时钟信号24从高状态转变为低状态，这致使第一PMOS晶体管元件140和第三PMOS晶体管元件144变为启用，且提供驱动强度。因此，第一逆变器116的输出从低状态转变为高状态，这致使第四NMOS晶体管元件158和第六NMOS晶体管元件162两者变为启用，且提供驱动强度，从而进一步减少应用于第一次级转变86的延迟。一般来说，第一和第四延迟启用信号120、126用以控制第一时钟信号24的第一次级转变86的延迟。
在另一操作模式中，当第二延迟启用信号122处于活动状态时，第二NMOS晶体管元件148被启用。因此，在第一时钟信号24的第二初级转变84后，第一时钟信号24从低状态转变为高状态，这致使第一NMOS晶体管元件146和第三NMOS晶体管元件150变为启用，且提供驱动强度，从而减少应用于第二初级转变84的延迟。另外，当第三延迟启用信号124也处于活动状态时，第五PMOS晶体管元件154被启用。因此，在第一时钟信号24的第二初级转变84后，第一时钟信号24从低状态转变为高状态，这致使第一NMOS晶体管元件146和第三NMOS晶体管元件150变为启用，且提供驱动强度。因此，第一逆变器116的输出从高状态转变为低状态，这致使第四PMOS晶体管元件152和第六PMOS晶体管元件156两者变为启用，且提供驱动强度，从而进一步减少应用于第二初级转变84的延迟。一般来说，第二和第三延迟启用信号122、124用以控制第一时钟信号24的第二初级转变84的延迟。
第一和第二逆变器116、118的替代实施例可省略第一和第四延迟启用信号120、126、第二和第三PMOS晶体管元件142、144，以及第五和第六NMOS晶体管元件160、162，使得仅可控制第一时钟信号24的第一次级转变86的延迟。第一和第二逆变器116、118的额外实施例可省略第二和第三延迟启用信号122、124、第二和第三NMOS晶体管元件148、150，以及第五和第六PMOS晶体管元件154、156，使得仅可控制第一时钟信号24的第二初级转变84的延迟。
可使用性能监视电路16和时钟调整电路12来控制和调整用于所要的任何功能电路的时钟信号。举例来说，图8到10展示计算系统的细节，所述计算系统利用性能监视电路16和时钟调整电路12来测量与计算系统相关联的性能特性且接着基于测得的性能特性来调整计算系统所使用的系统时钟。在这点上，图8是根据功能电路20的一个实施例的图1中所说明的功能电路20的框图。中央处理单元(CPU)173提供控制系统14和存储器控制电路174。功能电路20包含CPU 173以及解码和存储器电路176。许多计算电路需要存取某一形式的存储器以获得指令，保存和检索数据等。存储器存取可与用以指定特定存储器位置的寻址信号、用以接收和发送数据的数据信号、用以起始和指定事务类型的控制信号以及用以同步和促进操作的时序信号相关联。解码和存储器电路176具有包含多个存储器单元的存储器电路。每一存储器单元存储单一位的信息。存储器单元经布置以提供多个存储器字，其中每一存储器字包含由一组存储器单元提供的多个位。通常，同时存取存储器字的位中的至少一些位。
存储器控制电路174控制对解码和存储器电路176中的存储器单元的存取。存储器控制电路174使用地址总线178将多个地址信号提供给解码和存储器电路176，以为特定存储器存取选择存储器电路中的特定地址。存储器控制电路174可使用控制总线180将多个存储器控制信号提供给解码和存储器电路176，以起始和控制存储器存取的类型，例如存储器读取或存储器写入。存储器控制电路174和解码和存储器电路176可各自接收和使用第二时钟信号28来进行定时、同步，且促进每一特定存储器存取。数据信号是使用存储器控制电路174与解码和存储器电路176之间的数据总线182来传送与每一存储器存取相关联的数据的双向信号。
在存储器读取中，将数据从解码和存储器电路176传送到存储器控制电路174。在存储器写入中，将数据从存储器控制电路174传送到解码和存储器电路176。图8中所说明的功能电路20是本发明的示范性实施例，且无意限制本发明的范围。功能电路20的替代实施例可省略图8中所示的任一或所有信号，可添加其它信号，可省略图8中所示的任一或所有框，可添加额外框，或其任何组合。
图8中所说明的解码和存储器电路176可包含：解码电路，其可解码用于每一存储器存取的地址且控制每一存储器存取；以及存储器电路，其提供与每一存储器位置相关联的电路。由此，图9是根据解码和存储器电路176的一个实施例的图8中所说明的解码和存储器电路176的框图。解码和存储器电路176包含解码电路184和存储器电路186。解码电路184接收第二时钟信号28，地址信号使用地址总线178，且控制信号使用控制总线180。解码电路184使用字线总线188将多个字线提供给存储器电路186。字线总线188包含第0字线190。另外，解码电路184将读取位线存取信号192和写入位线存取信号194提供给存储器电路186。使用数据总线182在存储器控制电路174(图8)与存储器电路186之间传送数据。
对于每一存储器存取，解码电路184解码编码于地址总线178所提供的地址信号中的存储器地址，以确定哪一特定字线与待存取的存储器位置相关联。在存储器电路186的一个实施例中，存储器电路186中的每一存储器字具有一唯一字线。在存储器电路186的替代实施例中，存储器电路186中的两个或两个以上存储器字可组合且与一唯一字线相关联。在此布置中，每一存储器存取可同时存取多个存储器字。解码电路184基于控制总线180所提供的控制信号来确定存取是读取还是写入。接着，解码电路184断言与待存取的存储器位置相关联的特定字线。举例来说，如果经解码的地址位于存储器电路186的第0字线中，那么解码电路184可基于解码所述地址而断言第0字线启用信号218，且接着基于第0字线启用信号218以及解码电路184中的其它控制信号(未图示)而断言第0字线190。第0字线启用信号218在解码电路184内部。接下来，解码电路184依据存储器存取是读取还是写入来断言读取位线存取信号192或写入位线存取信号194。如果存储器存取为读取，那么当断言读取位线存取信号192时，与所断言的字线相关联的存储器单元将其内容输出到读取位线上。使用数据总线182将读取位线的内容输出到将由存储器控制电路174(图8)接收的数据信号上。
如果存储器存取为写入，那么存储器控制电路174(图8)使用数据总线182将待写入的数据发送到数据信号上。接着，当断言写入位线存取信号194时，将来自数据总线182的数据的内容驱动到存储器电路186中的写入位线上，且与所断言的字线相关联的存储器单元输入来自写入位线的数据，从而盖写先前内容。所属领域的技术人员将观察到，位线可用于读取和写入两者，且存储器位线可为差动的，即逻辑值可由其电位(电压)差决定。图9中所说明的解码和存储器电路176是本发明的示范性实施例，且无意限制本发明的范围。解码和存储器电路176的替代实施例可省略图9中所示的任一或所有信号，可添加其它信号，可省略图9中所示的任一或所有框，可添加额外框，或其任何组合。
图10A到10F是与图8中所说明的解码和存储器电路176相关联的时序图，以演示根据解码和存储器电路176的另一实施例在存储器电路186的第0字线存储器读取期间调整第一时钟信号24的示范性益处。图10A等效于图6A，且为了清楚而重复。如先前所提到，第一时钟信号24具有第一初级转变82、第二初级转变84、第一次级转变86、第一初级转变82与第一次级转变86之间的第一时间延迟88，以及第一初级转变82与第二初级转变84之间的第二时间延迟90。
图10B展示应用了次级转变调整92以更改第一时间延迟88的第二时钟信号28。图10C展示由地址总线178(图8和图9)提供的地址信号。图10D展示第0字线启用信号218(图9)，其由解码电路184(图9)提供。图10E展示第0字线190，其由解码电路184(图9)提供。图10F展示读取位线存取信号192，其由解码电路184(图9)提供。
第一初级转变82将存储器读取的开始选通到存储器电路186(图9)。如由次级转变调整92调整的第一次级转变86选通存储器读取循环的字线启用部分的开始。有时在第一初级转变82之后，存储器控制电路174(图8)在与地址总线178相关联的地址信号上提供稳定地址，如图10C中所说明。解码电路184(图9)解码所述地址，并为所有字线提供字线启用信号，包含第0字线启用信号218(图9)，其与第0字线190(图9)相关联。为了适当操作，可要求字线展现“一个热”行为，其表示所有的字线启用信号(包含0字线启用信号218)均必须在向活动状态的全局字线启用信号(未图示)转变之前稳定，其是基于如由次级转变调整92调整的第一次级转变86。否则，多个字线可同时为活动的，这可能导致存储器崩溃。然而，由于地址到字线启用信号延迟224不将第0字线启用信号218的解码推到如由次级转变调整92调整的第一次级转变86之前(如图10D中所说明)，因此将不导致存储器崩溃。在此情形中，第0字线190的选通是基于全局字线启用信号(未图示)，其由如由次级转变调整92调整的第一次级转变86选通，如图10E中所说明。在存储器读取循环期间，在由延迟电路(未图示)提供的时间延迟226之后，读取位线存取信号192(图9)转变为活动状态，其为所呈现实施例中的高状态。
根据本文所论述的设计和方法的时钟调整系统可包含或集成在半导体裸片18中、在集成电路和/或装置中，包含电子装置和/或基于处理器的装置或系统。此些装置的实例包含(但不限于)机顶盒、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、桌上型计算机、监视器、计算机监视器、电视机、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频光盘(DVD)播放器，以及便携式数字视频播放器。
在这点上，图11说明基于处理器的系统228，其可使用性能监视电路16、时钟调整电路12和上文所述的相关电路。基于处理器的系统228可包含于电子装置230中。在此实例中，基于处理器的系统228包含中央处理单元(CPU)232，其包含处理器234和集成高速缓冲存储器系统236。高速缓冲存储器系统236包含高速缓冲存储器管理单元238，其控制对可为处理器234存取的高速缓存存储器240的存取，以获得对用于频繁存取数据的临时存储的快速存取。性能监视电路16可测量与基于处理器的系统228相关联的性能。时钟调整电路12可从CPU 232接收第一时钟信号24，且可基于调整第一时钟信号24厄尔将第二时钟信号28提供给CPU 232。时钟调整可基于使用性能监视电路16获得的性能测量。CPU 232耦合到系统总线44，其互连包含于基于处理器的系统228中的其它装置。如众所周知，CPU 232通过经由系统总线44交换地址、控制和数据信息而与这些其它装置通信。这些装置可包含任何类型的装置。如图11中所说明，作为实例，这些装置可包含系统存储器242、一个或一个以上输入装置244、一个或一个以上输出装置246、网络接口装置248以及显示器控制器250。
一个或一个以上输入装置244可包含任何类型的输入装置，包含但不限于输入键、开关、话音处理器等。一个或一个以上输出装置246可包含任何类型的输出装置，包含但不限于音频、视频、其它视觉指示器灯。网络接口装置248可为经配置以允许将数据交换到网络252和从网络252交换数据的任何装置。网络252可为任何类型的网络，包含但不限于有线或无线网络、私人或公共网络、局域网(LAN)、广局域网(WLAN)以及因特网。网络接口装置248可支持任何类型的所要通信协议。
CPU 232还可经由系统总线44存取系统存储器242。系统存储器242可包含上文先前描述的用以存取系统存储器242的电路和方法。系统存储器242可包含静态存储器和/或动态存储器。系统存储器242可包含用于CPU 232的程序存储库254和数据存储库256。CPU 232还可经由系统总线44存取显示器控制器250，以控制发送到显示器258的信息。显示器控制器250可包含存储器控制器260和存储器262，以存储待响应于与CPU 232的通信而发送到显示器258的数据。显示器控制器250经由视频处理器264将信息发送到显示器258以显示，视频处理器264将待显示得信息处理为适合显示器258的格式。显示器258可包含任何类型的显示器，包含但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子体显示器等。
所属领域的技术人员将进一步了解，结合本文所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法可实施为电子硬件、存储在存储器中或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或两者的组合。为了清楚地说明此互换能力，上文已大体依据其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此功能性取决于特定应用、设计选择和/或强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但所述实施决策不应被解释为导致偏离本发明的范围。
结合本文所述的实施例而描述的各种说明性逻辑块、模块和电路可用经设计以执行本文所述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器的组合、一个或一个以上微处理器与DSP核心的联合，或任何其它此配置。
本文所揭示的实施例可以硬件且以存储在存储器中的指令来体现，且可驻存(例如)在随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM (EEPROM)、寄存器、硬盘、可装卸盘、CD-ROM，或此项技术中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息，且将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻存于ASIC中。ASIC可驻存于远程站中。在替代方案中，处理器和存储媒体可作为离散组件驻存在远程站、基站或服务器中。
还注意，描述本文的示范性实施例中的任一者中所述的操作步骤是为了提供实例和论述。所描述的操作可以不同于所说明序列的大量不同序列执行。另外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，示范性实施例中所论述的一个或一个以上操作步骤可进行组合。将理解，如所属领域的技术人员将显而易见，流程图中所说明的操作步骤可容易进行大量不同修改。所属领域的技术人员还将理解，可使用多种不同技术和技法中的任一者来呈现信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在以上描述中始终参考的数据、指令、命令、信息、信号、位、符号及码片。
提供本发明的先前描述是为了使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将容易了解对本发明的各种修改，且本文中界定的一般原理可应用于其它变化而不背离本发明的精神或范围。因此，不希望本发明限于本文中描述的实例和设计，而是将被赋予与本文中揭示的原理和新颖特征相一致的最广范围。

Claims (23)

1.一种用于调整时钟信号的电路，所述时钟信号在一个周期内具有从第一逻辑水平到第二逻辑水平的第一转变、从所述第二逻辑水平到所述第一逻辑水平的第二转变、以及从所述第一逻辑水平到所述第二逻辑水平的第三转变，所述电路包括：
性能监视电路，其提供于半导体裸片中，且经配置以测量与所述半导体裸片中的功能电路相关联的至少一个性能特性，并产生经测量的至少一个性能特性；以及
时钟调整电路，其经配置以接收所述经测量的至少一个性能特性，并基于所述经测量的至少一个性能特性来调整所述时钟信号的所述第二转变和所述第三转变中的一者的发生、或所述第二转变和所述第三转变这两者的发生，以产生经调整的时钟信号，所述经调整的时钟信号具有从所述第一逻辑水平到所述第二逻辑水平的初级转变，以及从所述第二逻辑水平到所述第一逻辑水平的次级转变。
2.根据权利要求1所述的电路，其中所述经调整的时钟信号被提供给所述功能电路。
3.根据权利要求1所述的电路，其中所述时钟调整电路包括：可编程延迟电路，其经配置以接收所述时钟信号及延迟启用信号，并基于所述延迟启用信号来调整所述时钟信号的所述第二转变和所述第三转变中的一者的发生、或所述第二转变和所述第三转变这两者的发生，以产生经调整的时钟信号。
4.根据权利要求3所述的电路，其中所述可编程延迟电路包括两个逆变器，每一个逆变器经配置以接收所述延迟启用信号中的至少两个。
5.根据权利要求3所述的电路，其中所述时钟调整电路进一步包括时钟边缘调整电路，其经配置以接收所述时钟信号及所述经测量的至少一个性能特性，并产生所述延迟启用信号。
6.根据权利要求1所述的电路，其进一步包括控制系统，所述控制系统经配置以：
基于所述测得的至少一个性能特性而从所述性能监视电路接收性能信息；以及
基于所述性能信息而将时钟调整信息提供给所述时钟调整电路，其中所述经调整的时钟信号进一步基于所述时钟调整信息。
7.根据权利要求6所述的电路，其中所述性能监视电路包括数字电路，其中所述经测量的至少一个性能特性与所述数字电路的性能相关联。
8.根据权利要求7所述的电路，其中所述数字电路包括第一环振荡器电路。
9.根据权利要求8所述的电路，其中所述数字电路进一步包括第二环振荡器电路和第三环振荡器电路，其中所述第一环振荡器电路包括至少一个低阈值电压LVT场效晶体管FET，所述第二环振荡器电路包括至少一个高阈值电压HVT FET，且所述第三环振荡器电路包括至少一个标称阈值电压NVT FET。
10.根据权利要求1所述的电路，其中所述功能电路包括解码和存储器电路，其经配置以接收所述经调整的时钟信号，其中对所述解码和存储器电路的存储器读取是基于所述经调整的时钟信号。
11.根据权利要求10所述的电路，其中所述初级转变将所述存储器读取的开始选通到所述解码和存储器电路，且其中在所述存储器读取期间，所述次级转变将字线启用信号选通到所述解码和存储器电路。
12.根据权利要求1所述的电路，其中所述电路集成到选自由以下各项组成的群组的装置中：机顶盒、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、桌上型计算机、监视器、计算机监视器、电视机、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频光盘DVD播放器，以及便携式数字视频播放器。
13.一种用于调整时钟信号的电路，所述时钟信号在一个周期内具有从第一逻辑水平到第二逻辑水平的第一转变、从所述第二逻辑水平到所述第一逻辑水平的第二转变、以及从所述第一逻辑水平到所述第二逻辑水平的第三转变，所述电路包括：
提供于半导体裸片中的用以测量与所述半导体裸片中的功能电路相关联的至少一个性能特性，并产生经测量的少一个性能特性的装置；以及
经配置以基于所述经测量的至少一个性能特性来调整所述时钟信号的所述第二转变和所述第三转变中的一者的发生、或所述第二转变和所述第三转变这两者的发生，以产生经调整的时钟信号的装置，所述经调整的时钟信号具有从所述第一逻辑水平到所述第二逻辑水平的初级转变，以及从所述第二逻辑水平到所述第一逻辑水平的次级转变。
14.一种用于调整时钟信号的方法，所述时钟信号在一个周期内具有从第一逻辑水平到第二逻辑水平的第一转变、从所述第二逻辑水平到所述第一逻辑水平的第二转变、以及从所述第一逻辑水平到所述第二逻辑水平的第三转变，所述方法包括：
使用半导体裸片中的性能监视电路来测量与所述半导体裸片中的功能电路相关联的至少一个性能特性；以及
基于所述经测量的至少一个性能特性来调整所述时钟信号的所述第二转变和所述第三转变中的一者的发生、或所述第二转变和所述第三转变这两者的发生，以产生经调整的时钟信号，所述经调整的时钟信号具有从所述第一逻辑水平到所述第二逻辑水平的初级转变，以及从所述第二逻辑水平到所述第一逻辑水平的次级转变。
15.根据权利要求14所述的方法，其进一步包括将所述经调整的时钟信号提供给所述功能电路。
16.根据权利要求14所述的方法，其中：
测量所述至少一个性能特性包括：
从多个环振荡器电路读取计数器值；以及
对所述计数器值求平均以产生至少一个平均计数器值；且
调整所述时钟信号的所述第二转变和所述第三转变中的一者的发生、或所述第二转变和所述第三转变这两者的发生包括：
使用使所述计数器值与延迟调整关联的查找表来基于所述至少一个平均计数器值而确定至少一个所需延迟调整；以及
基于所述至少一个所需延迟调整来调整所述时钟信号的所述第二转变和所述第三转变中的一者的发生、或所述第二转变和所述第三转变这两者的发生，以产生所述经调整的时钟信号。
17.根据权利要求14所述的方法，其中由控制系统指导测量所述至少一个性能特性。
18.一种半导体裸片，其包括性能监视电路，所述性能监视电路经配置以测量与所述半导体裸片中的功能电路相关联的至少一个性能特性，耦合到时钟调整电路，所述时钟调整电路经配置以基于经测量的至少一个性能特性而调整时钟信号，以将经调整的时钟信号提供给所述功能电路，所述时钟信号在一个周期内具有从第一逻辑水平到第二逻辑水平的第一转变、从所述第二逻辑水平到所述第一逻辑水平的第二转变、以及从所述第一逻辑水平到所述第二逻辑水平的第三转变，所述时钟调整电路基于所述经测量的至少一个性能特性来调整所述时钟信号的所述第二转变和所述第三转变中的一者的发生、或所述第二转变和所述第三转变这两者的发生，以产生经调整的时钟信号，所述经调整的时钟信号具有从所述第一逻辑水平到所述第二逻辑水平的初级转变，以及从所述第二逻辑水平到所述第一逻辑水平的次级转变。
19.根据权利要求18所述的半导体裸片，其中所述时钟调整电路包括：可编程延迟电路，其经配置以接收所述时钟信号及延迟启用信号，并基于所述延迟启用信号来调整所述时钟信号的所述第二转变和所述第三转变中的一者的发生、或所述第二转变和所述第三转变这两者的发生，以产生经调整的时钟信号。
20.根据权利要求19所述的半导体裸片，其中所述时钟调整电路进一步包括时钟边缘调整电路，所述时钟边缘调整电路经配置以接收所述时钟信号及所述经测量的至少一个性能特性，并产生所述延迟启用信号。
21.根据权利要求20所述的半导体裸片，其中所述功能电路包括解码和存储器电路，其经配置以接收所述经调整的时钟信号，其中对所述解码和存储器电路的存储器读取是基于所述经调整的时钟信号。
22.根据权利要求21所述的半导体裸片，其中所述初级转变将所述存储器读取的开始选 通到所述解码和存储器电路，且其中在所述存储器读取期间，所述次级转变将字线启用信号选通到所述解码和存储器电路。
23.根据权利要求18所述的半导体裸片，其进一步包括所述时钟调整电路。
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