JP5745029B2 - 測定された動作特性に基づいてクロック信号を調整するための回路、システムおよび方法 - Google Patents

測定された動作特性に基づいてクロック信号を調整するための回路、システムおよび方法 Download PDF

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Description

本開示の技術は全般に、クロック調整回路、ならびに、限定はされないが同期デジタル回路を含む回路にクロック信号を提供する、関連する回路、システム、および方法に関する。
同期デジタル回路、例として中央演算処理装置(CPU)またはデジタルシグナルプロセッサ(DSP)のような回路は、回路中に論理回路のタイミングを調整するためのクロック信号を必要とする。クロック信号の周波数は、論理回路のスイッチングスピードまたはスイッチングレートをコントロールし、したがって回路のパフォーマンスをコントロールする。クロック信号の周波数を最大限に上げることで、パフォーマンスを最高にすることが一般には望まれるが、同期デジタル回路には、それを超えると回路が適切に動作しなくなる、最大動作レートがある。したがって、クロック信号の周波数は、回路に含まれる部品のパフォーマンスに従った、最大周波数の規定の範囲内で動作するように制御される。
理想的には、クロック信号の周波数は、回路の最大動作レートに設定される。しかし、動作中、同期デジタル回路およびその部品の最大動作レートは、様々な条件によって変動して理想の速度より低くなることがあり、これはパフォーマンスの低下につながる。たとえば、同期デジタル回路およびその部品を製造するのに用いられる、ナノメートル単位の集積回路(IC)プロセスにおけるばらつきは、遅延変動を引き起こし得る。動作温度およびトランジスタの経年劣化のような環境条件も、パフォーマンスに影響を与え得る。電圧源により供給される電圧レベルは、電流引き込みの変動により一時的に低下し、結果として一時的にパフォーマンスが低下することがある。この点において、周波数ジェネレータは、遅延変動の最悪の場合のシナリオに基づいてクロック信号の最大周波数を制御し、すべての動作条件にわたり適切な回路動作を実現するように構成される。プロセスのばらつき、温度変動、および供給電圧変動に起因する遅延変動はまとめて、プロセス電圧温度(PVT)遅延変動として知られ得る。
動作中の最悪の場合におけるPVT遅延変動の原因となる、クロック信号の理想的な最大周波数と最悪の場合の周波数との差は、クロックレートマージンまたは周波数マージンとして知られる。
発明を実施するための形態において開示される実施形態は、半導体ダイにおける機能回路に関連する動作特性（performance characteristics）を測定し、測定された動作特性に基づいて、クロック信号を調整するために利用することができる、回路、システム、および方法を含む。測定される動作特性は、機能回路における遅延変動を反映することができるので、機能回路の安全な動作条件を決定するのに用いられ得る。したがって、測定された動作特性に基づいてクロック信号を調整することで、機能回路の適切な動作を確実にすることができる。
この点において、一実施形態では、クロック信号を調整するための回路が提供される。回路は、半導体ダイにおいて提供され、半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定するように構成される動作監視回路(performance monitoring circuit)を備えている。回路はまた、少なくとも1つの動作特性に基づいてクロック信号を調整して、調整されたクロック信号を提供するように構成される、クロック調整回路を含む。調整されたクロック信号が、機能回路に提供され得る。
別の実施形態では、クロック信号を調整するための方法が提供される。方法は、半導体ダイの中の動作監視回路を用いて、半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定するステップを含む。方法はさらに、少なくとも1つの動作特性に基づいてクロック信号を調整して、調整されたクロック信号を提供するステップを含む。方法はまた、調整されたクロック信号を機能回路に提供するステップを含み得る。
別の実施形態では、半導体ダイが提供される。半導体ダイは、半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定するように構成される動作監視回路を備えている。クロック調整回路は、少なくとも1つの動作特性に基づいてクロック信号を調整して、調整されたクロック信号を機能回路に提供するように構成される。
機能回路の例示的な実施形態は、同期デジタル回路を含んでもよく、同期デジタル回路は、タイミング、同期などのために、少なくとも1つのクロック信号を利用する。クロック信号は通常、第１の遷移部と第２の遷移部とを有する。同期デジタル回路は、たびたび第１の遷移部のみに反応する。したがって、第１の遷移部間のタイミングは厳密に制御され得るが、第１の遷移部から第２の遷移部までのタイミングは厳密には制御されないことがある。しかし、パフォーマンスを最高にするために、一部の同期デジタル回路のある部分は、第１の遷移部と第２の遷移部の両方に反応し得る。この点において、タイミング調整は、特定の同期デジタル回路の、第１の遷移部間のタイミング、または、第１の遷移部と第２の遷移部との間のタイミングに、影響を与え得る。
機能回路の例示的な実施形態はまた、メモリへのアクセスを行うコンピュータプロセシング回路を含んでもよく、メモリへのアクセスには、機能回路の周波数を制限する面があり得る。したがって、クロック調整回路は、メモリのアクセスと関連する1つまたは複数のクロックを調整するために、用いられ得る。コンピュータプロセシング回路の例示的な実施形態では、レベル1(L1)キャッシュの読取りアクセスには、コンピュータプロセシング回路の周波数を制限する面がある。したがって、クロック調整回路は、L1キャッシュの読取りアクセスと関連するクロックを調整して、コンピュータプロセシング回路におけるPVT遅延変動を補償するために用いられ得る。
例示的なクロック調整回路のブロック図である。 図1に示される例示的なクロック調整回路を用いてクロック信号を調整するためのプロセスの、例示的な流れ図である。 図1に示される例示的なクロック調整回路に関連する、例示的なクロック調整回路のブロック図である。 図1に示される例示的なクロック調整回路に関連する、代替の例示的なクロック調整回路のブロック図である。 図1に示される例示的なクロック調整回路に関連する、追加の例示的なクロック調整回路のブロック図である。 図1に示される例示的な半導体ダイに関連する、例示的な動作監視回路のブロック図である。 図1に示される例示的な半導体ダイに関連するクロック信号を調整するためのプロセスの、例示的な流れ図である。 図1に示される例示的なクロック調整回路に関連する、調整されていないクロック信号と、調整されたクロック信号の、例示的な実施形態の例示的なタイミング図である。 図3Aに示される例示的なクロック調整回路に関連する、例示的なプログラム可能遅延回路の概略図である。 図3Aに示される例示的なクロック調整回路に関連する、追加の例示的なプログラム可能遅延回路の概略図である。 図1に示される例示的なクロック調整回路に関連する、例示的な機能回路のブロック図である。 図7Aに示される例示的な機能回路に関連する、例示的な復号およびメモリ回路のブロック図である。 図7Aに示される例示的な機能回路に関連する、復号およびメモリ回路の代替の例示的なタイミング図である。 例示的なプロセッサベースのシステムのブロック図である。
ここで図面を参照して、本開示のいくつかの例示的な実施形態が説明される。「例示的な」という言葉は、「一例、実例または例として」を意味するために本明細書で使用される。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。
発明を実施するための形態において開示される実施形態は、半導体ダイの中の機能回路に関連する動作特性を測定し、測定された動作特性に基づいて、クロック信号を調整するために利用することができる、回路、システム、および方法を含む。測定される動作特性は、機能回路における遅延変動を反映することができるので、機能回路の安全な動作条件を決定するのに用いられ得る。たとえば、遅延変動は、プロセス、電圧、および/または温度(PVT)遅延変動であり得る。測定された動作特性に基づいて調整されたクロック信号は、半導体ダイにおいて提供される機能回路にクロック信号を提供して、遅延変動を伴って動作する時に機能回路の適切な動作を確実にするために、用いられ得る。
この点において、動作監視回路が、機能回路を含む半導体ダイにおいて提供され得る。その結果、動作監視回路は、機能回路と同様の遅延変動の条件に曝され得る。したがって、動作測定回路により測定される動作特性は、動作測定回路における遅延変動が反映され、機能回路における遅延変動と相互に関連し得る。動作監視回路は、半導体ダイと関連する動作特性を測定するように構成される。
この点において、一実施形態では、クロック信号を調整するための回路が提供される。回路は、半導体ダイにおいて提供され、半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定するように構成される、動作監視回路を含む。回路はまた、少なくとも1つの動作特性に基づいてクロック信号を調整して、調整されたクロック信号を提供するように構成される、クロック調整回路を含む。調整されたクロック信号が、機能回路に提供され得る。
測定された動作特性は、機能回路の安全な動作条件を決定するために、用いられ得る。この点において、動作特性は、動作特性に基づいて、クロック信号を調整し、適切な動作のために、調整されたクロック信号を機能回路に提供するために用いられる。例として、本開示の実施形態を用いることによって、機能回路のクリティカルパスに、周波数の制限を少なくしまたは制限をなくす調整されたクロック信号を与えることができ、これにより、より高い動作周波数を用い、パフォーマンスを向上させることができる。
機能回路の例示的な実施形態は、同期デジタル回路を含んでもよく、同期デジタル回路は、タイミング、同期などのために、少なくとも1つのクロック信号を利用する。クロック信号は通常、第１の遷移部と第２の遷移部とを有する。たとえば、第１の遷移部はLOWからHIGHへの遷移部であってよく、第２の遷移部はHIGHからLOWへの遷移部であってよく、またはこれらの逆であってもよい。同期デジタル回路は、第１の遷移部のみに反応することが多い。したがって、第１の遷移部間のタイミングは厳密に制御され得るが、第１の遷移部から第２の遷移部までのタイミングは厳密には制御されないことがある。しかし、パフォーマンスを最高にするために、一部の同期デジタル回路のある部分は、第１の遷移部と第２の遷移部の両方に反応し得る。機能回路の実施形態は、第１の遷移部のみ、第２の遷移部のみ、第１の遷移部および第２の遷移部、またはこれらの任意の組合せに、反応してよい。したがって、タイミング調整は、第１の遷移部間のタイミング、第２の遷移部間のタイミング、第１の遷移部と第２の遷移部との間のタイミング、またはこれらの任意の組合せに影響を与え得る。
機能回路の例示的な実施形態はまた、メモリへのアクセスを行うコンピュータプロセシング回路を含んでもよく、メモリへのアクセスには、機能回路の周波数を制限する面があり得る。したがって、クロック調整回路は、メモリのアクセスと関連する1つまたは複数のクロックを調整するために用いられ得る。コンピュータプロセシング回路の例示的な実施形態では、レベル1(L1)キャッシュの読取りアクセスには、コンピュータプロセシング回路の周波数を制限する面がある。したがって、クロック調整回路は、L1キャッシュの読取りアクセスと関連するクロックを調整して、コンピュータプロセシング回路におけるPVT遅延変動を補償するために用いられ得る。L1キャッシュの読取りアクセスは、第１の遷移部のみに、第２の遷移部に、またはこれらの両方に反応する回路と関連付けられ得る。クロック調整回路の実施形態は、クロックエッジ調整回路、クロック合成回路、またはこれらの両方を含み、クロック信号への調整を行うことができる。パフォーマンス測定回路の実施形態は、1つまたは複数のリングオシレータ回路を含み、半導体ダイに関連する動作特性を測定することができる。
この点において、図1は、本開示の一実施形態による、クロック調整回路10のブロック図である。クロック調整回路10は、クロック調整回路12、制御システム14、および動作監視回路16を含む。半導体ダイ18は、動作監視回路16および機能回路20を提供することができ、機能回路20は、自身の動作周波数を制限し得るクリティカルパスを含み得る。動作監視回路16は、機能回路20が適切に機能するのを可能にし得るクロック調整を特定するために、機能回路20の動作特性を示すものであってよい。この実施形態では、機能回路20および動作監視回路16は、動作監視回路16と機能回路20との間でPVT遅延変動の相互の関連付けを実現するために、同一の半導体ダイ18において提供されるが、動作監視回路16および機能回路20が同じダイにはない実施形態も可能である。
半導体ダイ18の一実施形態では、動作監視回路16は、半導体ダイ18の少なくとも一部と関連する少なくとも1つの動作特性を測定する。動作監視回路16は、機能回路20のクリティカルパスと同様のPVT条件に曝され得る。したがって、動作監視回路16により測定される動作特性は、動作監視回路16におけるPVT遅延変動を反映することができ、機能回路20のクリティカルパスにおけるPVT遅延変動と相互に関連し得る。したがって、測定された動作特性は、機能回路20のクリティカルパスの安全な動作条件を決定するために、用いられ得る。
この点において、動作監視回路16は、半導体ダイ18に関連する測定された動作特性に基づいて、動作情報22を制御システム14に提供する。制御システム14は、動作情報22を用いて、少なくとも1つの適切なクロック調整を決定し、このクロック調整により、機能回路20のクリティカルパスが適切に動作できるようになる。制御システム14は、第1のクロック信号24および適切なクロック調整に基づくクロック調整情報26を、クロック調整回路12に提供する。クロック調整回路12は、第2のクロック信号28を提供するように第1のクロック信号24を調整することができ、第2のクロック信号28は、クロック調整情報26に基づく、機能回路20への調整されたクロック信号であってよい。したがって、本明細書で言及される第2のクロック信号28は、本明細書では調整されたクロック信号とも呼ばれ得る。第2のクロック信号28は、機能回路20のクリティカルパス、機能回路20の他の回路、またはこれらの両方への、クロック入力信号として機能し得る。機能回路20の他の実施形態では、機能回路20は、第2のクロック信号28および1つまたは複数の追加のクロック信号(図示せず)を用いて動作することができる。クロック調整回路10の代替的な実施形態は、制御システム14を省略してもよく、このとき動作監視回路16が直接、クロック調整回路12に動作情報22を提供し、クロック調整回路12が、動作情報22に基づいて第2のクロック信号28を提供する。
図2は、図1に示されるクロック調整回路10に関連するクロック信号を調整するためのプロセスの、例示的な流れ図である。クロック調整回路10のある例示的な実施形態では、動作監視回路16は、半導体ダイ18の少なくとも一部と関連する少なくとも1つの動作特性を測定する(ブロック30)。次に、クロック調整回路12は、少なくとも、第1のクロック信号24の複数の遷移部の間の第1の時間遅延を調整し、動作特性に基づいて第2のクロック信号28を提供する(ブロック32)。以下でより詳細に論じられるように、第2のクロック信号28を提供するためのこの調整は、第1のクロック信号24のクロックエッジの操作であってよく、または、第2のクロック信号28を提供するための調整を伴う、第1のクロック信号24の再生成を含んでもよい。クロック調整回路12は、第2のクロック信号28を、半導体ダイ18の中の機能回路20に提供する(ブロック34)。動作監視回路16は、必要に応じて動作特性を測定することができる。たとえば、動作監視回路16は、定期的に、必要に応じて、クロック調整回路10が初期化されると、機能回路20が初期化されると、クロック調整回路10の電源が入ると、機能回路20の電源が入ると、クロック調整回路10がリセットされると、機能回路20がリセットされると、またはこれらの任意の組合せの条件などで、動作特性を測定することができる。動作監視回路16の一実施形態はデジタル回路を含み、デジタル回路は、デジタル回路の少なくとも1つの動作特性を測定する。測定された動作特性は、機能回路20の動作特性と相互に関連し得る。一部のシステムでは、半導体ダイ18は、クロック調整回路12、制御システム14、動作監視回路16、および機能回路20を含む、全体のシステムを提供してもよい。
図3Aは、クロック調整回路12のある例示的な実施形態のブロック図であり、図3Bは、クロック調整回路12のある代替の例示的な実施形態のブロック図であり、図3Cは、クロック調整回路12の追加の例示的な実施形態のブロック図である。
図1の動作監視回路16により測定される動作特性に基づいて第2のクロック信号28を調整する、クロック調整回路12は、様々な方式で実装され得る。たとえば、図3Aは、一実施形態による、図1のクロック調整回路12のブロック図である。この例では、クロック調整回路12は、クロックエッジ調整回路36を含む。制御システム14(図1)は、第1のクロック信号24および適切なクロック調整に基づくクロック調整情報26を、クロックエッジ調整回路36に提供し、クロックエッジ調整回路36は、第1のクロック信号24の第１の遷移部と第２の遷移部のいずれかを調整して、第2のクロック信号28を提供するために用いられ得る。
図3Bは、別の実施形態による図1のクロック調整回路12の、別の例のブロック図である。この例では、クロック調整回路12は、クロック合成回路38を含む。制御システム14(図1)は、第1のクロック信号24および適切なクロック調整に基づくクロック調整情報26を、クロック合成回路38に提供し、クロック合成回路38は、第1のクロック信号24の第１の遷移部と第２の遷移部の両方を調整して、第2のクロック信号28を提供するために用いられ得る。クロック合成回路38の目的は、第1のクロック信号24の周期を変えて、第2のクロック信号28を提供することである。したがって、この例では、第1のクロック信号24は、第2のクロック信号28を合成するための参照クロックとして用いられてよく、これは、図3Aのクロックエッジ調整回路36の例で示されるように、第1のクロック信号24のエッジの1つまたは両方を遅延させて第2のクロック信号28を生成することとは対照的である。第2のクロック信号28の合成は、周期が調整された第1のクロック信号24の再生成を含み得る。
図3Cは、別の実施形態による図1のクロック調整回路12の、別の例のブロック図である。この例では、クロック調整回路12は、クロック合成回路38およびクロックエッジ調整回路36を含む。制御システム14(図1)は、第1のクロック信号24をクロック合成回路38に、かつ適切なクロック調整に基づくクロック調整情報26をクロック合成回路38とクロックエッジ調整回路36の両方に提供し、クロック合成回路38とクロックエッジ調整回路36の両方は、第1のクロック信号24の、第１の遷移部、第２の遷移部、またはこれら両方を調整して、第2のクロック信号28を提供するために用いられ得る。クロック合成回路38は、第3のクロック信号40をクロックエッジ調整回路36に提供する。クロック合成回路38は、第1のクロック信号24の周期を変えて、第3のクロック信号40を提供することができる。第1のクロック信号24の周期を変えることによって、第１の遷移部と第２の遷移部の両方が変わり得る。クロックエッジ調整回路36は、第3のクロック信号40で変化させられるように、第１の遷移部と第２の遷移部のいずれかを調整して、第2のクロック信号28を提供するために用いられ得る。
たとえば、クロック合成回路38は、第1のクロック信号24の周期を変えて、第１の遷移部の所望の調整を実現するために用いられ得る。しかし、第２の遷移部も変化するという、不要な副作用がある。クロックエッジ調整回路36は、第3のクロック信号40で変化させられるように、第２の遷移部を所望されるように調整して、第2のクロック信号28を提供するために用いられ得る。
上で言及されたように、動作監視回路16は、様々な回路または方法を用いて実装され得る。図4は、1つのそのような回路の例を示す。たとえば、動作監視回路16の一実施形態によれば、動作監視回路16は、半導体ダイ18の少なくとも一部の動作を測定するための、少なくとも1つのリングオシレータ回路を含み得る。この例では、動作監視回路16は、第1のリングオシレータ回路42A、第2のリングオシレータ回路42B、第3のリングオシレータ回路42C、および最大で第Nのリングオシレータ回路42Dを含む。リングオシレータ回路42A、42B、42C、42Dのいずれかまたはすべては、半導体ダイ18(図1)の少なくとも一部と関連する動作特性を測定するために用いられ得る。リングオシレータ回路42A、42B、42C、42Dにより測定される動作特性は、リングオシレータ回路42A、42B、42C、42DにおけるPVT遅延変動を示すものであってよい。リングオシレータ回路42A、42B、42C、42DにおけるPVT遅延変動は、機能回路20(図1)におけるPVT遅延変動と相互に関連し得る。動作監視回路16のある例示的な実施形態では、リングオシレータ回路42A、42B、42C、42Dの各々は、異なる種類のトランジスタを含み得る。たとえば、第1のリングオシレータ回路42Aは、低閾値電圧(LVT)電界効果トランジスタ(FET)を含んでもよく、第2のリングオシレータ回路42Bは、高閾値電圧(HVT)FETを含んでもよく、第3のリングオシレータ回路42Cは、ノミナル閾値電圧(NVT)FETを含んでもよい。LVT FETは、回路のパフォーマンス(すなわち速度)を向上させることができる。しかし、LVT FETは、NVT FETおよびHVT FETと比較して、漏れ電流が大きいという特性があり、これは電力消費の増加につながる。第1のリングオシレータ回路42AにおけるPVT遅延変動は、機能回路20の中のLVT FETを含む回路におけるPVT遅延変動と相互に関連し得る。同様に、第2のリングオシレータ回路42BにおけるPVT遅延変動は、機能回路20の中のHVT FETを含む回路におけるPVT遅延変動と相互に関連し得るとともに、第3のリングオシレータ回路42CにおけるPVT遅延変動は、機能回路20の中のNVT FETを含む回路におけるPVT遅延変動と相互に関連し得る。リングオシレータ回路42A、42B、42C、42Dは、システムバス44に結合されて、動作情報22を提供することができる。
上で言及されたように、図4に示されるリングオシレータ回路42A、42B、42C、42Dは、半導体ダイ18に関連する動作情報22を得るために用いられ得る。機能回路20の遅延特性は、半導体ダイ18の異なる位置においては変わり得る。したがって、リングオシレータ回路42A、42B、42C、42Dは、遅延変動を的確に特徴付けるように、半導体ダイ18の異なる領域に配置され得る。半導体ダイ18のある例示的な実施形態では、リングオシレータ回路42A、42B、42C、42Dのうちの3つは、半導体ダイ18の異なる位置における遅延変動を特徴付けるために用いられる。半導体ダイ18の代替的な実施形態は、半導体ダイ18の遅延を特徴付けるために、任意の数のリングオシレータ回路42A、42B、42C、42Dを用い得る。リングオシレータ回路42A、42B、42C、42Dの各々からのデータは、動作情報22を求めるために、結合され平均され得る。リングオシレータ回路42A、42B、42C、42Dの動作を例示するために、図5は、第1のリングオシレータ回路42A、第2のリングオシレータ回路42B、および第3のリングオシレータ回路42Cを用いるための、プロセスを示す。したがって、図5は、図1に示される半導体ダイ18の例示的な実施形態に関連するクロック信号を調整するためのプロセスの、例示的な流れ図である。この例では、第1のリングオシレータ回路42A、第2のリングオシレータ回路42B、第3のリングオシレータ回路42Cからカウンタ値を読み取ることによって、プロセスは開始する(ブロック74)。第1のリングオシレータ回路42A、第2のリングオシレータ回路42B、第3のリングオシレータ回路42Cからのカウンタ値を平均し、少なくとも1つの平均カウンタ値を生成することによって、プロセスは続く(ブロック76)。カウンタ値と遅延調整を関連付ける参照テーブルを用い、平均カウンタ値に基づいて少なくとも1つの必要な遅延調整を決定することによって、プロセスはさらに続く(ブロック78)。第1のクロック信号24(図1)を調整して、必要な遅延調整に基づいて第2のクロック信号28(図1)を提供することによって、プロセスは完了する(ブロック80)。図5に示される流れ図は、本開示の例示的な実施形態であり、本開示の範囲を限定することは意図されない。
3つのリングオシレータ42A、42B、42Cからの測定値が図4の例では用いられるが、1つのリングオシレータ42からの1つのみの測定値、または、半導体ダイ18で提供される利用可能なリングオシレータ42の任意の複数、組合せ、またはすべてからの測定値が、遅延調整を提供するために利用されてよいことに、留意されたい。たとえば、2つ以上のリングオシレータ42からの測定値が利用される場合、適切な遅延調整を選択するための平均カウンタ値を提供するために、測定値は一緒に平均され得る。機能回路20のクリティカルパスが、半導体ダイ18で提供される他のリングオシレータよりも、あるリングオシレータ42により近く位置している場合を含めて、半導体ダイ18の1つまたは複数の領域のリングオシレータ42が、機能回路20の他の部分または一部よりも、機能回路20の動作に対する影響が大きいと判定される場合、平均は重みを付けられてもよい。あるいは、複数のリングオシレータ42からの複数のカウンタ値の中で、最小の値を有するカウンタ測定値が、遅延調整を求めるために用いられ得る。このようにして、遅延調整は、半導体ダイ18におけるリングオシレータ42の配置により決定されるような、半導体ダイ18の最悪の場合の動作特性に対応するように、提供される。カウンタ測定値は、リングオシレータ42の1つまたは複数からのものであってよく、限定されることなく、任意の所望の方式で処理または分析され得る。
図6A〜6Eは、第2のクロック信号28が動作監視回路16を利用してどのように提供され得るかという、様々な実施形態をさらに示し説明するための、図1に示されるクロック調整回路12と関連付けられるタイミング図である。図6Aは、調整されていないクロック信号である第1のクロック信号24のタイミング図である。第2のクロック信号28は、調整されたクロック信号である。したがって、図6B〜6Eは、複数の第１の遷移部の間のタイミング調整と、第１の遷移部と第２の遷移部の間のタイミング調整とに関連する、第2のクロック信号28の4つの異なる実施形態を示す4つのタイミング図である。4つの異なる実施形態の各々は、機能回路20の具体的なニーズに対処するために用いられる。たとえば、図6Bは、第２の遷移部への調整の後の第2のクロック信号28を示す。図6Cは、第１の遷移部への調整の後の第2のクロック信号28を示す。図6Dは、第2のクロック信号28の周波数への調整の後の第2のクロック信号28を示す。図6Eは、第１の遷移部と第２の遷移部の両方に対する調整の後の二次的なクロック信号28を示す。
上で言及されたように、図6Aは、調整されていないクロック信号である第1のクロック信号24の一実施形態による、第1のクロック信号24のタイミング図である。第1のクロック信号24は、第1の第１の遷移部82、第2の第１の遷移部84、第1の第２の遷移部86、第1の第１の遷移部82と第1の第２の遷移部86との間の第1の時間遅延88、および、第1の第１の遷移部82と第2の第１の遷移部84との間の第2の時間遅延90を有する。第1の第２の遷移部86は、第1の第１の遷移部82の後の最初の遷移部であり、第2の第１の遷移部84は、第1の第２の遷移部86の後の最初の遷移部である。したがって、第1の第１の遷移部82および第1の第２の遷移部86は、隣接する遷移部であり、第1の第２の遷移部86および第2の第１の遷移部84は、隣接する遷移部であり、第1の第１の遷移部82および第2の第１の遷移部84は、隣接する第１の遷移部である。第2の時間遅延90は、第1のクロック信号24の周期である。
第1のクロック信号24の一実施形態では、第2の時間遅延90は厳密に制御され、第1の時間遅延88は厳密には制御されない。第１の遷移部にのみ反応する回路では、第1の時間遅延88の変動は、関係がないことがある。しかし、第２の遷移部に反応する回路は、第1の時間遅延88の変動に反応し得る。たとえば、キャッシュメモリ回路は、第１の遷移部82、84と第２の遷移部86の両方を利用して、キャッシュメモリへの高速なアクセスを提供することができる。一実施形態では、機能回路20は、キャッシュメモリ読取回路を含む。第1の時間遅延88が厳密に制御されている場合でも、第1の時間遅延88は、最悪の場合のPVT遅延変動が存在すると不十分であり得る。
上で言及されたように、図6Bは、第２の遷移部への調整の後の第2のクロック信号28の第1の実施形態を示す。図6Bは、第2のクロック信号28の第1の実施形態による、第2のクロック信号28のタイミング図である。第1のクロック信号24の第1の時間遅延88は、第２の遷移部の調整92のみを第1のクロック信号24に適用して、第2のクロック信号28を提供することによって、調整される。上で言及されたように、第1の時間遅延88は、第1のクロック信号24の、第1の第１の遷移部82と隣接する第1の第２の遷移部86との間の遅延である。第1のクロック信号24への第２の遷移部の調整92は、機能回路20のタイミングのニーズに対応することができ、機能回路20のPVT遅延変動を補償することができ、厳密には制御されていない第1の時間遅延88を補償することができ、またはこれらの任意の組合せが可能である。第２の遷移部の調整92は、第1の第２の遷移部86の遅延として、図6Bでは示される。第2のクロック信号28のある代替的な実施形態では、第２の遷移部の調整92は、第1の第２の遷移部86を前倒しする(図示せず)。機能回路20の一実施形態では、第２の遷移部の調整92は、第1の第２の遷移部86を前倒しして(図示せず)、第1の第２の遷移部86と第2の第１の遷移部84との間に必要な遅延を提供する。
上で言及されたように、図6Cは、第１の遷移部への調整の後の第2のクロック信号28の第2の実施形態を示す。図6Cは、第2のクロック信号28の第2の実施形態による、第2のクロック信号28のタイミング図である。第1のクロック信号24の第2の時間遅延90は、第１の遷移部の調整94を第1のクロック信号24に適用して、第2のクロック信号28を提供することによって、調整される。第2の時間遅延90は、第1の第１の遷移部82と第2の第１の遷移部84との間の遅延なので、第2の時間遅延90は、第1のクロック信号24の隣接する第１の遷移部の間の遅延である。第1のクロック信号24への第１の遷移部の調整94は、機能回路20のタイミングのニーズに対応することができ、機能回路20のPVT遅延変動を補償することができ、またはこれらの両方が可能である。第１の遷移部の調整94は、第2の第１の遷移部84の遅延として、図6Cでは示される。第2のクロック信号28のある代替的な実施形態では、第１の遷移部の調整94は、第2の第１の遷移部84を前倒しする(図示せず)。
上で言及されたように、図6Dは、第2のクロック信号28の周波数の調整の後の第2のクロック信号28の第3の実施形態を示す。当技術分野でよく知られているように、信号の周波数は、信号の周期の逆数に等しい。図6Dは、第2のクロック信号28の第3の実施形態による、第2のクロック信号28のタイミング図であり、第1のクロック信号24の周期は、第2のクロック信号28を提供するように調整される。したがって、第1のクロック信号24の第1の時間遅延88と第2の時間遅延90の両方は、第２の遷移部の調整92と第１の遷移部の調整94の両方を第1のクロック信号24に適用して、第2のクロック信号28を提供することによって、調整される。たとえば、クロック合成回路を使用して、参照クロック信号として第1のクロック信号24を用いて第2のクロック信号28を提供すると、第2の時間遅延90に等しい、第1のクロック信号24の周期が調整され得る。この目的は、第2のクロック信号28の周期を制御することである。高精度の、第１の遷移部の調整94を実現するために、クロック合成回路38は、たとえば、2つの整数の除数値をデューティサイクルで切り替えることに基づき得る、小数整数除算回路(fractional integer divide circuit)を含み得る。デューティサイクルを変化させることで、除数値の小数部分が変化する。小数整数除算回路は、当技術分野では知られている。その結果、第2のクロック信号28は、第1のクロック信号24の周期とはわずかな差を有するように制御され得る。
第1の時間遅延88の変化は、必ずしも重要ではないが、クロック合成回路の自然な挙動である。第1のクロック信号24への第１の遷移部の調整94は、機能回路20のタイミングのニーズに対応することができ、機能回路20のPVT遅延変動を補償することができ、またはこれらの両方が可能である。第１の遷移部の調整94および第２の遷移部の調整92は、第1の第２の遷移部86および第2の第１の遷移部84の遅延として、図6Dに示される。第2のクロック信号28のある代替的な実施形態では、第２の遷移部の調整92は、第1の第２の遷移部86を前倒しし(図示せず)、第１の遷移部の調整94は、第2の第１の遷移部84を前倒しする(図示せず)。
上で言及されたように、図6Eは、第１の遷移部と第２の遷移部の両方への調整の後の第2のクロック信号28の第4の実施形態を示す。図6Eは、第2のクロック信号28の第4の実施形態による、第2のクロック信号28のタイミング図である。第2のクロック信号28の第4の実施形態は、図6Bおよび6Cにそれぞれ示される、第2のクロック信号28の第1の実施形態と第2の実施形態の組合せである。第1の時間遅延88は、第２の遷移部の調整92を適用することによって調整され、第2の時間遅延90は、第１の遷移部の調整94を第1のクロック信号24に適用して、第2のクロック信号28を提供することによって調整される。第2の時間遅延90は、第1の第１の遷移部82と第2の第１の遷移部84の間の遅延なので、第2の時間遅延90は、第1のクロック信号24の隣接する第１の遷移部の間の遅延であり、上で言及されたように、第1の時間遅延88は、第1のクロック信号24の、第1の第１の遷移部82と隣接する第1の第２の遷移部86との間の遅延である。第1のクロック信号24への第２の遷移部の調整92は、機能回路20のタイミングのニーズに対応することができ、機能回路20のPVT遅延変動を補償することができ、厳密には制御されていない第1の時間遅延88を補償することができ、またはこれらの任意の組合せが可能である。第1のクロック信号24への第１の遷移部の調整94は、機能回路20のタイミングのニーズに対応することができ、機能回路20のPVT遅延変動を補償することができ、またはこれらの両方が可能である。第１の遷移部の調整94および第２の遷移部の調整92は、第1の第２の遷移部86および第2の第１の遷移部84の遅延として、図6Eに示される。第2のクロック信号28の代替的な実施形態では、第２の遷移部の調整92は、第1の第２の遷移部86を前倒しし(図示せず)、第１の遷移部の調整94は、第2の第１の遷移部84を前倒し(図示せず)、またはこれらの両方である。
図6Aに示される第1のクロック信号24は、第1の第１の遷移部82および第2の第１の遷移部84を、LOWの論理レベルからHIGHの論理レベルへの遷移部として示し、第２の遷移部86を、HIGHの論理レベルからLOWの論理レベルへの遷移部として示す。第1のクロック信号24のある代替的な実施形態では、第1のクロック信号24の第１の遷移部は、HIGHの論理レベルからLOWの論理レベルであり(図示せず)、第1のクロック信号24の第２の遷移部は、LOWの論理レベルからHIGHの論理レベルである(図示せず)。
上で言及され図6Aおよび6Bに示されるように、第1のクロック信号24の第1の時間遅延88は、第２の遷移部の調整92を第1のクロック信号24に適用して、第2のクロック信号28を提供することによって、調整される。図6Bに示されるように、第２の遷移部の調整92は、第1のクロック信号24の第1の第２の遷移部86を遅延させて、第2のクロック信号28を提供することができる。したがって、図3Aに示されるクロックエッジ調整回路36は、第1のクロック信号24の第1の第２の遷移部86を遅延させ、第1のクロック信号24の第2の第１の遷移部84を遅延させ、またはこれら両方を行うために、プログラム可能な遅延回路110を含み得る。プログラム可能な遅延回路110は、様々な回路または方法を用いて実装され得る。この点において、図7Aは、一実施形態による、プログラム可能な遅延回路110の一例の概略図である。
図7Aに示されるように、プログラム可能な遅延回路110は、直流電流(DC)電源信号112および第1のクロック信号24を受け取ることができ、第1のクロック信号24には、第1のクロック信号24の第1の第２の遷移部86に加えられるプログラム可能な遅延がある。プログラム可能な遅延回路110は、第1のクロック信号24の第2の第１の遷移部84に加えられるプログラム可能な遅延も、受け取ることができる。このようにして、プログラム可能な遅延回路100は、エッジが調整された出力信号114を提供することができ、出力信号114は、第2のクロック信号28を提供するためにクロックエッジ調整回路36により使用される。
図7Aの実施形態におけるプログラム可能な遅延回路110の概略図は、第2のインバータ118が直列に結合された第1のインバータ116を示す。第1のインバータ116および第2のインバータ118は、DC電源信号112を受け取る。第1のインバータ116は、第1のクロック信号24を受け取って反転し、第2のインバータ118に与え、第2のインバータ118は、反転された信号を印加してエッジが調整された出力信号114を提供し、出力信号114は、第1のインバータ116および第2のインバータ118により与えられるどのような遅延も含む、第1のクロック信号24の遅延された複製物である。クロックエッジ調整回路36は、第1の遅延イネーブル信号120、第2の遅延イネーブル信号122、第3の遅延イネーブル信号124、および第4の遅延イネーブル信号126を、プログラム可能な遅延回路110に提供することができる。具体的には、第1のインバータ116は、第1の遅延イネーブル信号120および第2の遅延イネーブル信号122を受け取り、第1のインバータ116を通る際の遅延を制御し、第2のインバータ118は、第3の遅延イネーブル信号124および第4の遅延イネーブル信号126を受け取り、第2のインバータ118を通る際の遅延を制御する。プログラム可能な遅延回路110の一実施形態では、遅延イネーブル信号120、122、124、126は、第1のクロック信号24の第1の第２の遷移部86のみの遅延を調整するために、用いられ得る。プログラム可能な遅延回路110の別の実施形態では、遅延イネーブル信号120、122、124、126は、第1のクロック信号24の第2の第１の遷移部84のみの遅延を調整するために、用いられ得る。プログラム可能な遅延回路110のさらに別の実施形態では、遅延イネーブル信号120、122、124、126は、第1のクロック信号24の第2の第１の遷移部84と第1の第２の遷移部86の両方の遅延を調整するために、用いられ得る。
プログラム可能な遅延回路110の代替的な実施形態は、任意の数の遅延イネーブル信号を含み得るので、各インバータ116、118は、任意の数の遅延イネーブル信号を有する。プログラム可能な遅延回路110の追加の実施形態は、直列に結合された任意の偶数の数のインバータを含んでもよく、任意の数の遅延イネーブル信号を含んでもよい。直列に結合された偶数の数のインバータを用いることで、エッジが調整された出力信号114が提供され、出力信号114は、第1のクロック信号24の遅延された複製物である。プログラム可能な遅延回路110の他の実施形態は、直列に結合された任意の奇数の数のインバータを含んでもよく、任意の数の遅延イネーブル信号を含んでもよい。直列に結合された奇数の数のインバータを用いることで、エッジが調整された出力信号114が提供され、出力信号114は、第1のクロック信号24の遅延され反転された複製物である。
図7Bは、図7Aの第1のインバータ116および第2のインバータ118のさらなる詳細を例示する代替的な実施形態による、プログラム可能な遅延回路110の概略図である。図7Bの第1のインバータ116および第2のインバータ118の動作上の詳細事項を論じる前に、部品および接続状態がまず以下で紹介される。この実施形態では、第1のインバータ116は、第1のPMOSトランジスタ素子140、第2のPMOSトランジスタ素子142、第3のPMOSトランジスタ素子144、第1のNMOSトランジスタ素子146、第2のNMOSトランジスタ素子148、および第3のNMOSトランジスタ素子150を含む。この実施形態では、第2のインバータ118は、第4のPMOSトランジスタ素子152、第5のPMOSトランジスタ素子154、第6のPMOSトランジスタ素子156、第4のNMOSトランジスタ素子158、第5のNMOSトランジスタ素子160、および第6のNMOSトランジスタ素子162を含む。
第1のNMOSトランジスタ素子146、第2のNMOSトランジスタ素子148、第4のNMOSトランジスタ素子158、および第5のNMOSトランジスタ素子160のソースは、グラウンドに結合される。第1のPMOSトランジスタ素子140、第2のPMOSトランジスタ素子142、第4のPMOSトランジスタ素子152、および第5のPMOSトランジスタ素子154のソースは、一緒に結合され、DC電源信号112を受け取る。第1のPMOSトランジスタ素子140、第3のPMOSトランジスタ素子144、第1のNMOSトランジスタ素子146、および第3のNMOSトランジスタ素子150のゲートは、一緒に結合され、第1のクロック信号24を受け取る。第1のPMOSトランジスタ素子140、第3のPMOSトランジスタ素子144、第1のNMOSトランジスタ素子146、および第3のNMOSトランジスタ素子150のドレインは、一緒に結合され、第2のインバータ118へ入力を与える。第2のPMOSトランジスタ素子142のドレインは、第3のPMOSトランジスタ素子144のソースに結合される。第2のNMOSトランジスタ素子148のドレインは、第3のNMOSトランジスタ素子150のソースに結合される。第2のPMOSトランジスタ素子142のゲートは、第1の遅延イネーブル信号120を受け取り、第2のNMOSトランジスタ素子148のゲートは、第2の遅延イネーブル信号122を受け取る。
第4のNMOSトランジスタ素子158、第6のNMOSトランジスタ素子162、第4のPMOSトランジスタ素子152、および第6のPMOSトランジスタ素子156のゲートは、第2のインバータ118の入力に結合される。第4のNMOSトランジスタ素子158、第6のNMOSトランジスタ素子162、第4のPMOSトランジスタ素子152、および第6のPMOSトランジスタ素子156のドレインは、一緒に結合され、エッジが調整された出力信号114を提供する。第5のNMOSトランジスタ素子160のドレインは、第6のNMOSトランジスタ素子162のソースに結合される。第6のPMOSトランジスタ素子156のソースは、第5のPMOSトランジスタ素子154のドレインに結合される。第2のPMOSトランジスタ素子154のゲートは、第3の遅延イネーブル信号124を受け取り、第5のNMOSトランジスタ素子160のゲートは、第4の遅延イネーブル信号126を受け取る。
第1のNMOSトランジスタ素子146および第1のPMOSトランジスタ素子140は、第1のインバータ116の反転機能を提供し、第4のNMOSトランジスタ素子158および第4のPMOSトランジスタ素子152は、第2のインバータ118の反転機能を提供する。第2のNMOSトランジスタ素子148、第3のNMOSトランジスタ素子150、第2のPMOSトランジスタ素子142、および第3のPMOSトランジスタ素子144は、第1のインバータ116、第5のNMOSトランジスタ素子160、および第6のNMOSトランジスタ素子162の駆動の強さを変えるために用いられ得る。第5のPMOSトランジスタ素子154および第6のPMOSトランジスタ素子156は、第2のインバータ118の駆動の強さを変えるために用いられ得る。第1のインバータ116の出力と第2のインバータ118の出力は、寄生容量に結合されるので、第1のインバータ116および第2のインバータ118の駆動の強さを変えることで、それぞれ、第1のインバータ116および第2のインバータ118の遅延を変化させることができる。したがって、第1のインバータ116の遅延および第2のインバータ118の遅延は、遅延イネーブル信号120、122、124、126を用いて制御され得る。その結果、遅延イネーブル信号120、122、124、126は、必要に応じて、第2の第１の遷移部84の遅延、第1の第２の遷移部86の遅延、またはこれらの両方を調整するために、用いられ得る。
この点において、一動作モードでは、第1の遅延イネーブル信号120、第2の遅延イネーブル信号122、第3の遅延イネーブル信号124、および第4の遅延イネーブル信号126が、すべて非アクティブ状態である場合、第2のPMOSトランジスタ素子142、第5のPMOSトランジスタ素子154、第2のNMOSトランジスタ素子148、および第5のNMOSトランジスタ素子160は、動作しない。したがって、第1のPMOSトランジスタ素子140、第4のPMOSトランジスタ素子152、第1のNMOSトランジスタ素子146、および第4のNMOSトランジスタ素子158のみが、動作可能である。したがって、第1のインバータ116および第2のインバータ118の駆動の強さは最小であり、これにより、第1のインバータ116と第2のインバータ118の直列結合を通る際の遅延が最大になる。その結果、最大の遅延が、第1のクロック信号24の第1の第２の遷移部86および第1のクロック信号24の第2の第１の遷移部84に加えられる。
別の動作モードでは、第1の遅延イネーブル信号120がアクティブ状態である場合、第2のPMOSトランジスタ素子142が動作する。したがって、第1のクロック信号24の第1の第２の遷移部86において、第1のクロック信号24はHIGH状態からLOW状態に移行し、これにより、第1のPMOSトランジスタ素子140と第3のPMOSトランジスタ素子144の両方が動作可能になり駆動の強さを提供するので、第1の第２の遷移部86に加えられる遅延を低減する。さらに、第4の遅延イネーブル信号126もアクティブ状態である場合、第5のNMOSトランジスタ素子160が動作する。したがって、第1のクロック信号24の第1の第２の遷移部86において、第1のクロック信号24はHIGH状態からLOW状態に移行し、これにより、第1のPMOSトランジスタ素子140と第3のPMOSトランジスタ素子144の両方が動作可能になり駆動の強さを提供する。その結果、第1のインバータ116の出力はLOW状態からHIGH状態に移行し、これにより、第4のNMOSトランジスタ素子158と第6のNMOSトランジスタ素子162の両方が動作可能になり駆動の強さを提供するので、第1の第２の遷移部86に加えられる遅延をさらに低減する。一般に、第1の遅延イネーブル信号120および第4の遅延イネーブル信号126は、第1のクロック信号24の第1の第２の遷移部86の遅延を制御するために用いられる。
別の動作モードでは、第2の遅延イネーブル信号122がアクティブ状態である場合、第2のNMOSトランジスタ素子148が動作する。したがって、第1のクロック信号24の第2の第１の遷移部84において、第1のクロック信号24はLOW状態からHIGH状態に移行し、これにより、第1のNMOSトランジスタ素子146と第3のNMOSトランジスタ素子150の両方が動作可能になり駆動の強さを提供するので、第2の第１の遷移部84に加えられる遅延を低減する。さらに、第3の遅延イネーブル信号124もアクティブ状態である場合、第5のPMOSトランジスタ素子154が動作する。したがって、第1のクロック信号24の第2の第１の遷移部84において、第1のクロック信号24はLOW状態からHIGH状態に移行し、これにより、第1のNMOSトランジスタ素子146と第3のNMOSトランジスタ素子150の両方が動作可能になり駆動の強さを提供する。その結果、第1のインバータ116の出力はHIGH状態からLOW状態に移行し、これにより、第4のPMOSトランジスタ素子152と第6のPMOSトランジスタ素子156の両方が動作可能になり駆動の強さを提供するので、第2の第１の遷移部84に加えられる遅延をさらに低減する。一般に、第2の遅延イネーブル信号122および第3の遅延イネーブル信号124は、第1のクロック信号24の第2の第１の遷移部84の遅延を制御するために用いられる。
第1のインバータ116および第2のインバータ118の代替的な実施形態は、第1の遅延イネーブル信号120、第4の遅延イネーブル信号126、第2のPMOSトランジスタ素子142、第3のPMOSトランジスタ素子144、第5のNMOSトランジスタ素子160、および第6のNMOSトランジスタ素子162を省略してもよいので、第1のクロック信号24の第1の第２の遷移部86の遅延のみが、制御され得る。第1のインバータ116および第2のインバータ118の追加の実施形態は、第2の遅延イネーブル信号122、第3の遅延イネーブル信号124、第2のNMOSトランジスタ素子148、第3のNMOSトランジスタ素子150、第5のPMOSトランジスタ素子154、および第6のPMOSトランジスタ素子156を省略してもよいので、第1のクロック信号24の第2の第１の遷移部84の遅延のみが、制御され得る。
動作監視回路16およびクロック調整回路12は、任意の所望の機能回路のために、クロック信号を制御して調整するのに利用され得る。たとえば、図8〜10は、動作監視回路16およびクロック調整回路12を利用して、コンピューティングシステムに関連する動作特性を測定し、測定された動作特性に基づいて、コンピューティングシステムが用いるシステムクロックを調整する、コンピューティングシステムの詳細を示す。この点において、図8は、機能回路20の一実施形態による、図1に示される機能回路20のブロック図である。中央演算処理装置(CPU)173は、制御システム14およびメモリ制御回路174を提供する。機能回路20は、CPU173ならびに復号およびメモリ回路176を含む。多くのコンピューティング回路は、命令を取得し、データを保存して取り出すためなどに、何らかの形態のメモリへのアクセスを必要とする。メモリアクセスは、具体的なメモリの位置を特定するためのアドレス指定信号、データを受け取り送るためのデータ信号、トランザクションを開始しトランザクションの種類を特定するための制御信号、および、動作を同期して容易にするためのタイミング信号と、関連付けられ得る。復号およびメモリ回路176は、複数のメモリセルを含むメモリ回路を有する。各メモリセルは、単一のビットの情報を記憶する。メモリセルは、複数のメモリワードを提供するように配置され、各メモリワードは、メモリセルのグループにより提供される複数のビットを含む。通常、メモリワードのビットの少なくとも一部は、同時にアクセスされる。
メモリ制御回路174は、復号およびメモリ回路176の中のメモリセルへのアクセスを制御する。メモリ制御回路174は、アドレスバス178を用いて、復号およびメモリ回路176に複数のアドレス信号を提供し、特定のメモリアクセスのためのメモリ回路の中の具体的なアドレスを選択する。メモリ制御回路174は、制御バス180を用い、復号およびメモリ回路176に複数のメモリ制御信号を提供して、メモリアクセスを開始し、メモリ読取りまたはメモリ書込みのようなメモリアクセスの種類を制御する。メモリ制御回路174ならびに復号およびメモリ回路176は、タイミング、同期、各々の特定のメモリアクセスの容易化のために、第2のクロック信号28を各々受け取り、用いることができる。データ信号は、各メモリアクセスと関連付けられるデータを移送するために、メモリ制御回路174と復号およびメモリ回路176との間でデータバス182を用いる、双方向信号である。
メモリ読取りでは、データは、復号およびメモリ回路176からメモリ制御回路174に移送される。メモリ書込みでは、データは、メモリ制御回路174から復号およびメモリ回路176に移送される。図8に示される機能回路20は、本開示の例示的な実施形態であり、本開示の範囲を限定することは意図されない。機能回路20の代替的な実施形態は、図8に示される信号のいずれかまたはすべてを省略してもよく、他の信号を加えてもよく、図8に示されるブロックのいずれかまたはすべてを省略してもよく、追加のブロックを追加してもよく、またはこれらの任意の組合せであってよい。
図8に示される復号およびメモリ回路176は、復号回路を含んでもよく、復号回路は、各メモリアクセスのアドレスを復号し、各メモリアクセスおよびメモリ回路を制御することができ、これにより、各メモリの位置と関連付けられる回路を提供する。したがって、図9は、復号およびメモリ回路176の一実施形態による、図8に示される復号およびメモリ回路176のブロック図である。復号およびメモリ回路176は、復号回路184およびメモリ回路186を含む。復号回路184は、第2のクロック信号28を受け取り、アドレスバス178を用いてアドレス信号を受け取り、制御バス180を用いて制御信号を受け取る。復号回路184は、ワード線バス188を用いて、複数のワード線をメモリ回路186に提供する。ワード線バス188は、0番目のワード線190を含む。さらに、復号回路184は、読取ビット線アクセス信号192および書込ビット線アクセス信号194を、メモリ回路186に提供する。データバス182は、メモリ制御回路174(図8)とメモリ回路186との間の、データの移送に用いられる。
各メモリアクセスのために、復号回路184は、アドレスバス178により提供されるアドレス信号の中の符号化されたメモリアドレスを復号して、どの具体的なワード線が、アクセスされるべきメモリの位置と関連付けられるかを決定する。メモリ回路186の一実施形態では、メモリ回路186の中の各メモリワードは、固有のワード線を有する。メモリ回路186の代替的な実施形態では、メモリ回路186の中の2つ以上のメモリワードは、固有のワード線と組み合わされ関連付けられ得る。そのような構成では、複数のメモリワードは、各メモリアクセスと同時にアクセスされ得る。復号回路184は、制御バス180により提供される制御信号に基づいて、アクセスが読取りか書込みかを判定する。次いで、復号回路184は、アクセスされるべきメモリの位置と関連付けられる特定のワード線をアサートする。たとえば、復号されたアドレスが、メモリ回路186の中の第0のワード線に位置する場合、復号回路184は、アドレスの復号に基づいて、第0のワード線イネーブル信号218をアサートすることができ、次いで、第0のワード線イネーブル信号218および復号回路184の中の他の制御信号(図示せず)に基づいて、第0のワード線190をアサートすることができる。第0のワード線イネーブル信号218は、復号回路184の内部にある。次に、復号回路184は、メモリアクセスが読取りか書込みかに応じて、読取ビット線アクセス信号192と書込ビット線アクセス信号194のいずれかをアサートする。メモリアクセスが読取りである場合、読取ビット線アクセス信号192がアサートされると、アサートされたワード線と関連付けられたメモリセルは、セルの内容を読取ビット線に出力する。読取ビット線の内容は、データバス182を用いてデータ信号に出力され、メモリ制御回路174(図8)により受け取られる。
メモリアクセスが書込みである場合、メモリ制御回路174(図8)は、データバス182を用いて、データ信号に書き込まれるべきデータを送る。そして、書込ビット線アクセス信号194がアサートされると、データバス182からのデータの内容が、メモリ回路186の書込ビット線に上げられて、アサートされたワード線と関連付けられるメモリセルが、書込ビット線からのデータを入力することで、前の内容に上書きする。ビット線は、読取りと書込みの両方の役割を果たし得ること、および、メモリビット線は差動であり得ること、すなわち、論理値が電位(電圧)の差により決定され得ることに、当業者は気付くであろう。図9に示される復号およびメモリ回路176は、本開示の例示的な実施形態であり、本開示の範囲を限定することは意図されない。復号およびメモリ回路176の代替的な実施形態は、図9に示される信号のいずれかまたはすべてを省略してもよく、他の信号を加えてもよく、図9に示されるブロックのいずれかまたはすべてを省略してもよく、追加のブロックを追加してもよく、またはこれらの任意の組合せであってよい。
図10A〜10Fは、復号およびメモリ回路176の別の実施形態による、メモリ回路186の第0のワード線メモリ読取りの間に、第1のクロック信号24を調整することの例示的な利点を示す、図8に示される復号およびメモリ回路176と関連するタイミング図である。図10Aは、図6Aと同等であり、分かりやすくするために繰り返す。上で言及されたように、第1のクロック信号24は、第1の第１の遷移部82、第2の第１の遷移部84、第1の第２の遷移部86、第1の第１の遷移部82と第1の第２の遷移部86との間の第1の時間遅延88、および、第1の第１の遷移部82と第2の第１の遷移部84との間の第2の時間遅延90を有する。
図10Bは、第1の時間遅延88を変えるために第２の遷移部の調整92が加えられた、第2のクロック信号28を示す。図10Cは、アドレスバス178(図8および図9)により提供される、アドレス信号を示す。図10Dは、復号回路184(図9)により提供される、第0のワード線イネーブル信号218(図9)を示す。図10Eは、復号回路184(図9)により提供される、第0のワード線190を示す。図10Fは、復号回路184(図9)により提供される、読取ビット線アクセス信号192を示す。
第1の第１の遷移部82は、メモリ回路186(図9)へのメモリ読取りの開始をゲート制御する。第２の遷移部の調整92により調整されるような、第1の第２の遷移部86は、メモリ読取サイクルのワード線イネーブルの部分の開始をゲート制御する。第1の第１の遷移部82の後の何らかの時点で、メモリ制御回路174(図8)は、図10Cで示されるように、アドレスバス178と関連付けられるアドレス信号で、不変のアドレスを提供する。復号回路184(図9)は、アドレスを復号して、第0のワード線イネーブル信号218(図9)を含む、第0のワード線190(図9)と関連付けられるワード線のすべてのためのワード線イネーブル信号を提供する。適切な動作のために、ワード線は、「ワンホット(one hot)」の挙動を示すことが必要であり得る。これは、第２の遷移部の調整92により調整されるような第1の第２の遷移部86に基づいて、全体のワード線イネーブル信号(図示せず)がアクティブ状態に移行する前に、第0のワード線イネーブル信号218を含むワード線イネーブル信号のすべてが安定しなければならないということである。または、複数のワード線が同時にアクティブになることがあり、これはメモリの破損を引き起こし得る。しかし、図10Dで示されるように、アドレス信号対ワード線のイネーブル信号の遅延224は、第0のワード線イネーブル信号218の復号を、第２の遷移部の調整92により調整されるような第1の第２の遷移部86よりも遅くすることはないので、メモリの破損は起こらない。そのような状況では、第0のワード線190のゲート制御は、全体のワード線イネーブル信号(図示せず)に基づき、全体のワード線イネーブル信号は、図10Eで示されるように、第２の遷移部の調整92により調整されるような第1の第２の遷移部86によりゲート制御される。メモリ読取サイクルの間、読取ビット線アクセス信号192(図9)は、遅延回路(図示せず)により提供される時間遅延226の後、提示される実施形態ではHIGH状態であるアクティブ状態に移行する。
本明細書で論じられた設計および方法によるクロック調整システムは、半導体ダイ18、集積回路、ならびに/または、電子デバイスおよび/もしくはプロセッサベースのデバイスもしくはシステムを含むデバイスに、含まれてよく、または組み込まれてよい。そのようなデバイスの例は、限定はされないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、移動位置データユニット、携帯電話、セルラー電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤを含む。
この点において、図11は、動作監視回路16、クロック調整回路12、および上で説明された関連する回路を利用し得る、プロセッサベースのシステム228を例示する。プロセッサベースのシステム228は、電子デバイス230に含まれ得る。この例では、プロセッサベースのシステム228は、プロセッサ234および組み込まれたキャッシュシステム236を含む中央演算処理装置(CPU)232を含む。キャッシュシステム236は、頻繁にアクセスされるデータの一時的な記憶への高速なアクセスのために、プロセッサ234にアクセス可能なキャッシュメモリ240へのアクセスを制御する、キャッシュ管理ユニット238を含む。動作監視回路16は、プロセッサベースのシステム228と関連するパフォーマンスを測定することができる。クロック調整回路12は、CPU232から第1のクロック信号24を受け取ることができ、第1のクロック信号24の調整に基づいて、第2のクロック信号28をCPU232に提供することができる。クロック調整は、動作監視回路16を用いて得られるパフォーマンス測定に基づき得る。CPU232はシステムバス44に結合され、システムバス44は、プロセッサベースのシステム228に含まれる他のデバイスを相互に接続する。よく知られているように、CPU232は、アドレス情報、制御情報、およびデータ情報をシステムバス44を通じて交換することによって、これらの他のデバイスと通信する。これらのデバイスは、任意の種類のデバイスを含み得る。図11に示されるように、これらのデバイスは、例として、システムメモリ242、1つまたは複数の入力デバイス244、1つまたは複数の出力デバイス246、ネットワークインターフェースデバイス248、ならびにディスプレイコントローラ250を含み得る。
1つまたは複数の入力デバイス244は、限定はされないが、入力キー、スイッチ、音声プロセッサなどを含む、任意の種類の入力デバイスを含み得る。1つまたは複数の出力デバイス246は、限定はされないが、音声インジケータ、映像インジケータ、他の視覚的なインジケータなどを含む、任意の種類の出力デバイスを含み得る。ネットワークインターフェースデバイス248は、ネットワーク252とのデータの交換を可能にするように構成される、任意のデバイスであってよい。ネットワーク252は、限定はされないが、有線ネットワークまたはワイヤレスネットワーク、非公開ネットワークまたは公開ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、任意の種類のネットワークであってよい。ネットワークインターフェースデバイス248は、所望の任意の種類の通信プロトコルをサポートすることができる。
CPU232は、システムバス44を通じて、システムメモリ242にアクセスすることもできる。システムメモリ242は、システムメモリ242にアクセスするための、上で前に説明された回路および方法を含み得る。システムメモリ242は、スタティックメモリおよび/またはダイナミックメモリを含み得る。システムメモリ242は、CPU232のための、プログラムストア254およびデータストア256を含み得る。CPU232はまた、システムバス44を通じてディスプレイコントローラ250にアクセスして、ディスプレイ258に送信される情報を制御することもできる。ディスプレイコントローラ250は、メモリコントローラ260と、CPU232との通信に応答してディスプレイ258に送られるべきデータを記憶するための、メモリ262とを含み得る。ディスプレイコントローラ250は、ビデオプロセッサ264を介して表示されるべき情報を、ディスプレイ258に送り、ビデオプロセッサ264は、表示されるべき情報を、ディスプレイ258に適切なフォーマットとなるように処理する。ディスプレイ258は、限定はされないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む、任意の種類のディスプレイを含み得る。
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子的なハードウェアとして、メモリもしくは別のコンピュータ可読媒体に記憶されプロセッサもしくは他の処理デバイスにより実行される命令として、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。この互換性を明確に示すために、上記では、様々な例示的構成要素、ブロック、モジュール、回路、およびステップは全般的に、それらの機能に関して説明されている。そのような機能がどのように実装されるかは、具体的な用途、設計の選択、および/またはシステム全体に課される設計制約により決まる。当業者は、説明した機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理回路、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せで実装または実行することができる。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
本明細書で開示される実施形態は、ハードウェアで具現化されてよく、メモリに記憶される命令により具現化されてよく、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取専用メモリ(ROM)、電気的にプログラム可能なROM(EPROM)、電気的に消去可能なプログラム可能ROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または、当技術分野で知られている任意の他の形態のコンピュータ可読媒体に、存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はASIC中に存在し得る。ASICは遠隔局に存在し得る。代替的には、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバの中に、個別の構成要素として存在し得る。
本明細書の例示的な実施形態のいずれかで説明された動作ステップは、例および議論を提供するために説明されたものであることにも、留意されたい。説明された動作は、例示された順序以外の多くの異なる順序で実行されてもよい。さらに、単一の動作ステップで説明される動作は、実際には、多くの異なるステップで実行され得る。加えて、例示的な実施形態において論じられた1つまたは複数の動作ステップは、組み合わされてもよい。流れ図において例示される動作ステップは、当業者に容易に明らかとなるような多くの異なる修正を受けてもよいことを、理解されたい。情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることも、当業者には理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
本開示の上記の説明は、当業者が本開示を実現または使用できるようにするために提供される。本開示への様々な修正が当業者には容易に明らかになることになり、本明細書に定義する一般原理は、本開示の趣旨および範囲を逸脱することなしに他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されることを意図するものではなく、本明細書で開示する原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
10 クロック調整回路
12 クロック調整回路
14 制御システム
16 動作監視回路
18 半導体ダイ
20 機能回路
22 動作情報
24 第1のクロック信号
26 クロック調整回路
28 第2のクロック信号
36 クロックエッジ調整回路
38 クロック合成回路
40 第3のクロック信号
42A 第1のリングオシレータ回路
44 システムバス
82 第1の第１の遷移部
84 第2の第１の遷移部
86 第1の第２の遷移部
88 第1の時間遅延
90 第2の時間遅延
110 プログラム可能な遅延回路
116 第1のインバータ
120 第1の遅延イネーブル信号
140 第1のPMOSトランジスタ素子
146 第1のNMOSトランジスタ素子
173 中央演算処理装置
174 メモリ制御回路
176 復号およびメモリ回路
178 アクセスバス
180 制御バス
182 データバス
184 復号回路
186 メモリ回路
188 ワード線バス
192 読取ビット線アクセス信号
194 書込ビット線アクセス信号
228 プロセッサベースのシステム
230 電子デバイス

Claims (17)

  1. 第1の論理レベルから第2の論理レベルへの第1の遷移部と、前記第2の論理レベルから前記第1の論理レベルへの第2の遷移部と、１周期の中に前記第1の論理レベルから前記第2の論理レベルへの第3の遷移部と、を有するクロック信号を調整するための回路であって、
    半導体ダイにおいて提供され、前記半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定し、測定された少なくとも1つ動作特性を生成するように構成される、動作監視回路と、
    前記測定された少なくとも1つの動作特性を受信し、前記クロック信号の、前記第2の遷移部と前記第3の遷移部のどちらか1つの発生、または前記第2の遷移部と前記第3の遷移部の両方の発生を、前記測定された少なくとも1つの動作特性に基づいて調整し、前記第1の論理レベルから前記第2の論理レベルへの第１の遷移部と、前記第2の論理レベルから前記第1の論理レベルへの第２の遷移部とを有する調整されたクロック信号を生成するように構成されるクロック調整回路と、
    を具備し、
    前記クロック調整回路は、前記クロック信号および遅延イネーブル信号を受信し、前記クロック信号の、前記第2の遷移部と前記第3の遷移部のどちらか1つの発生、または、前記第2の遷移部と前記第3の遷移部の両方の発生を、前記遅延イネーブル信号に基づいて調整し、前記調整されたクロック信号を生成するように構成されているプログラム可能な遅延回路を具備し、
    前記プログラム可能な遅延回路は、
    前記クロック信号を受信するための入力と、出力と、を有する第1インバータと、
    前記第1インバータの前記入力に接続されるゲートと、ソースと、前記第1インバータの前記出力に接続されるドレインと、を有する第１PMOSトランジスタと、
    前記第1インバータの前記入力に接続されるゲートと、ソースと、前記第１PMOSトランジスタの前記ドレインに接続されるドレインと、を有する第１NMOSトランジスタと、
    前記遅延イネーブル信号に属する第１遅延イネーブル信号を受信するためのゲートと、前記第１PMOSトランジスタの前記ソースに接続されるドレインと、を有する第２PMOSトランジスタと、
    前記遅延イネーブル信号に属する第２遅延イネーブル信号を受信するためのゲートと、前記第１NMOSトランジスタの前記ソースに接続されるドレインと、を有する第２NMOSトランジスタと、
    を含み、
    前記動作監視回路は、デジタル回路系を含み、
    前記測定された少なくとも1つの動作特性は、前記デジタル回路系の動作と関連付けられ、
    前記デジタル回路系は、第1のリングオシレータ回路と、第2のリングオシレータ回路と、第3のリングオシレータ回路と、を含み、
    前記第1のリングオシレータ回路は、少なくとも1つの低閾値電圧(LVT)電界効果トランジスタ(FET)を含み、
    前記第2のリングオシレータ回路は、少なくとも1つの高閾値電圧(HVT)FETを含み、
    前記第3のリングオシレータ回路は、少なくとも1つのノミナル閾値電圧(NVT)FETを含むことを特徴とする回路。
  2. 前記調整されたクロック信号が、前記機能回路に提供されることを特徴とする請求項1に記載の回路。
  3. 前記プログラム可能な遅延回路はさらに、
    前記第1インバータの前記出力に接続される入力と、前記調整されたクロック信号を提供するための出力と、を有する第２インバータと、
    前記第２インバータの前記入力に接続されるゲートと、ソースと、ドレインと、を有する第３PMOSトランジスタと、
    前記第２インバータの前記入力に接続されるゲートと、ソースと、前記第３PMOSトランジスタの前記ドレインに接続されるドレインと、を有する第３NMOSトランジスタと、
    前記遅延イネーブル信号に属する第３遅延イネーブル信号を受信するためのゲートと、前記第３PMOSトランジスタの前記ソースに接続されるドレインと、を有する第４PMOSトランジスタと、
    前記遅延イネーブル信号に属する第４遅延イネーブル信号を受信するためのゲートと、前記第３NMOSトランジスタの前記ソースに接続されるドレインとを有する、第４NMOSトランジスタと
    を含むことを特徴とする請求項1に記載の回路。
  4. 前記クロック調整回路がさらに、前記クロック信号および前記測定された少なくとも1つの動作特性を受信し、前記遅延イネーブル信号を生成するように構成されるクロックエッジ調整回路を含むことを特徴とする請求項3に記載の回路。
  5. 前記測定された少なくとも1つの動作特性に基づいて、前記動作監視回路から動作情報を受信し、該動作情報に基づいて、前記クロック調整回路にクロック調整情報を提供するように構成される制御システムをさらに含み、
    前記調整されたクロック信号はさらに、前記クロック調整情報に基づくことを特徴とする請求項1に記載の回路。
  6. 前記機能回路は、前記調整されたクロック信号を受信するように構成された復号およびメモリ回路系を含み、
    前記復号およびメモリ回路系へのメモリの読取りは、前記調整されたクロック信号に基づくことを特徴とする請求項1に記載の回路。
  7. 前記第１の遷移部は、前記復号およびメモリ回路系への前記メモリの読取りの開始をゲート制御し、
    前記第２の遷移部は、前記メモリの読取りの間に、前記復号およびメモリ回路系へのワード線イネーブル信号をゲート制御することを特徴とする請求項6に記載の回路。
  8. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、移動位置データユニット、携帯電話、セルラー電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなる群から選択されるデバイスに組み込まれることを特徴とする請求項1に記載の回路。
  9. 第1の論理レベルから第2の論理レベルへの第1の遷移部と、前記第2の論理レベルから前記第1の論理レベルへの第2の遷移部と、１周期の中に前記第1の論理レベルから前記第2の論理レベルへの第3の遷移部と、を有するクロック信号を調整するための回路であって、
    半導体ダイにおいて提供され、前記半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定し、測定された少なくとも1つ動作特性を生成するための手段と、
    前記クロック信号の、前記第2の遷移部と前記第3の遷移部のどちらか1つの発生、または前記第2の遷移部と前記第3の遷移部の両方の発生を、前記測定された少なくとも1つの動作特性に基づいて調整して、前記第1の論理レベルから前記第2の論理レベルへの第１の遷移部と、前記第2の論理レベルから前記第1の論理レベルへの第２の遷移部とを有する調整されたクロック信号を生成するための手段と、
    を含み、
    前記調整するための手段が、
    前記クロック信号を受信するための入力と、出力とを有する第1インバータと、
    前記第1インバータの前記入力に接続されるゲートと、ソースと、前記第1インバータの前記出力に接続されるドレインと、を有する第１PMOSトランジスタと、
    前記第1インバータの前記入力に接続されるゲートと、ソースと、前記第１PMOSトランジスタの前記ドレインに接続されるドレインと、を有する第１NMOSトランジスタと、
    第１遅延イネーブル信号を受信するためのゲートと、前記第１PMOSトランジスタの前記ソースに接続されるドレインと、を有する第２PMOSトランジスタと、
    第２遅延イネーブル信号を受信するためのゲートと、前記第１NMOSトランジスタの前記ソースに接続されるドレインと、を有する第２NMOSトランジスタと、
    前記第1インバータの前記出力に接続される入力と、前記調整されたクロック信号を提供するための出力と、を有する第２インバータと、
    前記第２インバータの前記入力に接続されるゲートと、ソースと、ドレインと、を有する第３PMOSトランジスタと、
    前記第２インバータの前記入力に接続されるゲートと、ソースと、前記第３PMOSトランジスタの前記ドレインに接続されるドレインと、を有する第３NMOSトランジスタと、
    第３遅延イネーブル信号を受信するためのゲートと、前記第３PMOSトランジスタの前記ソースに接続されるドレインと、を有する第４PMOSトランジスタと、
    第４遅延イネーブル信号を受信するためのゲートと、前記第３NMOSトランジスタの前記ソースに接続されるドレインと、を有する第４NMOSトランジスタと、
    を含み、
    前記半導体ダイにおいて提供され、前記半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定し、測定された少なくとも1つ動作特性を生成するための手段は、
    第1のリングオシレータ回路と、
    第2のリングオシレータ回路と、
    第3のリングオシレータ回路と、を含み、
    前記第1のリングオシレータ回路は、少なくとも1つの低閾値電圧(LVT)電界効果トランジスタ(FET)を含み、
    前記第2のリングオシレータ回路は、少なくとも1つの高閾値電圧(HVT)FETを含み、
    前記第3のリングオシレータ回路は、少なくとも1つのノミナル閾値電圧(NVT)FETを含むことを特徴とする回路。
  10. 第1の論理レベルから第2の論理レベルへの第1の遷移部と、前記第2の論理レベルから前記第1の論理レベルへの第2の遷移部と、１周期の中に前記第1の論理レベルから前記第2の論理レベルへの第3の遷移部と、を有するクロック信号を調整するための方法であって、
    半導体ダイの中の動作監視回路を用いて、前記半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定するステップと、
    前記クロック信号の、前記第2の遷移部と前記第3の遷移部のどちらか1つの発生、または前記第2の遷移部と前記第3の遷移部の両方の発生を、前記測定された少なくとも1つの動作特性に基づいて調整して、前記第1の論理レベルから前記第2の論理レベルへの第１の遷移部と、前記第2の論理レベルから前記第1の論理レベルへの第２の遷移部とを有する調整されたクロック信号を生成するステップと、
    第１遅延イネーブル信号および第２遅延イネーブル信号に基づいて、第1インバータの駆動の強さを調整するステップと、
    第１遅延イネーブル信号および第２遅延イネーブル信号に基づいて、第２インバータの前記駆動の強さを調整するステップと、
    を含み、
    前記第２インバータは、前記調整されたクロック信号を提供する際に前記第1インバータに接続され、
    前記少なくとも1つの動作特性を測定するステップは、
    複数のリングオシレータ回路からカウンタ値を読み取るステップと、
    前記カウンタ値を平均して、少なくとも1つの平均カウンタ値を生成するステップと、
    を含み、
    前記クロック信号の、前記第2の遷移部と前記第3の遷移部のどちらか1つの発生、または、前記第2の遷移部と前記第3の遷移部の両方の発生を調整するステップは、
    前記カウンタ値と遅延調整を関連付ける参照テーブルを用いて、前記少なくとも1つの平均カウンタ値に基づき、少なくとも1つの必要な遅延調整を決定するステップと、
    前記少なくとも1つの必要な遅延調整に基づき、前記クロック信号の、前記第2の遷移部と前記第3の遷移部のどちらか1つの発生、または、前記第2の遷移部と前記第3の遷移部の両方の発生を調整して、前記調整されたクロック信号を生成するステップと、
    を含むことを特徴とする方法。
  11. 前記調整されたクロック信号を前記機能回路に提供するステップをさらに含むことを特徴とする請求項１０に記載の方法。
  12. 前記少なくとも1つの動作特性を測定するステップが、制御システムにより指示されることを特徴とする請求項１０に記載の方法。
  13. 半導体ダイであって、
    前記半導体ダイの中の機能回路に関連する少なくとも1つの動作特性を測定するように構成される動作監視回路を含み、
    前記測定された少なくとも1つの動作特性に基づいてクロック信号を調整して、前記機能回路に調整されたクロック信号を提供するように構成されるクロック調整回路に結合され、
    前記クロック信号は、第1の論理レベルから第2の論理レベルへの第1の遷移部と、前記第2の論理レベルから前記第1の論理レベルへの第2の遷移部と、１周期の中に前記第1の論理レベルから前記第2の論理レベルへの第3の遷移部と、を有し、
    前記クロック調整回路は、前記測定された少なくとも1つの動作特性に基づいて、前記クロック信号の、前記第2の遷移部と前記第3の遷移部のどちらか1つの発生、または、前記第2の遷移部と前記第3の遷移部の両方の発生を調整して、前記第1の論理レベルから前記第2の論理レベルへの第１の遷移部と、前記第2の論理レベルから前記第1の論理レベルへの第２の遷移部とを有する前記調整されたクロック信号を生成し、
    前記クロック調整回路は、前記クロック信号および遅延イネーブル信号を受信して、前記クロック信号の、前記第2の遷移部と前記第3の遷移部のどちらか1つの発生、または、前記第2の遷移部と前記第3の遷移部の両方の発生を、前記遅延イネーブル信号に基づいて調整し、前記調整されたクロック信号を生成するように構成されたプログラム可能な遅延回路を備え、
    前記プログラム可能な遅延回路は、
    前記クロック信号を受信するための入力と、出力と、を有する第1インバータと、
    前記第1インバータの前記入力に接続されるゲートと、ソースと、前記第1インバータの前記出力に接続されるドレインと、を有する第１PMOSトランジスタと、
    前記第1インバータの前記入力に接続されるゲートと、ソースと、前記第１PMOSトランジスタの前記ドレインに接続されるドレインと、を有する第１NMOSトランジスタと、
    前記遅延イネーブル信号に属する第１遅延イネーブル信号を受信するためのゲートと、前記第１PMOSトランジスタの前記ソースに接続されるドレインと、を有する第２PMOSトランジスタと、
    前記遅延イネーブル信号に属する第２遅延イネーブル信号を受信するためのゲートと、前記第１NMOSトランジスタの前記ソースに接続されるドレインと、を有する第２NMOSトランジスタと、
    前記第1インバータの前記出力に接続される入力と、前記調整されたクロック信号を提供するための出力と、を有する第２インバータと、
    前記第２インバータの前記入力に接続されるゲートと、ソースと、ドレインと、を有する第３PMOSトランジスタと、
    前記第２インバータの前記入力に接続されるゲートと、ソースと、前記第３PMOSトランジスタの前記ドレインに接続されるドレインと、を有する第３NMOSトランジスタと、
    前記遅延イネーブル信号に属する第３遅延イネーブル信号を受信するためのゲートと、前記第３PMOSトランジスタの前記ソースに接続されるドレインと、を有する第４PMOSトランジスタと、
    前記遅延イネーブル信号に属する第４遅延イネーブル信号を受信するためのゲートと、前記第３NMOSトランジスタの前記ソースに接続されるドレインと、を有する第４NMOSトランジスタと、
    を含み、
    前記動作監視回路は、デジタル回路系を含み、
    前記測定された少なくとも1つの動作特性は、前記デジタル回路系の動作と関連付けられ、
    前記デジタル回路系は、第1のリングオシレータ回路と、第2のリングオシレータ回路と、第3のリングオシレータ回路と、を含み、
    前記第1のリングオシレータ回路は、少なくとも1つの低閾値電圧(LVT)電界効果トランジスタ(FET)を含み、
    前記第2のリングオシレータ回路は、少なくとも1つの高閾値電圧(HVT)FETを含み、
    前記第3のリングオシレータ回路は、少なくとも1つのノミナル閾値電圧(NVT)FETを含むことを特徴とする半導体ダイ。
  14. 前記クロック調整回路がさらに、前記クロック信号および前記測定された少なくとも1つの動作特性を受信し、前記遅延イネーブル信号を生成するように構成される、クロックエッジ調整回路を含むことを特徴とする請求項１３に記載の半導体ダイ。
  15. 前記機能回路は、前記調整されたクロック信号を受信するように構成された復号およびメモリ回路系を含み、
    前記復号およびメモリ回路系へのメモリの読取りは、前記調整されたクロック信号に基づくことを特徴とする請求項１４に記載の半導体ダイ。
  16. 前記第１の遷移部は、前記復号およびメモリ回路系への前記メモリの読取りの開始をゲート制御し、
    前記第２の遷移部は、前記メモリの読取りの間に、前記復号およびメモリ回路系へのワード線イネーブル信号をゲート制御することを特徴とする請求項１５に記載の半導体ダイ。
  17. 前記クロック調整回路をさらに含むことを特徴とする請求項１３に記載の半導体ダイ。
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