JPH03166614A - クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はクロック発生回路、特に１チップＣＰＵ或い
はＤＳＰ等の信号処理用のＩＣに好適なクロック発生回
路に関する． ？発明の概要〕 この発明では、クロック発生回路に於いて、ＩＣ内の動
作限界を決定するクリチカルパスのゲ■ート遅延に相当
する遅延を有するゲート回路で組んだリングオシレータ
をクロック発生回路としてＩＣ内に構成し、その発振器
の電源電圧を制御することによって、発振周波数を調整
するようにしたことにより、クロックの周波数を調整で
きるようにしたものである． 〔従来の技術〕 １チップＣＰＵ或いはＤＳＰ等のＩＣでは、信号処理が
所定のクロックに基づいて行なわれている。従来、上述
のクロックの供給は、主に２通りの方法でなされていた
． その一つは、外部で形威されたクロックがクロック入力
端子からＩＣに供給されるものであり、他の一つは、Ｉ
Ｃに内蔵されているクロック発生回路から導出されてい
る端子に水晶振動子が取付けられるものである。

しかしながら、クロックが外部から供給されるものにあ
っては、外部にクロックを形戒するための回路が必要に
なり、回路構或が複雑化してしまうものであった。また
、水晶振動子を取付けてクロックを得るものにあっては
、水晶振動子の取付けが面倒であり、更に、クロックの
周波数の上限がカタログに記載されている所定の周波数
に従う他はなく、実際にはもっと高速に動作しうるもの
であっても、温度特性その他のバラツキの影響を考慮し
て、上述の所定の周波数以上に高速動作させることがで
きないものであった。

そこで、本願出願人の提案にかかる実開昭６３−３１４
３１号公報には、ＩＣ内に設けられている処理回路の内
、最も処理時間の長い処理回路と同一或いは等価の回路
をＩＣ内に別個に設け、この別個に設けられた回路に対
して直列にマージン設定用の遅延回路を付加し、上述の
回路及び遅延回路をリング状に接続して構成したリング
オシレータをクロック発生回路として用いる技術が開示
されている。

〔発明が解決しようとする課題〕

上述の技術、即ち、最も処理時間の長い処理回路と同一
或いは等価の回路であって、ＩＣ内に別個に設けられた
回路に対して直列に遅延回路を付加してリングオシレー
タを構或する技術では、付加される遅延回路のマージン
が固定的であったため、クロックの周波数の調整機能が
ないという問題点があった。

例えば、最近の信号処理の形態としてパイプライン処理
に代えて時分割処理が行なわれる傾向があるが、時分割
処理の場合には、クロックサイクルが短くなるため、必
要最小限のマージンを設定しなければならない。しかし
ながら、上述の従来技術では、この要求を満たすことが
できないことがある． また、ＩＣの製造段階では、同一に設計されたものであ
ってもゲート回路の動作速度にバラッキが発生するため
、夫々のＩＣに適した最適なマージンを設定しなければ
ならない。しかしながら、上述の従来技術では、この要
求を満たすことができないことがある。

従って、この発明の目的は、クロックの周波数の調整機
能を有するＩＣ内蔵用のクロック発生回路を提供するこ
とにある． 〔課題を解決するための手段〕 この発明では、ＩＣ内の動作限界を決定するクリチカル
パスのゲート遅延に相当する遅延を有するゲート回路で
組んだリングオシレータをクロック発生回路としてＩＣ
内に構成し、その発振器の電源電圧を制御することによ
って、発振周波数を調整するようにした構戒としている
。

〔作用〕

ＩＣ内のゲート遅延が最大となるパス、即ち、クリチカ
ルパスのゲート遅延時間に相当する遅延を有するゲート
回路でリングオシレータが構成される。このリングオシ
レータがクロック発生回路としてＩＣ内に組み込まれる
。そして、リングオシレータに供給される電源電圧が制
御されることによって、クロックの周波数が調整される
。

従って、クロックの周波数を調整でき、最適な周波数が
選択でき、ゲート遅延に対するクロックの周期のマージ
ンを必要最小限且つ最適な状態に設定できる。そして、
僅かな構成要素で簡単に回路を構或でき、設計、調整が
容易にできる。

〔実施例〕

以下、この発明の一実施例について第１図乃至第６図を
参照して説明する。この実施例は、１チップＣＰＵ或い
はＤＳＰ等のＩＣに対し、この発明が適用されたもので
ある。まず、第１図を用いて、この発明の概略を説明す
る． 高速プロセッサでは、しばしばパイプライン処理が行な
われる。これは、高速処理を実現するために、レジスタ
或いは記憶素子を用いて処理回路を挟むもので、恰も１
ステップ（例えば、１クロックサイクル）に１つの処理
が実行されたかの如くにデータが出力される。

具体的には、第１図の信号処理部１内のレジスタ２、３
間に処理回路４が挟まれたものであって、これが複数段
、直列接続された構戒、或いはリング状に接続された構
或によってパイプライン処理が実行される。尚、処理回
路４は、論理回路、演算回路等を表すものである。この
パイプライン処理の実行に際しては、レジスタ２、３間
に挟まれた処理回路４のバスの内、ゲート遅延が最大と
なるクリチカルパスの遅延時間によって、プロセッサの
動作限界、つまり、クロック周波数の上限が決定される
。

そこで、クリチカルパスのゲート遅延に相当する遅延を
有するゲート回路で組まれたリングオシレータが、クロ
ック発生回路として構成されることによって、処理回路
４に固有の最高周波数のクロックに基づいて、演算処理
が行なわれる。

ついで、第１図を参照してこの発明の一実施例の構或及
び動作を説明する。

第１図の構或に示されるように、ＩＣ５では、クロック
ＣＬＨに基づいて各種信号処理がなされる。

ＩＣ５には、信号処理部１と、この信号処理部１及び図
示せぬ他の回路に供給されるクロックＣＬＫを形成する
ためのクロック発生回路６とから主に構成される。

信号処理部１は、レジスタ２、３と、このレジスタ２、
３間に配された処理回路４とから主に構戒される。そし
て、上述のように、この処理回路４では、レジスタ２が
信号処理部１の入力側、レジスタ３が信号処理部１の出
力側に配されることによって、パイプライン処理がなさ
れる。尚、信号処理部１に代えてＦＩＦＯバッファメモ
リを用いることもできる。

入力データＤＡが、ＩＣ５の入力側の図示せぬ外部回路
から信号処理部１のレジスタ２に供給される。信号処理
部１では、入力データＤＡの供給されたことが検出され
ると共に、入力データＤＡがレジスタ２を介して処理回
路４に取込まれ、この処理回路４で所定の処理、例えば
演算処理が、クロック発生回路６から供給されるクロッ
クＣＬＫに基づいてなされる。一般的には、クロックＣ
’ＬＫの周波数は、入力データＤＡのデータレートより
も十分に高く設定される。処理が終了すると、処理回路
４は、入力側の外部回路から供給される新たな入力デー
タＤＡを待つ状態にされる。また処理の終了によって、
出力データＤｏが発生した時、出力データＤｏはレジス
タ３に取り込まれると共に、図示せぬ出力側の外部回路
に対し出力データＤＯの存在を示すフラグがセットされ
る。

ＩＣ５の出力側に於ける図示せぬ外部回路では、このフ
ラグを参照して、出力データＤｏを受取る．この時、フ
ラグがリセットされる．従って、信号処理部１は、出力
データＤｏを出力する際に、フラグを参照して、もしフ
ラグがセットされている状態であれば、出力データＤｏ
を出力せず待機状態とされる。

クロック発生回路６は、第２図に示されるように、クリ
チカルパスのゲート遅延時間に相当する遅延を有するイ
ンバータ７の直列接続によって構成されているリングオ
シレータであり、出力側にはクロックバッファ８が配さ
れている。そして、このクロック発生回路６で形威され
たクロックＣＬＫは、クロックバッファ８より端子９を
介して信号処理部１を始めその他の各種回路に供給され
る。

この実施例では、クロック発生回路６の発振周波数ｆ１
を変化させるために、信号処理部１と、クロック発生回
路６の夫々に供給される電圧が異なるものとされている
。即ち、ＩＣ５を動作させるために電圧ｖ１、ｖ２が、
端子１０、１１を介して供給される。尚、端子１２は、
接地電位ＶＧＮＤとされる。

電圧ｖ１は、主に信号処理部１を動作させる所定の電圧
であり、図示のように、信号処理部１の（＋）端子に供
給される。

電圧Ｖ２は、主にクロック発生回路６を動作させ、その
発振周波数ｆ１を変化させるための所定の電圧であり、
クロック発生回路６の（＋）端子に供給される。この電
圧■２を電圧Ｖ１と等しくすると、クロック発生回路６
のゲート遅延時間がクリチカルパスのゲート遅延時間と
同程度なので、動作不可能な高い発振周波数となる。接
地電位■ＧＮＤは、図示のように、信号処理部１の（−
）端子と、クロック発生回路６の（一）端子に、夫々、
接続されている。

クロック発生回路６の発振周波数ｆ１は、第３図に示さ
れるように電圧ｖ２に対して略比例関係にあるので、電
圧ｖ２を低くすると発振周波数１１が低下して動作可能
な周波数となり、更に電圧Ｖ２を低くすると発振周波数
ｆｌが更に低下してマージンがより一層とれるようにな
る．そこで、最適なマージンの得られる発振周波数ｆＯ
に対応する電圧Ｖ２０が選択され、固定される。

このようにクロック発生回路６の発振周波数ｆ１を必要
に応じて変化させることができる。従って、ゲート遅延
に対するクロックの周期のマージンを必要最小限で且つ
最適に設定でき、適切な動作点を設定できる．また、ク
ロック発生回路６は僅かな構或要素で簡単に回路を構或
できるので、設計、調整が容易になる． 次いで、電圧■２の形戒について説明する。

クロック発生回路６は、もともと僅かな構戒要素で簡単
に回路を構戒できるため消費電流が小さい。従って、専
用の電源回路を備える必要はなく、例えば、第４図に示
されるように電圧変換手段１３を用いて電圧Ｖ１から電
圧■２が形威される。

図中、１４は、電源回路である。

電圧変換手段１３の例が第５図及び第６図に示される。

第５図には、３端子レギュレータｌ５を用いて電圧変換
手段１３を構戒する例が示されている。

端子１６には電圧Ｖ１が供給され、端子１７から電圧ｖ
２が取り出される。また、端子ｌ８は接地電位Ｖ　ＧＮ
Ｄとされる。３端子レギュレータ１５がら出力される電
圧Ｖ１が可変抵抗１９で分圧されることによって、安定
的に電圧■２が形威され、この電圧Ｖ２は端子１７から
取出される。

第６図には、可変抵抗２０を用いて電圧変換手段１３を
構或する例が示されている。端子１６には電圧Ｖｌが供
給され、端子１７から電圧■２が取り出される．また、
端子１８は、接地電位ＶＧＮＤとされる．端子１６、１
７間が可変抵抗２０で接続され、電圧Ｖ工が可変抵抗２
０で分圧されることによって、電圧ｖ２が形威され、こ
の電圧Ｖ２が端子１７から取出される。このようにして
、電圧■２が形威される。

尚、この実施例では、主にパイプライン処理を例にして
説明しているが、この発明は、バイブライン処理の場合
に限られることがなく、時分割処理或いは複数の論理回
路を用いてクロックに同期した状態で演算処理が行なわ
れる時にも適用できる。また、この実施例では、ＩＣ５
の対象として、高速処理用のＩＣが考えられており、高
速処理用のＩＣとしては、例えば、ＧａＡｓ，ＥＣＬは
勿論、ＣＭＯＳ等をも含めて考えられている。

〔発明の効果〕

この発明によれば、ＩＣ内の動作限界を決定するクリチ
カルパスのゲート遅延に相当する遅延を有するゲート回
路で組んだリングオシレータをＩＣ内に構成し、その発
振器の電源電圧を制御することによって発振周波数を調
整するようにしているので、クロック発生回路の発振周
波数を必要に応じて調整でき、クロックの周波数を最適
な状態に設定できるという効果がある。

クロック発生回路の発振周波数が調整できるので、ゲー
ト遅延に対するクロックの周期のマージンを、必要最小
限で且つ最適な状態に設定できるという効果がある． また、クロック発生回路をリングオシレータにて構成し
ているので、僅かな構或要素で簡単に回路を構成でき、
設計、調整が容易にできるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はクロック発生回路の構或を示す回路図、第３図は電圧
と発振周波数の関係を示す特性図、第４図乃至第６図は
夫々電圧変換手段とその構戒を示す図である． 図面における主要な符号の説明 ５：ＩＣ、６：クロック発生回路、７：インバータ、ｆ
１、ｆ１０：発振周波数、ｖ１、■２、Ｖ２０：電圧。 ーラ〔オ脅ヒイタ」 第１図 リンク゜オツレータ 第２図 電＾りｆｒｈ）八 第４図

Claims (1)

【特許請求の範囲】
1. 　ＩＣ内の動作限界を決定するクリチカルパスのゲート
   遅延に相当する遅延を有するゲート回路で組んだリング
   オシレータをクロック発生回路として上記ＩＣ内に構成
   し、その発振器の電源電圧を制御することによって、発
   振周波数を調整するようにしたことを特徴とするクロッ
   ク発生回路。