JPH11507478A - 混合信号アプリケーションのプロトタイピングのためのプロセス及び該プロセスの前記アプリケーションのためのチップ上のフィールドプログラマブルシステム - Google Patents

Abstract

(57)【要約】 混合信号アプリケーションのプロトタイピングのためのプロセス及びこのプロセスの前記アプリケーションのためのチップ上のフィールドプログラマブルシステムであって、このプロセスは、使用者が、完全な設計及びそのプロトタイピングを特定し、シミュレートし、エミュレートし、計画するため、関係するハードウェアとの関連で独立して使用され、この機能は特殊な設計設定において集約され、このプロセスはまた、図形捕捉及び混合信号のシミュレーションと、構成の読み書きと、前記関係するハードウェアの一部としてのデジタルブロックまたはアナログサブシステム内の任意のポイントのリアルタイムでの検査と、前記関係するハードウェアのいくつかのプログラマブルデジタルセル内のリアルタイムでの変更と、前記プログラマブルデジタルセルの構成及び再構成と、前記関係するハードウェアの相互作用と、汎用ユーザプログラムの実行と、マイクロプロセッサの制御を伴う回路全体における構成コンテキストの記憶と、ＡＳＩＣライブラリを使用した特定用途向集積回路（ＡＳＩＣ）へのデータの送出とで構成される。このシステムは、マイクロプロセッサ（２）と、少なくとも１つのデジタルマクロセル（３）と、ＲＡＭメモリ（１）と、数個のアナログセル（４）と、前記セルを結合するインタフェース（５、６、７、８）とを備える。

Description

【発明の詳細な説明】 混合信号アプリケーションのプロトタイピングのためのプロセス及び該プロセ スの前記アプリケーションのためのチップ上のフィールドプログラマブルシステ ム説明 発明の目的 本発明の目的は、異なるアナログまたは／及びデジタルハードウェアアプリケ ーションに独立して使用可能かつ適用可能で、ハードウェアとソフトウェアとの 間の直接のインタフェースを提供することが可能な、混合信号アプリケーション のプロトタイピングのためのプロセス及びフィールドプログラマブルシステムを 適用するためのチップ上のフィールドプログラマブルシステムによって構成され る。このプロセスは、この目的で現在使用されているシステムに比較して重要な 利点を有する。 本発明にかかるデジタルハードウェアシステムによって識別され実行されうる 動的再構成に基づくアプリーケーションは数多く存在する。これれには、通信ス イッチ、画像処理としての並行処理アプリケーション、アレーに基づくアプリケ ーション等がある。 発明の背景 電子システムが複雑になるにつれて、異なる設計及びプロトタイピングツール を伴う異なるサブシステムを別々に機能させる伝統的な設計方法論に従うことは より困難となっている。システム設計者は、製造の前に、大容量設計を妥当なも のとするためにマッピングすることのできる柔軟なプロトタイプシステムを探求 してきた。しかし、マイクロプロセッサエミュレータ及びデジタルコンフィグア ブルアレーのみが過去において入手できるのみであった。この要望に最終的に答 えるため、最近アナログプログラマブルアレーが出現し、これらによって、市場 に適用される高速プロトタイピングに適したフィールドプログラム装置に対して 工業界が示す興味が確認された。 現在、３つの領域、すなわち、デジタルハードウェア、アナログハードウェア 及びマイクロプロセッサプログラムにおいて、典型的に使用される混合信号アプ リケーションが存在する。中規模の複雑さを有する混合信号集積回路にとって、 ユーザプログラムを動作させるマイクロプロセッサコア、制御目的に使用される いくつかのデジタルハードウェア及びデータ集配またはアナログアプリケーショ ンのためのアナログサブシステムを含めるのは通常である。そのような場合、典 型的な設計者は、通常相互に区別された方法論を用いる。すなわち、マイクロプ ロセッサプログラムのためのアセンブラ−コンパイラ−デバッガ、デジタルハー ドウェアのための設計入力ツール（図形捕捉またはＨＤＬ）及びデジタルシミュ レータ、アナログサブシステムのためのアナログシミュレータ等である。この方 法論を採用する使用者の最も大きな問題は、設計を別々に考え、実行することで あって、これらの３つの領域においてインタフェースを制御することが困難であ ることが判明する。その状態は、プロトタイピングについてもまたあまり有望で はなく、通常最も良い解決方法は、デジタルハードウェアのためのフィールドプ ログラマブルゲートアレー（ＦＰＧＡ）、いくつかの別個の集積回路、または、 最近では、アナログハードウェアのためのアナログアレー、及びユーザプログラ ムのためのマイクロプロセッサエミュレータを使用することである。また、異な るインタフェースを設計する場合には、完全に異なる開発システムを各領域に使 用しなければならないが、特別な注意が必要である。 現在市場にある混合信号アプリケーションをプロトタイピングするためのプロ セッサによって提供される不具合を避けるため、混合信号アプリケーションのプ ロトタイピングのための新たなプロセス及びこのプロセスのアプリケーションの ためのチップ上のフィールドプログラマブルシステムを開発すること、これが本 発明の目的である。 発明の説明 本説明においては、混合信号アプリケーションをプロトタイピングするための プロセス及びこのプロセスのアプリケーションのためのチップ上のフィールドプ ログラマブルシステムが導入される。本発明の目的は、システムプロトタイピン グ及びプログラマブルハードウェアのための新たな概念を示すことにある。この システムは、標準マイクロプロセッサコアを有する混合信号フィールドプログラ マブル装置（ＦＰＤ）と、このＦＰＤを容易にプログラムするためのコンピュー タ支援設計ツール（ＣＡＤツール）の適当なセットと、フィールドプログラマブ ルゲートアレーに容易にマッピングすることができ、必要であれば、ＡＳＩＣに 容易に移行するこのとできる種々の典型的なアプリケーションを支援する一揃い のライブラリマクロとセルによって構成される。 特に、混合信号アプリケーションのプロトタイピングのためのプロセスのアプ リケーションのためのチップ上のフィールドプログラマブルシステムには、好適 には、マイクロプロセッサブロックと、読み書きのための集積記憶媒体、好適に はＲＡＭメモリと、少なくとも１つのデジタルプログラマブルマイクロセルと、 アナログセルと、前記デジタルセルとアナログセルの結合インタフェースとが含 まれる。 前記３つの領域（デジタルハードウェア、アナログハードウェア及びマイクロ プロセッサプログラム）のそれぞれの相互作用は、できるだけ近接したものとす ることができる。すなわち、マイクロプロセッサはアナログ及びデジタルハード ウェア構成の読み書きができ、物理的にポートを接続することができ、マイクロ プロセッサバスの全体はフィールドプログラマブルゲートアレー（ＦＰＧＡ）の ルーチングチャンネルに接続可能で、前記デジタルブロックまたはアナログサブ システム内の任意のポイントをリアルタイムで検査可能で、チップ上に前記フィ ールドプログラマブルシステムを形成するデジタルプログラマブルセルの内部に 収納されたフリップフロップ内にリアルタイムでデータの変更を行うことができ る。そして、このマイクロプロセッサは、プログラマブルセルを構成（及び再構 成）するため、及びそれらにマッピングされた実際のハードウェアに相互作用し 、汎用ユーザプログラムを動作させるために使用される。 本発明の概念は、使用者が上記システムに従うことのできる、完全に集積され た設計及びプロトタイピング方法論に存在する。使用者に、特定し、シミュレー トし、エミュレート（プローブ）し、１つの設計環境を使用した単一のチップ上 に完全な設計をマッピングさせることを最終目的として、使用者に便利な強力な ＣＡＤツールが提供される。これには、混合信号図形捕捉及びシミュレーション 、自動技術的マッピング、配置及びルーチングツール、集積エミュレーションソ フトウェア（これによって徐々にプログラムの実行及びリアルタイムでの内部信 号のチェックが可能となる）、及び集積装置プログラミングパッケージが含まれ る。 大量のライブラリマクロセットによって、典型的な設計ニーズに対する最適解 が提供され、これによって、使用者は、ＨＤＬから任意の手動配置及びルーチン グまでの任意の設計レベルにおいても自己のマクロの実行が可能となる。並行Ａ ＳＩＣライブラリによってもまた、通常のプロトタイピング手法に比較して、Ａ ＳＩＣへの移行がかなり容易となる。 最終的に、付加価値として、二つの構成コンテキストが記憶され、これによっ て、マイクロプロセッサのコマンドによって、全体回路（または回路の一部）の 構成の変更が可能となる。この特徴及びマイクロプロセッサとプログラマブルデ ジタルセルの緊密な相互作用によって、このフィールドプログラマブルゲートア レー（ＦＰＧＡ）を、ハードウェアとソフトウェアの相互作用及び動的再構成に 基づくアプリケーションのための強力なツールとすることができる。 従って、二つの構成コンテキストが、チップ上のフィールドプログラマブルシ ステムの各プログラム可能な機構毎に記憶される。実際、各構成ビットは２つの ポートを有するメモリセルである。 そして、マイクロプロセッサは、動作中、これらのメモリ内のすべての位置に おいて読み書き可能となる。これによって、使用者は、他のコンテキストがまだ アクティブな状態にある間においても、別のコンテキストを再構成することがで き、アクティブなコンテキストを新しいものに変更することができる。このアプ ローチによって、単にマイクロプロセッサのコマンドを発するのみで回路全体を 再構成することができ、再構成に要する時間はマイクロプロセッサの書き込みサ イクルの時間に等しくなる。実際、マイクロプロセッサがＦＰＧＡの任意の単一 セルを再構成できる限り、チップ全体ではなく一揃いのセルを「オンザフライ」 の状態で再構成することができる。さらに、フリップフロップの内部のデータも また複製され、アプリケーションが動作している間にマイクロプロセッサによっ て読み書きすることができる。コンテキストが交換された場合、フリップフロッ プの状態を残りのコンテキストとともに維持または記憶することができる。これ によって、アクティブな状態に設定する前に、アクティブではないコンテキスト のフリップフロップを初期化することが可能となり、コンテキストを変更する場 合には回路ノードの値を保存することができる。 ハードウェアスワップとして知られる本技術によって、バーチャルハードウェ アを効果的に機能させることができる。アクティブでないコンテキストは、コン ピュータシステムのスワップファイル内に記憶されるバーチャルメモリのように 、それらの構成及びデータを保持する。再度必要とする場合にコンピュータのア クチャルメモリに戻されるスワップアーカイブの内部の情報のように、バーチャ ルハードウェアがアクチャルハードウェア源にマップバックされるときにハード ウェアスワップが発生する。さらに、バーチャルハードウェアとソフトウェア手 順との間に類比を確立することができる。すなわち、ソフトウェア手順内の大域 変数がハードウェアスワップの後に保持されるフリップフロップ内のデータと比 較され、手順パラメータが、ハードウェアスワップの間に保存、復元されたフリ ップフロップ内のデータと比較される。 このように、設計手順は、これらの節点から開始して、直接または間接に、シ ミュレーション及び／またはリアルタイムエミュレーションに達し、結果が集積 された波形表示であるように、３つの開始節点を有する閉フローダイヤグラムに マッピングすることができる。これらの開始節点は、チップ自体のフィールドプ ログラマブルシステムに対応し、その設計は、自己のチップ、ＨＤＬ設計、及び 集積ソースコード設計のための機能ブロックにマッピングされる。これらの節点 から、直接または間接に、シミュレーションブロックまたは／及び集積エミュレ ーションにアクセスすることができる。間接的な方法には、そこからリアルタイ ムの集積エミュレーションがアクセスされるチップまたは装置のプログラミング を決定するブロックが含まれる。 この設計フローのキーポイントは、集積方法論に従うことである。これは、集 積設計特定化、シミュレーション、エミュレーション、波形表示、技術的マッピ ング（配置とルーチングを伴う）、及び装置プログラミングを示唆するものであ る。 上述のように、混合信号アプリケーションのプロトタイピングのためのプロセ ス及びこのプロセスの前記アプリケーションのためのチップ上のフィールドプロ グラマブルシステムによって適用される利点を容易に導き出すことができる。こ のように、構成可能なアナログハードウェア及びデジタルハードウェアの柔軟性 、及びデジタルリソースと、アナログサブシステムとマイクロプロセッサとの間 のインタフェースを容易に行うことができるため、集積方法論を実行することが できる。同様に、混合信号アプリケーションのためのプロセスにおいて、チップ 上のフィールドプログラマブルシステムの使用によって、即座に、プリント配線 板（ＰＣＢ）の占有領域を減少させ、装置の再使用化が可能となり、動的再構成 が可能となり、市場へより迅速に供給することが可能となり、これらによってチ ップがよりプロトタイピングに適するものとなり、一連のものを予め製造するこ とが可能となり、マイクロエレクトロニクスにおける研究がより容易となる。 図面の説明 本発明の目的の理解をより容易にするため、添付図面を参照しながら、混合信 号アプリケーションのプロトタイピングのためのプロセス及びこのプロセスの前 記アプリケーションのためのチップ上のフィールドプログラマブルシステムの好 適例を以後説明する。添付図面は以下のとおりである。 １）図１は、チップブロックダイヤグラム上のフィールドプログラマブルシス テムを示す。 ２）図２は、デジタルマクロセルのブロックダイヤグラムを示す。このセルは 、図１に示される装置に含まれる。 ３）図３は、各構成ビットのための２ビットダブルポートメモリセルを示す。 ４）図４は、混合信号アプリケーションのプロトタイピングのためのプロセス の一般図を示す。 本発明の好適例 本発明の目的としてのチップ上のフィールドプログラマブルシステムには、Ｒ ＡＭメモリ（１）と、マイクロプロセッサ（２）と、プログラマブルデジタルマ クロセル（３）と、プログラマブルアナログセル（４）とが含まれる。図１に示 すように、このシステムには、正確にシステムを機能させるための数個のインタ フェース（５、６、７、８）が含まれる。前記デジタルマクロセル（ＤＭＣ）は 、大きな粒度であり、ＬＵＴ（９.１、９.２、９.３、９.４）に基づいたもので あり、合成目標が４ビット幅のプログラマブルセルである。 各探索テーブル（ＬＵＴ）（９.１、９.２、９.３、９.４）は、４入力の任意 のブール関数を実行することができ、２つのＬＵＴを結合し、５入力の関数を形 成することができる。ＤＭＣの４つのＬＵＴを結合して任意の６入力ブール関数 を実行することができる。各デジタルマクロセル（ＤＭＣ）において、４個のフ リップフロップ（ＦＦ）（１０.１、１０.２、１０.３、１０.４）を使用するこ とができ、各々は独立して、同期または非同期セットまたはリセットを伴うマル チプレクサ型またはイネーブル及びラッチまたはＦＦとして構成される。ＤＭＣ の２つの部分（結合部及び連続部）は多少独立して使用することができる。また 、ＤＭＣを１６×４のメモリ（実際は、２つの独立した１６×２のメモリ）、イ ンローディング及びアウトローディングを伴うカスケード配置のために設計され た４ビットの加算器、予め設定されたロード値及び能力を伴うカスケード配置の ために設計された変位記録、及び予め設定されたロード値及び能力を伴うカスケ ード配置のために設計された４ビットの加算カウンタまたは減算カウンタとして 構成することのできる多数のマクロモードが存在する。これらのマクロ機能は特 に合成プログラムに関する使用に適する。 アナログサブシステム（４）は、粗い粒度の固定機能ブロックで構成される。 このアナログ機構には、ユーザプログラマブル増幅器、フィルタ、アナログマル チプレクサ、比較器、電圧調整装置、１０乃至１２ビットのアナログディジタル 変換器／ディジタルアナログ変換器（ＡＤＣ／ＤＡＣ）等が含まれる。フィルタ の運転頻度、増幅器のゲイン及びオフセット、（１つのＤＡＣまたはＡＤＣとし ての）ＡＤＣ／ＤＡＣブロックの機能等のいくつかのパラメータがマイクロプロ セッサ（２）から構成される。 マイクロプロセッサコアとデジタル及びアナログハードウェアを通信するため 、最適化されたシリアルリンクが提供される。この構成は、このインタフェース を使用して読み書きすることができ、デジタルマクロセル（３）（ＤＭＣ）が出 力する実際の信号に対してマイクロプロセッサ（２）によってアクセスすること もできる。このアナログデジタル変換器（ＡＤＣ）はまた、このインタフェース を使用してトリガすることができ、従って、ＡＤＣをマイクロプロセッサのアド レス領域にマッピングするため、無駄な構成可能なハードウェアリソース（ＤＭ Ｃ及びルーチングチャンネル）なしに、マイクロプロセッサから使用することが できる。 図３は、各構成ビットのための２ビットダブルポートメモリセルを示す。フリ ップフロップが示されたこの図において、これらのメモリ位置はマイクロプロセ ッサ２によって読み書きできる。１つのメモリがアクティブモードにある場合に 、他のメモリを後で構成することができ、これによって後者をアクティブ状態に 移行させることができる。 この配置によって、図４に示されるステップに従って設計手順が実行される。 ここでは、この設計手順に対応する閉フローダイヤグラムが示される。この設計 手順には、３つの開始節点が含まれ、これらの任意のものから開始して、直接ま たは間接にシミュレーションまたはリアルタイムの集積エミュレーションに達し 、集積波形表示において対応する結果を見ることができる。これらの開始節点は 、チップ自体の上のフィールドプログラマブルシステムに対応し、ここで、設計 が、ソースコードデザインを決定するＨＤＬデザイン、図形入力ツールにマッピ ングされる。これらの節点から、直接または間接にシミュレーションブロックま たは／及び集積エミュレーションにアクセスすることができる。この間接的な方 法には、チップまたはそこから我々がリアルタイムで集積エミュレーションにア クセスする装置プログラミングを決定するブロックが含まれる。 設計手順で重要なのは、集積プロセスである。これは、使用者が設計仕様、シ ミュレーション、エミュレーション、波形表示、配置とルーチングを伴う技術的 マッピング、及び集積方法における装置プログラミングを準備することを意味す る。 そして、使用者は、実際に設計フローの各点においてシステムを結合させるこ とができる。例えば、使用者は、同期、またはゲートレベルにおいて技術的マッ ピングを行う前にＨＤＬにおいて設計を特定することができ、配置及びルーチン グの前にデジタルマクロセル（チップ）とともに作業を行うことができ、または 手動で配置及びルーチングを行うことができる。 エミュレーションボックスによって、段階を追った実行、ブレークポイント等 、及びアナログまたはデジタル構成の内部ポイントの検査を含むマイクロプロセ ッサのエミュレーションを行うことができる。このように、使用者は連続的なプ ログラム補正性能をチェックすることができるとともに、同時に、回路の実際の ノードの現在値を見ることができる。 最終的に、ＰＣからシステムを増強するため、チップの外部の単純なシリアル インタフェースを使用することができ、従って、チップ上のフィールドプログラ マブルシステム、パーソナルコンピュータ（ＰＣ）及びこれらのインタフェース としてのＲＳ２３２のみによって完全に開発されたシステムを実行することがで きる。 運転時間またはシミュレーション時間における与えられた時において、いかに 全体システムが相互に機能しているかを理解するため、集積された波形表示が設 けられる。この装置には、アナログ波形表示装置（実際は、エミュレーションが 使用されるときには、これはデジタルオシロスコープと略々同様のものである） 、デジタル波形表示装置（これはロジックアナライザのようなものである）、及 びコード実行ウインド（ここでプログラムを追跡し、ブレークポイント等を設定 することができる）が含まれる。 一旦、本発明の本質が記載され、これを実行するための方法が示されると、全 体的にまたはその一部において付け加えることにより、実質的にこれらを改変し ない限り、形状、材質及び配置を多少変更することが可能であり、本発明の最も 重要な特徴は、次のパラグラフにおいて特許請求の範囲として記載される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｌ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ (72)発明者 ファウラ エンリケス，ジュリオ スペイン国 イー―28760 トレス カン トス，セントロ エンプレサス，１，アイ ザック ニュートン 【要約の続き】 は、マイクロプロセッサ（２）と、少なくとも１つのデ ジタルマクロセル（３）と、ＲＡＭメモリ（１）と、数 個のアナログセル（４）と、前記セルを結合するインタ フェース（５、６、７、８）とを備える。

Claims (1)

1. 【特許請求の範囲】 １．使用者が、完全な設計及びそのプロトタイピングを特定し、シミュレートし 、エミュレートし、計画するため、関係するハードウェアとの関連で独立して使 用可能な、混合信号アプリケーションをプロトタイプするためのプロセスであっ て、前記特定、シミュレーション、エミュレーション及び設計計画が、唯１つの 設計環境における集積された機能であって、さらに、 図形捕捉及び混合信号シミュレーションと、 マイクロプロセッサを介した関係するハードウェアの構成の読み書きと、 リアルタイムで、関係するハードウェアに含まれるデジタルブロックまたはア ナログサブシステム内の各ポイントを検査することと、 リアルタイムで、この関係するハードウェアのプログラマブルデジタルセル内 のデータを変更することと、 前記プログラマブルデジタルセルを構成及び再構成することと、 関係するハードウェアを相互作用させることと、 汎用ユーザプログラムを実行することと、 マイクロプロセッサのコマンドに従って、回路全体の構成コンテキストの変更 を可能とする構成コンテキストを記憶することと、 ＡＳＩＣライブラリを使用して特定用途向集積回路（ＡＳＩＣ）へデータを出 力することを含むことを特徴とする混合信号アプリケーションをプロトタイピン グするためのプロセス。 ２．前記構成コンテキストの変更には、プログラマブルセル状態の記憶、アクテ ィブな状態となる前にアクティブではない状態のセルを初期化することを可能に すること、また前記コンテキストの変更の間に回路ノード値を保持することを可 能にすることを含むことを特徴とする請求項１記載の混合信号アプリケーション をプロトタイピングするためのプロセス。 ３．請求項１または２記載の前記プロセスを適用するためのチップ上のフィール ドプログラマブルシステムであって、このシステムには、 １つのマイクロプロセッサ（２）と、 チップ上のＲＡＭメモリ（１）と、 少なくとも１つのデジタルマクロセル（３）と、 アナログセル（４）と、 アナログセル（４）とデジタルセル（３）を結合するインタフェース（５、６ 、７、８）が含まれることを特徴とするフィールドプログラマブルシステム。 ４．前記デジタルマクロセル（３）が、大きな粒度であり、数個のＬＵＴ（探索 テーブル）（９.１、９.２、９.３、９.４）を備え、独立して、または互いに組 み合わされてブール関数を実行し、前記各探索テーブルが４ビット幅を有するこ とを特徴とする請求項３記載のフィールドプログラマブルシステム。 ５．前記各デジタルマクロセル（３）が、４つのフリップフロップ（１０.１、 １０.２、１０.３、１０.４）を包含し、各フリップフロップが独立して構成さ れることを特徴とする請求項３記載のフィールドプログラマブルシステム。