JP2002544576A - エミュレーションシステム用の統合デバッグ機能を備えた再構成可能な集積回路 - Google Patents
エミュレーションシステム用の統合デバッグ機能を備えた再構成可能な集積回路Info
- Publication number
- JP2002544576A JP2002544576A JP2000616197A JP2000616197A JP2002544576A JP 2002544576 A JP2002544576 A JP 2002544576A JP 2000616197 A JP2000616197 A JP 2000616197A JP 2000616197 A JP2000616197 A JP 2000616197A JP 2002544576 A JP2002544576 A JP 2002544576A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- les
- circuit
- scan
- scan register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31705—Debugging aspects, e.g. using test circuits for debugging, using dedicated debugging test circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/17764—Structural details of configuration resources for reliability
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
- Debugging And Monitoring (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
集積回路は、複数の出力及び部分走査レジスタを有する複数の論理素子（ＬＥ）を含むものとして説明される。該複数のＬＥは、対応してＬＥに与えられる複数の入力に応答して複数の出力を生成するように動作し得る。部分走査レジスタは、ＬＥから選択されたものに再構成が可能なように結合され、使用可能な状態になると、部分走査レジスタは、オペレーティング・クロックの特定クロック・サイクルにおいて、選択されたＬＥによってエミュレートされた信号状態値回路素子の記録を捉え、走査バスに出力するように作動し、そこにおいて、部分走査レジスタは、オペレーティング・クロックに適切に比例した走査クロックのアプリケーションによって使用可能とされる。
Description
【０００１】 関連出願 本出願は、「統合デバッグ機能を備えたフィールド・プログラマブル・ゲート
アレイ」という名称で１９９５年１０月１３日にバルビア（Ｂａｒｂｉｅｒ）等
によって出願され、本発明の譲渡人に通常の形で譲渡されている米国特許出願第
０８／５４２，８３８号の継続出願の米国特許出願第０８／９８５，３７２号の
一部継続出願である。
アレイ」という名称で１９９５年１０月１３日にバルビア（Ｂａｒｂｉｅｒ）等
によって出願され、本発明の譲渡人に通常の形で譲渡されている米国特許出願第
０８／５４２，８３８号の継続出願の米国特許出願第０８／９８５，３７２号の
一部継続出願である。
【０００２】 発明の背景 １．発明の分野 本発明は、全体的にはエミュレーションシステムの分野に関し、特に、エミュ
レーションシステムにおいて使用される統合デバッグ機能を備えた再構成可能な
集積回路に関する。
レーションシステムにおいて使用される統合デバッグ機能を備えた再構成可能な
集積回路に関する。
【０００３】 ２．背景情報 回路設計をエミュレートするエミュレーションシステムは、当分野では周知で
ある。通常、従来のエミュレーションシステムは、汎用の統合デバッグ機能のな
いフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）を用いて形成されて
いる。エミュレートされる回路設計は、回路設計の「公式的」記述をコンパイル
するとともに、回路設計をＦＰＧＡの論理素子（ＬＥ）（組合せ論理ブロック（
ＣＬＢ）としても知られる）上へにマッピングすることによって、エミュレーシ
ョンシステム上に「実現」される。これら汎用フィールド・プログラマブルゲー
トアレイは、そのエミュレーションシステムへの適用に関する限り、多くの不利
な点を抱えている。第一に、ＦＰＧＡの内部にマップ化されている個々のノード
における信号の状態が、直接的に観察できないということであり、これは、「隠
された」ノードと呼ばれる。この「隠された」ノードにおける信号の状態を観察
可能にするためには、信号をＦＰＧＡの外に出し、ロジック・アナライザに入れ
るＦＰＧＡの再構成が必要である。それには、膨大な時間を費やす再コンパイル
を必要とする。加えて、検査システム、例えば ロジック・アナライザによって
観察可能（追跡可能）なポート／ノードに信号を持込むために、通常、多数のＦ
ＰＧＡのＩ／Ｏが占有される。更に、経路選定すべき付加的信号により、信号経
路選定の輻輳が増加される。最後に、時間に鋭敏なアプリケーションに関しては
、読取りをトリガするイベントが検出される前に、信号をＦＰＧＡの外へ取出さ
なければならないので、あるイベントの発生に応答して信号が読取られるものと
すると、「隠された」ノード上の信号が、正しい時刻に読取られたか否かを知る
ことは困難である。エミュレータが複雑化するにつれ、ＦＰＧＡのネットワーク
及び相互接続した追跡も増加し、上記の問題は一層悪化する。監視追跡に要する
時間が複雑化を伴いどこまでも増えるにつれ、エミュレーションが実行できる頻
度は、容認できないレベルにまで減少する。
ある。通常、従来のエミュレーションシステムは、汎用の統合デバッグ機能のな
いフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）を用いて形成されて
いる。エミュレートされる回路設計は、回路設計の「公式的」記述をコンパイル
するとともに、回路設計をＦＰＧＡの論理素子（ＬＥ）（組合せ論理ブロック（
ＣＬＢ）としても知られる）上へにマッピングすることによって、エミュレーシ
ョンシステム上に「実現」される。これら汎用フィールド・プログラマブルゲー
トアレイは、そのエミュレーションシステムへの適用に関する限り、多くの不利
な点を抱えている。第一に、ＦＰＧＡの内部にマップ化されている個々のノード
における信号の状態が、直接的に観察できないということであり、これは、「隠
された」ノードと呼ばれる。この「隠された」ノードにおける信号の状態を観察
可能にするためには、信号をＦＰＧＡの外に出し、ロジック・アナライザに入れ
るＦＰＧＡの再構成が必要である。それには、膨大な時間を費やす再コンパイル
を必要とする。加えて、検査システム、例えば ロジック・アナライザによって
観察可能（追跡可能）なポート／ノードに信号を持込むために、通常、多数のＦ
ＰＧＡのＩ／Ｏが占有される。更に、経路選定すべき付加的信号により、信号経
路選定の輻輳が増加される。最後に、時間に鋭敏なアプリケーションに関しては
、読取りをトリガするイベントが検出される前に、信号をＦＰＧＡの外へ取出さ
なければならないので、あるイベントの発生に応答して信号が読取られるものと
すると、「隠された」ノード上の信号が、正しい時刻に読取られたか否かを知る
ことは困難である。エミュレータが複雑化するにつれ、ＦＰＧＡのネットワーク
及び相互接続した追跡も増加し、上記の問題は一層悪化する。監視追跡に要する
時間が複雑化を伴いどこまでも増えるにつれ、エミュレーションが実行できる頻
度は、容認できないレベルにまで減少する。
【０００４】 従って、必要とされるものは、一旦隠されたノードに容易にアクセスできると
ともに、再構成の必要を減少させながら追跡することによって、許容できるエミ
ュレーション頻度でエミュレーションすることを容易にする統合デバッグ機能を
備えた再構成集積回路である。以下に更に詳細に説明するように、まさにそのよ
うな統合デバッグ機能を備えた再構成集積回路を提供する本発明は、前記及び他
の望ましい結果を得るものであり、このことは以下の説明により当業者には明白
となろう。
ともに、再構成の必要を減少させながら追跡することによって、許容できるエミ
ュレーション頻度でエミュレーションすることを容易にする統合デバッグ機能を
備えた再構成集積回路である。以下に更に詳細に説明するように、まさにそのよ
うな統合デバッグ機能を備えた再構成集積回路を提供する本発明は、前記及び他
の望ましい結果を得るものであり、このことは以下の説明により当業者には明白
となろう。
【０００５】 発明の要旨 本発明の教示に基づき、エミュレーションシステムに使用される統合デバッグ
機能を備えた再構成集積回路（ＩＣ）が説明される。特に、本発明の第１実施形
態によれば、集積回路は、複数の出力及び部分走査レジスタを各々有する複数の
論理素子（ＬＥ）を含むものとして説明される。複数のＬＥは、ＬＥに対応して
与えられる複数の入力信号に応答し複数の出力信号を生成するように作動する。
部分走査レジスタは、ＬＥの選択された１つに再構成可能に結合され、使用可能
とされた場合には、オペレーティング・クロックの特定クロック・サイクルにお
いて、選択されたＬＥによりエミュレートされた信号状態値回路素子の記録を捉
えて走査バスに出力するよう作動し、そこにおいて、部分走査レジスタは、オペ
レーティング・クロックに適切に比例した走査クロックの印加により使用可能と
される。 本発明は、添付図面に示された例示的な実施形態によって説明されるが、これ
に限定されるものではない。尚、添付図面の同じ参照番号は、同じの構成要素を
表す。
機能を備えた再構成集積回路（ＩＣ）が説明される。特に、本発明の第１実施形
態によれば、集積回路は、複数の出力及び部分走査レジスタを各々有する複数の
論理素子（ＬＥ）を含むものとして説明される。複数のＬＥは、ＬＥに対応して
与えられる複数の入力信号に応答し複数の出力信号を生成するように作動する。
部分走査レジスタは、ＬＥの選択された１つに再構成可能に結合され、使用可能
とされた場合には、オペレーティング・クロックの特定クロック・サイクルにお
いて、選択されたＬＥによりエミュレートされた信号状態値回路素子の記録を捉
えて走査バスに出力するよう作動し、そこにおいて、部分走査レジスタは、オペ
レーティング・クロックに適切に比例した走査クロックの印加により使用可能と
される。 本発明は、添付図面に示された例示的な実施形態によって説明されるが、これ
に限定されるものではない。尚、添付図面の同じ参照番号は、同じの構成要素を
表す。
【０００６】 発明の詳細な説明 以下の記述では、本発明の完全な理解を与えるために特定の数、器具、及び
コンフィギュレーションを説明する。しかし、本発明は具体的詳細が無くとも実
施し得ることは当業者には明らかであろう。その他、周知の特徴は、本発明が不
明瞭にならないように省略もしくは簡略化した。 明細書中の「一実施形態」という言及は、実施形態と関連して説明される特定
の特性、構造、及び特徴が、本発明の少なくとも一実施形態に含まれることを意
味する。従って、「一実施形態」という、明細書の様々な場所にでてくる句は必
ずしも同一の実施形態を指すものではない。
コンフィギュレーションを説明する。しかし、本発明は具体的詳細が無くとも実
施し得ることは当業者には明らかであろう。その他、周知の特徴は、本発明が不
明瞭にならないように省略もしくは簡略化した。 明細書中の「一実施形態」という言及は、実施形態と関連して説明される特定
の特性、構造、及び特徴が、本発明の少なくとも一実施形態に含まれることを意
味する。従って、「一実施形態」という、明細書の様々な場所にでてくる句は必
ずしも同一の実施形態を指すものではない。
【０００７】 図１を参照すると、本発明の教示を組み込んだ再構成集積回路１００の例に関
するブロック図が示されている。以下の説明から明らかになるように、再構成回
路１００は、本技術分野において周知である多数の再構成回路のいずれをも意味
するように意図されている。例えば一実施形態では、再構成回路１００は、本発
明の教示を組み込んで強化された再構成回路である。本発明の一実施形態によれ
ば、再構成回路１００は、単一の集積回路に配置され、機能強化されたＬＥ１０
２のアレイを含む。機能強化されたＬＥ１０２は、種々の回路設計素子を「実現
」するために使用され、革新的なデバッグ特性を含む。
するブロック図が示されている。以下の説明から明らかになるように、再構成回
路１００は、本技術分野において周知である多数の再構成回路のいずれをも意味
するように意図されている。例えば一実施形態では、再構成回路１００は、本発
明の教示を組み込んで強化された再構成回路である。本発明の一実施形態によれ
ば、再構成回路１００は、単一の集積回路に配置され、機能強化されたＬＥ１０
２のアレイを含む。機能強化されたＬＥ１０２は、種々の回路設計素子を「実現
」するために使用され、革新的なデバッグ特性を含む。
【０００８】 加えて、更に有利なことに再構成回路１００は、機能強化されたＬＥ１０２に
結合された、オンチップのコンテキスト・バス１０６、走査レジスタ１０８、及
びトリガ回路素子１１０を含んでいる。以下に更に詳細に開示するように、コン
テキスト・バス１０６は、ＬＥに値を入力し、更に、そこから値を出力するため
に用いられ、これに対し、走査レジスタ１０８及びトリガ回路素子１１０は、各
々、追跡データ履歴、及びトリガ入力を、再構成回路１００に対し出力するのに
用いられる。本発明の教示に従い、以下により完全に説明するように、再構成回
路１００は、動的再構成ネットワーク１３７及び部分走査レジスタ１３５を含む
ことが示されているが、これらは再構成回路１００の選択論理素子１０２の部分
的追跡履歴を選択的に出力するのに用いられる。すなわち、回路中に静的に規定
された「見える」ノードからの走査出力のみのために備えられた（又は、「隠さ
れた」ノードを見るために再コンパイルとＩ／Ｏリソースの割振りを必要とされ
る）従来技術のエミュレータ回路とは異なり、再構成回路１００は、動的再構成
ネットワーク１３７及び機能強化された論理素子アレイ１０２内のどの追跡／ノ
ードにも、再コンパイルを必要とせずに動的可視性を与える部分走査レジスタ１
３５を含んでいる。
結合された、オンチップのコンテキスト・バス１０６、走査レジスタ１０８、及
びトリガ回路素子１１０を含んでいる。以下に更に詳細に開示するように、コン
テキスト・バス１０６は、ＬＥに値を入力し、更に、そこから値を出力するため
に用いられ、これに対し、走査レジスタ１０８及びトリガ回路素子１１０は、各
々、追跡データ履歴、及びトリガ入力を、再構成回路１００に対し出力するのに
用いられる。本発明の教示に従い、以下により完全に説明するように、再構成回
路１００は、動的再構成ネットワーク１３７及び部分走査レジスタ１３５を含む
ことが示されているが、これらは再構成回路１００の選択論理素子１０２の部分
的追跡履歴を選択的に出力するのに用いられる。すなわち、回路中に静的に規定
された「見える」ノードからの走査出力のみのために備えられた（又は、「隠さ
れた」ノードを見るために再コンパイルとＩ／Ｏリソースの割振りを必要とされ
る）従来技術のエミュレータ回路とは異なり、再構成回路１００は、動的再構成
ネットワーク１３７及び機能強化された論理素子アレイ１０２内のどの追跡／ノ
ードにも、再コンパイルを必要とせずに動的可視性を与える部分走査レジスタ１
３５を含んでいる。
【０００９】 本発明の一実施形態では、再構成回路１００は、メモリーを備えた回路設計を
エミュレートするために再構成回路１００の使用を容易とするメモリー１１２を
含んでいる。一実施形態では、メモリー１１２は、１６ビット記憶素子である。
代替的実施形態では、メモリー１１２は、３２ビット幅でも良いし、代わりに６
４ビット幅であっても良い。一実施形態では、再構成回路１００のピン１１３は
、入力又は出力に用いることができる。一実施形態では、再構成回路１００内に
６４のＩ／Ｏピン１１３が設けられる。また、図示され一実施形態例によれば、
再構成回路１００は、図示されるように、ＬＥ、メモリー１１２、及びＩ／Ｏピ
ン１１３を相互接続するためのＬＥ相互クロスバー（つまり、ｘ−バー）ネット
ワーク１０４を含んでいる。一実施形態では、再構成回路１００は、再構成回路
１００を、他の再構成集積回路や「ホストシステム」（図示せず）のようなもの
と相互接続するための、第１ステージ・クロスバー・ネットワーク１１４ａ―１
１４ｂに「２つのコピー」を含んでいる。
エミュレートするために再構成回路１００の使用を容易とするメモリー１１２を
含んでいる。一実施形態では、メモリー１１２は、１６ビット記憶素子である。
代替的実施形態では、メモリー１１２は、３２ビット幅でも良いし、代わりに６
４ビット幅であっても良い。一実施形態では、再構成回路１００のピン１１３は
、入力又は出力に用いることができる。一実施形態では、再構成回路１００内に
６４のＩ／Ｏピン１１３が設けられる。また、図示され一実施形態例によれば、
再構成回路１００は、図示されるように、ＬＥ、メモリー１１２、及びＩ／Ｏピ
ン１１３を相互接続するためのＬＥ相互クロスバー（つまり、ｘ−バー）ネット
ワーク１０４を含んでいる。一実施形態では、再構成回路１００は、再構成回路
１００を、他の再構成集積回路や「ホストシステム」（図示せず）のようなもの
と相互接続するための、第１ステージ・クロスバー・ネットワーク１１４ａ―１
１４ｂに「２つのコピー」を含んでいる。
【００１０】 メモリー１１２は本技術分野において周知であり、これ以上は説明されない。
ＬＥクロスバー・ネットワーク１０４及び相互回路クロスバー・ネットワーク１
１４ａ―１１４ｂの第一ステージは、少なくとも一人の発明者と本発明と共通の
譲渡人の「再構成論理デバイス相互接続のためのマルチレベル及びマルチ・ステ
ージのネットワーク・トポロジーを採用したエミュレーションシステム」という
名称の米国特許第５，５７４，３８８号に詳細に説明されており、その開示事項
は、参照文献としてここに明白に援用される。しかし、ネットワーク１０４及び
ネットワーク・ステージ０ １１４ａ―１１４ｂを以下簡単に説明する。ＬＥ１
０２、コンテキスト・バス１０６、走査レジスタ１０８、部分走査レジスタ１３
５、動的再構成ネットワーク１３７、及びトリガ回路１１０を、残る図面を付加
的に参照し、以下により詳細に説明する。これらの素子を更に詳細に説明するに
前に、本発明は、説明を容易にするために、エミュレーションのコンテキストで
説明されているが、以下に行う説明に基づき、通常の当業者であれば、本発明が
エミュレーションシステムに加え他のアプリケーションにも適用できることが理
解できることに注意を促す。
ＬＥクロスバー・ネットワーク１０４及び相互回路クロスバー・ネットワーク１
１４ａ―１１４ｂの第一ステージは、少なくとも一人の発明者と本発明と共通の
譲渡人の「再構成論理デバイス相互接続のためのマルチレベル及びマルチ・ステ
ージのネットワーク・トポロジーを採用したエミュレーションシステム」という
名称の米国特許第５，５７４，３８８号に詳細に説明されており、その開示事項
は、参照文献としてここに明白に援用される。しかし、ネットワーク１０４及び
ネットワーク・ステージ０ １１４ａ―１１４ｂを以下簡単に説明する。ＬＥ１
０２、コンテキスト・バス１０６、走査レジスタ１０８、部分走査レジスタ１３
５、動的再構成ネットワーク１３７、及びトリガ回路１１０を、残る図面を付加
的に参照し、以下により詳細に説明する。これらの素子を更に詳細に説明するに
前に、本発明は、説明を容易にするために、エミュレーションのコンテキストで
説明されているが、以下に行う説明に基づき、通常の当業者であれば、本発明が
エミュレーションシステムに加え他のアプリケーションにも適用できることが理
解できることに注意を促す。
【００１１】 更に動的再構成ネットワーク１３７のコンテキストで、動的再構成可能と言う
用語は、回路素子のエミュレーションは、動的再構成ネットワーク１３７を動的
再構成するために休止したり（しなかったり）する必要があるかもしれないが、
エミュレーションは、その最初から再スタートさせる必要が無いという意味を意
図している。更に具体的には、動的再構成ネットワーク１３７の再構成には、再
コンパイルが不必要であるが、相互接続ネットワーク１０４は、再コンパイルを
必要とし、これは先に述べたように時間のかかるプロセスである。従って、動的
再構成ネットワーク１３７が、ＬＥ１０２領域における、他の方法では隠されて
いるノードが、エミュレータ及び／又はエミュレートされる回路の高速デバッグ
を容易にするために（部分走査レジスタ１３５を介して）アクセスすることによ
り、効率的な手段を提供することは、当業者であれば予測できるであろう。
用語は、回路素子のエミュレーションは、動的再構成ネットワーク１３７を動的
再構成するために休止したり（しなかったり）する必要があるかもしれないが、
エミュレーションは、その最初から再スタートさせる必要が無いという意味を意
図している。更に具体的には、動的再構成ネットワーク１３７の再構成には、再
コンパイルが不必要であるが、相互接続ネットワーク１０４は、再コンパイルを
必要とし、これは先に述べたように時間のかかるプロセスである。従って、動的
再構成ネットワーク１３７が、ＬＥ１０２領域における、他の方法では隠されて
いるノードが、エミュレータ及び／又はエミュレートされる回路の高速デバッグ
を容易にするために（部分走査レジスタ１３５を介して）アクセスすることによ
り、効率的な手段を提供することは、当業者であれば予測できるであろう。
【００１２】 図１は、分離走査レジスタを、すなわち部分走査レジスタ１３５が、ＬＥ１０
２のアレイ内の追跡／ノードにアクセスするように、動的再構成ネットワーク１
３７と連携して作動している状態を示しているが、当業者は、これが単なる例で
あり、他の適切な実施形態が存在することを理解できよう。例えば、その様な実
施形態が図１１に示されている。
２のアレイ内の追跡／ノードにアクセスするように、動的再構成ネットワーク１
３７と連携して作動している状態を示しているが、当業者は、これが単なる例で
あり、他の適切な実施形態が存在することを理解できよう。例えば、その様な実
施形態が図１１に示されている。
【００１３】 示されるように、図１１は、再構成回路１１００のブロック図を示す。当業者
は、再構成回路１１００が、再構成回路１００のブロック図に非常に似ているこ
とが認識できよう。すなわち、再構成回路１１００は、ＬＥ１０２のアレイ、メ
モリー１１２、動的再構成ネットワーク１３７、及びトリガ回路素子１１０を備
え、図示されたように、各々が通信可能なように結合されている。しかし、再構
成回路１１００が、全ての追跡／ノード活動、又は 単に選択したそのサブセッ
トのみを徹底的に監視するために、マルチプレクサ１１０６と関連した１つの走
査レジスタ１１０８しか必要としない点で再構成回路１００と識別可能である。
すなわち、分離した部分走査レジスタ１３５と（徹底的）走査レジスタ１０８と
を採用する代わりに、再構成回路１１００は、徹底的走査モードで全追跡／ノー
ドの出力を、又は 部分走査モードで、追跡／ノードの選択されたサブセットの
出力を、走査レジスタ１１０８に選択的に供給するマルチプレクサ１１０６を使
用する。換言すれば、走査レジスタ１１０８は、図１の走査レジスタ１０８とし
て全体を使用することも、図１の部分走査レジスタ１３５として部分的に使用す
ることもできる。
は、再構成回路１１００が、再構成回路１００のブロック図に非常に似ているこ
とが認識できよう。すなわち、再構成回路１１００は、ＬＥ１０２のアレイ、メ
モリー１１２、動的再構成ネットワーク１３７、及びトリガ回路素子１１０を備
え、図示されたように、各々が通信可能なように結合されている。しかし、再構
成回路１１００が、全ての追跡／ノード活動、又は 単に選択したそのサブセッ
トのみを徹底的に監視するために、マルチプレクサ１１０６と関連した１つの走
査レジスタ１１０８しか必要としない点で再構成回路１００と識別可能である。
すなわち、分離した部分走査レジスタ１３５と（徹底的）走査レジスタ１０８と
を採用する代わりに、再構成回路１１００は、徹底的走査モードで全追跡／ノー
ドの出力を、又は 部分走査モードで、追跡／ノードの選択されたサブセットの
出力を、走査レジスタ１１０８に選択的に供給するマルチプレクサ１１０６を使
用する。換言すれば、走査レジスタ１１０８は、図１の走査レジスタ１０８とし
て全体を使用することも、図１の部分走査レジスタ１３５として部分的に使用す
ることもできる。
【００１４】 前述の本発明の代替的実施形態を考えると、当業者は、本発明の精神と範囲を
逸脱することなく、更に広い範囲の実施形態で本発明を実施し得ることが理解で
きよう。実際に、その様な本発明の代替的実施形態が本発明の開示によって予想
される。革新的な再構成回路２００及び再構成回路１１００の実施形態を説明し
たので図２に注意が向くが、ここでは機能強化されたＬＥ１０２のアレイを更に
説明する。
逸脱することなく、更に広い範囲の実施形態で本発明を実施し得ることが理解で
きよう。実際に、その様な本発明の代替的実施形態が本発明の開示によって予想
される。革新的な再構成回路２００及び再構成回路１１００の実施形態を説明し
たので図２に注意が向くが、ここでは機能強化されたＬＥ１０２のアレイを更に
説明する。
【００１５】 ここで、図２に目を向けると、図１の再構成回路に用いるのに適した機能強化
されたＬＥのアレイの例のブロック図が、本発明の実施形態により示されている
。図に示すように、ＬＥアレイ１０２は、本発明の機能強化された複数のＬＥ２
００を含む。例えば、一実施形態では、ＬＥアレイ１０２は、１２８のＬＥ２０
０を含む。当業者であれば、以下により詳細に説明する関連読み出し／書き込み
及び制御回路の増減に応じて、より大きな又はより小さいＬＥ２００のアレイを
使用できることが理解できよう。例えば、本発明の代替的一実施形態では、ＬＥ
アレイ１０２は、７６８のＬＥ２００より成る。しかし、限定するためでなく説
明を容易にするために、応用例の残る部分を通じて提示する例では、１２８のＬ
Ｅ２００より成るＬＥアレイ１０２を参照する。図２に示すように各ＬＥ２００
は、多入力単出力真理表２０２、一対のマスター−スレーブ・ラッチ２０４−２
０６、出力マルチプレクサ２０８、入力マルチプレクサ２１２、及び制御ロジッ
ク２１４を含み、図のように各々が互いに結合されている。
されたＬＥのアレイの例のブロック図が、本発明の実施形態により示されている
。図に示すように、ＬＥアレイ１０２は、本発明の機能強化された複数のＬＥ２
００を含む。例えば、一実施形態では、ＬＥアレイ１０２は、１２８のＬＥ２０
０を含む。当業者であれば、以下により詳細に説明する関連読み出し／書き込み
及び制御回路の増減に応じて、より大きな又はより小さいＬＥ２００のアレイを
使用できることが理解できよう。例えば、本発明の代替的一実施形態では、ＬＥ
アレイ１０２は、７６８のＬＥ２００より成る。しかし、限定するためでなく説
明を容易にするために、応用例の残る部分を通じて提示する例では、１２８のＬ
Ｅ２００より成るＬＥアレイ１０２を参照する。図２に示すように各ＬＥ２００
は、多入力単出力真理表２０２、一対のマスター−スレーブ・ラッチ２０４−２
０６、出力マルチプレクサ２０８、入力マルチプレクサ２１２、及び制御ロジッ
ク２１４を含み、図のように各々が互いに結合されている。
【００１６】 真理表２０２は、１組の入力に応答して１つの所定の出力を生成するために用
いられる。図に示す実施形態では、真理表２０２は、４つの入力と１つの出力と
を持つ。換言すれば、真理表２０２は、入力に応じ２4 の所定出力の内の１つを
出力する。マスター−スレーブ・ラッチ２０４−２０６の各々が、入力値をその
クロック入力と同期して記憶する。更に、マスター−スレーブ・ラッチ２０４−
２０６の各々にセット及びリセット値に応じて、非同期的に０又は１を強制設定
することができる。図示した実施形態では、セット及びリセット入力は、真理表
２０２の入力Ｉ３及びＩ４を使って与えられる。換言すれば、セット／リセット
が使用されれば、真理表２０２に供給される入力値の変化の数は減少する。代替
的に、マスター−スレーブ・ラッチ２０４−２０６に、セット／リセット信号を
供給するために追加の専用ピンが与えられることがあるが、再構成集積回路の占
有場所の要件は増加するであろう。
いられる。図に示す実施形態では、真理表２０２は、４つの入力と１つの出力と
を持つ。換言すれば、真理表２０２は、入力に応じ２4 の所定出力の内の１つを
出力する。マスター−スレーブ・ラッチ２０４−２０６の各々が、入力値をその
クロック入力と同期して記憶する。更に、マスター−スレーブ・ラッチ２０４−
２０６の各々にセット及びリセット値に応じて、非同期的に０又は１を強制設定
することができる。図示した実施形態では、セット及びリセット入力は、真理表
２０２の入力Ｉ３及びＩ４を使って与えられる。換言すれば、セット／リセット
が使用されれば、真理表２０２に供給される入力値の変化の数は減少する。代替
的に、マスター−スレーブ・ラッチ２０４−２０６に、セット／リセット信号を
供給するために追加の専用ピンが与えられることがあるが、再構成集積回路の占
有場所の要件は増加するであろう。
【００１７】 引き続き図２を参照すると、真理表２０２及びマスター−スレーブ・ラッチ２
０４−２０６を使用する方式を制御するために出力マルチプレクサ２０８、入力
マルチプレクサ２１０、及び制御ロジック２１２が使用される。出力マルチプレ
クサ２０８で（マスター−スレーブ・ラッチ２０４−２０６を迂回して）真理表
２０２の出力も、（レベルセンシティブな設計用の）スレーブ・ラッチ２０６の
出力も、（エッジセンシティブな設計用の）マスター・ラッチ２０４の出力も選
択出力できる。真理表２０２が、スタンドアローンで使われるのであれば、迂回
出力が選択される。マスター又はスレーブ・ラッチ２０４又は２０６の出力が選
択されると、入力マルチプレクサ２１０によって真理表２０２，出力マルチプレ
クサ２０８からのフィードバック、又はマスター−スレーブ・ラッチ２０４−２
０６に供給されるコンテキスト・バス１０６への入力値、の出力ができる。フィ
ードバック値が選択されると、論理素子２００が「フリーズ」し、バス値が選択
されるとＬＥ２００が初期化される。制御ロジック２１２は、入力マルチプレク
サ２１０を制御し、かつセット値、リセット値、第１及び第２使用可能値（ＥＮ
ＡＢ及びＥＮ）、ロード値（ＬＤＥ）及びホールド値（ＨＬＤ）に従って、マス
ター−スレーブ・ラッチ２０４−２０６に供給されるセット値及びリセット値を
制御するが、これらは以下に更に詳しく説明する。
０４−２０６を使用する方式を制御するために出力マルチプレクサ２０８、入力
マルチプレクサ２１０、及び制御ロジック２１２が使用される。出力マルチプレ
クサ２０８で（マスター−スレーブ・ラッチ２０４−２０６を迂回して）真理表
２０２の出力も、（レベルセンシティブな設計用の）スレーブ・ラッチ２０６の
出力も、（エッジセンシティブな設計用の）マスター・ラッチ２０４の出力も選
択出力できる。真理表２０２が、スタンドアローンで使われるのであれば、迂回
出力が選択される。マスター又はスレーブ・ラッチ２０４又は２０６の出力が選
択されると、入力マルチプレクサ２１０によって真理表２０２，出力マルチプレ
クサ２０８からのフィードバック、又はマスター−スレーブ・ラッチ２０４−２
０６に供給されるコンテキスト・バス１０６への入力値、の出力ができる。フィ
ードバック値が選択されると、論理素子２００が「フリーズ」し、バス値が選択
されるとＬＥ２００が初期化される。制御ロジック２１２は、入力マルチプレク
サ２１０を制御し、かつセット値、リセット値、第１及び第２使用可能値（ＥＮ
ＡＢ及びＥＮ）、ロード値（ＬＤＥ）及びホールド値（ＨＬＤ）に従って、マス
ター−スレーブ・ラッチ２０４−２０６に供給されるセット値及びリセット値を
制御するが、これらは以下に更に詳しく説明する。
【００１８】 また、各ＬＥ２００も、多数のエミュレ−ション・クロック又はデバッグ・ク
ロック（ＬＤ）を、選択的にマスター−スレーブ・ラッチ２０４−２０６に提供
するクロック選択マルチプレクサ２１６ａ−２１６ｃを含んでいる。好もしくは
、このエミュレ−ション・クロックは、他の論理素子２００を使用した構造化エ
ミュレ−ション・クロックを含むものである。図示した実施形態では、この「構
造化」エミュレ−ション・クロックは、真理表２０２のＩ０を通じて利用可能に
なる。エミュレ−ション・クロックの１つは、正常作動時にマスター−スレーブ
・ラッチ２０４−２０６に提供され、一方、デバッグ・クロック（ＬＤ）は、デ
バッグ時に供給される。クロック選択は、ＣＴＸ信号によって制御される。最後
に、ＬＥ２００は、選択出力をＬＥ相互 X−バー・ネットワーク１０４及びオ
ンチップ・デバッグ機能体に出力するバッファー２１４ａ、及び選択出力を再構
成回路１００の外で直接観察するために、コンテキスト・バス１０６に出力する
バッファー２１４ｂを含んでいる。
ロック（ＬＤ）を、選択的にマスター−スレーブ・ラッチ２０４−２０６に提供
するクロック選択マルチプレクサ２１６ａ−２１６ｃを含んでいる。好もしくは
、このエミュレ−ション・クロックは、他の論理素子２００を使用した構造化エ
ミュレ−ション・クロックを含むものである。図示した実施形態では、この「構
造化」エミュレ−ション・クロックは、真理表２０２のＩ０を通じて利用可能に
なる。エミュレ−ション・クロックの１つは、正常作動時にマスター−スレーブ
・ラッチ２０４−２０６に提供され、一方、デバッグ・クロック（ＬＤ）は、デ
バッグ時に供給される。クロック選択は、ＣＴＸ信号によって制御される。最後
に、ＬＥ２００は、選択出力をＬＥ相互 X−バー・ネットワーク１０４及びオ
ンチップ・デバッグ機能体に出力するバッファー２１４ａ、及び選択出力を再構
成回路１００の外で直接観察するために、コンテキスト・バス１０６に出力する
バッファー２１４ｂを含んでいる。
【００１９】 要するに、真理表２０２は、スタンドアローン方式でも使用でき、対応するマ
スター−スレーブ・ラッチ２０４−２０６と結合しても使用できる。ＬＥ２００
は、「レベルセンシティブ」な回路設計エミュレーションにも、「エッジセンシ
ティブ」な回路設計エミュレーションにも適している。加えて、真理表２０２の
「正常な」作動中の出力のほかに、各ＬＥ２００は、別に初期化できる。また、
各ＬＥ２００は、フリーズしたかのように何度も同じ出力を出力させることもで
きる。更に、ＬＥ２００は、再構成回路１００外で独立にかつ直接に観察可能で
ある。換言すれば、「隠された」ノードが無い。各「ノード」の状態は、従来技
術で通常行われる再構成と時間のかかる回路設計マッピングの再コンパイルを必
要とせず、再構成回路の外で直接に観察可能である。
スター−スレーブ・ラッチ２０４−２０６と結合しても使用できる。ＬＥ２００
は、「レベルセンシティブ」な回路設計エミュレーションにも、「エッジセンシ
ティブ」な回路設計エミュレーションにも適している。加えて、真理表２０２の
「正常な」作動中の出力のほかに、各ＬＥ２００は、別に初期化できる。また、
各ＬＥ２００は、フリーズしたかのように何度も同じ出力を出力させることもで
きる。更に、ＬＥ２００は、再構成回路１００外で独立にかつ直接に観察可能で
ある。換言すれば、「隠された」ノードが無い。各「ノード」の状態は、従来技
術で通常行われる再構成と時間のかかる回路設計マッピングの再コンパイルを必
要とせず、再構成回路の外で直接に観察可能である。
【００２０】 図３は、各入力マルチプレクサ２１０及び制御ロジック２１２を更に詳細に示
す実施形態を示す。図に示すように、入力マルチプレクサ２１０は、活動状態に
されると、フィードバック出力、真理表２０２の出力、及びコンテキスト・バス
１０６への入力値をそれぞれ出力するドライバ２１１ａ−２１１ｃを含む。ドラ
イバ２１１ａ−２１１ｃの１つが、制御ロジック２１２からの制御信号によって
選択的に活動状態になる。制御ロジック２１２は、ＡＮＤゲート２１３ａ−２１
３ｃ、ＯＲゲート２１５、ＮＯＲゲート２１７、及びメモリビット２１９ａ−２
１９ｃを含む。これらは、ドライバ２１１ａ−２１１ｃへの制御信号ならびにマ
スター−スレーブ・ラッチ２０４−２０６へのセット及びリセット値を生成する
。メモリビット２１９ａ−２１９ｃはセット及びリセット値の供給及びフィード
バック出力の選択を活動状態にする構成情報を記憶するために使用される。活動
状態になるとＡＮＤゲート２１３ａ−２１３ｂはセットとＨＬＤ入力でセット値
を、及びリセットとＨＬＤ入力でリセット値を供給する。活動状態になるとＯＲ
ゲート２１５はＡＮＤゲート２１３ｃと結合してＥＮＡＢ，ＨＬＤ，及びＥＮ入
力に従ってドライバ２１１ａへの制御信号を供給する。ＮＯＲゲート２１７は、
ドライバ２１１ａ−２１１ｃへ供給される制御信号及びＬＤＥ入力に従ってドラ
イバ２１１ｂへの制御信号を供給する。最後に、ＬＤＥ入力はドライバ２１１ｃ
への制御信号として供給される。
す実施形態を示す。図に示すように、入力マルチプレクサ２１０は、活動状態に
されると、フィードバック出力、真理表２０２の出力、及びコンテキスト・バス
１０６への入力値をそれぞれ出力するドライバ２１１ａ−２１１ｃを含む。ドラ
イバ２１１ａ−２１１ｃの１つが、制御ロジック２１２からの制御信号によって
選択的に活動状態になる。制御ロジック２１２は、ＡＮＤゲート２１３ａ−２１
３ｃ、ＯＲゲート２１５、ＮＯＲゲート２１７、及びメモリビット２１９ａ−２
１９ｃを含む。これらは、ドライバ２１１ａ−２１１ｃへの制御信号ならびにマ
スター−スレーブ・ラッチ２０４−２０６へのセット及びリセット値を生成する
。メモリビット２１９ａ−２１９ｃはセット及びリセット値の供給及びフィード
バック出力の選択を活動状態にする構成情報を記憶するために使用される。活動
状態になるとＡＮＤゲート２１３ａ−２１３ｂはセットとＨＬＤ入力でセット値
を、及びリセットとＨＬＤ入力でリセット値を供給する。活動状態になるとＯＲ
ゲート２１５はＡＮＤゲート２１３ｃと結合してＥＮＡＢ，ＨＬＤ，及びＥＮ入
力に従ってドライバ２１１ａへの制御信号を供給する。ＮＯＲゲート２１７は、
ドライバ２１１ａ−２１１ｃへ供給される制御信号及びＬＤＥ入力に従ってドラ
イバ２１１ｂへの制御信号を供給する。最後に、ＬＤＥ入力はドライバ２１１ｃ
への制御信号として供給される。
【００２１】 簡単に図４ａ−４ｂを参照するが、ここではＬＥを相互接続するためのＬＥ相
互クロスバー・ネットワーク１０４、メモリー及び入出力（Ｉ／Ｏ）ピンの一実
施形態を示する。特に、図４ａ及び４ｂは、１２８のＬＥ２００を相互接続する
ＬＥ相互クロスバー・ネットワーク１０４の一実施形態を図示する。当業者は本
発明の精神と範囲を逸脱することなく、より大きいあるいはより小さいＬＥ相互
クロスバー・ネットワークを採用し得ることが理解できよう。図示された実施形
態図に関して、４ａに示すように、ＬＥ相互クロスバー・ネットワーク１０４は
、４つのサブネットワーク２２０を含む。最初の２つのサブネットワークである
サブネット０とサブネット１とは、７２の信号経路として使用され、一方、残る
２つのサブネットワークであるサブネット２とサブネット３とは、６４の信号経
路として使用される。更に詳細に説明すると、図４ｂに示すように、サブネット
０は、ＬＥ０−ＬＥ３９，ＬＥ１１９−ＬＥ１２７，Ｉ／Ｏ０−Ｉ／Ｏ１５，及
びＭ０−Ｍ７の信号経路として使用される。サブネット１は、ＬＥ２４−ＬＥ７
１，Ｉ／Ｏ１６−Ｉ／Ｏ３１，及びＭ８−Ｍ１５の信号経路として使用される。
サブネット２は、ＬＥ５６−ＬＥ１０３，Ｉ／Ｏ３２−Ｉ／Ｏ４７の信号経路と
して使用される。サブネット３は、ＬＥ０−ＬＥ７，ＬＥ８８−ＬＥ１２７，及
びＩ／Ｏ４８−Ｉ／Ｏ６３の信号経路として使用される。ＬＥの重複したカバレ
ッジにより、回路設計マッピングの信号経路の自由度は増大する。
互クロスバー・ネットワーク１０４、メモリー及び入出力（Ｉ／Ｏ）ピンの一実
施形態を示する。特に、図４ａ及び４ｂは、１２８のＬＥ２００を相互接続する
ＬＥ相互クロスバー・ネットワーク１０４の一実施形態を図示する。当業者は本
発明の精神と範囲を逸脱することなく、より大きいあるいはより小さいＬＥ相互
クロスバー・ネットワークを採用し得ることが理解できよう。図示された実施形
態図に関して、４ａに示すように、ＬＥ相互クロスバー・ネットワーク１０４は
、４つのサブネットワーク２２０を含む。最初の２つのサブネットワークである
サブネット０とサブネット１とは、７２の信号経路として使用され、一方、残る
２つのサブネットワークであるサブネット２とサブネット３とは、６４の信号経
路として使用される。更に詳細に説明すると、図４ｂに示すように、サブネット
０は、ＬＥ０−ＬＥ３９，ＬＥ１１９−ＬＥ１２７，Ｉ／Ｏ０−Ｉ／Ｏ１５，及
びＭ０−Ｍ７の信号経路として使用される。サブネット１は、ＬＥ２４−ＬＥ７
１，Ｉ／Ｏ１６−Ｉ／Ｏ３１，及びＭ８−Ｍ１５の信号経路として使用される。
サブネット２は、ＬＥ５６−ＬＥ１０３，Ｉ／Ｏ３２−Ｉ／Ｏ４７の信号経路と
して使用される。サブネット３は、ＬＥ０−ＬＥ７，ＬＥ８８−ＬＥ１２７，及
びＩ／Ｏ４８−Ｉ／Ｏ６３の信号経路として使用される。ＬＥの重複したカバレ
ッジにより、回路設計マッピングの信号経路の自由度は増大する。
【００２２】 各サブネットワーク２２０は、第一ステージにおける、９又は８の８―８クロ
スバー２２０、第二ステージにおける、９−２０又は８−２０のクロスバー２２
４又は２２６、第三ステージにおける、２０の８−８クロスバー２２８のいずれ
かを含む３ステージのクラウス（Ｃｌａｕｓ）ネットワークである。各ステージ
は、周知の「バタフライ」方式で相互に結合される。
スバー２２０、第二ステージにおける、９−２０又は８−２０のクロスバー２２
４又は２２６、第三ステージにおける、２０の８−８クロスバー２２８のいずれ
かを含む３ステージのクラウス（Ｃｌａｕｓ）ネットワークである。各ステージ
は、周知の「バタフライ」方式で相互に結合される。
【００２３】 更に詳細にＬＥ相互クロスバー・ネットワーク１０４を説明するために、前に
挙げた参照文献として援用した米国特許第５，５７４，３８８号を参照する。 また、簡単に図５を参照するが、ここでは再構成集積回路を、他の再構成集積
回路及び「ホスト」コンピュータ（図示せず）に相互接続するための再構成回路
相互クロスバー・ネットワーク１１４ａ−１１４ｂの一実施形態を示す。図に示
すように、図の実施形態では、再構成回路相互クロスバー・ネットワーク・ステ
ージ０ １１４ａ−１１４ｂは、再構成集積回路の６４のＩ／Ｏ信号を、再構成
集積回路を他の再構成集積回路及び「ホスト」コンピュータに相互接続するクラ
ウス・ネットワークの次のステージに結合するための４組の１６−１６クロスバ
ー２３０を含む。クロスバー・ネットワーク・１１４ａ−１１４ｂを更に説明す
るために、また前に挙げた参照文献として援用した米国特許第５，５７４，３８
８号を参照する。
挙げた参照文献として援用した米国特許第５，５７４，３８８号を参照する。 また、簡単に図５を参照するが、ここでは再構成集積回路を、他の再構成集積
回路及び「ホスト」コンピュータ（図示せず）に相互接続するための再構成回路
相互クロスバー・ネットワーク１１４ａ−１１４ｂの一実施形態を示す。図に示
すように、図の実施形態では、再構成回路相互クロスバー・ネットワーク・ステ
ージ０ １１４ａ−１１４ｂは、再構成集積回路の６４のＩ／Ｏ信号を、再構成
集積回路を他の再構成集積回路及び「ホスト」コンピュータに相互接続するクラ
ウス・ネットワークの次のステージに結合するための４組の１６−１６クロスバ
ー２３０を含む。クロスバー・ネットワーク・１１４ａ−１１４ｂを更に説明す
るために、また前に挙げた参照文献として援用した米国特許第５，５７４，３８
８号を参照する。
【００２４】 図６は、再構成回路１００の論理素子２００に読取り及び書き込みをするため
の、コンテキスト・バス１０６と結合した読取り／書き込み機能体の一実施形態
を示する。示されるように、図の実施形態では、１２８のＬＥ２００が１６コラ
ムに整理され、各コラムが８つのＬＥ２００を有する。従って、全１２８のＬＥ
２００、すなわち現在のコンテキストが１６の８ビットワードで読み出し及び書
き込みできる。アドレスレジスタ２３２は、読み出し又は書き込みアドレスを記
憶するために設けられる。デコーダ２３４は、アドレスを読み出し及び書き込み
するために設けられる、読み出し／書き込み制御回路２３６と結合して適切な読
み出し制御信号（ＲＤ０−ＲＤ１５）及び書き込み制御信号（ＬＤＥ０−ＬＤＥ
１５）を１２８のＬＥ２００に提供する。加えて、各ＬＥ２００は、前に説明し
たＬＥ２００を「フリーズ」するためのＨＬＤ信号、デバッグ（ＬＤ）クロック
を選択するＣＴＸ信号、及びデバッグ・クロックそのものを受け取る。
の、コンテキスト・バス１０６と結合した読取り／書き込み機能体の一実施形態
を示する。示されるように、図の実施形態では、１２８のＬＥ２００が１６コラ
ムに整理され、各コラムが８つのＬＥ２００を有する。従って、全１２８のＬＥ
２００、すなわち現在のコンテキストが１６の８ビットワードで読み出し及び書
き込みできる。アドレスレジスタ２３２は、読み出し又は書き込みアドレスを記
憶するために設けられる。デコーダ２３４は、アドレスを読み出し及び書き込み
するために設けられる、読み出し／書き込み制御回路２３６と結合して適切な読
み出し制御信号（ＲＤ０−ＲＤ１５）及び書き込み制御信号（ＬＤＥ０−ＬＤＥ
１５）を１２８のＬＥ２００に提供する。加えて、各ＬＥ２００は、前に説明し
たＬＥ２００を「フリーズ」するためのＨＬＤ信号、デバッグ（ＬＤ）クロック
を選択するＣＴＸ信号、及びデバッグ・クロックそのものを受け取る。
【００２５】 図７ａ−７ｂは、読取り書き込みの典型的な信号タイミングを示する。図７ａ
に見られるように、コンテキスト読取りは、最初に、４ビットアドレスをアドレ
スレジスタ２３２にロードすることから行われる。結果として、デコーダ２３４
は、読み出し／書き込み制御回路２３６が適切な読み出し制御信号をハイに変え
、アドレスされたＬＥ２００の内容を読み出す。（ＨＬＤ，ＣＴＸ，ＬＤＥｉ、
及びＬＤは読み出し動作が進行中は全てローに保たれる。）図７ｂに示されるよ
うに、コンテキスト書き込みは、最初に、４ビットアドレスをアドレスレジスタ
２３２にロードすることから行われる。加えて、デコーダ２３４が応答して読み
出し／書き込み制御回路２３６が適切な書き込み制御信号をハイにする前に、Ｈ
ＬＤが最初に駆動されて、全てのＬＥ２００をフリーズする。更にＣＴＸが駆動
されてハイになり、各ＬＥ２００に適切なデバッグ・クロックＬＤを選択する。
それから、読み出し／書き込み制御回路２３６が適切な書き込み制御信号を駆動
して、コンテキスト・バス１０６の値がアドレスされたＬＥ２００にロードされ
る。コンテキスト書き込みの間、全てのＬＥ２００をフリーズすることが重要で
ある。なぜなら、部分的コンテキストは、一時的な状態を誘起し、それが次に、
エミュレーションシステムを未知の状態に陥れることがあるからである。例えば
、最終コンテキストは、所定のリセット信号をローの状態にするかもしれないの
に、部分的コンテキスト（書き込み動作中）は、リセット信号の一時的なハイの
状態を誘起して、その信号に接続された全てのラッチを予想外の時にリセットす
ることがある。
に見られるように、コンテキスト読取りは、最初に、４ビットアドレスをアドレ
スレジスタ２３２にロードすることから行われる。結果として、デコーダ２３４
は、読み出し／書き込み制御回路２３６が適切な読み出し制御信号をハイに変え
、アドレスされたＬＥ２００の内容を読み出す。（ＨＬＤ，ＣＴＸ，ＬＤＥｉ、
及びＬＤは読み出し動作が進行中は全てローに保たれる。）図７ｂに示されるよ
うに、コンテキスト書き込みは、最初に、４ビットアドレスをアドレスレジスタ
２３２にロードすることから行われる。加えて、デコーダ２３４が応答して読み
出し／書き込み制御回路２３６が適切な書き込み制御信号をハイにする前に、Ｈ
ＬＤが最初に駆動されて、全てのＬＥ２００をフリーズする。更にＣＴＸが駆動
されてハイになり、各ＬＥ２００に適切なデバッグ・クロックＬＤを選択する。
それから、読み出し／書き込み制御回路２３６が適切な書き込み制御信号を駆動
して、コンテキスト・バス１０６の値がアドレスされたＬＥ２００にロードされ
る。コンテキスト書き込みの間、全てのＬＥ２００をフリーズすることが重要で
ある。なぜなら、部分的コンテキストは、一時的な状態を誘起し、それが次に、
エミュレーションシステムを未知の状態に陥れることがあるからである。例えば
、最終コンテキストは、所定のリセット信号をローの状態にするかもしれないの
に、部分的コンテキスト（書き込み動作中）は、リセット信号の一時的なハイの
状態を誘起して、その信号に接続された全てのラッチを予想外の時にリセットす
ることがある。
【００２６】 図８ａは、全ＬＥ２００の追跡データの全走査を出力するための走査レジスタ
１０８の一実施形態を示す。図８で示される一実施形態例によれば、走査レジス
タ１０８には、８つのフリップフロップの１６セットと、８つのマルチプレクサ
２４４（すなわち、１２８のＬＥ２００が設けられている）の１５セットがあり
、マルチプレクサ２４４は、フリップフロップ２４２のセットの間に配置されて
いる。フリップフロップ２４２第０セットは、８つのＬＥ２００の第１群に結合
している。マルチプレクサ２４４第０セットは、フリップフロップ２４２第０セ
ットと論理素子２００との第２群に結合している。フリップフロップ２４２第１
セットは、マルチプレクサ第０セットと結合しており、以下同様である。フリッ
プフロップ２４２第０セットは、ＬＥ２００の出力を順次受けては伝播する。マ
ルチプレクサ２４２第０セットも、フリップフロップ２４２第０セットの出力又
は８つのＬＥ２００の第２群の出力を連続的に提供する。フリップフロップ２４
２第１セットは、マルチプレクサ２４４第０セットからの入力を、順次シーケン
シャル的に伝搬する。フリップフロップ２４２のセットは、走査クロックに制御
されるが、マルチプレクサ２４４のセットは、走査制御信号によって制御される
。（作動エミュレ−ション・クロックに比例して）適切に分割された周波数を持
つ走査クロックの適用、及び適切な走査制御信号の選択的適用により特定のクロ
ック・サイクルにおける１２８全てのＬＥ２００のスナップショットが順次再構
成回路１００によってシーケンシャル的に走査される。
１０８の一実施形態を示す。図８で示される一実施形態例によれば、走査レジス
タ１０８には、８つのフリップフロップの１６セットと、８つのマルチプレクサ
２４４（すなわち、１２８のＬＥ２００が設けられている）の１５セットがあり
、マルチプレクサ２４４は、フリップフロップ２４２のセットの間に配置されて
いる。フリップフロップ２４２第０セットは、８つのＬＥ２００の第１群に結合
している。マルチプレクサ２４４第０セットは、フリップフロップ２４２第０セ
ットと論理素子２００との第２群に結合している。フリップフロップ２４２第１
セットは、マルチプレクサ第０セットと結合しており、以下同様である。フリッ
プフロップ２４２第０セットは、ＬＥ２００の出力を順次受けては伝播する。マ
ルチプレクサ２４２第０セットも、フリップフロップ２４２第０セットの出力又
は８つのＬＥ２００の第２群の出力を連続的に提供する。フリップフロップ２４
２第１セットは、マルチプレクサ２４４第０セットからの入力を、順次シーケン
シャル的に伝搬する。フリップフロップ２４２のセットは、走査クロックに制御
されるが、マルチプレクサ２４４のセットは、走査制御信号によって制御される
。（作動エミュレ−ション・クロックに比例して）適切に分割された周波数を持
つ走査クロックの適用、及び適切な走査制御信号の選択的適用により特定のクロ
ック・サイクルにおける１２８全てのＬＥ２００のスナップショットが順次再構
成回路１００によってシーケンシャル的に走査される。
【００２７】 図８ｂに目を向け、本発明の教示に基づき、部分走査レジスタ１３５及び動的
再構成ネットワーク１３７の統合デバッグ機能体を更に詳細に説明する。図８ｂ
に示すように、動的再構成ネットワーク１３７は、複数のＬＥ２００と結合した
複数の４：１マルチプレクサ５０２を含む。図示した一実施形態例によれば、動
的再構成ネットワーク１３７は、１２８のＬＥ２００出力に結合した３２の４：
１マルチプレクサを含む。従って、動的再構成ネットワーク１３７によって、ユ
ーザーは、最大３２までのＬＥ２００状態値の選択サブセットを部分走査レジス
タ１３５に再構成可能に経路指定することができる。
再構成ネットワーク１３７の統合デバッグ機能体を更に詳細に説明する。図８ｂ
に示すように、動的再構成ネットワーク１３７は、複数のＬＥ２００と結合した
複数の４：１マルチプレクサ５０２を含む。図示した一実施形態例によれば、動
的再構成ネットワーク１３７は、１２８のＬＥ２００出力に結合した３２の４：
１マルチプレクサを含む。従って、動的再構成ネットワーク１３７によって、ユ
ーザーは、最大３２までのＬＥ２００状態値の選択サブセットを部分走査レジス
タ１３５に再構成可能に経路指定することができる。
【００２８】 本発明の一実施形態によれば、部分走査レジスタ１３５は、８つのフリップフ
ロップ５６２の４セットと、８つのマルチプレクサ５６４の３セットを含む。図
１０の一実施形態例に示すように、部分走査レジスタ１３５は、動的再構成ネッ
トワーク１３７からの入力を受けて走査バス１３９に出す。特に、全走査レジス
タ１０８とは異なり、部分走査レジスタ１３５は、選択したＬＥ２００のサブセ
ット（例えば４分の１）の状態値を走査バス１３９に出力する。全走査レジスタ
１０８と部分走査レジスタ１３５とが出力として走査バス１３９を分かち合う範
囲で、走査コントロール１４２及び走査クロック１４０が、どちらの走査レジス
タを活動状態にするかを選択的に制御する。特に、図示した一実施形態例によれ
、ＬＥアレイ１０２内のユーザー選択のＬＥ２００を部分走査できるようにする
ためには、ユーザーは、走査コントロール１４２及び走査クロック１４０で部分
走査レジスタ１３５を活動状態にするが、ＬＥアレイ１０２内のＬＥ２００全て
を全走査できるようにするには、走査コントロール１４２及び走査クロック１４
０信号で全走査レジスタ１０８を活動状態にする。しかし、当業者であれば、ど
ちらの活動された走査レジスタを採用するかを決定する代替的な方法を認識でき
るであろう。例えば、本発明の代替的一実施形態において、走査レジスタ１０８
と部分走査レジスタ１３５のどちらかは、単に走査クロック１４０の各々を希望
のレジスタ、すなわち全走査レジスタ１０８又は部分走査レジスタ１３５に適用
することで選択される。かくして本発明はその精神と範囲とを逸脱することなく
、このような変形例を推測できる。
ロップ５６２の４セットと、８つのマルチプレクサ５６４の３セットを含む。図
１０の一実施形態例に示すように、部分走査レジスタ１３５は、動的再構成ネッ
トワーク１３７からの入力を受けて走査バス１３９に出す。特に、全走査レジス
タ１０８とは異なり、部分走査レジスタ１３５は、選択したＬＥ２００のサブセ
ット（例えば４分の１）の状態値を走査バス１３９に出力する。全走査レジスタ
１０８と部分走査レジスタ１３５とが出力として走査バス１３９を分かち合う範
囲で、走査コントロール１４２及び走査クロック１４０が、どちらの走査レジス
タを活動状態にするかを選択的に制御する。特に、図示した一実施形態例によれ
、ＬＥアレイ１０２内のユーザー選択のＬＥ２００を部分走査できるようにする
ためには、ユーザーは、走査コントロール１４２及び走査クロック１４０で部分
走査レジスタ１３５を活動状態にするが、ＬＥアレイ１０２内のＬＥ２００全て
を全走査できるようにするには、走査コントロール１４２及び走査クロック１４
０信号で全走査レジスタ１０８を活動状態にする。しかし、当業者であれば、ど
ちらの活動された走査レジスタを採用するかを決定する代替的な方法を認識でき
るであろう。例えば、本発明の代替的一実施形態において、走査レジスタ１０８
と部分走査レジスタ１３５のどちらかは、単に走査クロック１４０の各々を希望
のレジスタ、すなわち全走査レジスタ１０８又は部分走査レジスタ１３５に適用
することで選択される。かくして本発明はその精神と範囲とを逸脱することなく
、このような変形例を推測できる。
【００２９】 このように、当業者は動的再構成ネットワーク１３７及び部分走査レジスタ１
３５が再構成回路１００に新しいレベルの自由度を与え、ユーザーが負荷の多い
再構成及び従来技術に固有の回路設計マッピングソフトの再コンパイルを必要と
せずに、所与のクロック・サイクルに選択したＬＥのサブセットを動的に再構成
して観察することを可能にするのである。更に全てのＬＥの状態値における完全
なセットを観察する必要があるときには、再構成回路１００は革新的な全走査レ
ジスタを与えられるのである。本発明によれば、統合デバッグ機能を備えた再構
成集積回路が得られるので、エミュレーションシステムのユーザーは、あるクロ
ック・サイクルには、ＬＥアレイ１０２のＬＥのサブセットを観察することを選
択することもでき、他のクロック・サイクルには、ＬＥアレイ１０２を構成する
全てのＬＥの状態値をも全走査して観察することも選択できる。
３５が再構成回路１００に新しいレベルの自由度を与え、ユーザーが負荷の多い
再構成及び従来技術に固有の回路設計マッピングソフトの再コンパイルを必要と
せずに、所与のクロック・サイクルに選択したＬＥのサブセットを動的に再構成
して観察することを可能にするのである。更に全てのＬＥの状態値における完全
なセットを観察する必要があるときには、再構成回路１００は革新的な全走査レ
ジスタを与えられるのである。本発明によれば、統合デバッグ機能を備えた再構
成集積回路が得られるので、エミュレーションシステムのユーザーは、あるクロ
ック・サイクルには、ＬＥアレイ１０２のＬＥのサブセットを観察することを選
択することもでき、他のクロック・サイクルには、ＬＥアレイ１０２を構成する
全てのＬＥの状態値をも全走査して観察することも選択できる。
【００３０】 図９を参照すれば、トリガ入力を出力するためのトリガ回路素子１１０の一実
施形態例のブロック図が示されている。示されるように図の実施形態では、トリ
ガ回路素子１１０は、各コンパレーター・レジスタ回路２６０から各々１つ、４
つのトリガ出力を生成する４つのコンパレーター・レジスタ回路２６０を含んで
いる。各コンパレーター・レジスタ回路２６０は、信号パターンを記憶するパタ
ーン・レジスタ２６２と、ＬＥからの出力とパターン・レジスタ２６２の記憶さ
れている内容とを比較する相等性コンパレーター２６４とを含んでいる。一実施
形態では、信号パターンは、ＬＥあたり２ビットから成り、ハイ、ロー、及びコ
ード化不要の値を採ることができる。記憶パターンが検出されると、常に、再構
成回路１００外のトリガへの入力が生成される。換言すれば、図示した一実施形
態では、４つのＬＥ内部状態事象が同時にモニターできる。
施形態例のブロック図が示されている。示されるように図の実施形態では、トリ
ガ回路素子１１０は、各コンパレーター・レジスタ回路２６０から各々１つ、４
つのトリガ出力を生成する４つのコンパレーター・レジスタ回路２６０を含んで
いる。各コンパレーター・レジスタ回路２６０は、信号パターンを記憶するパタ
ーン・レジスタ２６２と、ＬＥからの出力とパターン・レジスタ２６２の記憶さ
れている内容とを比較する相等性コンパレーター２６４とを含んでいる。一実施
形態では、信号パターンは、ＬＥあたり２ビットから成り、ハイ、ロー、及びコ
ード化不要の値を採ることができる。記憶パターンが検出されると、常に、再構
成回路１００外のトリガへの入力が生成される。換言すれば、図示した一実施形
態では、４つのＬＥ内部状態事象が同時にモニターできる。
【００３１】 図１０は、本発明の一実施形態による、本発明の教示を組み込んだエミュレー
ションシステム１０００の例のブロック図である。図１１のエミュレーションシ
ステムの図示した例によれば、エミュレータ１０６０と結合して通信できるホス
トシステム１０２０を含むエミュレーションシステム１０００が示される。図示
されるように、エミュレータ１０６０は、エミュレーションアレイ・相互接続ネ
ットワーク１０８０，構成回路１２２０、及びホストインターフェイス１２４０
を含んでおり、図のように通信できるように結合している。本発明の教示に従え
ば、エミュレーションアレイ・相互接続ネットワーク１０８０は、本発明の動的
再構成集積回路１２２０ａ―１２００ｎを含んでおり、回路設計を組み立てる前
に特定の回路設計をエミュレートして「実現する」ようプログラムできるように
構成された複数のＬＥ含んでいる。更に詳細に説明すれば、革新的な動的再構成
集積回路１２２０ａ―１２００ｎによって、選択ＬＥの状態値のサブセット、前
述の時間のかかる再コンパイル法、もしくは従来技術に典型的な従来技術の走査
レジスタからの全走査出力を選択的に出力する経路選定ネットワークを、エミュ
レーションシステムのユーザーが、部分走査レジスタ経由で制御することが可能
になる。従って、エミュレーションシステム１００のように、本発明の革新的な
特徴を組み込んだエミュレーションシステムを使えば、設計マッピングプログラ
ムのように、複雑な回路設計ではしばしば何日もかかる方法で回路を変えたり、
再コンパイルする方法を使ったりせず、このエミュレーションシステムのユーザ
ーは、エミュレータ内の可視点を動的に変えることが可能になる。
ションシステム１０００の例のブロック図である。図１１のエミュレーションシ
ステムの図示した例によれば、エミュレータ１０６０と結合して通信できるホス
トシステム１０２０を含むエミュレーションシステム１０００が示される。図示
されるように、エミュレータ１０６０は、エミュレーションアレイ・相互接続ネ
ットワーク１０８０，構成回路１２２０、及びホストインターフェイス１２４０
を含んでおり、図のように通信できるように結合している。本発明の教示に従え
ば、エミュレーションアレイ・相互接続ネットワーク１０８０は、本発明の動的
再構成集積回路１２２０ａ―１２００ｎを含んでおり、回路設計を組み立てる前
に特定の回路設計をエミュレートして「実現する」ようプログラムできるように
構成された複数のＬＥ含んでいる。更に詳細に説明すれば、革新的な動的再構成
集積回路１２２０ａ―１２００ｎによって、選択ＬＥの状態値のサブセット、前
述の時間のかかる再コンパイル法、もしくは従来技術に典型的な従来技術の走査
レジスタからの全走査出力を選択的に出力する経路選定ネットワークを、エミュ
レーションシステムのユーザーが、部分走査レジスタ経由で制御することが可能
になる。従って、エミュレーションシステム１００のように、本発明の革新的な
特徴を組み込んだエミュレーションシステムを使えば、設計マッピングプログラ
ムのように、複雑な回路設計ではしばしば何日もかかる方法で回路を変えたり、
再コンパイルする方法を使ったりせず、このエミュレーションシステムのユーザ
ーは、エミュレータ内の可視点を動的に変えることが可能になる。
【００３２】 エミュレーションアレイ・相互接続ネットワーク１０８０に加えて、エミュレ
ータ１０６０が、構成回路１２２０及びホストインターフェイス１２４０を備え
ていることも示されており、これらは全て図１０の実施形態例に示すように結合
されている。構成回路１２２０及びホストインターフェイス１２４０は、各々当
業者に周知の従来からの機能を果たすものであるため、ここでこれ以上説明する
必要はない。
ータ１０６０が、構成回路１２２０及びホストインターフェイス１２４０を備え
ていることも示されており、これらは全て図１０の実施形態例に示すように結合
されている。構成回路１２２０及びホストインターフェイス１２４０は、各々当
業者に周知の従来からの機能を果たすものであるため、ここでこれ以上説明する
必要はない。
【００３３】 当業者は、動的再構成集積回路１２２０ａ―１２００ｎを様々な態様で実施で
きることは理解できよう。例えば、一実施形態では、動的再構成集積回路１２２
０ａ―１２００ｎは、対応する複数の再構成回路である。この実施形態例によれ
ば、エミュレーションアレイ・相互接続ネットワーク１０８０は、多数の再構成
可能ＬＥを含み、該ＬＥは、多数の再構成回路に分散して装備されており、該再
構成回路は、次いで、多数のＬＥ基板に分散して装備されている。多数のＬＥ基
板は、互いに結合されてクレートに形成されよう。多クレートの態様では、多数
のクレートが組み合わされる。拡張可能な多レベル多ステージのネットワーク・
トポロジーを用いて再構成回路内にＬＥ再構成回路、ＬＥ基板、そしてクレート
が順次相互接続される。
きることは理解できよう。例えば、一実施形態では、動的再構成集積回路１２２
０ａ―１２００ｎは、対応する複数の再構成回路である。この実施形態例によれ
ば、エミュレーションアレイ・相互接続ネットワーク１０８０は、多数の再構成
可能ＬＥを含み、該ＬＥは、多数の再構成回路に分散して装備されており、該再
構成回路は、次いで、多数のＬＥ基板に分散して装備されている。多数のＬＥ基
板は、互いに結合されてクレートに形成されよう。多クレートの態様では、多数
のクレートが組み合わされる。拡張可能な多レベル多ステージのネットワーク・
トポロジーを用いて再構成回路内にＬＥ再構成回路、ＬＥ基板、そしてクレート
が順次相互接続される。
【００３４】 本発明の教示を組み込んだエミュレータ１０６０に加えて、例示のエミュレー
ションシステム１０００は、更に、回路設計マッピング・プログラム１０４０を
持つホストシステム１０２０を含む。当業者であれば、回路設計マッピング・プ
ログラム１０４０は、当技術分野で周知の様々な代替的設計マッピング・ソフト
ウェア・プログラムのどれであっても良いことを理解できよう。図１０に図示す
る実施形態例によれば、回路設計マッピング・プログラム１０４０は、ホストシ
ステム１０２０の適切な記憶媒体（図示せず）に記憶され、ホストシステム１０
２０のプロセサーによって実行するため、ホストシステム１０２０のメモリーに
ロードされる。一般的なホストシステム１０２０及び特別な回路設計マッピング
・プログラム１０４０は、回路エミュレーション技術で通常使用される様々なホ
ストシステムや回路設計マッピング・プログラムのどれかを表すことを意図して
おり、ここでこれ以上説明する必要はない。
ションシステム１０００は、更に、回路設計マッピング・プログラム１０４０を
持つホストシステム１０２０を含む。当業者であれば、回路設計マッピング・プ
ログラム１０４０は、当技術分野で周知の様々な代替的設計マッピング・ソフト
ウェア・プログラムのどれであっても良いことを理解できよう。図１０に図示す
る実施形態例によれば、回路設計マッピング・プログラム１０４０は、ホストシ
ステム１０２０の適切な記憶媒体（図示せず）に記憶され、ホストシステム１０
２０のプロセサーによって実行するため、ホストシステム１０２０のメモリーに
ロードされる。一般的なホストシステム１０２０及び特別な回路設計マッピング
・プログラム１０４０は、回路エミュレーション技術で通常使用される様々なホ
ストシステムや回路設計マッピング・プログラムのどれかを表すことを意図して
おり、ここでこれ以上説明する必要はない。
【００３５】 このように、特に、エミュレーションシステムに適した統合デバッグ機能を備
えた再構成集積回路を説明してきた。本発明の方法と集積回路とを前記の図示し
た実施形態によって説明してきたが、当業者であれば、本発明が説明した実施形
態に限定されるものでないことを認識できるであろう。本発明は、添付特許請求
の精神と範囲内で修正及び変更を加えて実施し得る。更に前記のように、本発明
は、複雑性の異なる動的再構成集積回路をも予定している。特に、本発明は、Ｌ
Ｅアレイ１０２のＬＥアレイサイズの増減を、その様なＬＥアレイをサポートす
るのに必要な読取り／書き込み／クロスバー／制御回路の対応する増減と併せて
予見している。このように、説明は本発明を限定するものでなく、例示するもの
と見なされるべきものである。
えた再構成集積回路を説明してきた。本発明の方法と集積回路とを前記の図示し
た実施形態によって説明してきたが、当業者であれば、本発明が説明した実施形
態に限定されるものでないことを認識できるであろう。本発明は、添付特許請求
の精神と範囲内で修正及び変更を加えて実施し得る。更に前記のように、本発明
は、複雑性の異なる動的再構成集積回路をも予定している。特に、本発明は、Ｌ
Ｅアレイ１０２のＬＥアレイサイズの増減を、その様なＬＥアレイをサポートす
るのに必要な読取り／書き込み／クロスバー／制御回路の対応する増減と併せて
予見している。このように、説明は本発明を限定するものでなく、例示するもの
と見なされるべきものである。
【図１】 本発明の再構成集積回路の主要機能ブロックを示す。
【図２】 図１のＬＥアレイの一実施形態を図示し、かつ機能強化されたＬＥの一実施形
態を示す。
態を示す。
【図３】 図１のマスター−スレーブ・ラッチ用の制御ロジック及び入力セレクタ各々の
一実施形態を示す。
一実施形態を示す。
【図４ａ】 図１のＬＥ相互クロスバー・ネットワークの一実施形態を示す。
【図４ｂ】 図１のＬＥ相互クロスバー・ネットワークの一実施形態を示す。
【図５】 再構成回路相互クロスバー・ネットワーク・ステージ０の一実施形態を示す。
【図６】 図１のコンテキスト・バスの関連読み出し／書き込み機能の一実施形態を示す
。
。
【図７】 ＬＥからの読み出しとＬＥへの書き込みを示す２つの例示的タイミング図であ
る。
る。
【図８ａ】 図１の集積回路で用いるのに適した全走査レジスタの一実施形態を示す。
【図８ｂ】 本発明の一実施形態による、図１の集積回路で用いるのに適した、本発明の教
示による、例示的な動的再構成集積回路及び部分走査レジスタのブロック図であ
る。
示による、例示的な動的再構成集積回路及び部分走査レジスタのブロック図であ
る。
【図９】 図１の集積回路で用いるのに適したトリガ回路の一実施形態を示す。
【図１０】 本発明の教示を組み込み、本発明の一実施形態によるエミュレーションシステ
ム例のブロック図である。
ム例のブロック図である。
【図１１】 本発明の代替的一実施形態による、本発明の教示を組み込んだ再構成集積回路
例のブロック図である。
例のブロック図である。
【手続補正書】
【提出日】平成１３年１０月２６日（２００１．１０．２６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項８】 集積回路設計の回路素子をエミュレートするように再構成可
能であり、各々が複数の出力を有する複数の論理素子（ＬＥ）であって、そのＬ
Ｅに対応して与えられる複数の入力信号に応答する複数の出力信号を生成するよ
うに作動する論理素子と； 上記複数のＬＥの選択されたものと再構成可能に結
合され、使用可能な状態において、上記走査クロックの印加によって使用可能な
場合、オペレーティング・クロックの特定のクロック・サイクルにおいて、上記
選択されたＬＥによってエミュレートされた回路素子の信号状態値の記録を捉え
、走査バスに出力するように作動する部分走査レジスタと；上記ＬＥに結合され
、上記走査クロックの印加によって使用可能な場合、上記オペレーション・クロ
ックの特定のクロック・サイクルにおいて、上記ＬＥの全信号状態値の記録を捉
え、走査バスに出力するように作動する全走査レジスタとを含むことを特徴とす
るエミュレーションシステムに使用される集積回路。
能であり、各々が複数の出力を有する複数の論理素子（ＬＥ）であって、そのＬ
Ｅに対応して与えられる複数の入力信号に応答する複数の出力信号を生成するよ
うに作動する論理素子と； 上記複数のＬＥの選択されたものと再構成可能に結
合され、使用可能な状態において、上記走査クロックの印加によって使用可能な
場合、オペレーティング・クロックの特定のクロック・サイクルにおいて、上記
選択されたＬＥによってエミュレートされた回路素子の信号状態値の記録を捉え
、走査バスに出力するように作動する部分走査レジスタと；上記ＬＥに結合され
、上記走査クロックの印加によって使用可能な場合、上記オペレーション・クロ
ックの特定のクロック・サイクルにおいて、上記ＬＥの全信号状態値の記録を捉
え、走査バスに出力するように作動する全走査レジスタとを含むことを特徴とす
るエミュレーションシステムに使用される集積回路。
【手続補正書】
【提出日】平成１４年７月２日（２００２．７．２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】 図８ａは、全ＬＥ２００の追跡データの全走査を出力するための走査レジスタ
１０８の一実施形態を示す。図８で示される一実施形態例によれば、走査レジス
タ１０８には、８つのフリップフロップの１６セットと、８つのマルチプレクサ
２４４（すなわち、１２８のＬＥ２００が設けられている）の１５セットがあり
、マルチプレクサ２４４は、フリップフロップ２４２のセットの間に配置されて
いる。フリップフロップ２４２第０セットは、８つのＬＥ２００の第１群に結合
している。マルチプレクサ２４４第０セット２４４第０セットは、フリップフロ
ップ２４２第０セットと論理素子２００との第2群に結合している。フリップフ
ロップ２４２第１セットは、マルチプレクサ第０セットと結合しており、以下同
様である。フリップフロップ２４２第０セットは、ＬＥ２００の出力を順次受け
ては伝播する。マルチプレクサ２４２第０セットも、フリップフロップ２４２第
０セットの出力又は８つのＬＥ２００の第2群の出力を連続的に提供する。フリ
ップフロップ２４２第１セットは、マルチプレクサ２４４第０セットからの入力
を、順次シーケンシャル的に伝搬する。フリップフロップ２４２のセットは、走
査クロックに制御されるが、マルチプレクサ２４４のセットは、走査制御信号に
よって制御される。従って、（作動エミュレーション・クロックに比例して）適
切に分割された周波数を持つ走査クロックを適用し、マルチプレクサ２４４のセ ットに 適切な走査制御信号を選択的に適用することにより、クロック・サイクル
における１２８全てのＬＥ２００のスナップショットを再構成可能回路１００か ら順次、走査して得ることができる 。
１０８の一実施形態を示す。図８で示される一実施形態例によれば、走査レジス
タ１０８には、８つのフリップフロップの１６セットと、８つのマルチプレクサ
２４４（すなわち、１２８のＬＥ２００が設けられている）の１５セットがあり
、マルチプレクサ２４４は、フリップフロップ２４２のセットの間に配置されて
いる。フリップフロップ２４２第０セットは、８つのＬＥ２００の第１群に結合
している。マルチプレクサ２４４第０セット２４４第０セットは、フリップフロ
ップ２４２第０セットと論理素子２００との第2群に結合している。フリップフ
ロップ２４２第１セットは、マルチプレクサ第０セットと結合しており、以下同
様である。フリップフロップ２４２第０セットは、ＬＥ２００の出力を順次受け
ては伝播する。マルチプレクサ２４２第０セットも、フリップフロップ２４２第
０セットの出力又は８つのＬＥ２００の第2群の出力を連続的に提供する。フリ
ップフロップ２４２第１セットは、マルチプレクサ２４４第０セットからの入力
を、順次シーケンシャル的に伝搬する。フリップフロップ２４２のセットは、走
査クロックに制御されるが、マルチプレクサ２４４のセットは、走査制御信号に
よって制御される。従って、（作動エミュレーション・クロックに比例して）適
切に分割された周波数を持つ走査クロックを適用し、マルチプレクサ２４４のセ ットに 適切な走査制御信号を選択的に適用することにより、クロック・サイクル
における１２８全てのＬＥ２００のスナップショットを再構成可能回路１００か ら順次、走査して得ることができる 。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】 本発明の一実施形態によれば、部分走査レジスタ１３５は、８つのフリップフ
ロップ５６２の４セットと、フリップフロップ５６２のセットの間に８つのマル
チプレクサ５６４の３セットを含む。図１の一実施形態例に示すように、部分走
査レジスタ１３５は、動的再構成ネットワーク１３７からの入力を受けて操作バ
ス１３９に出す。特に、全走査レジスタ１０８とは異なり、部分走査レジスタ１
３５は、選択したＬＥ２００のサブセット（例えば４分の１）の状態値を走査バ
ス１３９に出力する。全走査レジスタ１０８と部分走査レジスタ１３５とが出力
として走査バス１３９を分かち合う範囲で、走査コントロール１４２及び走査ク
ロック１４０が、どちらの操作レジスタを活動状態にするかを選択的に制御する
。特に、図示した一実施形態例によれば、ＬＥアレイ１０２内のユーザー選択の
ＬＥ２００を部分走査できるようにするためには、ユーザーは、走査コントロー
ル１４２及び走査クロック１４０で部分走査レジスタ１３５を活動状態にするが
、ＬＥアレイ１０２内のＬＥ２００全てを全走査できるようにするには、走査コ
ントロール１４２及び走査クロック１４０信号で全走査レジスタ１０８を活動状
態にする。しかし、当業者であれば、どちらの活動された操作レジスタを採用す
るかを決定する代替的な方法を認識できるであろう。例えば、本発明の代替的一
実施形態において、走査レジスタ１０８と部分走査レジスタ１３５のどちらかは
、単に走査クロック１４０の各々を希望のレジスタ、すなわち全走査レジスタ１
０８又は部分走査レジスタ１３５に適用することで選択される。かくして本発明
はその精神と範囲とを逸脱することなく、このような変形例を推測できる。
ロップ５６２の４セットと、フリップフロップ５６２のセットの間に８つのマル
チプレクサ５６４の３セットを含む。図１の一実施形態例に示すように、部分走
査レジスタ１３５は、動的再構成ネットワーク１３７からの入力を受けて操作バ
ス１３９に出す。特に、全走査レジスタ１０８とは異なり、部分走査レジスタ１
３５は、選択したＬＥ２００のサブセット（例えば４分の１）の状態値を走査バ
ス１３９に出力する。全走査レジスタ１０８と部分走査レジスタ１３５とが出力
として走査バス１３９を分かち合う範囲で、走査コントロール１４２及び走査ク
ロック１４０が、どちらの操作レジスタを活動状態にするかを選択的に制御する
。特に、図示した一実施形態例によれば、ＬＥアレイ１０２内のユーザー選択の
ＬＥ２００を部分走査できるようにするためには、ユーザーは、走査コントロー
ル１４２及び走査クロック１４０で部分走査レジスタ１３５を活動状態にするが
、ＬＥアレイ１０２内のＬＥ２００全てを全走査できるようにするには、走査コ
ントロール１４２及び走査クロック１４０信号で全走査レジスタ１０８を活動状
態にする。しかし、当業者であれば、どちらの活動された操作レジスタを採用す
るかを決定する代替的な方法を認識できるであろう。例えば、本発明の代替的一
実施形態において、走査レジスタ１０８と部分走査レジスタ１３５のどちらかは
、単に走査クロック１４０の各々を希望のレジスタ、すなわち全走査レジスタ１
０８又は部分走査レジスタ１３５に適用することで選択される。かくして本発明
はその精神と範囲とを逸脱することなく、このような変形例を推測できる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図８ｂ
【補正方法】変更
【補正の内容】
【図８ｂ】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 2G132 AA01 AA02 AC10 AC11 AG01 AG08 AK08 AK13 AL09 AL11 5B046 AA08 BA03 JA05 5B048 AA20 CC18 DD08 DD10
Claims (33)
- 【請求項１】 集積回路設計の回路素子をエミュレートするように再構成可
能であり、各々が複数の出力を有する複数の論理素子（ＬＥ）であって、そのＬ
Ｅに対応して与えられる複数の入力信号に応答する複数の出力信号を生成するよ
うに作動する論理素子、 上記複数のＬＥの選択されたものと動的に結合され、使用可能な状態において
、オペレーティング・クロックの特定のクロック・サイクルにおいて、上記選択
されたＬＥによってエミュレートされた回路素子の信号状態値の記録を捉え、走
査バスに出力するように作動する部分走査レジスタ を含むことを特徴とするエミュレーションシステムに使用される集積回路。 - 【請求項２】 上記部分走査レジスタが、上記オペレーティング・クロック
に適切に比例した走査クロックの印加により選択的に使用可能な状態になること
を特徴とする請求項１に記載の集積回路。 - 【請求項３】 少なくとも上記複数のＬＥのサブセットから選ばれたものを
、上記部分走査レジスタに動的に結合するマルチプレクサを更に含むことを特徴
とする請求項１に記載の集積回路。 - 【請求項４】 上記集積回路は、上記マルチプレクサによる上記選択的結合
の上記動的再構成の間に、回路素子をエミュレートすることを特徴とする請求項
３に記載の集積回路。 - 【請求項５】 上記ＬＥに結合され、特定のクロック・サイクルにおいて、
上記ＬＥの全信号状態値の記録を捉え、走査バスに出力するように作動する全走
査レジスタを更に含み、その全走査レジスタは、上記走査クロックの印加によっ
て使用可能な状態となることを特徴とする請求項１の集積回路。 - 【請求項６】 上記集積回路は、上記全走査レジスタを介して全走査能力を
、又は、上記部分走査レジスタを介して部分走査能力を与えるように作動するこ
とを特徴とする請求項５に記載の集積回路。 - 【請求項７】 上記ＬＥと結合され、少なくとも１部が、上記ＬＥの上記信
号状態値に基づき、少なくとも１つのトリガ値を、条件付きで生成するように作
動するトリガ回路を更に含むことを特徴とする請求項１に記載の集積回路。 - 【請求項８】 上記複数のＬＥ及び複数の集積回路出力に結合され相互接続
ネットワークを更に含み、上記相互接続ネットワークは、上記相互接続ネットワ
ークを構成する再コンパイル可能命令セットに基づき、上記複数のＬＥ及び集積
回路出力に、又は それらの間に信号を経路指定するように作動することを特徴
とする請求項１に記載の集積回路。 - 【請求項９】 上記相互接続ネットワークの再構成は、新しい命令セットの
再コンパイルを必要とすることを特徴とする請求項８に記載の集積回路。 - 【請求項１０】 上記相互接続ネットワークの再構成は、上記集積回路が回
路素子をエミュレートすることを不可能にすることを特徴とする請求項８に記載
の集積回路。 - 【請求項１１】 ホスト、及び 少なくとも１つのエミュレーション基板 を含み、そのエミュレーション基板は、 少なくともサブセットが上記ホストに通信可能に連結された複数の基板の入
力／出力（Ｉ／Ｏ）ピンと、 少なくともサブセットが上記基板のＩ／Ｏに結合された複数の入力／出力ピ
ンを有する集積回路（ＩＣ）とを含み、そのＩＣが 集積回路設計の回路素子をエミュレートするように再構成可能な、各々
が複数の出力を有する複数の論理素子（ＬＥ）であって、そのＬＥに対応して与
えられる複数の入力信号に応答して複数の出力信号を生成するように作動する論
理素子と、 上記複数のＬＥの選択されたものと再構成可能に結合され、使用可能な
状態において、オペレーティング・クロックの特定のクロック・サイクルにおい
て、上記選択されたＬＥによってエミュレートされた回路素子の信号状態値の記
録を捉え、走査バスに出力するように作動する部分走査レジスタと を含み、上記部分走査レジスタは、上記オペレーティング・クロックに適切に比
例した走査クロックの印加によって使用可能な状態となること特徴とするエミュ
レーションシステム。 - 【請求項１２】 上記集積回路は、少なくとも上記複数のＬＥのサブセット
から選ばれたものを、上記集積回路の上記部分走査レジスタに再構成可能に結合
するマルチプレクサを更に含むことを特徴とする請求項１１記載のエミュレーシ
ョンシステム。 - 【請求項１３】 上記集積回路は、上記マルチプレクサによる、上記選択的
結合の上記動的再構成の間に、回路素子をエミュレートすることを特徴とする請
求１２に記載のエミュレーションシステム。 - 【請求項１４】 上記集積回路は、上記ＬＥに結合され、上記オペレーショ
ン・クロックの特定のクロック・サイクルにおいて、上記ＬＥの全信号状態値の
記録を捉え、走査バスに出力するように作動する全走査レジスタを更に含むこと
を特徴とする請求項１１に記載のエミュレーションシステム。 - 【請求項１５】 上記全走査レジスタは、上記走査クロックの印加によって
使用可能な状態となることを特徴とする請求項１４に記載のエミュレーションシ
ステム。 - 【請求項１６】 上記集積回路は、使用可能な状態において、上記全走査レ
ジスタを介して上記ＬＥの信号状態値の全走査を、又は、上記部分走査レジスタ
を介して選択されたＬＥの信号状態値の部分走査を行うように作動することを特
徴とする請求項１４に記載のエミュレーションシステム。 - 【請求項１７】 上記ＬＥと結合され、少なくとも１部が、上記ＬＥの上記
信号状態値に基づき、少なくとも１つのトリガ値を条件付きで生成するように作
動するトリガ回路を更に含むことを特徴とする請求項１１に記載のエミュレーシ
ョンシステム。 - 【請求項１８】 上記集積回路は、上記複数のＬＥ及び複数の集積回路入出
力（Ｉ／Ｏ）に結合され相互接続ネットワークを更に含み、上記相互接続ネット
ワークは、上記相互接続ネットワークを構成する再コンパイル可能命令セットに
基づき、上記複数のＬＥ及び集積回路Ｉ／Ｏに、及び それらの間に信号を経路
指定するように作動することを特徴とする請求項１１に記載のエミュレーション
システム。 - 【請求項１９】 上記相互接続ネットワークの再構成は、新しい命令セット
の再コンパイルを必要とすることを特徴とする請求項１８に記載のエミュレーシ
ョンシステム。 - 【請求項２０】 上記集積回路は、上記新しい命令セットの再コンパイルの
間に、回路素子をエミュレートすることを不可能とされることを特徴とする請求
項１９に記載のエミュレーションシステム。 - 【請求項２１】 複数の入力／出力（Ｉ／Ｏ）ピン、及び 上記複数の（Ｉ／Ｏ）ピンに結合した集積回路を含み、その集積回路は、 集積回路設計の回路素子をエミュレートするように再構成可能な、各々
が複数の出力を有する複数の論理素子（ＬＥ）を含み、そのＬＥに対応して与え
られる複数の入力信号に応答して複数の出力信号を生成するように作動する論理
素子と、 上記ＬＥの選択されたものと再構成可能に結合され、使用可能な状態に
おいて、オペレーティング・クロックの特定のクロック・サイクルにおいて、上
記選択されたＬＥによってエミュレートされた回路素子の信号状態値の記録を捉
え、走査バスに出力するように作動する部分走査レジスタを含み、上記部分走査
レジスタは、上記オペレーティング・クロックに適切に比例した走査クロックの
印加によって使用可能な状態となることを特徴とするエミュレータ基板。 - 【請求項２２】 上記集積回路は、少なくとも上記複数のＬＥのサブセット
から選ばれたものを、上記部分走査レジスタに再構成可能に結合するマルチプレ
クサを更に含み、上記マルチプレクサは、上記選択的結合を動的に再構成するよ
うに作動することを特徴とする請求項２１記載のエミュレータ基板。 - 【請求項２３】 上記集積回路は、上記マルチプレクサによる、上記選択的
結合の上記動的再構成の間に、回路素子をエミュレートすることを特徴とする請
求２２に記載のエミュレータ基板。 - 【請求項２４】 上記集積回路は、上記ＬＥに結合され、使用可能な状態に
おいて、上記オペレーション・クロックの特定のクロック・サイクルにおいて、
上記ＬＥの全信号状態値の記録を捉え、走査バスに出力するように作動する全走
査レジスタを更に含むことを特徴とする請求項２１に記載のエミュレータ基板。 - 【請求項２５】 上記集積回路は、上記走査クロックの印加によって使用可
能な場合、上記全走査レジスタを介して全走査能力を、又は、上記部分走査レジ
スタを介して部分走査能力を与えるように作動することを特徴とする請求項２４
に記載のエミュレータ基板。 - 【請求項２６】 上記集積回路は、上記ＬＥと結合され、少なくとも１部が
、上記ＬＥの上記信号状態値に基づき、少なくとも１つのトリガ値を条件付きで
生成するように作動するトリガ回路を更に含むことを特徴とする請求項２１に記
載のエミュレータ基板。 - 【請求項２７】 上記集積回路は、上記複数のＬＥ及び複数の集積回路入出
力（Ｉ／Ｏ）に結合され相互接続ネットワークを更に含み、上記相互接続ネット
ワークは、上記相互接続ネットワークを構成する再コンパイル可能命令セットに
基づいて、上記複数のＬＥ及び集積回路Ｉ／Ｏに、及び それらの間に信号を経
路指定するように作動することを特徴とする請求項２１に記載のエミュレータ基
板。 - 【請求項２８】 上記相互接続ネットワークの再構成は、新しい命令セット
の再コンパイルを必要とすることを特徴とする請求項２７に記載のエミュレータ
基板。 - 【請求項２９】 上記集積回路は、上記新しい命令セットの再コンパイルの
間に、回路素子をエミュレートすることを不可能とされることを特徴とする請求
項２８に記載のエミュレータ基板。 - 【請求項３０】 集積回路設計の回路素子をエミュレートするように再構成
可能であり、各々が複数の出力を有する複数の論理素子（ＬＥ）であって、その
ＬＥに対応して与えられる複数の入力信号に応答する複数の出力信号を生成する
ように作動する論理素子と、 上記複数のＬＥの選択されたものと再構成可能に結合され、使用可能な状態に
おいて、上記走査クロックの印加によって使用可能な場合、オペレーティング・
クロックの特定のクロック・サイクルにおいて、上記選択されたＬＥによってエ
ミュレートされた回路素子の信号状態値の記録を捉え、走査バスに出力するよう
に作動する部分走査レジスタと、 上記ＬＥに結合され、上記走査クロックの印加によって使用可能な場合、上記
オペレーション・クロックの特定のクロック・サイクルにおいて、上記ＬＥの全
信号状態値の記録を捉え、走査バスに出力するように作動する全走査レジスタと
を含むことを特徴とするエミュレーションシステムに使用される集積回路。 - 【請求項３１】 上記部分走査レジスタ又は全走査レジスタのいずれかは、
オペレーティング・クロックの特定のクロック・サイクルにおいて、走査クロッ
クによって使用可能な活動状態とされることを特徴とする請求項３１に記載の集
積回路。 - 【請求項３２】 集積回路設計の回路素子をエミュレートするように、各々
が複数の出力を有する複数の再構成論理素子（ＬＥ）であって、そのＬＥに対応
して与えられる複数の入力信号に応答する複数の出力信号を生成するように作動
する論理素子と、 上記選択されたＬＥによってエミュレートされた回路素子の選択点の信号状態
値の記録を捉え、走査バスに出力するように上記複数のＬＥの選択されたものに
動的に結合された走査レジスタと を含むことを特徴とする集積回路。 - 【請求項３３】 上記ＬＥ及び上記走査レジスタに結合し、上記選択された
ＬＥによってエミュレートされた上記回路素子の選択点を、上記走査レジスタに
選択的に結合するマルチプレクサを更に備えることを特徴とする請求項３２に記
載の集積回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/404,925 | 1999-09-24 | ||
| US09/404,925 US6265894B1 (en) | 1995-10-13 | 1999-09-24 | Reconfigurable integrated circuit with integrated debugging facilities for use in an emulation system |
| PCT/US2000/003138 WO2001023901A1 (en) | 1999-09-24 | 2000-02-07 | A reconfigurable integrated circuit with integrated debugging facilities for use in an emulation system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002544576A true JP2002544576A (ja) | 2002-12-24 |
| JP3588324B2 JP3588324B2 (ja) | 2004-11-10 |
Family
ID=23601592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000616197A Expired - Lifetime JP3588324B2 (ja) | 1999-09-24 | 2000-02-07 | エミュレーションシステム用の統合デバッグ機能を備えた再構成可能な集積回路 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US6265894B1 (ja) |
| EP (1) | EP1133702B1 (ja) |
| JP (1) | JP3588324B2 (ja) |
| CN (2) | CN101813749A (ja) |
| AT (1) | ATE264510T1 (ja) |
| AU (1) | AU2757800A (ja) |
| CA (1) | CA2353950C (ja) |
| DE (1) | DE60009856T2 (ja) |
| HK (1) | HK1052386A1 (ja) |
| WO (1) | WO2001023901A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8098181B2 (en) | 2010-04-28 | 2012-01-17 | Teradyne, Inc. | Attenuator circuit |
| US8502522B2 (en) | 2010-04-28 | 2013-08-06 | Teradyne, Inc. | Multi-level triggering circuit |
| US8531176B2 (en) | 2010-04-28 | 2013-09-10 | Teradyne, Inc. | Driving an electronic instrument |
| US8542005B2 (en) | 2010-04-28 | 2013-09-24 | Teradyne, Inc. | Connecting digital storage oscilloscopes |
| US10303149B2 (en) | 2015-01-28 | 2019-05-28 | Mitsubishi Electric Corporation | Intelligent function unit and programmable logic controller system |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6606590B1 (en) * | 1999-02-19 | 2003-08-12 | Texas Instruments Incorporated | Emulation system with address comparison unit and data comparison unit ownership arbitration |
| US6473726B1 (en) * | 1999-09-24 | 2002-10-29 | Frederic Reblewski | Method and apparatus for concurrent emulation of multiple circuit designs on an emulation system |
| US6535043B2 (en) * | 2000-05-26 | 2003-03-18 | Lattice Semiconductor Corp | Clock signal selection system, method of generating a clock signal and programmable clock manager including same |
| US6659504B2 (en) * | 2001-05-18 | 2003-12-09 | Delphi Technologies, Inc. | Steering column for a vehicle |
| US7130788B2 (en) * | 2001-10-30 | 2006-10-31 | Mentor Graphics Corporation | Emulation components and system including distributed event monitoring, and testing of an IC design under emulation |
| US7035787B2 (en) * | 2001-10-30 | 2006-04-25 | Mentor Graphics Corporation | Emulation components and system including distributed routing and configuration of emulation resources |
| US7305633B2 (en) * | 2001-10-30 | 2007-12-04 | Mentor Graphics Corporation | Distributed configuration of integrated circuits in an emulation system |
| DE10392638T5 (de) * | 2002-05-13 | 2005-08-04 | Fairchild Semiconductor Inc. | Koppelpunktschalter mit Serialisierungs- und Deserialisierungsfunktionen |
| US7286976B2 (en) | 2003-06-10 | 2007-10-23 | Mentor Graphics (Holding) Ltd. | Emulation of circuits with in-circuit memory |
| US20040267489A1 (en) * | 2003-06-24 | 2004-12-30 | Frederic Reblewski | Data compaction and pin assignment |
| US7149996B1 (en) * | 2003-07-11 | 2006-12-12 | Xilinx, Inc. | Reconfigurable multi-stage crossbar |
| US7693703B2 (en) * | 2003-08-01 | 2010-04-06 | Mentor Graphics Corporation | Configuration of reconfigurable interconnect portions |
| US7924845B2 (en) * | 2003-09-30 | 2011-04-12 | Mentor Graphics Corporation | Message-based low latency circuit emulation signal transfer |
| US7587649B2 (en) * | 2003-09-30 | 2009-09-08 | Mentor Graphics Corporation | Testing of reconfigurable logic and interconnect sources |
| US7698118B2 (en) * | 2004-04-15 | 2010-04-13 | Mentor Graphics Corporation | Logic design modeling and interconnection |
| US7379861B2 (en) * | 2004-05-28 | 2008-05-27 | Quickturn Design Systems, Inc. | Dynamic programming of trigger conditions in hardware emulation systems |
| EP1769345B1 (en) * | 2004-07-12 | 2018-12-19 | Mentor Graphics Corporation | Software state replay |
| CN100367228C (zh) * | 2004-07-31 | 2008-02-06 | 华为技术有限公司 | 一种集成电路的仿真方法 |
| CN100419734C (zh) * | 2005-12-02 | 2008-09-17 | 浙江大学 | 一种面向计算的通用型可重构计算阵列装置 |
| US7263456B2 (en) * | 2006-01-10 | 2007-08-28 | M2000 | On circuit finalization of configuration data in a reconfigurable circuit |
| US7739092B1 (en) * | 2006-01-31 | 2010-06-15 | Xilinx, Inc. | Fast hardware co-simulation reset using partial bitstreams |
| JP4782591B2 (ja) * | 2006-03-10 | 2011-09-28 | 富士通セミコンダクター株式会社 | リコンフィグラブル回路 |
| WO2008008546A2 (en) * | 2006-07-14 | 2008-01-17 | Xinghao Chen | Universal reconfigurable scan architecture |
| US8265103B2 (en) * | 2007-01-12 | 2012-09-11 | Samsung Electronics Co., Ltd. | Apparatus and method for flexible visibility in integrated circuits with minimal package impact |
| CN102467583B (zh) * | 2010-10-29 | 2014-07-23 | 国际商业机器公司 | 追踪不确定信号的方法和装置 |
| TWI450118B (zh) * | 2010-11-02 | 2014-08-21 | Global Unichip Corp | 混合的電子設計系統及其可重組連接矩陣 |
| US9685207B2 (en) * | 2012-12-04 | 2017-06-20 | Nvidia Corporation | Sequential access memory with master-slave latch pairs and method of operating |
| US10141930B2 (en) | 2013-06-04 | 2018-11-27 | Nvidia Corporation | Three state latch |
| US20210240897A1 (en) * | 2020-01-31 | 2021-08-05 | Synopsys, Inc. | System and method for capturing hardware emulation data |
| CN114492261A (zh) * | 2021-08-10 | 2022-05-13 | 北京芯娴电子科技有限公司 | 一种芯片仿真系统 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4602210A (en) * | 1984-12-28 | 1986-07-22 | General Electric Company | Multiplexed-access scan testable integrated circuit |
| US5068603A (en) * | 1987-10-07 | 1991-11-26 | Xilinx, Inc. | Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays |
| US5132974A (en) * | 1989-10-24 | 1992-07-21 | Silc Technologies, Inc. | Method and apparatus for designing integrated circuits for testability |
| US5321828A (en) * | 1991-06-07 | 1994-06-14 | Step Engineering | High speed microcomputer in-circuit emulator |
| US5425036A (en) * | 1992-09-18 | 1995-06-13 | Quickturn Design Systems, Inc. | Method and apparatus for debugging reconfigurable emulation systems |
| TW253942B (ja) * | 1994-01-31 | 1995-08-11 | At & T Corp | |
| US5680583A (en) * | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
| US5777489A (en) * | 1995-10-13 | 1998-07-07 | Mentor Graphics Corporation | Field programmable gate array with integrated debugging facilities |
| US5636228A (en) * | 1996-01-16 | 1997-06-03 | Motorola, Inc. | Scan register with decoupled scan routing |
| US5778444A (en) * | 1996-05-06 | 1998-07-07 | Motorola, Inc. | Method and apparatus for reset-sensitive and controlled register write accesses in a data processing system with user and test modes |
| US5878051A (en) * | 1997-02-05 | 1999-03-02 | Lockheed Martin Corp. | Assembly-level bist using field-programmable gate array |
-
1999
- 1999-09-24 US US09/404,925 patent/US6265894B1/en not_active Expired - Lifetime
-
2000
- 2000-02-07 AT AT00906006T patent/ATE264510T1/de not_active IP Right Cessation
- 2000-02-07 CN CN201010120084A patent/CN101813749A/zh active Pending
- 2000-02-07 EP EP00906006A patent/EP1133702B1/en not_active Expired - Lifetime
- 2000-02-07 CA CA002353950A patent/CA2353950C/en not_active Expired - Fee Related
- 2000-02-07 JP JP2000616197A patent/JP3588324B2/ja not_active Expired - Lifetime
- 2000-02-07 DE DE60009856T patent/DE60009856T2/de not_active Expired - Lifetime
- 2000-02-07 WO PCT/US2000/003138 patent/WO2001023901A1/en active IP Right Grant
- 2000-02-07 AU AU27578/00A patent/AU2757800A/en not_active Abandoned
- 2000-02-07 CN CN00816276XA patent/CN1399724B/zh not_active Expired - Lifetime
-
2003
- 2003-06-24 HK HK03104535.1A patent/HK1052386A1/zh unknown
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8098181B2 (en) | 2010-04-28 | 2012-01-17 | Teradyne, Inc. | Attenuator circuit |
| US8502522B2 (en) | 2010-04-28 | 2013-08-06 | Teradyne, Inc. | Multi-level triggering circuit |
| US8531176B2 (en) | 2010-04-28 | 2013-09-10 | Teradyne, Inc. | Driving an electronic instrument |
| US8542005B2 (en) | 2010-04-28 | 2013-09-24 | Teradyne, Inc. | Connecting digital storage oscilloscopes |
| US10303149B2 (en) | 2015-01-28 | 2019-05-28 | Mitsubishi Electric Corporation | Intelligent function unit and programmable logic controller system |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2353950A1 (en) | 2001-04-05 |
| US6265894B1 (en) | 2001-07-24 |
| ATE264510T1 (de) | 2004-04-15 |
| CN1399724A (zh) | 2003-02-26 |
| EP1133702A1 (en) | 2001-09-19 |
| CN1399724B (zh) | 2010-04-28 |
| DE60009856T2 (de) | 2005-02-17 |
| WO2001023901A1 (en) | 2001-04-05 |
| DE60009856D1 (de) | 2004-05-19 |
| JP3588324B2 (ja) | 2004-11-10 |
| CN101813749A (zh) | 2010-08-25 |
| CA2353950C (en) | 2002-04-23 |
| EP1133702B1 (en) | 2004-04-14 |
| HK1052386A1 (zh) | 2003-09-11 |
| AU2757800A (en) | 2001-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3588324B2 (ja) | エミュレーションシステム用の統合デバッグ機能を備えた再構成可能な集積回路 | |
| US6388465B1 (en) | Reconfigurable integrated circuit with integrated debussing facilities and scalable programmable interconnect | |
| US6191603B1 (en) | Modular embedded test system for use in integrated circuits | |
| US5870410A (en) | Diagnostic interface system for programmable logic system development | |
| US8145958B2 (en) | Integrated circuit and method for testing memory on the integrated circuit | |
| US4860290A (en) | Logic circuit having individually testable logic modules | |
| US5173904A (en) | Logic circuits systems, and methods having individually testable logic modules | |
| US5844422A (en) | State saving and restoration in reprogrammable FPGAs | |
| EP0871223A1 (en) | Process for the prototyping of mixed signal applications and field programmable system on a chip for applying said process | |
| US6028983A (en) | Apparatus and methods for testing a microprocessor chip using dedicated scan strings | |
| US6091263A (en) | Rapidly reconfigurable FPGA having a multiple region architecture with reconfiguration caches useable as data RAM | |
| KR100234649B1 (ko) | 필드 프로그래머블 게이트 어레이 및 그 테스트 방법 | |
| US5937179A (en) | Integrated circuit design system with shared hardware accelerator and processes of designing integrated circuits | |
| US7426670B2 (en) | Connecting multiple test access port controllers on a single test access port | |
| US20050005217A1 (en) | Test standard interfaces and architectures | |
| US20140229780A1 (en) | Ieee 1149.1 and p1500 test interfaces combined circuits and processes | |
| JPH05108396A (ja) | プロセツサ回路 | |
| WO2001001245A1 (en) | Input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it | |
| CA2503620A1 (en) | Programmable circuit and related computing machine and method | |
| JP2001526423A (ja) | Ａｓｉｃ用試験回路 | |
| JPH097393A (ja) | マイクロエレクトロニック集積回路のためのメモリ試験装置 | |
| US20020073369A1 (en) | Method and apparatus for controlling and observing data in a logic block-based asic | |
| EP0926598B1 (en) | A field programmable gate array with integrated debugging facilities | |
| US5875197A (en) | Addressable serial test system | |
| JPH0886836A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040330 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040812 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3588324 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |