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Diese
Erfindung bezieht sich auf das Gebiet von Emulationssystemen im
Allgemeinen und insbesondere auf eine integrierte Schaltung für ein Emulationssystem
gemäß dem Oberbegriff
des Anspruchs 1.
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Emulationssysteme
zum Emulieren von Schaltungsentwürfen
sind im Stand der Technik bekannt. Üblicherweise werden Emulationssysteme nach
dem Stand der Technik unter Verwendung universell einsetzbarer benutzerprogrammierbarer Gate-Arrays (Gatterfelder,
FPGAs) ohne integrierte Fehlersucheinrichtung verwirklicht. Ein
zu emulierender Schaltungsentwurf wird mit dem Emulationssystem "realisiert", indem eine "formale" Beschreibung des
Schaltungsentwurfs kompiliert und der Schaltungsentwurf auf die
logischen Elemente (LEs) (auch bekannt als kombinatorische Logikblöcke (combinatorial
logic Blocks, CLBs)) der FPGAs abgebildet wird. Diese universell
einsetzbaren FPGAs zeigen eine Reihe von Nachteilen, soweit ihr
Einsatz in Emulationssystemen betroffen ist. Erstens sind die Signalzustände an den
in das Innere der FPGAs abgebildeten individuellen Knoten nicht
beobachtbar, daher der Ausdruck "verdeckte" Knoten. Zur Beobachtung
der Signalzustände
dieser "verdeckten" Knoten ist eine
Rekonfigurierung der FPGAs erforderlich, die eine sehr zeitaufwendige
Rekompilierung erfordert, um diese Signale außerhalb der FPGAs an einen
Logikanalysator herauszuleiten. Zusätzlich wird üblicherweise
eine Anzahl der FPGA-Eingangs-(Ausgangsanschlüsse (I(Os) zur Weiterleitung
dieser Signale an eine/n Anschlussbuchse/Knoten (port/node) verbraucht,
die/der von einem Testsystem, z. B. einem Logikanalysator, beobachtet
(verfolgt) werden kann. Darüber
hinaus wird durch die zusätzlichen, über Leitwege
zu führenden
Signale die Signalleitwegüberlastung
weiter erhöht.
Schließlich
ist es bei hinsichtlich der Zeitgebung empfindlichen Anwendungen
schwierig, herauszufinden, ob die Signale an diesen "verdeckten " Knoten genau zur
richtigen Zeit ausgelesen wurden oder nicht, wenn die Signale ansprechend
auf das Auftreten bestimmter Ereignisse auszulesen sind, weil die
Signale aus den FPGAs herauszuleiten sind, bevor die Lesetriggerereignisse
er fasst werden können.
Da die Emulatoren komplexer wurden, mussten auch das Netzwerk von
FPGAs und die, verbindenden Signalbahnen (traces) komplexer werden,
was die oben beschriebenen Probleme noch verschlimmert. Da die Zeit,
die zur Signalbahnüberwachung
erforderlich ist, mit steigender Komplexität so ansteigt, dass Grenzen
erreicht werden, wird die Frequenz, mit der die Emulation durchgeführt werden kann,
auf nicht akzeptierbare Niveaus herabgesetzt.
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Bei
einer bekannten integrierten Schaltung für ein Emulationssystem des
obigen Typs (US-A-S 777 489) ist das Vollabtastregister dazu bestimmt, eine
umfassende Abtastung der Mehrzahl LEs durchzuführen. Bei zunehmender Größe der integrierten Schaltungen
wird eine vollständige
Abtastung aller Ausgangswerte der LEs bei einem vernünftigen
Leistungsniveau zunehmend schwierig und sogar unmöglich.
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Die
US-A-S 636 228 beschreibt Blöcke
von kombinatorischer Logik, die sandwichartig zwischen Abtastregistern
angeordnet sind. Im Normalbetrieb werden die Abtastregister dazu
verwendet, Daten von einem Block der kombinatorischen Logik zu einem
anderen weiterzugeben. Im Abtastmodus werden in diesen Registern
Daten aufgestellt oder zuvor erfasste Daten aus diesen Registern
ausgelesen. Eine Struktur dieses Typs ist für ein Emulationssystem nicht
von Nutzen, in dem die Verbindung zwischen logischen Elementen während der
Emulation entsprechend dem emulierten Schaltungsentwurf aufrechterhalten
werden muss.
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Die
US-A-5 068 603 beschreibt in vergleichbarer Weise zwischen logischen
Funktionsblöcken angeordnete
Abtastungs-Testketten. im Normalverwendungsmodus sind diese Abtastungs-Testketten für die Signale,
die sich zwischen den logischen Funktionsblöcken bewegen, durchlässig. Im
Testmodus jedoch unterbrechen die Abtastungs-Testketten den normalen
Signalleitweg zwischen den logischen Funktionsblöcken. Dies widerspricht wiederum
den Erfordernissen eines Emulationssystems.
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Es
besteht also ein Bedürfnis
nach einer integrierten Schaltung für ein Emulationssystem, die den
Zugriff auf zuvor verdeckte Knoten und Signalbahnen erleichtert,
wobei die Notwendigkeit einer Rekonfiguration reduziert wird und
wodurch die Emulation bei akzeptablen Emulationsfrequenzen erleichtert
wird.
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Diese
und andere Ziele werden durch die Erfindung gemäß dem kennzeichnenden Teil
des Anspruchs 1 erreicht.
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Die
Erfindung beschreibt eine rekonfigurierbare integrierte Schaltung
(IC) mit integrierten Fehlersucheinrichtungen für ein Emulationssystem. Insbesondere
wird als eine erste Ausführungsform
der Erfindung eine integrierte Schaltung beschrieben, die eine Mehrzahl
logische Elemente (LEs) enthält,
die jeweils eine Mehrzahl Ausgänge
und ein Teilabtastregister (partial scan register) aufweisen. Die
Mehrzahl LEs ist dazu ausgelegt, eine Mehrzahl Ausgangssignale ansprechend
auf eine entsprechend an die LEs angelegte Mehrzahl Eingangssignale
zu erzeugen. Das Teilabtastregister ist rekonfigurierbarerweise
mit Ausgewählten
der LEs verbunden, und zwar so, dass bei Freischaltung das Teifabtastregister
bestimmungsgemäß eine Aufzeichnung
von Signalzustandswerten von durch die Ausgewählten LEs emulierten Schaltungselementen
in einem bestimmten Taktzyklus eines Betriebstakts aufnimmt und
ausgibt, wobei das Teilabtastregister durch Anlegen eines Abtasttaktes
freigeschaltet wird, der in geeigneter Weise in Bezug zu dem Betriebstakt
skaliert ist.
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Die
Erfindung wird anhand von Ausführungsbeispielen
erläutert,
die nicht einschränkend
sind und durch die beiliegenden Zeichnungen illustriert sind, in denen
gleiche Bezugszeichen einander entsprechende Elemente bezeichnen,
wobei:
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1 die Hauptfunktionsblöcke der
erfindungsgemäßen rekonfigurierbaren
Schaltung illustriert;
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2 ein Ausführungsbeispiel
für das LE-Array
aus 1 und ein Ausführungsbeispiel
für das
aufgerüstete
LE illustriert;
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3 ein Ausführungsbeispiel
jeweils für
die Steuerlogik und die Eingangsauswahleinrichtung der Master-Slave-Halteeinrichtungen
aus 1 Illustriert;
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4a–4b ein
Ausführungsbeispiel
des Zwischen-LE-Kreuzschienennetzwerks (inter-LE crossbar network)
aus 1 illustrieren;
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5 ein Ausführungsbeispiel
des Kreuzschienennetzwerks zwischen den rekonfigurierbaren Schaltungen
der Stufe0 (inter-reconfigurable circuit crossbar network stage0)
aus 1 illustriert;
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6 ein Ausführungsbeispiel
der verknüpften
Lese-/Schreibeinrichtungen des Kontextbusses aus 1 illustriert;
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7a–7b zwei
beispielhafte Zeitgebungsdiagramme sind, die das Auslesen eines
Werts aus einem LE und das Einschreiben eines Werts in ein LE illustrieren;
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8a ein Ausführungsbeispiel
eines Vollabtastregisters illustriert, das für die integrierte Schaltung
aus 1 geeignet ist;
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8b ein Blockdiagramm eines
beispielhaften dynamisch rekonfigurierbaren Netzwerks und Teilabtastregisters
gemäß der Erfindung
als ein erfindungsgemäßes Ausführungsbeispiel
illustriert, das geeignet ist zum Einsatz in der integrierten Schaltung aus 1;
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9 ein Ausführungsbeispiel
für eine
zum Einsatz in der integrierten Schaltung aus 1 geeignete Triggerschaltung zeigt;
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10 ein Blockdiagramm eines
beispielhaften Emulationssystems als ein Ausführungsbeispiel zeigt, das erfindungsgemäß ausgestaltet
ist; und
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11 ein Blockdiagramm einer
beispielhaften rekonfigurierbaren Schaltung gemäß der Erfindung als weiteres
erfindungsgemäßes Ausführungsbeispiel
illustriert.
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In
der folgenden Beschreibung werden zur Erläuterung bestimmte Zahlen, Materialien
und Konfigurationen angegeben, um ein tiefgehendes Verständnis der
Erfindung zu ermöglichen.
Es ist für
den Fachmann jedoch ohne weiteres erkennbar, dass die Erfindung
auch ohne diese bestimmten Einzelheiten verwirklicht werden kann.
An anderen Stellen werden allgemein bekannte Merkmale nicht erläutert oder vereinfacht,
um die Erfindung nicht in den Hintergrund treten zu lassen.
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Eine
Bezugnahme auf "ein
Ausführungsbeispiel" oder "eine Ausführungsform" in der Beschreibung
bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder
Eigenschaft, die im Zusammenhang mit dem Ausführungsbeispiel beschrieben wird,
bei zumindest einer Ausführungsform
der Erfindung vorliegt. Das Auftauchen des Ausdrucks "bei einem Ausführungsbeispiel" oder "bei einer Ausführungsform" in den verschiedenen
Stellen dieser Beschreibung bedeutet damit nicht notwendigerweise einen
Bezug auf die gleiche Ausführungsform.
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In 1 ist ein Blockdiagramm
illustriert, das eine beispielhafte rekonfigurierbare integrierte
Schaltung 100 gemäß der Erfindung
darstellt. Abgesehen von den erfindungsgemäßen Aspekten soll die rekonfigurierbare
Schaltung 100, wie sie sich aus der folgenden Beschreibung
ergibt, eine Beliebige aus einer Vielzahl bekannter rekonfigurierbarer
integrierter Schaltungen darstellen. Bei einem Ausführungsbeispiel
ist die rekonfigurierbare Schaltung 100 z. B. eine rekonfigurierbare
Schaltung, die so aufgerüstet ist,
dass sie der Erfindung entspricht. Bei einem erfindungsgemäßen Ausführungsbeispiel
ist die rekonfigurierbare Schaltung 100 auf einer einzigen
integrierten Schaltung (oder einem Chip) angeordnet und weist ein
Array aufgerüsteter
LEs 102 auf. Das Array aufgerüsteter LEs 102 wird
eingesetzt zum "Realisieren" verschiedener Elemente
von Schaltungsentwürfen
und beinhaltet innovative Fehlersucheigenschaften.
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Ferner
weist die rekonfigurierbare Schaltung 100 vorteilhafterweise
einen On-Chip-Kontextbus 106,
ein Abtastregister 108 und eine Triggerschaltung 110 auf,
die wie dargestellt mit den aufgerüsteten LEs 102 verbunden
sind. Wie im Folgenden noch in weiteren Einzelheiten beschrieben,
wird der Kontextbus 106 verwendet zum Eingeben und Ausgeben von
Werten in die und aus den LEs, während
das Abtastregister 108 und die Triggerschaltung 110 verwendet
werden zum Ausgeben einer vollständigen Ablaufverfolgungsdatengeschichte
(complete trace data history) bzw. von Triggereingangssignalen für die rekonfigurierbare
Schaltung 100. Wie im Folgenden noch näher beschrieben wird, weist
die dargestellte erfindungsgemäße rekonfigurierbare
Schaltung 100 ein dynamisch rekonfigurierbares Netzwerk 137 und
ein Teilabtastregister 135 auf, die verwendet werden zum
selektiven Ausgeben einer Teilablaufverfolgungsgeschichte (partial
trace history) ausgewählter
LEs 102 der rekonfigurierbaren Schaltung 100.
Im Unterschied zu konventionellen Emulationsschaltungen, die lediglich
umfassende Abtastausgangssignale aus statisch definierten "sichtbaren" Knoten innerhalb
der Schaltung liefern (und sonst eine Rekompilierung und Eingangs-/Ausgangszuordnung
zum Zugänglichmachen
von "verdeckten" Knoten erfordern),
beinhaltet die Schaltung 100 das dynamisch rekonfigurierbare
Netzwerk 137 und das Teilabtastregister 135, die
eine dynamische "Sichtbarkeit" bzw. Zugänglichkeit
von beliebigen Signalbahnen/Knoten innerhalb des Arrays von LEs 102 ohne
Notwendigkeit einer Rekompilierung bieten.
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Bei
einem Ausführungsbeispiel
der Erfindung beinhaltet die rekonfigurierbare Schaltung 100 einen
Speicher 112 zur Erleichterung der Verwendung der rekonfigurierbaren
Schaltung 100 zum Emulieren von Schaltungsentwürfen mit
Speicher. Bei einem Ausführungsbeispiel
ist der Speicher 112 eine 16-Bit-Speichereinrichtung. Bei
anderen Ausführungsbeispielen
kann der Speicher 112 auch 32 Bit breit oder alternativ
64 Bit breit sein. Bei einem Ausführungsbeispiel können die
Anschlussstifte 113 der rekonfigurierbaren Schaltung 100 für entweder den
Eingang oder den Ausgang verwendet werden. Bei einem Ausführungsbeispiel
sind innerhalb der rekonfigurierbaren Schaltung 100 64
Eingangs-/Ausgangsanschlussstifte 113 vorgesehen. Entsprechend dem
dargestellten Ausführungsbeispiel
beinhaltet die rekonfigurierbare Schaltung 100 ferner ein
Zwischen-LE-Kreuzschienen-(X-Schienen-)Netzwerk 104 zum
untereinander Verbinden der LEs, des Speichers 112 und
der Eingangs-/Ausgangsanschlussstifte 113, wie dargestellt.
Bei einem Ausführungsbeispiel
beinhaltet die rekonfigurierbare Schaltung 100 "zwei Kopien" der ersten Stufe
eines Kreuzschienennetzwerks 114a–114b zum Verbinden
der rekonfigurierbaren Schaltung 100 mit anderen solchen
rekonfigurierbaren Schaltungen und einem "Hauptsystem" (nicht dargestellt).
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Der
Speicher 112 ist allgemein bekannt und wird nicht weiter
erläutert.
Das Zwischen-LE-Kreuzschienennetzwerk 104 und die erste
Stufe des Zwischen-Schaltungs-Kreuzschienennetzwerks
inter-circuit crossbar network) 114a–114b sind im Einzelnen
beschrieben in dem US-Patent 5 574 388 mit dem Titel "An emulation system
employing a multi-level and multi-stage network topology for interconnecting
reconfigurable logic devices" (auf
Deutsch: "Emulationssystem
mit Mehr-Ebenen-
und Mehr-Stufennetzwerk-Topologie zum Verbinden rekonfigurierbarer
logischer Einrichtungen")
mit zumindest einem gemeinsamen Erfinder und Anmelden mit der vorliegenden
Erfindung. Dennoch werden das Netzwerk 104 und die Netzwerkstufe0 114a–114b im
Folgenden kurz beschrieben. Die LEs 102, der Kontextbus 106,
das Abtastregister 108, das Teilabtastregister 135,
das dynamisch rekonfigurierbare Netzwerk 137 und die Triggerschaltung 110 werden
in weiteren Einzelheiten anhand der übrigen Figuren im Folgenden beschrieben.
Bevor diese Elemente in weiteren Einzelheiten beschrieben werden,
wird angemerkt, dass die Erfindung zur Vereinfachung der Erklärung im Kontext
eine Emulation beschrieben wird, ein Fach mann jedoch auf der Basis
der folgenden Beschreibung erkennt, dass die Erfindung auch bei
anderen Anwendungen außerhalb
von Emulationssystemen eingesetzt werden kann.
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Ferner
ist anzumerken, dass der Begriff "dynamisch rekonfigurierbar" im Kontext des dynamisch rekonfigurierbaren
Netzwerks 137 bedeuten soll, dass, obwohl die Emulation
von Schaltungselementen zum Rekonfigurieren des dynamisch rekonfigurierbaren
Netzwerks 137 möglicherweise
(oder möglicherweise
nicht) unterbrochen werden muss, die Emulation nicht von ihrem Anfang
an neu gestartet werden muss. Insbesondere erfordert die Rekonfiguration
des dynamisch rekonfigurierbaren Netzwerks 137 keine Rekompilierung,
während
die Rekonfiguration des Zwischenverbindungsnetzwerks 104 eine Rekompilierung
erfordert, was, wie erwähnt,
ein zeitaufwendiger Vorgang ist. Dem Fachmann ist also klar, dass
das dynamisch rekonfigurierbare Netzwerk 137 eine effiziente
Möglichkeit
bietet, mit der sich anderweitig verdeckte interessierende Knoten
in einem LE 102 zugänglich
machen lassen (über
das Teilabtastregister 135), um eine schnelle Fehlersuche
bei einem Emulator und/oder der zu emulierenden Schaltung zu erleichtern.
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Obwohl 1 ein separates Abtastregister darstellt,
d. h. das Teilabtastregister 135 im Zusammenwirken mit
dem dynamisch rekonfigurierbaren Netzwerk 137 bei Zugriff
auf eine beliebige Signalbahn/einen beliebigen Knoten innerhalb
des Arrays von LEs 102, ist dem Fachmann klar, dass dies
nur ein Beispiel ist und andere geeignete Ausführungsformen existieren. Ein
weiteres solches Ausführungsbeispiel
ist in 11 dargestellt.
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11 zeigt ein Blockdiagramm
einer rekonfigurierbaren Schaltung 1100. Der Fachmann erkennt,
dass die rekonfigurierbare Schaltung 1100 der rekonfigurierbaren
Schaltung 100 sehr ähnelt.
Das bedeutet, dass die rekonfigurierbare Schaltung 1100 das
Array von LEs 102, den Speicher 112, das dynamisch
rekonfigurierbare Netzwerk 137 und die Triggerschaltung 110 aufweist,
die wie dargestellt zur Kommunikation verbunden sind. Die rekonfigurierbare
Schaltung 1100 unterscheidet sich von der rekonfigurierbaren
Schaltung 100 jedoch dadurch, dass die rekonfigurierbare
Schaltung 1100 nur ein Abtastregister 1108 zusammen
mit einem Multiplexer 1106 benötigt, um die gesamte Signalbahn-/Knotenaktivität umfassend
zu überwachen, oder
nur eine Untermenge davon auszuwählen.
Dies bedeutet, dass die rekonfigurierbare Schaltung 1100 statt
einem separaten Teilabtastregister 135 und einem (umfassenden) Abtastregister 108 den
Multiplexer 1106 verwendet, um dem Abtastregister 1108 selektiv
die Ausgangssignale aller Signalbahnen/Knoten in einem umfassenden
Abtastmodus zuzuführen
oder eine Untermenge der Signalbahnen/Knoten im Teilabtastmodus
auszuwählen.
in anderen Worten lässt
sich das Abtastregister 1108 vollständig als Abtastregister 108 gemäß 1 verwenden oder teilweise
als Teilabtastregister 135 gemäß 1 verwenden.
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Mit
den vorstehenden verschiedenen Ausführungsbeispielen wird dem Fachmann
klar, dass sich die Erfindung auch noch in weiteren Ausführungsformen
ausführen
lässt,
ohne den Gegenstand der Erfindung zu verlassen. Solche andere Ausführungsformen
ergeben sich durch die Beschreibung der Erfindung. Nach der Beschreibung
verschiedener Ausführungsbeispiele
für die
neue rekonfigurierbare Schaltung 100 bzw. 1100 wird
nun Bezug genommen auf 2,
in der das Array aus aufgerüsteten
LEs weiter beschrieben ist.
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In 2 ist ein Blockdiagramm
für ein
Array aufgerüsteter
LEs als Ausführungsbeispiel
für die
Erfindung dargestellt, welches zur Anwendung in der rekonfigurierbaren
Schaltung aus 1 geeignet
ist. Wie dargestellt weist das LE-Array 102 eine Mehrzahl
erfindungsgemäße aufgerüstete LEs 200 auf. Bei
einem Ausführungsbeispiel
weist das LE-Array 102 128 LEs 200 auf. Dem Fachmann
ist klar, dass auch größere oder
kleinere Arrays von LEs 200 verwendet werden können, wobei
das zugeordnete Lese-(Schreib- und Steuerschaltungssystem entsprechend
wächst
oder abnimmt, das im Folgenden näher
erläutert
wird. Bei einem anderen Ausführungsbeispiel
weist das LE-Array 102 758 LEs 200 auf. Zur Erleichterung
der Erklärungen,
und nicht einschränkend
gemeint, beziehen sich die im Rest der Anmeldung dargestellten Beispiele
auf das LE-Array 102 mit 128 LEs 200. Wie 2 zeigt, beinhaltet jedes
LE 200 eine Mehr-Eingangs – Einzel-Ausgangswahrheitstabelle 202,
ein Paar Master-Slave-Halteeinrichtungen 204–206,
einen Ausgangsmultiplexer 208, einen Eingangsmultiplexer 210 und
eine Steuerlogik 212, die wie dargestellt miteinander verbunden
sind.
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Die
Wahrheitstabelle 202 wird verwendet zum Erzeugen eines
vorbestimmten Ausgangssignals ansprechend auf einen Satz Eingangssignale. Bei
dem dargestellten Ausführungsbeispiel
hat die Wahrheitstabelle 202 vier Eingänge und einen Ausgang. In anderen
Worten gibt die Wahrheitstabelle 202 abhängig von
den Eingangssignalen 1 von 24 vorbestimmten
Ausgangssignalen aus. Jede der Master-Slave-Halteeinrichtungen 204–206 wird
verwendet zum synchron mit dem Takteingang Speichern eines Eingangswerts.
Ferner kann jede der Master-Slave-Halteeinrichtungen 204–206 abhängig von
den Setz- und Rücksetz-Werten
asynchron zwangsweise auf Eins oder Null gesteuert werden. Bei dem
dargestellten Ausführungsbeispiel
sind die Setz- und Rücksetz-Eingänge unter
Verwendung der Eingänge 13 und 12 der
Wahrheitstabelle 202 gegeben. Wenn das Setzen/Rücksetzen
verwendet wird, ist in anderen Worten die Zahl der bei der Wahrheitstabelle 202 möglichen
Eingangsvariationen reduziert. Alternativ können zusätzliche zweckgebundene Anschlussstifte
vorgesehen werden, um die Setz-/Rücksetz-Signale an die Master-Slave-Halteeinrichtungen 204–206 zu
legen, womit jedoch die Hardwareanforderungen der rekonfigurierbaren
Schaltung ansteigen.
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In 2, auf die weiterhin Bezug
genommen wird, werden der Ausgangsmultiplexer 208 und der Eingangsmultiplexer 210 und
die Steuerlogik 212 verwendet, um die Art und Weise zu
steuern, in der die Wahrheitstabelle 202 und die Master-Slave-Halteeinrichtungen 204–206 benutzt
werden. Der Ausgangsmultiplexer 208 erlaubt entweder die
Auswahl des Ausgangssignals der Wahrheitstabelle 202 (Umgehen
der Master-Slave-Halteeinrichtungen 204–206) oder des Ausgangssignals
der Slave-Halteeinrichtung 206 (für pegelsensitive
Entwürfe
(level sensitive designs)) oder des Ausgangssignals der Master-Halteeinrichtung 204 (für flankensensitive Entwürfe (edge
sensitive designs)) als Ausgangssignal. Das umgangene Ausgangssignal
wird ausgewählt,
wenn die Wahrheitstabelle 202 alleine verwendet werden
soll. Wenn entweder das Ausgangssignal der Master-Halteeinrichtung 204 oder
der Slave-Halteeinrichtung 206 ausgewählt wird,
erlaubt der Eingangsmultiplexer 210 entweder die Weitergabe
des Ausgangssignals der Wahrheitstabelle 202, des Rückkopplungswerts
von dem Ausgangssignal des Multiplexers 208 oder eines
Eingangswerts an dem Kontextbus 106 zu den Master-Slave-Halteeinrichtungen 204–206.
Der Rückkopplungswert
wird ausgewählt
zum "Einfrieren" des LE 200 und
der Buswert wird ausgewählt
zum Initialisieren des LE 200. Die Steuerlogik 212 steuert
den Ein gangsmultiplexer 210 und die den Master-Slave-Halteeinrichtungen 204–206 zugeführten Setz-
und Rücksetz-Werte
entsprechend einem gegebenen Setz-, Rücksetz-, ersten und zweiten
Freischaltungs- (ENAB und EN), Lade- (LDE) und Halte- (HLD) Wert, die
im Folgenden näher
beschrieben werden.
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Jedes
LE 200 beinhaltet ferner Taktauswahimultiplexer 216a–216c zum
selektiven Anlegen einer Anzahl von Emulationstakten oder eines
Fehlersuchtakts (LD) an die Master-Slave-Halteeinrichtungen 204–206.
Vorzugsweise beinhalten die Emulationstakte einen "konstruierten" (constructed) Emulationstakt
unter Verwendung anderer LEs 200. Bei dem dargestellten
Ausführungsbeispiel
ist dieser "konstruierte" Emulationstakt zugänglich durch
den IO der Wahrheitstabelle 202. Im Normalbetrieb wird
einer der Emulationstakte an die Master-Slave-Halteeinrichtungen 204–206 gegeben,
während
der Fehlersuchtakt (LD) während
der Fehlersuche angelegt wird. Die Taktauswahl wird gesteuert durch
das CTX-Signal. Schließlich
beinhaltet das LE 200 auch einen Puffer 214a zum
Ausgeben der ausgewählten Ausgangssignale
an das Zwischen-LE-X-Schienennetzwerk 104 und die On-Chip-Fehlersucheinrichtungen
und einen Puffer 214b zum Ausgeben des ausgewählten Ausgangssignals
an den Kontextbus 106 zur direkten Beobachtung außerhalb
der rekonfigurierbaren Schaltung 100.
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Insgesamt
lässt sich
die Wahrheitstabelle 202 allein verwenden oder zusammen
mit den entsprechenden Master-Slave-Halteeinrichtungen 204–206.
Das aufgerüstete
LE 200 ist sowohl für "pegelsensitive" als auch für "flankensensitive" Schaltungsentwurfemulationen
geeignet. Ferner lassen sich neben dem "normalen" momentanen Ausgangssignal der Wahrheitstabelle 202 die
jeweiligen LEs 200 individuell initialisieren. Jedes LE 200 kann
ferner zur Ausgabe wieder und wieder des gleichen Ausgangssignals
gebracht werden, als wenn es eingefroren wäre. Ferner sind die LEs 200 individuell und
direkt außerhalb
der rekonfigurierbaren Schaltung 100 beobachtbar. Es gibt
in anderen Worten keine "verdeckten
Knoten". Der Zustand
jedes "Knotens" ist außerhalb
der rekonfigurierbaren Schaltung direkt beobachtbar, ohne dass eine
Rekonfigurierung und zeitraubende Rekompilierung von Schaltungsentwurfabbildungen,
wie im Stand der Technik normalerweise durchgeführt, notwendig wäre.
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3 illustriert ein Ausführungsbeispiel
für jeweils
die Eingangsmultiplexer 210 und die Steuerlogik 212 in
weiteren Einzelheiten. Wie dargestellt, weist der Multiplexer 210 Treiber 211a–211c zum Ausgeben
des Rückkopplungs-Ausgangssignals, des
Ausgangssignals der Wahrheitstabelle 202 bzw. des Eingangswerts
an dem Kontextbus 106 auf – soweit freigegeben. Einer
der Treiber 211a–211c wird selektiv
freigegeben durch Steuersignale aus der Steuerlogik 212.
Die Steuerlogik 212 weist UND-Gatter 213a–213c,
ein ODER-Gatter 215, ein NEGATIV-ODER-Gatter 217 und
Speicherbits 219a–219c zum
Erzeugen der Steuersignale für
die Treiber 211a –211c sowie
die Setz- und Rücksetz-Werte
für die Master-Slave-Halteeinrichtungen 204–206 auf.
Die Speicherbits 219a–219c werden
verwendet zum Speichern von Konfigurationsinformationen zum Freigeben
der Weitergabe der Setz- und Rücksetz-Werte und der Auswahl
des Rückkopplungs-Ausgangssignals.
Bei Freischaltung liefern die UND-Gatter 213a–213b die
Setz- und Rücksetz-Werte
entsprechend den Setz- und HLD-Eingangssignalen bzw. den Rücksetz-
und HLD-Eingangssignalen. Bei Freischaltung liefert das ODER-Gatter 215 zusammen
mit dem UND-Gatter 213c das Steuersignal für den Treiber 211a entsprechend
den ENAB-, HLD- und EN-Eingangssignalen.
Das NEGATIV-ODER-Gatter 217 liefert das Steuersignal für den Treiber 211b entsprechend
dem für
den Treiber 211a gelieferten Steuersignal und einem LDE-Eingangssignal.
Schließlich
ist das LDE-Eingangssignal als Steuersignal für den Treiber 211c vorgesehen.
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Es
wird nun kurz auf die 4a–4b Bezug genommen, in denen
ein Ausführungsbeispiel
für ein Zwischen-LE-Kreuzschienennetzwerk 104 zum
Verbinden der LEs, des Speichers und der Eingangs-/Ausgangsanschlussstifte
dargestellt ist. Insbesondere zeigen die 4a und 4b ein
Ausführungsbeispiel
für ein
Zwischen-LE-Kreuzschienennetzwerk 104 zum
Verbinden von 128 LEs 200. Dem Fachmann ist klar, dass
auch größere oder
kleinere Zwischen-LE-Kreuzschienennetzwerke verwenden werden können, ohne
den Gegenstand dieser Erfindung zu verlassen. Wie 4a zeigt, weist bei dem dargestellten
Ausführungsbeispiel
das Zwischen-LE-Kreuzschienennetzwerk 104 vier
Unternetzwerke 220 auf. Die ersten beiden Unternetzwerke
Unternetz0 und Unternetz1 werden verwendet zur Weiterleitung von
72 Signalen, während
die verbleibenden beiden Unternetzwerke, Unternetz2 und Unternetz3,
zur Weiterleitung von 64 Signalen verwendet werden. Insbesondere
wird, wie 4b zeigt,
Unternetz0 verwendet zur Weiterleitung der Signale LE0–LE39, LE119–LE127,
I/O0–I/O15
und M0–M7.
Unternetz1 wird verwendet zur Weiterleitung der Signale LE24–LE71, I/O16–I/O31 und
M8–M15. Unternetz2
wird verwendet zur Weiterleitung der Signale LE56–LE103 und
I/O32–I/O47.
Unternetz3 wird verwendet zur Weiterleitung der Signale LE0–LE7, LE88–LE127 und
I/O48–-I/O63. Die überlappende Abdeckung
der LEs bietet eine verbesserte Flexibilität bei der Signalweiterleitung
zur Abbildung von Schaltungsentwürfen.
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Jeder
Unternetzwerk 220 ist ein Dreistufen-Claus-Netzwerk mit
entweder neun oder acht 8-zu-8-Kreuzschienen 222 in der
ersten Stufe, acht 9-zu-20- oder 8-zu-20-Kreuzschienen 224 oder 226 in
Stufe zwei und zwanzig 8-zu-8-Kreuzschienen in Stufe drei. Die Stufen
sind miteinander in der allgemein bekannten "Butterfly"-Art verbunden.
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Für die weitere
Beschreibung des Zwischen-LE-Kreuzschienennetzwerks 104 wird
auf das in Bezug genommene US-Patent 5 574 388 verwiesen.
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Es
wird nun kurz auf 5 Bezug
genommen, in der ein Ausführungsbeispiel
für ein
Kreuzschienennetzwerk Stufe0 114a–114b zwischen rekonfigurierbaren
Schaltungen (inter-reconfigurable circuit crossbar network stage0)
zum Verbinden der rekonfigurierbaren Schaltung mit anderen rekonfigurierbaren
Schaltungen und einem "Hauptsystem"-Rechner (nicht gezeigt)
dargestellt ist. Bei dem dargestellten Ausführungsbeispiel weist das Kreuzschienennetzwerk
Stufe0 114a–114b zwischen
den rekonfigurierbaren Schaltungen vier Paare 16-zu-16 Kreuzschienen 230 zum
Verbinden von 64 Eingangs-/Ausgangssignalen der rekonfigurierbaren Schaltung
mit der nächsten
Stufe eines Claus-Netzwerks zum Verbinden der rekonfigurierbaren
Schaltung mit anderen rekonfigurierbaren Schaltungen und einem "Hauptsystem"-Rechner auf. Für die weitere Erläuterung
des Kreuzschienennetzwerks 114a–114b zwischen den
rekonfigurierbaren Schaltungen wird ebenfalls auf das erwähnte US-Patent 5 574 388
Bezug genommen.
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6 zeigt ein Ausführungsbeispiel
für die mit
dem Kontextbus 106 verknüpften Lese-/Schreibeinrichtungen
zum Auslesen aus den und Einschreiben in die LEs 200 der
rekonfigurierbaren Schaltung 100. Bei dem dargestellten
Ausführungsbeispiel
sind die 128 LEs 200 in 16 Spalten mit jeweils acht LEs 200 gegliedert.
Damit kön nen
alle 128 LEs 200 oder der momentane Kontext mit 16 8-Bit-Worten
beschrieben oder ausgelesen werden. Ein Adressenregister 232 zum
Speichern der Lese- oder Schreibadresse ist vorgesehen. Ein Dekodieren 234 zum
Dekodieren der Lese- oder Schreibadresse ist vorgesehen, der in
Verbindung mit der R/W-Steuerung 236 (Lese-/Schreibsteuerung)
die geeigneten Lesesteuersignale (RD0–RD15) und Schreibsteuersignale (LDE0–LDE15)
für die
128 LEs 200 liefert. Ferner empfängt jeder LE 200 das
zuvor beschriebene HLD-Signal zum "Einfrieren" der LEs 200, das CTX-Signal
zum Auswählen
des Fehlersuch-(LD-)Takts und den LD-Takt selbst.
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Die 7a–7b zeigen
beispielhafte Signalzeitgebungen zum Lesen und Schreiben. Wie 7a zeigt, wird das Kontextauslesen
durchgeführt
durch zunächst
Laden einer 4-Bit-Adresse in das Adressenregister 232.
Als Ergebnis bringt der Dekodierer 234 die R/W-Steuerung 236 zum
Hochsteuern der geeigneten RD-Signale und damit Auslesen des Inhalts
der adressierten LEs 200. (HLD, CTX, LDEi und LD bleiben
alle niedrig, während
ein Lesevorgang fortschreitet.) Wie 7b zeigt,
wird das Kontextschreiben durchgeführt durch zunächst Laden
einer 4-Bit-Adresse in das Adressenregister 232. Zusätzlich wird,
bevor der Dekodieren 234 antwortet und die R/W-Steuerung 236 zum
Hochsteuern der geeigneten LDE-Signale bringt, HLD zunächst hochgesteuert,
um alle LEs 200 einzufrieren. Ferner wird CTX hochgesteuert,
um für
jedes LE 200 den Fehlersuchtakt LD auszuwählen. Wenn
dann die RIW-Steuerung 236 die
geeigneten LDE-Signale treibt, werden die Werte des Kontextbusses 106 in
die adressierten LEs 200 geladen. Es ist wichtig, beim
Kontextschreiben alle LEs 200 einzufrieren, weil ein Teilkontext temporäre Zustände induzieren
könnte,
die wiederum das Emulationssystem in einen unbekannten Zustand bringen
könnten.
Z. B. kann der endgültige Kontext
ein gegebenes Rücksetz-Signal
in den niedrigen Zustand bringen, der Teilkontext (während des Schreibvorgangs)
jedoch einen temporären
Hochzustand des Rücksetz-Signals
induzieren, womit alte mit dem Signal verbundenen Halteeinrichtungen
in unvorhersagbarer Weise rückgesetzt
würden.
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8a illustriert ein Ausführungsbeispiel
für das
Abtastregister 108 zum Ausgeben einer vollständigen Abtastung
aller Ablaufverfolgungsdaten für
alle LEs 200. Bei dem in 8 dargestellten
Ausführungsbeispiel
weist das Abtastregister 108 16 Sätze aus acht Flip-Flops 242 und 15 Sätze aus
acht Multiplexern 244 (z. B. mit 128 LEs 200)
auf, wobei die Multiplexer 244 zwischen Flip-Flop-Sätzen 242 angeordnet
sind. Flip-Flop-Satz0 242 ist mit einer ersten Gruppe von
acht LEs 200 verbunden. Multiplexer-Satz0 244 ist
mit Flip-Flop-Satz0 242 und einer zweiten Gruppe LEs 200 verbunden.
Flip-Flop-Satz1 242 ist mit Multiplexer-Satz0 verbunden
usw. Flip-Flop-Satz0 242 empfängt und
leitet weiter die Ausgangssignale der ersten Gruppe von acht LEs 200 in
sequentieller Weise. Multiplexer-Satz0 244 liefert entweder
seriell die Ausgangssignale des Flip-Flop-Satzes0 242 oder
die Ausgangssignale der zweiten Gruppe aus acht LEs. Flip-Flop-Satz1 242 wiederum
leitet sequentiell die Eingangssignale weiter, die er von Multiplexer-Satz0 244 empfangen
hat. Die Flip-Flop-Sätze 242 werden
gesteuert durch einen Abtasttakt, während die Multiplexer-Sätze 244 gesteuert
werden durch ein Abtaststeuersignal. Durch Anlegen eines Abtasttakts
mit der geeignet dividierten Frequenz (relativ zu dem Emulationsbetriebstakt)
und selektives Anlegen des geeigneten Abtaststeuersignals an die
Multiplexer-Sätze 244 lässt sich
also eine Momentaufnahme aller 128 LEs bei einem bestimmten Taktzyklus
sequentiell aus der rekonfigurierbaren Schaltung 100 abtasten.
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Anhand 8b werden nun in weiteren
Einzelheiten die integrierten Fehlersucheinrichtungen des Teilabtastregisters 135 und
des dynamisch rekonfigurierbaren Netzwerks 137 beschrieben,
und zwar entsprechend der vorliegenden Erfindung. Wie 8b zeigt, weist das dynamisch
rekonfigurierbare Netzwerk 137 eine Mehrzahl 4:1-Multiplexer 502 auf, die
mit einer Mehrzahl LEs 200 verbunden sind. Bei dem dargestellten
Ausführungsbeispiel
weist das dynamisch rekonfigurierbare Netzwerk 137 32 4:1-Multiplexer
auf, die mit dem Ausgang der 128 LEs 200 verbunden sind.
Dementsprechend ermöglicht
das dynamisch rekonfigurierbare Netzwerk 137 einem Benutzer
eine rekonfigurierbare Weiterleitung bei einer ausgewählten Untermenge
von Zustandswerten für
bis zu 32 LEs 200 zu dem Teilabtastregister 135.
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Bei
einem erfindungsgemäßen Ausführungsbeispiel
weist das Teilabtastregister 135 vier Sätze aus acht Flip-Flops 562 und
drei Sätze
aus acht Multiplexern 564 auf, die zwischen den Flip-Flop-Sätzen 562 angeordnet
sind. Wie das in 1 dargestellte Ausführungsbeispiel
zeigt, empfängt
das Teilabtastregister 135 ein Eingangssignal aus dem dynamisch rekonfigurierbaren
Netzwerk 137 zur Ausgabe auf dem Abtastbus 139.
insbesondere gibt das Teilabtastregister 135 im Unterschied
zu dem Vollabtastregister 108 die Zustandswerte für eine Untermenge
(z. B. ein Viertel) ausge wählter
LEs 200 auf dem Abtastbus 139 aus. Soweit das
Vollabtastregister 108 und das Teilabtastregister 135 den
Abtastbus 139 als Ausgang teilen, steuern die Abtaststeuersignal 142 und
der Abtasttakt 140 selektiv, welches Abtastregister freigeschaltet
wird. Insbesondere wird bei dem dargestellten Ausführungsbeispiel
zum Freischalten einer Teilabtastung benutzerausgewählter LEs 200 innerhalb
des LE-Arrays 102 durch
den Benutzer ein Teilabtastregister 135 mit dem Abtaststeuersignal 142 und
dem Abtasttakt 140 freigeschaltet, während zur Freischaltung einer
vollständigen
Abtastung aller LEs 200 innerhalb des LE-Arrays 102 mit
dem Abtaststeuersignal 142 und dem Abtaststeuertakt (-Signal) 140 das
Vollabtastregister 108 freigeschaltet wird. Der Fachmann
erkennt jedoch, dass auch andere Methoden zur Bestimmung, welches
Abtastregister freigeschaltet ist, eingesetzt werden können. Bei
einem anderen Ausführungsbeispiel
für die
Erfindung wird z. B. das Abtastregister 108 oder das Teilabtastregister 135 alleine
durch das Anlegen des Abtasttakts 140 an das gewünschte Abtastregister
ausgewählt,
z. B. an das Vollabtastregister 108 bzw. das Teilabtastregister 135.
Die Erfindung beinhaltet also auch solche Modifikationen in ihrem
Gegenstand.
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Der
Fachmann erkennt also, dass das dynamisch rekonfigurierbare Netzwerk 137 und
das Teilabtastregister 135 die rekonfigurierbare Schaltung 100 mit
einer erhöhten
Flexibilität
ausstatten, wodurch es einem Benutzer ermöglicht wird, eine Untermenge
von ausgewählten
LEs bei einem gegebenen Taktzyklus ohne eine aufwendige Rekonfiguration und
somit Rekompilierung der Schaltungsentwurf-Abbildungssoftware (mapping), wie im
Stand der Technik notwendig, dynamisch zu rekonfigurieren und zu
beobachten. Wenn es notwendig ist, einen vollständigen Satz Zustandswerte für alle LEs
zu beobachten, wird die rekonfigurierbare Schaltung 100 ferner
mit dem neuartigen Vollabtastregister ausgestattet. Mit der dynamisch
rekonfigurierbaren integrierten Schaltung mit integrierten Fehlersucheinrichtungen
gemäß dieser
Erfindung kann also ein Benutzer eines Emulationssystems auswählen, eine
Untermenge der LEs in LE-Array 102 in einem Taktzyklus zu
beobachten, während
er auswählt,
in einem anderen Taktzyklus eine vollständige Abtastung aller Zustandswerte
aller LEs in LE-Arrays 102 zu beobachten.
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Anhand 9 wird nun ein Blockdiagramm für ein Ausführungsbeispiel
für die
Triggerschaltung 110 zum Ausgeben von Triggereingangssignalen
erläutert.
Bei dem dargestellten Ausführungsbeispiel weist
die Triggerschaltung 110 vier Komparator-Registerschaltungen 260 zum
Erzeugen von vier Triggereingangssignalen auf, und zwar eines aus
jeder Komparator-Registerschaltung 260. Jede Komparator-Registerschaltung 260 weist
ein Register 262 zum Speichern eines Signalmusters und
einen Gleichheitskomparator 264 zum Vergleichen der Ausgangssignale
der LEs mit dem gespeicherten Inhalt des Musterregisters 262 auf.
Bei einem Ausführungsbeispiel
weist das Signalmuster 2 Bits pro LE 200 auf, was die Codierung
der Werte hoch, niedrig oder unbeachtlich erlaubt. Ein Eingangssignal
für einen
Trigger außerhalb
der rekonfigurierbaren Schaltung 100 wird erzeugt, wann
immer das gespeicherte Muster erfasst wird. Bei dem dargestellten
Ausführungsbeispiel
können
in anderen Worten interne Zustandsereignisse von vier LEs gleichzeitig überwacht werden.
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Es
wird nun Bezug genommen auf 10, eine
Blockdiagrammdarstellung eines Ausführungsbeispiels für ein Emulationssystem 1000 gemäß der Erfindung.
Das in 11 dargestellte
Ausführungsbeispiel
zeigt ein Emulationssystem 1000 mit einem Hauptsystem 1020,
das zur Kommunikation mit einem Emulator 1060 verbunden
ist. Wie dargestellt beinhaltet der Emulator 1060 Emulationsarray-
und Zwischenverbindungsnetzwerke 1080, eine Konfigurationsschaltung 1220 und
eine Hauptsystemschnittstelle 1240, die wie dargestellt
zur Kommunikation verbunden sind. Die Emulationsarray- und Zwischenverbindungsnetzwerke 1080 beinhalten
erfindungsgemäß dynamisch
rekonfigurierbare integrierte Schaltungen 1200a–1200n gemäß der Erfindung
mit einer Mehrzahl LEs 200, die programmierbar dazu ausgelegt
sind, einen bestimmten Schaltungsentwurf vor der Herstellung des
Schaltungsentwurfs zu emulieren und zu "realisieren". Insbesondere erlauben es die neuartigen
dynamisch rekonfigurierbaren integrierten Schaltungen 1200a–1200n einem
Benutzer des Emulationssystems, ein Leitwegnetzwerk so zu steuern,
dass es über
ein Teilabtasiregister selektiv eine Untermenge der Zustandswerte
für ausgewählte LEs
ausgibt anstelle des zeitaufwendigen Rekompilationsvorgangs oder
einer Vollabtastausgabe bei konventionellen Abtastregistern, die
für konventionelle
Emulationssysteme typisch sind. Dementsprechend ermöglichen
Emulationssysteme mit den neuartigen Merkmalen der Erfindung, wie
das Emulationssystem 1000, dem Benutzer solcher Emulationssysteme
eine dynamische Veränderung
von Beobachtungspunkten innerhalb eines Emulators ohne den zeitaufwendigen
Vorgang der Veränderung und Rekompilierung
der Schaltung über
die Entwurfsabbildungssoftware, ein Vorgang der bei komplexen Schaltungsentwürfen häufig Tage
benötigt
hat.
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Zusätzlich zu
den Emulationsarray- und Zwischenverbindungsnetzwerken 1080 weist
der dargestellte Emulator 1060 die Konfigurationseinheit 1220 und
die Hauptsystemschnittstelle 1240 auf, die jeweils wie
in 2 beispielhaft dargestellt
verbunden sind. Die Konfigurationseinheit 1220 und die
Hauptsystemschnittstelle 1240 führen jeweils ihre konventionellen
Funktionen aus, die dem Fachmann bekannt sind und daher nicht weiter
erläutert
werden müssen.
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Dem
Fachmann ist klar, dass die dynamisch rekonfigurierbaren integrierten
Schaltungen 1200a–1200n in
einer Vielzahl verschiedener Formen ausgeführt sein können. Bei einem Ausführungsbeispiel
sind die dynamisch rekonfigurierbaren integrierten Schaltungen 1200a–1200n eine
entsprechende Vielzahl rekonfigurierbarer Schaltungen. Bei diesem
Ausführungsbeispiel
weisen die Emulationsarray- und Zwischenverbindungsnetzwerke 1080 eine
Anzahl rekonfigurierbarer LEs auf, die in verteilter Weise in einer
Vielzahl rekonfigurierbarer Schaltungen verpackt sind, die wiederum
in verteilter Weise in einer Vielzahl Schaltungsplatinen verbaut
sind. Eine Mehrzahl Schaltungsplatinen kann kombiniert werden, um
einen Rahmen (crate) zu bilden. Bei Mehr-Rahmen-Ausführungsbeispielen
sind eine Mehrzahl Rahmen miteinander kombiniert. Eine skalierbare
Mehr-Niveau-Mehr-Stufen-Netzwerktopologie wird verwendet zum Verbinden
der LEs miteinander innerhalb der rekonfigurierbaren Schaltungen und
dann der rekonfigurierbaren Schaltungen, der Logikplatinen und der
Rahmen.
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Zusätzlich zu
dem erfindungsgemäßen Emulator 1060 weist
das beispielhafte Emulationssystem 1000 ferner ein Hauptsystem 1020 mit
einer Schaltungsentwurf-Abbildungssoftware 1040 auf.
Dem Fachmann ist klar, dass die Schaltungsentwurf-Abbildungssoftware 1040 eine
aus einer Anzahl alternativer bekannter Abbildungssoftware-Anwendungen sein
kann. Bei dem Ausführungsbeispiel
aus 10 ist die Schaltungsentwurf-Abbildungssoftware 1040 in
einem geeigneten Speichermedium (nicht gezeigt) des Hauptsystems 1020 gespeichert
und wird in den Speicher (nicht gezeigt) des Hauptsystems 1020 zur Ausführung durch
einen Prozessor (nicht gezeigt) des Hauptsystems 1020 geladen.
Das Hauptsystem 1020 im Allgemeinen und die Abbildungssoftware 1040 im
Besonderen sollen hier beliebige aus einer Vielzahl allgemein bei
der Schaltungsemulation verwendeter Hauptsysteme und Schaltungsentwurf-Abbildungssoftware-Varianten
darstellen und werden daher nicht näher erläutert.
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Es
wurde also eine rekonfigurierbare integrierte Schaltung mit integrierten
Fehlersucheinrichtungen beschrieben, die besonders geeignet ist
für Emulationssysteme.
Obwohl das erfindungsgemäße Verfahren
und die erfindungsgemäße integrierte Schaltung
anhand der obigen Ausführungsbeispiele erläutert wurden,
ist dem Fachmann klar, dass diese Erfindung nicht auf diese Ausführungsbeispiele
eingeschränkt
ist. Die Erfindung lässt
sich vielmehr mit Modifikationen und Abänderungen ausführen, ohne den
Gegenstand der Ansprüche
zu verlassen. Ferner bezieht sich die Erfindung auch auf dynamisch
rekonfigurierbare integrierte Schaltungen mit größerer oder geringerer Komplexität. Insbesondere
bezieht sich die Erfindung auf größere oder kleinere LE-Array-Formate
bei dem LE-Array 102 mit entsprechend vergrößerte/verkleinerten
Lese-/Schreib-/Kreuzschienen-/Steuerungschaltungen, die zur Unterstützung solcher
LE-Arrays notwendig sind. Die Beschreibung ist also als beispielhaft
und nicht als einschränkend
aufzufassen.