JP3588324B2 - エミュレーションシステム用の統合デバッグ機能を備えた再構成可能な集積回路 - Google Patents
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Description
関連出願
本出願は、「統合デバッグ機能を備えたフィールド・プログラマブル・ゲートアレイ」という名称で1995年10月13日にバルビア(Barbier)等によって出願され、本発明の譲渡人に通常の形で譲渡されている米国特許出願第08/542,838号の継続出願の米国特許出願第08/985,372号の一部継続出願である。
【0002】
発明の背景
1.発明の分野
本発明は、全体的にはエミュレーションシステムの分野に関し、特に、エミュレーションシステムにおいて使用される統合デバッグ機能を備えた再構成可能な集積回路に関する。
【0003】
2.背景情報
回路設計をエミュレートするエミュレーションシステムは、当分野では周知である。通常、従来のエミュレーションシステムは、汎用の統合デバッグ機能のないフィールド・プログラマブル・ゲートアレイ(FPGA)を用いて形成されている。エミュレートされる回路設計は、回路設計の「公式的」記述をコンパイルするとともに、回路設計をFPGAの論理素子(LE)(組合せ論理ブロック(CLB)としても知られる)上へにマッピングすることによって、エミュレーションシステム上に「実現」される。これら汎用フィールド・プログラマブルゲートアレイは、そのエミュレーションシステムへの適用に関する限り、多くの不利な点を抱えている。第一に、FPGAの内部にマップ化されている個々のノードにおける信号の状態が、直接的に観察できないということであり、これは、「隠された」ノードと呼ばれる。この「隠された」ノードにおける信号の状態を観察可能にするためには、信号をFPGAの外に出し、ロジック・アナライザに入れるFPGAの再構成が必要である。それには、膨大な時間を費やす再コンパイルを必要とする。加えて、検査システム、例えば ロジック・アナライザによって観察可能(追跡可能)なポート/ノードに信号を持込むために、通常、多数のFPGAのI/Oが占有される。更に、経路選定すべき付加的信号により、信号経路選定の輻輳が増加される。最後に、時間に鋭敏なアプリケーションに関しては、読取りをトリガするイベントが検出される前に、信号をFPGAの外へ取出さなければならないので、あるイベントの発生に応答して信号が読取られるものとすると、「隠された」ノード上の信号が、正しい時刻に読取られたか否かを知ることは困難である。エミュレータが複雑化するにつれ、FPGAのネットワーク及び相互接続した追跡も増加し、上記の問題は一層悪化する。監視追跡に要する時間が複雑化を伴いどこまでも増えるにつれ、エミュレーションが実行できる頻度は、容認できないレベルにまで減少する。
【0004】
従って、必要とされるものは、一旦隠されたノードに容易にアクセスできるとともに、再構成の必要を減少させながら追跡することによって、許容できるエミュレーション頻度でエミュレーションすることを容易にする統合デバッグ機能を備えた再構成集積回路である。以下に更に詳細に説明するように、まさにそのような統合デバッグ機能を備えた再構成集積回路を提供する本発明は、前記及び他の望ましい結果を得るものであり、このことは以下の説明により当業者には明白となろう。
【0005】
発明の要旨
本発明の教示に基づき、エミュレーションシステムに使用される統合デバッグ機能を備えた再構成集積回路(IC)が説明される。特に、本発明の第1実施形態によれば、集積回路は、複数の出力及び部分走査レジスタを各々有する複数の論理素子(LE)を含むものとして説明される。複数のLEは、LEに対応して与えられる複数の入力信号に応答し複数の出力信号を生成するように作動する。部分走査レジスタは、LEの選択された1つに再構成可能に結合され、使用可能とされた場合には、オペレーティング・クロックの特定クロック・サイクルにおいて、選択されたLEによりエミュレートされた信号状態値回路素子の記録を捉えて走査バスに出力するよう作動し、そこにおいて、部分走査レジスタは、オペレーティング・クロックに適切に比例した走査クロックの印加により使用可能とされる。
本発明は、添付図面に示された例示的な実施形態によって説明されるが、これに限定されるものではない。尚、添付図面の同じ参照番号は、同じの構成要素を表す。
【0006】
発明の詳細な説明
以下の記述では、本発明の完全な理解を与えるために特定の数、器具、及び コンフィギュレーションを説明する。しかし、本発明は具体的詳細が無くとも実施し得ることは当業者には明らかであろう。その他、周知の特徴は、本発明が不明瞭にならないように省略もしくは簡略化した。
明細書中の「一実施形態」という言及は、実施形態と関連して説明される特定の特性、構造、及び特徴が、本発明の少なくとも一実施形態に含まれることを意味する。従って、「一実施形態」という、明細書の様々な場所にでてくる句は必ずしも同一の実施形態を指すものではない。
【0007】
図1を参照すると、本発明の教示を組み込んだ再構成集積回路100の例に関するブロック図が示されている。以下の説明から明らかになるように、再構成回路100は、本発明の教示を除き、本技術分野において周知である多数の再構成回路のいずれをも意味するように意図されている。例えば一実施形態では、再構成回路100は、本発明の教示を組み込んで強化された再構成回路である。本発明の一実施形態によれば、再構成回路100は、単一の集積回路に配置され、機能強化されたLE102のアレイを含む。機能強化されたLE102は、種々の回路設計素子を「実現」するために使用され、革新的なデバッグ特性を含む。
【0008】
加えて、更に有利なことに再構成回路100は、機能強化されたLE102に結合された、オンチップのコンテキスト・バス106、走査レジスタ108、及びトリガ回路素子110を含んでいる。以下に更に詳細に開示するように、コンテキスト・バス106は、LEに値を入力し、更に、そこから値を出力するために用いられ、これに対し、走査レジスタ108及びトリガ回路素子110は、各々、追跡データ履歴、及びトリガ入力を、再構成回路100に対し出力するのに用いられる。本発明の教示に従い、以下により完全に説明するように、再構成回路100は、動的再構成ネットワーク137及び部分走査レジスタ135を含むことが示されているが、これらは再構成回路100の選択論理素子102の部分的追跡履歴を選択的に出力するのに用いられる。すなわち、回路中に静的に規定された「見える」ノードからの走査出力のみのために備えられた(又は、「隠された」ノードを見るために再コンパイルとI/Oリソースの割振りを必要とされる)従来技術のエミュレータ回路とは異なり、再構成回路100は、動的再構成ネットワーク137及び機能強化された論理素子アレイ102内のどの追跡/ノードにも、再コンパイルを必要とせずに動的可視性を与える部分走査レジスタ135を含んでいる。
【0009】
本発明の一実施形態では、再構成回路100は、メモリーを備えた回路設計をエミュレートするために再構成回路100の使用を容易とするメモリー112を含んでいる。一実施形態では、メモリー112は、16ビット記憶素子である。代替的実施形態では、メモリー112は、32ビット幅でも良いし、代わりに64ビット幅であっても良い。一実施形態では、再構成回路100のピン113は、入力又は出力に用いることができる。一実施形態では、再構成回路100内に64のI/Oピン113が設けられる。また、図示され一実施形態例によれば、再構成回路100は、図示されるように、LE、メモリー112、及びI/Oピン113を相互接続するためのLE相互クロスバー(つまり、x−バー)ネットワーク104を含んでいる。一実施形態では、再構成回路100は、再構成回路100を、他の再構成集積回路や「ホストシステム」(図示せず)のようなものと相互接続するための、第1ステージ・クロスバー・ネットワーク114a―114bに「2つのコピー」を含んでいる。
【0010】
メモリー112は本技術分野において周知であり、これ以上は説明されない。LEクロスバー・ネットワーク104及び相互回路クロスバー・ネットワーク114a―114bの第一ステージは、少なくとも一人の発明者と本発明と共通の譲渡人の「再構成論理デバイス相互接続のためのマルチレベル及びマルチ・ステージのネットワーク・トポロジーを採用したエミュレーションシステム」という名称の米国特許第5,574,388号に詳細に説明されており、その開示事項は、参照文献としてここに明白に援用される。しかし、ネットワーク104及びネットワーク・ステージ0 114a―114bを以下簡単に説明する。LE102、コンテキスト・バス106、走査レジスタ108、部分走査レジスタ135、動的再構成ネットワーク137、及びトリガ回路110を、残る図面を付加的に参照し、以下により詳細に説明する。これらの素子を更に詳細に説明するに前に、本発明は、説明を容易にするために、エミュレーションのコンテキストで説明されているが、以下に行う説明に基づき、通常の当業者であれば、本発明がエミュレーションシステムに加え他のアプリケーションにも適用できることが理解できることに注意を促す。
【0011】
更に動的再構成ネットワーク137のコンテキストで、動的再構成可能と言う用語は、回路素子のエミュレーションは、動的再構成ネットワーク137を動的再構成するために休止したり(しなかったり)する必要があるかもしれないが、エミュレーションは、その最初から再スタートさせる必要が無いという意味を意図している。更に具体的には、動的再構成ネットワーク137の再構成には、再コンパイルが不必要であるが、相互接続ネットワーク104は、再コンパイルを必要とし、これは先に述べたように時間のかかるプロセスである。従って、動的再構成ネットワーク137が、LE102領域における、他の方法では隠されているノードが、エミュレータ及び/又はエミュレートされる回路の高速デバッグを容易にするために(部分走査レジスタ135を介して)アクセスすることにより、効率的な手段を提供することは、当業者であれば予測できるであろう。
【0012】
図1は、分離走査レジスタを、すなわち部分走査レジスタ135が、LE102のアレイ内の追跡/ノードにアクセスするように、動的再構成ネットワーク137と連携して作動している状態を示しているが、当業者は、これが単なる例であり、他の適切な実施形態が存在することを理解できよう。例えば、その様な実施形態が図11に示されている。
【0013】
示されるように、図11は、再構成回路1100のブロック図を示す。当業者は、再構成回路1100が、再構成回路100のブロック図に非常に似ていることが認識できよう。すなわち、再構成回路1100は、LE102のアレイ、メモリー112、動的再構成ネットワーク137、及びトリガ回路素子110を備え、図示されたように、各々が通信可能なように結合されている。しかし、再構成回路1100が、全ての追跡/ノード活動、又は 単に選択したそのサブセットのみを徹底的に監視するために、マルチプレクサ1106と関連した1つの走査レジスタ1108しか必要としない点で再構成回路100と識別可能である。すなわち、分離した部分走査レジスタ135と(徹底的)走査レジスタ108とを採用する代わりに、再構成回路1100は、徹底的走査モードで全追跡/ノードの出力を、又は 部分走査モードで、追跡/ノードの選択されたサブセットの出力を、走査レジスタ1108に選択的に供給するマルチプレクサ1106を使用する。換言すれば、走査レジスタ1108は、図1の走査レジスタ108として全体を使用することも、図1の部分走査レジスタ135として部分的に使用することもできる。
【0014】
前述の本発明の代替的実施形態を考えると、当業者は、本発明の精神と範囲を逸脱することなく、更に広い範囲の実施形態で本発明を実施し得ることが理解できよう。実際に、その様な本発明の代替的実施形態が本発明の開示によって予想される。革新的な再構成回路200及び再構成回路1100の実施形態を説明したので図2に注意が向くが、ここでは機能強化されたLE102のアレイを更に説明する。
【0015】
ここで、図2に目を向けると、図1の再構成回路に用いるのに適した機能強化されたLEのアレイの例のブロック図が、本発明の実施形態により示されている。図に示すように、LEアレイ102は、本発明の機能強化された複数のLE200を含む。例えば、一実施形態では、LEアレイ102は、128のLE200を含む。当業者であれば、以下により詳細に説明する関連読み出し/書き込み及び制御回路の増減に応じて、より大きな又はより小さいLE200のアレイを使用できることが理解できよう。例えば、本発明の代替的一実施形態では、LEアレイ102は、768のLE200より成る。しかし、限定するためでなく説明を容易にするために、応用例の残る部分を通じて提示する例では、128のLE200より成るLEアレイ102を参照する。図2に示すように各LE200は、多入力単出力真理表202、一対のマスター−スレーブ・ラッチ204−206、出力マルチプレクサ208、入力マルチプレクサ212、及び制御ロジック214を含み、図のように各々が互いに結合されている。
【0016】
真理表202は、1組の入力に応答して1つの所定の出力を生成するために用いられる。図に示す実施形態では、真理表202は、4つの入力と1つの出力とを持つ。換言すれば、真理表202は、入力に応じ24 の所定出力の内の1つを出力する。マスター−スレーブ・ラッチ204−206の各々が、入力値をそのクロック入力と同期して記憶する。更に、マスター−スレーブ・ラッチ204−206の各々にセット及びリセット値に応じて、非同期的に0又は1を強制設定することができる。図示した実施形態では、セット及びリセット入力は、真理表202の入力I3及びI4を使って与えられる。換言すれば、セット/リセットが使用されれば、真理表202に供給される入力値の変化の数は減少する。代替的に、マスター−スレーブ・ラッチ204−206に、セット/リセット信号を供給するために追加の専用ピンが与えられることがあるが、再構成集積回路の占有場所の要件は増加するであろう。
【0017】
引き続き図2を参照すると、真理表202及びマスター−スレーブ・ラッチ204−206を使用する方式を制御するために出力マルチプレクサ208、入力マルチプレクサ210、及び制御ロジック212が使用される。出力マルチプレクサ208で(マスター−スレーブ・ラッチ204−206を迂回して)真理表202の出力も、(レベルセンシティブな設計用の)スレーブ・ラッチ206の出力も、(エッジセンシティブな設計用の)マスター・ラッチ204の出力も選択出力できる。真理表202が、スタンドアローンで使われるのであれば、迂回出力が選択される。マスター又はスレーブ・ラッチ204又は206の出力が選択されると、入力マルチプレクサ210によって真理表202,出力マルチプレクサ208からのフィードバック、又はマスター−スレーブ・ラッチ204−206に供給されるコンテキスト・バス106への入力値、の出力ができる。フィードバック値が選択されると、論理素子200が「フリーズ」し、バス値が選択されるとLE200が初期化される。制御ロジック212は、入力マルチプレクサ210を制御し、かつセット値、リセット値、第1及び第2使用可能値(ENAB及びEN)、ロード値(LDE)及びホールド値(HLD)に従って、マスター−スレーブ・ラッチ204−206に供給されるセット値及びリセット値を制御するが、これらは以下に更に詳しく説明する。
【0018】
また、各LE200も、多数のエミュレ−ション・クロック又はデバッグ・クロック(LD)を、選択的にマスター−スレーブ・ラッチ204−206に提供するクロック選択マルチプレクサ216a−216cを含んでいる。好もしくは、このエミュレ−ション・クロックは、他の論理素子200を使用した構造化エミュレ−ション・クロックを含むものである。図示した実施形態では、この「構造化」エミュレ−ション・クロックは、真理表202のI0を通じて利用可能になる。エミュレ−ション・クロックの1つは、正常作動時にマスター−スレーブ・ラッチ204−206に提供され、一方、デバッグ・クロック(LD)は、デバッグ時に供給される。クロック選択は、CTX信号によって制御される。最後に、LE200は、選択出力をLE相互 X−バー・ネットワーク104及びオンチップ・デバッグ機能体に出力するバッファー214a、及び選択出力を再構成回路100の外で直接観察するために、コンテキスト・バス106に出力するバッファー214bを含んでいる。
【0019】
要するに、真理表202は、スタンドアローン方式でも使用でき、対応するマスター−スレーブ・ラッチ204−206と結合しても使用できる。LE200は、「レベルセンシティブ」な回路設計エミュレーションにも、「エッジセンシティブ」な回路設計エミュレーションにも適している。加えて、真理表202の「正常な」作動中の出力のほかに、各LE200は、別に初期化できる。また、各LE200は、フリーズしたかのように何度も同じ出力を出力させることもできる。更に、LE200は、再構成回路100外で独立にかつ直接に観察可能である。換言すれば、「隠された」ノードが無い。各「ノード」の状態は、従来技術で通常行われる再構成と時間のかかる回路設計マッピングの再コンパイルを必要とせず、再構成回路の外で直接に観察可能である。
【0020】
図3は、各入力マルチプレクサ210及び制御ロジック212を更に詳細に示す実施形態を示す。図に示すように、入力マルチプレクサ210は、活動状態にされると、フィードバック出力、真理表202の出力、及びコンテキスト・バス106への入力値をそれぞれ出力するドライバ211a−211cを含む。ドライバ211a−211cの1つが、制御ロジック212からの制御信号によって選択的に活動状態になる。制御ロジック212は、ANDゲート213a−213c、ORゲート215、NORゲート217、及びメモリビット219a−219cを含む。これらは、ドライバ211a−211cへの制御信号ならびにマスター−スレーブ・ラッチ204−206へのセット及びリセット値を生成する。メモリビット219a−219cはセット及びリセット値の供給及びフィードバック出力の選択を活動状態にする構成情報を記憶するために使用される。活動状態になるとANDゲート213a−213bはセットとHLD入力でセット値を、及びリセットとHLD入力でリセット値を供給する。活動状態になるとORゲート215はANDゲート213cと結合してENAB,HLD,及びEN入力に従ってドライバ211aへの制御信号を供給する。NORゲート217は、ドライバ211a−211cへ供給される制御信号及びLDE入力に従ってドライバ211bへの制御信号を供給する。最後に、LDE入力はドライバ211cへの制御信号として供給される。
【0021】
簡単に図4a−4bを参照するが、ここではLEを相互接続するためのLE相互クロスバー・ネットワーク104、メモリー及び入出力(I/O)ピンの一実施形態を示する。特に、図4a及び4bは、128のLE200を相互接続するLE相互クロスバー・ネットワーク104の一実施形態を図示する。当業者は本発明の精神と範囲を逸脱することなく、より大きいあるいはより小さいLE相互クロスバー・ネットワークを採用し得ることが理解できよう。図示された実施形態図に関して、4aに示すように、LE相互クロスバー・ネットワーク104は、4つのサブネットワーク220を含む。最初の2つのサブネットワークであるサブネット0とサブネット1とは、72の信号経路として使用され、一方、残る2つのサブネットワークであるサブネット2とサブネット3とは、64の信号経路として使用される。更に詳細に説明すると、図4bに示すように、サブネット0は、LE0−LE39,LE119−LE127,I/O0−I/O15,及びM0−M7の信号経路として使用される。サブネット1は、LE24−LE71,I/O16−I/O31,及びM8−M15の信号経路として使用される。サブネット2は、LE56−LE103,I/O32−I/O47の信号経路として使用される。サブネット3は、LE0−LE7,LE88−LE127,及びI/O48−I/O63の信号経路として使用される。LEの重複したカバレッジにより、回路設計マッピングの信号経路の自由度は増大する。
【0022】
各サブネットワーク220は、第一ステージにおける、9又は8の8―8クロスバー220、第二ステージにおける、9−20又は8−20のクロスバー224又は226、第三ステージにおける、20の8−8クロスバー228のいずれかを含む3ステージのクラウス(Claus)ネットワークである。各ステージは、周知の「バタフライ」方式で相互に結合される。
【0023】
更に詳細にLE相互クロスバー・ネットワーク104を説明するために、前に挙げた参照文献として援用した米国特許第5,574,388号を参照する。
また、簡単に図5を参照するが、ここでは再構成集積回路を、他の再構成集積回路及び「ホスト」コンピュータ(図示せず)に相互接続するための再構成回路相互クロスバー・ネットワーク114a−114bの一実施形態を示す。図に示すように、図の実施形態では、再構成回路相互クロスバー・ネットワーク・ステージ0 114a−114bは、再構成集積回路の64のI/O信号を、再構成集積回路を他の再構成集積回路及び「ホスト」コンピュータに相互接続するクラウス・ネットワークの次のステージに結合するための4組の16−16クロスバー230を含む。クロスバー・ネットワーク・114a−114bを更に説明するために、また前に挙げた参照文献として援用した米国特許第5,574,388号を参照する。
【0024】
図6は、再構成回路100の論理素子200に読取り及び書き込みをするための、コンテキスト・バス106と結合した読取り/書き込み機能体の一実施形態を示する。示されるように、図の実施形態では、128のLE200が16コラムに整理され、各コラムが8つのLE200を有する。従って、全128のLE200、すなわち現在のコンテキストが16の8ビットワードで読み出し及び書き込みできる。アドレスレジスタ232は、読み出し又は書き込みアドレスを記憶するために設けられる。デコーダ234は、アドレスを読み出し及び書き込みするために設けられる、読み出し/書き込み制御回路236と結合して適切な読み出し制御信号(RD0−RD15)及び書き込み制御信号(LDE0−LDE15)を128のLE200に提供する。加えて、各LE200は、前に説明したLE200を「フリーズ」するためのHLD信号、デバッグ(LD)クロックを選択するCTX信号、及びデバッグ・クロックそのものを受け取る。
【0025】
図7a−7bは、読取り書き込みの典型的な信号タイミングを示する。図7aに見られるように、コンテキスト読取りは、最初に、4ビットアドレスをアドレスレジスタ232にロードすることから行われる。結果として、デコーダ234は、読み出し/書き込み制御回路236が適切な読み出し制御信号をハイに変え、アドレスされたLE200の内容を読み出す。(HLD,CTX,LDEi、及びLDは読み出し動作が進行中は全てローに保たれる。)図7bに示されるように、コンテキスト書き込みは、最初に、4ビットアドレスをアドレスレジスタ232にロードすることから行われる。加えて、デコーダ234が応答して読み出し/書き込み制御回路236が適切な書き込み制御信号をハイにする前に、HLDが最初に駆動されて、全てのLE200をフリーズする。更にCTXが駆動されてハイになり、各LE200に適切なデバッグ・クロックLDを選択する。それから、読み出し/書き込み制御回路236が適切な書き込み制御信号を駆動して、コンテキスト・バス106の値がアドレスされたLE200にロードされる。コンテキスト書き込みの間、全てのLE200をフリーズすることが重要である。なぜなら、部分的コンテキストは、一時的な状態を誘起し、それが次に、エミュレーションシステムを未知の状態に陥れることがあるからである。例えば、最終コンテキストは、所定のリセット信号をローの状態にするかもしれないのに、部分的コンテキスト(書き込み動作中)は、リセット信号の一時的なハイの状態を誘起して、その信号に接続された全てのラッチを予想外の時にリセットすることがある。
【0026】
図8aは、全LE200の追跡データの全走査を出力するための走査レジスタ108の一実施形態を示す。図8で示される一実施形態例によれば、走査レジスタ108には、8つのフリップフロップの16セットと、8つのマルチプレクサ244(すなわち、128のLE200が設けられている)の15セットがあり、マルチプレクサ244は、フリップフロップ242のセットの間に配置されている。フリップフロップ242第0セットは、8つのLE200の第1群に結合している。マルチプレクサ244第0セット244第0セットは、フリップフロップ242第0セットと論理素子200との第2群に結合している。フリップフロップ242第1セットは、マルチプレクサ第0セットと結合しており、以下同様である。フリップフロップ242第0セットは、LE200の出力を順次受けては伝播する。マルチプレクサ242第0セットも、フリップフロップ242第0セットの出力又は8つのLE200の第2群の出力を連続的に提供する。フリップフロップ242第1セットは、マルチプレクサ244第0セットからの入力を、順次シーケンシャル的に伝搬する。フリップフロップ242のセットは、走査クロックに制御されるが、マルチプレクサ244のセットは、走査制御信号によって制御される。従って、(作動エミュレーション・クロックに比例して)適切に分割された周波数を持つ走査クロックを適用し、マルチプレクサ244のセットに適切な走査制御信号を選択的に適用することにより、クロック・サイクルにおける128全てのLE200のスナップショットを再構成可能回路100から順次、走査して得ることができる。
【0027】
図8bに目を向け、本発明の教示に基づき、部分走査レジスタ135及び動的再構成ネットワーク137の統合デバッグ機能体を更に詳細に説明する。図8bに示すように、動的再構成ネットワーク137は、複数のLE200と結合した複数の4:1マルチプレクサ502を含む。図示した一実施形態例によれば、動的再構成ネットワーク137は、128のLE200出力に結合した32の4:1マルチプレクサを含む。従って、動的再構成ネットワーク137によって、ユーザーは、最大32までのLE200状態値の選択サブセットを部分走査レジスタ135に再構成可能に経路指定することができる。
【0028】
本発明の一実施形態によれば、部分走査レジスタ135は、8つのフリップフロップ562の4セットと、フリップフロップ562のセットの間に8つのマルチプレクサ564の3セットを含む。図1の一実施形態例に示すように、部分走査レジスタ135は、動的再構成ネットワーク137からの入力を受けて操作バス139に出す。特に、全走査レジスタ108とは異なり、部分走査レジスタ135は、選択したLE200のサブセット(例えば4分の1)の状態値を走査バス139に出力する。全走査レジスタ108と部分走査レジスタ135とが出力として走査バス139を分かち合う範囲で、走査コントロール142及び走査クロック140が、どちらの操作レジスタを活動状態にするかを選択的に制御する。特に、図示した一実施形態例によれば、LEアレイ102内のユーザー選択のLE200を部分走査できるようにするためには、ユーザーは、走査コントロール142及び走査クロック140で部分走査レジスタ135を活動状態にするが、LEアレイ102内のLE200全てを全走査できるようにするには、走査コントロール142及び走査クロック140信号で全走査レジスタ108を活動状態にする。しかし、当業者であれば、どちらの活動された操作レジスタを採用するかを決定する代替的な方法を認識できるであろう。例えば、本発明の代替的一実施形態において、走査レジスタ108と部分走査レジスタ135のどちらかは、単に走査クロック140の各々を希望のレジスタ、すなわち全走査レジスタ108又は部分走査レジスタ135に適用することで選択される。かくして本発明はその精神と範囲とを逸脱することなく、このような変形例を推測できる。
【0029】
このように、当業者は動的再構成ネットワーク137及び部分走査レジスタ135が再構成回路100に新しいレベルの自由度を与え、ユーザーが負荷の多い再構成及び従来技術に固有の回路設計マッピングソフトの再コンパイルを必要とせずに、所与のクロック・サイクルに選択したLEのサブセットを動的に再構成して観察することを可能にするのである。更に全てのLEの状態値における完全なセットを観察する必要があるときには、再構成回路100は革新的な全走査レジスタを与えられるのである。本発明によれば、統合デバッグ機能を備えた再構成集積回路が得られるので、エミュレーションシステムのユーザーは、あるクロック・サイクルには、LEアレイ102のLEのサブセットを観察することを選択することもでき、他のクロック・サイクルには、LEアレイ102を構成する全てのLEの状態値をも全走査して観察することも選択できる。
【0030】
図9を参照すれば、トリガ入力を出力するためのトリガ回路素子110の一実施形態例のブロック図が示されている。示されるように図の実施形態では、トリガ回路素子110は、各コンパレーター・レジスタ回路260から各々1つ、4つのトリガ出力を生成する4つのコンパレーター・レジスタ回路260を含んでいる。各コンパレーター・レジスタ回路260は、信号パターンを記憶するパターン・レジスタ262と、LEからの出力とパターン・レジスタ262の記憶されている内容とを比較する相等性コンパレーター264とを含んでいる。一実施形態では、信号パターンは、LEあたり2ビットから成り、ハイ、ロー、及びコード化不要の値を採ることができる。記憶パターンが検出されると、常に、再構成回路100外のトリガへの入力が生成される。換言すれば、図示した一実施形態では、4つのLE内部状態事象が同時にモニターできる。
【0031】
図10は、本発明の一実施形態による、本発明の教示を組み込んだエミュレーションシステム1000の例のブロック図である。図11のエミュレーションシステムの図示した例によれば、エミュレータ1060と結合して通信できるホストシステム1020を含むエミュレーションシステム1000が示される。図示されるように、エミュレータ1060は、エミュレーションアレイ・相互接続ネットワーク1080,構成回路1220、及びホストインターフェイス1240を含んでおり、図のように通信できるように結合している。本発明の教示に従えば、エミュレーションアレイ・相互接続ネットワーク1080は、本発明の動的再構成集積回路1220a―1200nを含んでおり、回路設計を組み立てる前に特定の回路設計をエミュレートして「実現する」ようプログラムできるように構成された複数のLE含んでいる。更に詳細に説明すれば、革新的な動的再構成集積回路1220a―1200nによって、選択LEの状態値のサブセット、前述の時間のかかる再コンパイル法、もしくは従来技術に典型的な従来技術の走査レジスタからの全走査出力を選択的に出力する経路選定ネットワークを、エミュレーションシステムのユーザーが、部分走査レジスタ経由で制御することが可能になる。従って、エミュレーションシステム100のように、本発明の革新的な特徴を組み込んだエミュレーションシステムを使えば、設計マッピングプログラムのように、複雑な回路設計ではしばしば何日もかかる方法で回路を変えたり、再コンパイルする方法を使ったりせず、このエミュレーションシステムのユーザーは、エミュレータ内の可視点を動的に変えることが可能になる。
【0032】
エミュレーションアレイ・相互接続ネットワーク1080に加えて、エミュレータ1060が、構成回路1220及びホストインターフェイス1240を備えていることも示されており、これらは全て図10の実施形態例に示すように結合されている。構成回路1220及びホストインターフェイス1240は、各々当業者に周知の従来からの機能を果たすものであるため、ここでこれ以上説明する必要はない。
【0033】
当業者は、動的再構成集積回路1220a―1200nを様々な態様で実施できることは理解できよう。例えば、一実施形態では、動的再構成集積回路1220a―1200nは、対応する複数の再構成回路である。この実施形態例によれば、エミュレーションアレイ・相互接続ネットワーク1080は、多数の再構成可能LEを含み、該LEは、多数の再構成回路に分散して装備されており、該再構成回路は、次いで、多数のLE基板に分散して装備されている。多数のLE基板は、互いに結合されてクレートに形成されよう。多クレートの態様では、多数のクレートが組み合わされる。拡張可能な多レベル多ステージのネットワーク・トポロジーを用いて再構成回路内にLE再構成回路、LE基板、そしてクレートが順次相互接続される。
【0034】
本発明の教示を組み込んだエミュレータ1060に加えて、例示のエミュレーションシステム1000は、更に、回路設計マッピング・プログラム1040を持つホストシステム1020を含む。当業者であれば、回路設計マッピング・プログラム1040は、当技術分野で周知の様々な代替的設計マッピング・ソフトウェア・プログラムのどれであっても良いことを理解できよう。図10に図示する実施形態例によれば、回路設計マッピング・プログラム1040は、ホストシステム1020の適切な記憶媒体(図示せず)に記憶され、ホストシステム1020のプロセサーによって実行するため、ホストシステム1020のメモリーにロードされる。一般的なホストシステム1020及び特別な回路設計マッピング・プログラム1040は、回路エミュレーション技術で通常使用される様々なホストシステムや回路設計マッピング・プログラムのどれかを表すことを意図しており、ここでこれ以上説明する必要はない。
【0035】
このように、特に、エミュレーションシステムに適した統合デバッグ機能を備えた再構成集積回路を説明してきた。本発明の方法と集積回路とを前記の図示した実施形態によって説明してきたが、当業者であれば、本発明が説明した実施形態に限定されるものでないことを認識できるであろう。本発明は、添付特許請求の精神と範囲内で修正及び変更を加えて実施し得る。更に前記のように、本発明は、複雑性の異なる動的再構成集積回路をも予定している。特に、本発明は、LEアレイ102のLEアレイサイズの増減を、その様なLEアレイをサポートするのに必要な読取り/書き込み/クロスバー/制御回路の対応する増減と併せて予見している。このように、説明は本発明を限定するものでなく、例示するものと見なされるべきものである。
【図面の簡単な説明】
【図1】本発明の再構成集積回路の主要機能ブロックを示す。
【図2】図1のLEアレイの一実施形態を図示し、かつ機能強化されたLEの一実施形態を示す。
【図3】図1のマスター−スレーブ・ラッチ用の制御ロジック及び入力セレクタ各々の一実施形態を示す。
【図4a】図1のLE相互クロスバー・ネットワークの一実施形態を示す。
【図4b】図1のLE相互クロスバー・ネットワークの一実施形態を示す。
【図5】再構成回路相互クロスバー・ネットワーク・ステージ0の一実施形態を示す。
【図6】図1のコンテキスト・バスの関連読み出し/書き込み機能の一実施形態を示す。
【図7】LEからの読み出しとLEへの書き込みを示す2つの例示的タイミング図である。
【図8a】図1の集積回路で用いるのに適した全走査レジスタの一実施形態を示す。
【図8b】本発明の一実施形態による、図1の集積回路で用いるのに適した、本発明の教示による、例示的な動的再構成集積回路及び部分走査レジスタのブロック図である。
【図9】図1の集積回路で用いるのに適したトリガ回路の一実施形態を示す。
【図10】本発明の教示を組み込み、本発明の一実施形態によるエミュレーションシステム例のブロック図である。
【図11】本発明の代替的一実施形態による、本発明の教示を組み込んだ再構成集積回路例のブロック図である。
Claims (8)
- 集積回路設計の回路素子をエミュレートするように再構成可能であり、各々が複数の出力を有する複数の論理素子であって、上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する複数の論理素子と、
選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの1クロック・サイクルにおいて捉え、そして走査バスに出力する部分走査レジスタと、
上記エミュレーション・クロックの1クロック・サイクルにおいて、上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する、上記複数の論理素子と上記部分走査レジスタに結合した再構成可能なネットワークとを含むことを特徴とするエミュレーションシステムに使用される集積回路。 - 上記論理素子に結合され、上記論理素子の全信号状態値の記録を上記エミュレーション・クロックの1クロック・サイクルにおいて捉え、そして上記走査バスに出力するように作動する全走査レジスタであって、走査クロックの印加によって使用可能な状態となる全走査レジスタを更に含むことを特徴とする請求項1に記載の集積回路。
- 上記論理素子に結合され、上記論理素子の上記複数の信号状態値の少なくとも一部に基づき、少なくとも1つのトリガ値を条件付きで生成するように作動するトリガ回路を更に含むことを特徴とする請求項1に記載の集積回路。
- 上記複数の論理素子及び複数の集積回路出力に結合された相互接続ネットワークを更に含み、上記相互接続ネットワークは、上記相互接続ネットワークを構成する再コンパイル可能命令セットに基づき、上記複数の論理素子及び上記複数の集積回路出力に信号を経路指定するように作動することを特徴とする請求項1に記載の集積回路。
- ホストとエミュレーション基板とを含み、
上記エミュレーション基板は、少なくとも一部が上記ホストに通信可能に接続した複数の基板入力/出力ピンと、少なくとも一部が基板入力/出力ピンに接続した複数のIC入力/出力ピンを具備した集積回路とを含み、
上記集積回路は、集積回路設計の回路素子をエミュレートするように再構成可能であり、各々が複数の出力を有する複数の論理素子であって、上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する複数の論理素子と、
選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの1クロック・サイクルにおいて捉え、そして走査バスに出力する部分走査レジスタと、
上記エミュレーション・クロックの1クロック・サイクルにおいて、上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する、上記複数の論理素子と上記部分走査レジスタに結合した再構成可能なネットワークとを含むことを特徴とするエミュレーションシステム。 - 上記論理素子に結合され、上記論理素子の上記複数の信号状態値の少なくとも一部に基づき、少なくとも1つのトリガ値を条件付きで生成するように作動するトリガ回路を更に含むことを特徴とする請求項5に記載のエミュレーションシステム。
- 複数の入力/出力ピンと、上記複数の入力/出力ピンに結合した集積回路を含み、
上記集積回路は、集積回路設計の回路素子をエミュレートするように再構成可能であり、各々が複数の出力を有する複数の論理素子であって、上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する複数の論理素子と、
選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの1クロック・サイクルにおいて捉え、そして走査バスに出力する部分走査レジスタであって、上記エミュレーションクロックに対して適 切な一定の割合である走査クロックの印加によって使用可能な状態になる部分走査レジスタと、
上記エミュレーション・クロックの1クロック・サイクルにおいて、上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する、上記複数の論理素子と上記部分走査レジスタに結合した再構成可能なネットワークとを含むことを特徴とするエミュレータ基板。 - 集積回路設計の回路素子をエミュレートするように再構成可能であり、各々が複数の出力を有する複数の論理素子であって、上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する複数の論理素子と、
上記複数の論理素子の選択されたものと再構成可能に結合され、走査クロックの印加によって使用可能な場合、上記選択された論理素子によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの1クロック・サイクルにおいて捉え、そして走査バスに出力するように作動する部分走査レジスタと、
上記論理素子に結合され、走査クロックの印加によって使用可能な場合、上記論理素子の全信号状態値の記録を上記エミュレーション・クロックの1クロック・サイクルにおいて捉え、そして上記走査バスに出力するように作動する全走査レジスタとを含むことを特徴とするエミュレーションシステムに使用される集積回路。
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