JPH0886836A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0886836A JPH0886836A JP6221712A JP22171294A JPH0886836A JP H0886836 A JPH0886836 A JP H0886836A JP 6221712 A JP6221712 A JP 6221712A JP 22171294 A JP22171294 A JP 22171294A JP H0886836 A JPH0886836 A JP H0886836A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 少ないハードウエア量で実現されたテスト容
易化構成を備える半導体集積回路装置を提供する。 【構成】 回路ブロック2a,2b,2cの間の内部ノ
ード3ab,3bcに、第1の入力に対応の回路ブロッ
クの出力信号を受け、第2の入力にテストデータ信号を
受け、その出力が次段の回路ブロックの入力ノードに接
続されかつテストデータ出力端子7a,7bに接続され
る2入力1出力のセレクタ1a,1bを設ける。セレク
タ1a,1bの入力選択状態はセレクタ選択入力6a,
6bを介して与えられる選択制御信号により決定され
る。内部ノードに2入力1出力のセレクタを挿入するこ
とにより半導体集積回路装置900内の任意の内部ノー
ドをすべて外部からアクセス可能とすることができ、回
路ブロック単体およびセレクタのテストを実行すること
ができる。
易化構成を備える半導体集積回路装置を提供する。 【構成】 回路ブロック2a,2b,2cの間の内部ノ
ード3ab,3bcに、第1の入力に対応の回路ブロッ
クの出力信号を受け、第2の入力にテストデータ信号を
受け、その出力が次段の回路ブロックの入力ノードに接
続されかつテストデータ出力端子7a,7bに接続され
る2入力1出力のセレクタ1a,1bを設ける。セレク
タ1a,1bの入力選択状態はセレクタ選択入力6a,
6bを介して与えられる選択制御信号により決定され
る。内部ノードに2入力1出力のセレクタを挿入するこ
とにより半導体集積回路装置900内の任意の内部ノー
ドをすべて外部からアクセス可能とすることができ、回
路ブロック単体およびセレクタのテストを実行すること
ができる。
Description
【0001】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に、各々が所定の機能を実行する複数の回路ブ
ロックを含む半導体集積回路装置のテスト容易化のため
の構成に関する。
関し、特に、各々が所定の機能を実行する複数の回路ブ
ロックを含む半導体集積回路装置のテスト容易化のため
の構成に関する。
【0002】
【従来の技術】半導体微細化技術の進展に伴って半導体
素子の高集積化が可能となってきている。この結果、1
つの半導体チップ上には、演算処理および制御処理を行
なう中央処理装置(CPU)、データを記憶するメモリ
装置およびレジスタ群ならびに所定の演算処理を行なう
複数の回路ブロックを含む(演算または論理)機能ブロ
ックが搭載されるのが一般的となってきている。
素子の高集積化が可能となってきている。この結果、1
つの半導体チップ上には、演算処理および制御処理を行
なう中央処理装置(CPU)、データを記憶するメモリ
装置およびレジスタ群ならびに所定の演算処理を行なう
複数の回路ブロックを含む(演算または論理)機能ブロ
ックが搭載されるのが一般的となってきている。
【0003】複数の回路ブロックは、各々が所定の機能
を実行するものであればよく、加算、減算、乗算および
除算のそれぞれを実行する回路単位であってもよく、ま
た信号変換処理を行なう回路のように比較的大きな回路
ブロックであってもよい。このような、1つの半導体チ
ップ上にCPUおよび複数の回路ブロックが搭載される
半導体集積回路装置の例としては、ゲートアレイまたは
スタンダードセル方式で形成されるディジタル信号プロ
セサ(DSP)、CPUの制御の下に各種演算を高速で
行なって必要な制御を行なうコントローラなどがある。
を実行するものであればよく、加算、減算、乗算および
除算のそれぞれを実行する回路単位であってもよく、ま
た信号変換処理を行なう回路のように比較的大きな回路
ブロックであってもよい。このような、1つの半導体チ
ップ上にCPUおよび複数の回路ブロックが搭載される
半導体集積回路装置の例としては、ゲートアレイまたは
スタンダードセル方式で形成されるディジタル信号プロ
セサ(DSP)、CPUの制御の下に各種演算を高速で
行なって必要な制御を行なうコントローラなどがある。
【0004】このような複数の回路ブロックが搭載され
た半導体集積回路装置を設計および製作する場合、一般
に、回路ブロックごとに設計が行なわれる。これらの回
路ブロックを相互接続することにより半導体集積回路装
置が作製される。回路ブロックごとの機能を検証するた
めのテストデータは、各回路ブロック設計段階において
準備されているため存在する。しかしながら、半導体集
積回路装置全体としての動作および機能を検証する場
合、以下の理由のため、各回路ブロックごとに準備され
ているテストデータを用いることはできない。外部から
アクセスすることができる回路ブロックは限られてお
り、すべての回路ブロックに外部からアクセスすること
はできず、そのような外部から遮断された回路ブロック
に対してはテストデータを適用することができない。ま
た、半導体集積回路装置として作製された場合、各回路
ブロック単位での動作条件と半導体集積回路装置全体と
しての動作条件が少し異なる。回路ブロックを相互接続
するための配線の抵抗および寄生容量などの影響を受け
るためである。
た半導体集積回路装置を設計および製作する場合、一般
に、回路ブロックごとに設計が行なわれる。これらの回
路ブロックを相互接続することにより半導体集積回路装
置が作製される。回路ブロックごとの機能を検証するた
めのテストデータは、各回路ブロック設計段階において
準備されているため存在する。しかしながら、半導体集
積回路装置全体としての動作および機能を検証する場
合、以下の理由のため、各回路ブロックごとに準備され
ているテストデータを用いることはできない。外部から
アクセスすることができる回路ブロックは限られてお
り、すべての回路ブロックに外部からアクセスすること
はできず、そのような外部から遮断された回路ブロック
に対してはテストデータを適用することができない。ま
た、半導体集積回路装置として作製された場合、各回路
ブロック単位での動作条件と半導体集積回路装置全体と
しての動作条件が少し異なる。回路ブロックを相互接続
するための配線の抵抗および寄生容量などの影響を受け
るためである。
【0005】したがって、半導体集積回路装置全体とし
て正確に動作するか否かを知るためには、半導体集積回
路装置として作製した後、各回路ブロックごとにそれぞ
れ機能検証用に準備されたテストデータを印加する必要
が生じる。この場合、半導体チップの外部データ信号入
力端子からテスト対象となる回路ブロックなどの入力ノ
ードまでの経路および、このテスト対象となる回路ブロ
ックの出力ノードから半導体チップの外部データ信号出
力端子までの経路を活性化(信号伝搬可能状態)とする
必要がある。すなわち、半導体集積回路装置の内部ノー
ド(外部データ入出力端子に直接接続されないノード)
に対し可観測性および可制御性を与える必要がある。
て正確に動作するか否かを知るためには、半導体集積回
路装置として作製した後、各回路ブロックごとにそれぞ
れ機能検証用に準備されたテストデータを印加する必要
が生じる。この場合、半導体チップの外部データ信号入
力端子からテスト対象となる回路ブロックなどの入力ノ
ードまでの経路および、このテスト対象となる回路ブロ
ックの出力ノードから半導体チップの外部データ信号出
力端子までの経路を活性化(信号伝搬可能状態)とする
必要がある。すなわち、半導体集積回路装置の内部ノー
ド(外部データ入出力端子に直接接続されないノード)
に対し可観測性および可制御性を与える必要がある。
【0006】図44は、従来の半導体集積回路装置の構
成を概略的に示す図である。図44において、半導体集
積回路装置は、複数の各々が所定の機能を実行する回路
ブロック(A,B,C)2a、2b、および2cと、回
路ブロック(A)2aに通常動作時にデータ信号を与え
るデータ入力端子8と、回路ブロック(C)2cからの
出力データ信号を装置外部へ出力するデータ出力端子9
を含む。
成を概略的に示す図である。図44において、半導体集
積回路装置は、複数の各々が所定の機能を実行する回路
ブロック(A,B,C)2a、2b、および2cと、回
路ブロック(A)2aに通常動作時にデータ信号を与え
るデータ入力端子8と、回路ブロック(C)2cからの
出力データ信号を装置外部へ出力するデータ出力端子9
を含む。
【0007】半導体集積回路装置は、さらに、回路ブロ
ック間の内部ノード3abおよび3bcに設けられた2
入力1出力のセレクタ1aおよび1bを含む。回路ブロ
ック(A)2aと回路ブロック(B)2bの間の内部ノ
ード3abに設けられるセレクタ1aは、その第1の入
力に回路ブロック(A)2aの出力ノードから出力され
るデータ信号を受け、第2の入力に装置外部からテスト
データ入力端子5aを介して与えられるテストデータを
受け、セレクタ選択入力端子6aを介して外部から与え
られるセレクタ制御信号に応答してこの第1および第2
の入力に与えられたデータ信号の一方をその出力から回
路ブロック(B)2bの入力ノードへ伝達する。
ック間の内部ノード3abおよび3bcに設けられた2
入力1出力のセレクタ1aおよび1bを含む。回路ブロ
ック(A)2aと回路ブロック(B)2bの間の内部ノ
ード3abに設けられるセレクタ1aは、その第1の入
力に回路ブロック(A)2aの出力ノードから出力され
るデータ信号を受け、第2の入力に装置外部からテスト
データ入力端子5aを介して与えられるテストデータを
受け、セレクタ選択入力端子6aを介して外部から与え
られるセレクタ制御信号に応答してこの第1および第2
の入力に与えられたデータ信号の一方をその出力から回
路ブロック(B)2bの入力ノードへ伝達する。
【0008】回路ブロック(B)2bと回路ブロック
(C)2cの間の内部ノード3acに設けられたセレク
タ1bは、その第1の入力に回路ブロック(B)2bの
出力ノードから出力するデータ信号を受け、その第2の
入力にテストデータ入力端子5bを介して与えられるテ
ストデータ信号を受け、セレクタ選択入力端子6bを介
して与えられるセレクタ選択信号に従ってその第1およ
び第2の入力に与えられた信号の一方を回路ブロック
(C)2cの入力ノードへ伝達する。
(C)2cの間の内部ノード3acに設けられたセレク
タ1bは、その第1の入力に回路ブロック(B)2bの
出力ノードから出力するデータ信号を受け、その第2の
入力にテストデータ入力端子5bを介して与えられるテ
ストデータ信号を受け、セレクタ選択入力端子6bを介
して与えられるセレクタ選択信号に従ってその第1およ
び第2の入力に与えられた信号の一方を回路ブロック
(C)2cの入力ノードへ伝達する。
【0009】回路ブロック(A)2aの出力ノードはま
た、テストデータ出力端子7aに接続され、回路ブロッ
ク(B)2bの出力ノードはまたテストデータ出力端子
7bに接続される。
た、テストデータ出力端子7aに接続され、回路ブロッ
ク(B)2bの出力ノードはまたテストデータ出力端子
7bに接続される。
【0010】図44において、端子5a、5b、6a、
6b、7a、7b、8および9はすべて装置外部とデー
タの入出力を行なう端子である。以下の説明において
は、「端子」は装置外部とデータの入出力を行なう部分
を示し、「ノード」は、装置内部でデータ信号の伝達さ
れる部分を示すものとして用いる。次に動作について説
明する。
6b、7a、7b、8および9はすべて装置外部とデー
タの入出力を行なう端子である。以下の説明において
は、「端子」は装置外部とデータの入出力を行なう部分
を示し、「ノード」は、装置内部でデータ信号の伝達さ
れる部分を示すものとして用いる。次に動作について説
明する。
【0011】通常動作モード時においては、セレクタ1
aおよび1bは、第1の入力に与えられた対応の回路ブ
ロック2aおよび2bからのデータ信号をその出力に伝
達する状態に設定される。この状態においては、データ
入力端子8に与えられたデータ信号は回路ブロック
(A,B,C)2a、2bおよび2cにより所定の処理
を施されてデータ出力端子9から出力される。
aおよび1bは、第1の入力に与えられた対応の回路ブ
ロック2aおよび2bからのデータ信号をその出力に伝
達する状態に設定される。この状態においては、データ
入力端子8に与えられたデータ信号は回路ブロック
(A,B,C)2a、2bおよび2cにより所定の処理
を施されてデータ出力端子9から出力される。
【0012】テスト動作時においては、各回路ブロック
単位でテスト動作が実行される。回路ブロック(A)2
aのテスト時においては、データ入力端子8にテストデ
ータ信号が印加される。回路ブロック(A)2aからの
出力データ信号はテストデータ出力端子7aを介して外
部へ伝達される。このとき、セレクタ1aおよび1bの
状態は任意である。これにより、回路ブロック(A)の
入力ノードおよび出力ノードが外部からアクセス可能と
なり、回路ブロック(A)2aが正常に動作しているか
否かを識別することができる。
単位でテスト動作が実行される。回路ブロック(A)2
aのテスト時においては、データ入力端子8にテストデ
ータ信号が印加される。回路ブロック(A)2aからの
出力データ信号はテストデータ出力端子7aを介して外
部へ伝達される。このとき、セレクタ1aおよび1bの
状態は任意である。これにより、回路ブロック(A)の
入力ノードおよび出力ノードが外部からアクセス可能と
なり、回路ブロック(A)2aが正常に動作しているか
否かを識別することができる。
【0013】回路ブロック(B)2bのテスト動作を行
なう場合には、セレクタ1aは、セレクタ選択入力端子
6aからの制御信号により、テストデータ入力端子5a
から第2の入力へ与えられたテストデータ信号を、その
出力から回路ブロック(B)2bの入力ノードへ伝達す
る。回路ブロック(B)2bはこのセレクタ1aの第2
の入力を介して与えられたテストデータ信号に所定の処
理を施して出力する。回路ブロック(B)2bからの出
力データはテストデータ出力端子7bを介して外部でモ
ニタされる。
なう場合には、セレクタ1aは、セレクタ選択入力端子
6aからの制御信号により、テストデータ入力端子5a
から第2の入力へ与えられたテストデータ信号を、その
出力から回路ブロック(B)2bの入力ノードへ伝達す
る。回路ブロック(B)2bはこのセレクタ1aの第2
の入力を介して与えられたテストデータ信号に所定の処
理を施して出力する。回路ブロック(B)2bからの出
力データはテストデータ出力端子7bを介して外部でモ
ニタされる。
【0014】回路ブロック(C)2cのテストを行なう
場合、セレクタ1bは、セレクタ選択入力端子6bを介
して与えられる制御信号により、その第2の入力へテス
トデータ入力端子5bを介して与えられたテストデータ
を選択してその出力に伝達する状態に設定される。回路
ブロック(C)は、このセレクタ1bから与えられたテ
ストデータに所定の処理を施した後データ出力端子9を
介して出力データ信号を出力する。
場合、セレクタ1bは、セレクタ選択入力端子6bを介
して与えられる制御信号により、その第2の入力へテス
トデータ入力端子5bを介して与えられたテストデータ
を選択してその出力に伝達する状態に設定される。回路
ブロック(C)は、このセレクタ1bから与えられたテ
ストデータに所定の処理を施した後データ出力端子9を
介して出力データ信号を出力する。
【0015】上述のように、回路ブロック間に外部から
与えられるテストデータ信号と回路ブロックから出力さ
れる出力データ信号の一方を選択するセレクタを設ける
ことにより、回路ブロック間の内部ノードの可観測性お
よび可制御性の実現を図っている。
与えられるテストデータ信号と回路ブロックから出力さ
れる出力データ信号の一方を選択するセレクタを設ける
ことにより、回路ブロック間の内部ノードの可観測性お
よび可制御性の実現を図っている。
【0016】図45は、従来の半導体集積回路装置の他
の構成を示す図である。図45において、半導体集積回
路装置900は、4つの回路ブロック(A,B,C,
D)2a、2b、2cおよび2dを含む。回路ブロック
(A)2aと回路ブロック(A)2bの間の内部ノード
3abにはセレクタ1aが設けられ、回路ブロック
(B)2bと回路ブロック(C)2cの間の内部ノード
3bcにはセレクタ1baが設けられ、回路ブロック
(A)2aと回路ブロック(C)2cの間の内部ノード
3acにはセレクタ1bbが設けられる。回路ブロック
(D)2dには、スキャンレジスタ4a〜4eが設けら
れる。
の構成を示す図である。図45において、半導体集積回
路装置900は、4つの回路ブロック(A,B,C,
D)2a、2b、2cおよび2dを含む。回路ブロック
(A)2aと回路ブロック(A)2bの間の内部ノード
3abにはセレクタ1aが設けられ、回路ブロック
(B)2bと回路ブロック(C)2cの間の内部ノード
3bcにはセレクタ1baが設けられ、回路ブロック
(A)2aと回路ブロック(C)2cの間の内部ノード
3acにはセレクタ1bbが設けられる。回路ブロック
(D)2dには、スキャンレジスタ4a〜4eが設けら
れる。
【0017】回路ブロック(A)2aは、データ入力端
子8bおよび8cを介して外部からのデータ信号を入力
し、その第1の出力ノードは、テストデータ出力端子7
aaおよびセレクタ1aの第1の入力に接続され、第2
の出力ノードは、内部ノード3acを介してセレクタ1
bdの第1の入力に接続され、第3の出力ノードは内部
ノード3adを介してスキャンレジスタ4aに接続され
る。セレクタ1aは、第2の入力にテストデータ入力端
子5aを介して与えられるテストデータを受け、セレク
タ選択入力端子6aを介して与えられる選択制御信号に
従ってその第1および第2の入力に与えられた信号の一
方をその出力に伝達する。セレクタ1aの出力はテスト
データ出力端子7abおよび回路ブロック(B)の第2
の入力ノードに接続される。回路ブロック(B)の第1
の入力ノードは、データ入力端子8aに接続される。回
路ブロック(B)2bの第1の出力ノードは、テストデ
ータ出力端子7bに接続されかつセレクタ1baの第1
の入力に接続される。回路ブロック(B)2bの第2の
出力ノードはデータ出力端子9bに接続される。
子8bおよび8cを介して外部からのデータ信号を入力
し、その第1の出力ノードは、テストデータ出力端子7
aaおよびセレクタ1aの第1の入力に接続され、第2
の出力ノードは、内部ノード3acを介してセレクタ1
bdの第1の入力に接続され、第3の出力ノードは内部
ノード3adを介してスキャンレジスタ4aに接続され
る。セレクタ1aは、第2の入力にテストデータ入力端
子5aを介して与えられるテストデータを受け、セレク
タ選択入力端子6aを介して与えられる選択制御信号に
従ってその第1および第2の入力に与えられた信号の一
方をその出力に伝達する。セレクタ1aの出力はテスト
データ出力端子7abおよび回路ブロック(B)の第2
の入力ノードに接続される。回路ブロック(B)の第1
の入力ノードは、データ入力端子8aに接続される。回
路ブロック(B)2bの第1の出力ノードは、テストデ
ータ出力端子7bに接続されかつセレクタ1baの第1
の入力に接続される。回路ブロック(B)2bの第2の
出力ノードはデータ出力端子9bに接続される。
【0018】セレクタ1baは、第2の入力にテストデ
ータ入力端子5baを介して与えられたテストデータを
受け、セレクタ選択入力端子6baを介して与えられる
選択制御信号に従ってその第1および第2の入力に与え
られた信号の一方を選択して回路ブロック(C)2cの
第1の入力ノードおよびテストデータ出力端子7baに
出力する。
ータ入力端子5baを介して与えられたテストデータを
受け、セレクタ選択入力端子6baを介して与えられる
選択制御信号に従ってその第1および第2の入力に与え
られた信号の一方を選択して回路ブロック(C)2cの
第1の入力ノードおよびテストデータ出力端子7baに
出力する。
【0019】セレクタ1bbは、第1の入力に回路ブロ
ック(A)2aから内部ノード3acに与えられた信号
を受け、第2の入力にテストデータ入力端子5baを介
して与えられたテストデータを受け、セレクタ選択入力
端子6baを介して与えられる制御信号に従って第1お
よび第2の入力端子に与えられた信号の一方をテストデ
ータ出力端子7baおよび回路ブロック(C)2cの第
3の入力ノードへ与える。
ック(A)2aから内部ノード3acに与えられた信号
を受け、第2の入力にテストデータ入力端子5baを介
して与えられたテストデータを受け、セレクタ選択入力
端子6baを介して与えられる制御信号に従って第1お
よび第2の入力端子に与えられた信号の一方をテストデ
ータ出力端子7baおよび回路ブロック(C)2cの第
3の入力ノードへ与える。
【0020】回路ブロック(C)2cの第2の入力ノー
ドはスキャンレジスタ4bからの信号を受ける。回路ブ
ロック(C)2cの出力ノードはデータ出力端子9aに
接続される。
ドはスキャンレジスタ4bからの信号を受ける。回路ブ
ロック(C)2cの出力ノードはデータ出力端子9aに
接続される。
【0021】回路ブロック(D)2dは、スキャンレジ
スタ4bおよび4cを介してデータ入力端子8dおよび
8eを介して与えられるデータ信号を入力する(通常動
作モード時)。また回路ブロック(D)2dはスキャン
レジスタ4aを介してデータを第1の入力ノードに受け
る。回路ブロック(D)2dの第1および第2の出力ノ
ードはスキャンレジスタ4eおよび4dに接続される。
スタ4bおよび4cを介してデータ入力端子8dおよび
8eを介して与えられるデータ信号を入力する(通常動
作モード時)。また回路ブロック(D)2dはスキャン
レジスタ4aを介してデータを第1の入力ノードに受け
る。回路ブロック(D)2dの第1および第2の出力ノ
ードはスキャンレジスタ4eおよび4dに接続される。
【0022】スキャンレジスタ4a〜4eはテスト動作
モード時にはスキャンパスを形成し、スキャン入力端子
SIを介して与えられるスキャンデータを順次伝達して
スキャン出力端子SOへ出力する。このスキャンレジス
タ4a〜4eは、スキャンインデータおよびスキャンア
ウトデータの転送と半導体集積回路装置内の内部ノード
またはデータ入出力端子との間でのデータの授受が可能
である。次に動作について説明する。
モード時にはスキャンパスを形成し、スキャン入力端子
SIを介して与えられるスキャンデータを順次伝達して
スキャン出力端子SOへ出力する。このスキャンレジス
タ4a〜4eは、スキャンインデータおよびスキャンア
ウトデータの転送と半導体集積回路装置内の内部ノード
またはデータ入出力端子との間でのデータの授受が可能
である。次に動作について説明する。
【0023】通常動作モード時においては、セレクタ1
a、1baおよび1bbは、内部ノード3ab、3b
c、および3ac上のデータ信号を選択する状態に設定
される。スキャンレジスタ4a〜4eは、回路ブロック
2dが内部ノード3ad、データ入出力端子8dおよび
8e、データ出力端子9cならびに内部ノード3dcと
データの授受を行なう状態に設定される。この状態にお
いては、回路ブロック(A〜D)2a〜2dは、それぞ
れデータ入力端子8a〜8eに与えられたデータ信号に
所定の処理を施してデータ出力端子9a〜9cからその
処理後のデータ信号を出力する。
a、1baおよび1bbは、内部ノード3ab、3b
c、および3ac上のデータ信号を選択する状態に設定
される。スキャンレジスタ4a〜4eは、回路ブロック
2dが内部ノード3ad、データ入出力端子8dおよび
8e、データ出力端子9cならびに内部ノード3dcと
データの授受を行なう状態に設定される。この状態にお
いては、回路ブロック(A〜D)2a〜2dは、それぞ
れデータ入力端子8a〜8eに与えられたデータ信号に
所定の処理を施してデータ出力端子9a〜9cからその
処理後のデータ信号を出力する。
【0024】テスト動作モード時においては、回路ブロ
ック単位でテスト動作が実行される。回路ブロック
(A)2aのテストを行なう場合、セレクタ1bbは内
部ノード3ac上の信号を選択する状態に設定される。
スキャンレジスタ4aが、回路ブロック(A)から内部
ノード3ad上に出力されたデータ信号をラッチする状
態に設定される。この状態においては、データ入力端子
8bおよび8cからテストデータを回路ブロック(A)
2aへ印加し、回路ブロック(A)からの出力データが
テストデータ出力端子7aa、7bbへセレクタ1a,
1bbにより出力され、また内部ノード3ad上に与え
られたデータがスキャンレジスタ4a〜4eを介してス
キャンアウト端子SOから読出される。
ック単位でテスト動作が実行される。回路ブロック
(A)2aのテストを行なう場合、セレクタ1bbは内
部ノード3ac上の信号を選択する状態に設定される。
スキャンレジスタ4aが、回路ブロック(A)から内部
ノード3ad上に出力されたデータ信号をラッチする状
態に設定される。この状態においては、データ入力端子
8bおよび8cからテストデータを回路ブロック(A)
2aへ印加し、回路ブロック(A)からの出力データが
テストデータ出力端子7aa、7bbへセレクタ1a,
1bbにより出力され、また内部ノード3ad上に与え
られたデータがスキャンレジスタ4a〜4eを介してス
キャンアウト端子SOから読出される。
【0025】回路ブロック(B)2bのテストを行なう
場合、セレクタ1aはテストデータ入力端子5aからの
テストデータを選択する状態に設定される。テストデー
タは、セレクタ1aおよびデータ入力端子8aを介して
回路ブロック(B)2bへ印加され、処理結果を示すデ
ータ信号はテストデータ出力端子7bおよびデータ出力
端子9b上に出力される。
場合、セレクタ1aはテストデータ入力端子5aからの
テストデータを選択する状態に設定される。テストデー
タは、セレクタ1aおよびデータ入力端子8aを介して
回路ブロック(B)2bへ印加され、処理結果を示すデ
ータ信号はテストデータ出力端子7bおよびデータ出力
端子9b上に出力される。
【0026】回路ブロック(C)2cのテストを行なう
場合には、セレクタ1baがテストデータ入力端子5b
aからのテストデータを選択する状態に設定される。ま
たセレクタ1bbがテストデータ入力端子5bbからの
テストデータを選択する状態に設定される。さらに、ス
キャンレジスタ4eがテストデータをラッチして回路ブ
ロック(C)2cへ伝達する状態に設定される。これ
は、スキャンイン端子SIを介してテストデータをスキ
ャンレジスタ4a〜4eを介して伝達することにより実
現される。セレクタ1baおよび1bbを介してテスト
データ入力端子5baおよび5ebから与えられたテス
トデータに従って回路ブロック(C)2cが動作し、出
力端子9a上にその処理結果を示すデータ信号が出力さ
れる。
場合には、セレクタ1baがテストデータ入力端子5b
aからのテストデータを選択する状態に設定される。ま
たセレクタ1bbがテストデータ入力端子5bbからの
テストデータを選択する状態に設定される。さらに、ス
キャンレジスタ4eがテストデータをラッチして回路ブ
ロック(C)2cへ伝達する状態に設定される。これ
は、スキャンイン端子SIを介してテストデータをスキ
ャンレジスタ4a〜4eを介して伝達することにより実
現される。セレクタ1baおよび1bbを介してテスト
データ入力端子5baおよび5ebから与えられたテス
トデータに従って回路ブロック(C)2cが動作し、出
力端子9a上にその処理結果を示すデータ信号が出力さ
れる。
【0027】回路ブロック(D)2dのテスト動作を行
なう場合には、スキャンレジスタ4a〜4cを介してテ
ストデータがセットされる。これらのスキャンレジスタ
4a〜4cにセットされたテストデータが回路ブロック
(D)2dに印加され、その処理結果を示すデータ信号
のスキャンレジスタ4eおよび4dにラッチされる。こ
のスキャンレジスタ4eおよび4dにラッチされたデー
タ信号はスキャンアウト端子SOを介して順次出力され
る。
なう場合には、スキャンレジスタ4a〜4cを介してテ
ストデータがセットされる。これらのスキャンレジスタ
4a〜4cにセットされたテストデータが回路ブロック
(D)2dに印加され、その処理結果を示すデータ信号
のスキャンレジスタ4eおよび4dにラッチされる。こ
のスキャンレジスタ4eおよび4dにラッチされたデー
タ信号はスキャンアウト端子SOを介して順次出力され
る。
【0028】この図45に示す構成の場合、内部ノード
に対してセレクタを配置し、このテスト対象となる回路
ブロックに設けられたセレクタをテストデータ選択状態
とすることによりテスト対象となる回路ブロックの入力
ノードおよび出力ノードを外部からアクセス可能(可観
測および可制御)としている。
に対してセレクタを配置し、このテスト対象となる回路
ブロックに設けられたセレクタをテストデータ選択状態
とすることによりテスト対象となる回路ブロックの入力
ノードおよび出力ノードを外部からアクセス可能(可観
測および可制御)としている。
【0029】また回路ブロック(D)2dに対しスキャ
ンパスを設けることにより、スキャンレジスタ4a〜4
eにデータをラッチすることができ、回路ブロック
(D)2dの内部ノードの可観測性および可制御性を実
現している。
ンパスを設けることにより、スキャンレジスタ4a〜4
eにデータをラッチすることができ、回路ブロック
(D)2dの内部ノードの可観測性および可制御性を実
現している。
【0030】図46は、従来の半導体集積回路装置のさ
らに他の構成を示す図である。図46において、半導体
集積回路装置900は、3つの回路ブロック(A、B、
C)2a、2bおよび2cを内部に含む。回路ブロック
(A)2aはデータ入力端子8f〜8hから入力データ
を受け、回路ブロック(C)2cは、データ出力端子9
d〜9fへ出力データを出力する。
らに他の構成を示す図である。図46において、半導体
集積回路装置900は、3つの回路ブロック(A、B、
C)2a、2bおよび2cを内部に含む。回路ブロック
(A)2aはデータ入力端子8f〜8hから入力データ
を受け、回路ブロック(C)2cは、データ出力端子9
d〜9fへ出力データを出力する。
【0031】半導体集積回路装置において回路ブロック
単位でテストを実行する場合、他の回路ブロックの動作
の影響を受けることなくテスト対象となる回路ブロック
を他の回路ブロックから分離してテストをする必要があ
る。このため、外部からブロック選択分離制御信号TM
A、TMBおよびTMCを回路ブロック(A、B、C)
2a、2bおよび2cへそれぞれ与え、テスト対象とな
る回路ブロックを他の回路ブロックから分離する。図4
4および図45に示す構成の場合、セレクタは単にテス
トデータ入力端子と内部ノードの一方を選択して次段の
回路ブロックへ伝達しているだけであり、そのためテス
ト対象となる回路ブロックがテストデータに従って動作
する場合においても、他の回路ブロックが動作し、正確
に回路ブロックの特性を識別することができなくなると
いう問題が生じる。しかしながら図46に示すように、
分離制御信号TMA、TMBおよびTMCを用いて確実
にテスト対象となる回路ブロックを他の回路ブロックか
ら分離することにより、他の回路ブロックからの影響を
排除し、テスト対象となる回路ブロックの特性を特定す
る。
単位でテストを実行する場合、他の回路ブロックの動作
の影響を受けることなくテスト対象となる回路ブロック
を他の回路ブロックから分離してテストをする必要があ
る。このため、外部からブロック選択分離制御信号TM
A、TMBおよびTMCを回路ブロック(A、B、C)
2a、2bおよび2cへそれぞれ与え、テスト対象とな
る回路ブロックを他の回路ブロックから分離する。図4
4および図45に示す構成の場合、セレクタは単にテス
トデータ入力端子と内部ノードの一方を選択して次段の
回路ブロックへ伝達しているだけであり、そのためテス
ト対象となる回路ブロックがテストデータに従って動作
する場合においても、他の回路ブロックが動作し、正確
に回路ブロックの特性を識別することができなくなると
いう問題が生じる。しかしながら図46に示すように、
分離制御信号TMA、TMBおよびTMCを用いて確実
にテスト対象となる回路ブロックを他の回路ブロックか
ら分離することにより、他の回路ブロックからの影響を
排除し、テスト対象となる回路ブロックの特性を特定す
る。
【0032】
【発明が解決しようとする課題】図44に示す半導体集
積回路装置の構成の場合、セレクタ1aおよび1bの出
力は、外部から観測することはできないため、セレクタ
1aおよび1bが正確に動作しているか否かを判断する
ことはできない。また、この図44に示す半導体集積回
路装置の構成の場合、セレクタ1aおよび1bを介して
回路ブロック(BおよびC)2bおよび2cへそれぞれ
テストデータが伝達されているため、回路ブロック
(A)2aと回路ブロック(B)2bの間の内部ノード
3abの信号伝搬経路に異常があるか否かを識別するこ
とはできず、また同様回路ブロック(B)2bと回路ブ
ロック(C)2cとの間の内部ノード3bcにおいて異
常があるか否かを識別することはできない。
積回路装置の構成の場合、セレクタ1aおよび1bの出
力は、外部から観測することはできないため、セレクタ
1aおよび1bが正確に動作しているか否かを判断する
ことはできない。また、この図44に示す半導体集積回
路装置の構成の場合、セレクタ1aおよび1bを介して
回路ブロック(BおよびC)2bおよび2cへそれぞれ
テストデータが伝達されているため、回路ブロック
(A)2aと回路ブロック(B)2bの間の内部ノード
3abの信号伝搬経路に異常があるか否かを識別するこ
とはできず、また同様回路ブロック(B)2bと回路ブ
ロック(C)2cとの間の内部ノード3bcにおいて異
常があるか否かを識別することはできない。
【0033】図45に示す半導体集積回路装置の構成の
場合、回路ブロック間の効率的な信号伝搬経路を形成す
ることおよび効率的にセレクタを配置することに何ら考
慮を払うことなく、内部ノードに対して場あたり的にセ
レクタが設けられる。このため、セレクタの数が不必要
に増加し、セレクタを配置するために、回路ブロック間
の信号配線の設計が煩雑となるという問題が生じる。ま
た、半導体集積回路装置の設計変更を行なう場合、この
変更された設計に対応してまた内部ノードにセレクタを
設ける必要が生じ、設計変更に柔軟に対応することがで
きなくなるという問題が生じ、また不必要な信号伝搬経
路が形成され、効率的に信号伝搬経路を配線することが
できず、配線占有面積が増大する問題があった。
場合、回路ブロック間の効率的な信号伝搬経路を形成す
ることおよび効率的にセレクタを配置することに何ら考
慮を払うことなく、内部ノードに対して場あたり的にセ
レクタが設けられる。このため、セレクタの数が不必要
に増加し、セレクタを配置するために、回路ブロック間
の信号配線の設計が煩雑となるという問題が生じる。ま
た、半導体集積回路装置の設計変更を行なう場合、この
変更された設計に対応してまた内部ノードにセレクタを
設ける必要が生じ、設計変更に柔軟に対応することがで
きなくなるという問題が生じ、また不必要な信号伝搬経
路が形成され、効率的に信号伝搬経路を配線することが
できず、配線占有面積が増大する問題があった。
【0034】このようなセレクタを内部ノードすべてに
設けることによる信号伝搬経路の作製およびセレクタの
制御の複雑化を防止するために、スキャンレジスタ4a
〜4eを用いるスキャンパスが形成される。しかしなが
ら、スキャンパスを用いる場合、各回路ブロック間の入
力ノードを接続するスキャンパスを形成するため、信号
配線の効率は改善されるものの、テストデータの伝達は
シリアルに実行されるため(スキャンレジスタを介し
て)、テストデータのテスト対象となる回路ブロックへ
の印加および収集に長時間を有し、テスト時間が長くな
る。またテスト対象となる回路ブロックに所望のテスト
データを転送するためには、印加すべきテストデータ配
列を考慮してスキャンパス(スキャンレジスタで構成さ
れる経路)へ印加する必要が生じ、テストデータの作製
に手間がかかるという問題があった。
設けることによる信号伝搬経路の作製およびセレクタの
制御の複雑化を防止するために、スキャンレジスタ4a
〜4eを用いるスキャンパスが形成される。しかしなが
ら、スキャンパスを用いる場合、各回路ブロック間の入
力ノードを接続するスキャンパスを形成するため、信号
配線の効率は改善されるものの、テストデータの伝達は
シリアルに実行されるため(スキャンレジスタを介し
て)、テストデータのテスト対象となる回路ブロックへ
の印加および収集に長時間を有し、テスト時間が長くな
る。またテスト対象となる回路ブロックに所望のテスト
データを転送するためには、印加すべきテストデータ配
列を考慮してスキャンパス(スキャンレジスタで構成さ
れる経路)へ印加する必要が生じ、テストデータの作製
に手間がかかるという問題があった。
【0035】図45に示す半導体集積回路装置のテスト
動作時において、セレクタをすべてをテストデータ入力
端子からのデータを伝達する状態を設定した場合、テス
トデータ入力端子に印加されるテストデータを、テスト
対象となる回路ブロックと異なる回路ブロックに対して
は固定データとすることによりテスト対象となる回路ブ
ロックと他の回路ブロックとを分離することが考えられ
る。しかしながら、たとえば回路ブロック(A)2aの
テストを行なう場合、セレクタ1bbは、内部ノード3
ac上の信号電位を選択してテストデータ出力端子7b
bへ出力する必要が生じる。このセレクタ1bbの出力
は回路ブロック(C)2cへ伝達されているため、回路
ブロック(C)2cがこのセレクタ1bbの出力に従っ
て動作し、完全に回路ブロック(A)2aと回路ブロッ
ク(C)2cとを分離することができず、回路ブロック
(A)2aのテスト動作に対して回路ブロック(C)2
cの動作が及ぼす影響を完全に排除することができない
という問題が生じる。
動作時において、セレクタをすべてをテストデータ入力
端子からのデータを伝達する状態を設定した場合、テス
トデータ入力端子に印加されるテストデータを、テスト
対象となる回路ブロックと異なる回路ブロックに対して
は固定データとすることによりテスト対象となる回路ブ
ロックと他の回路ブロックとを分離することが考えられ
る。しかしながら、たとえば回路ブロック(A)2aの
テストを行なう場合、セレクタ1bbは、内部ノード3
ac上の信号電位を選択してテストデータ出力端子7b
bへ出力する必要が生じる。このセレクタ1bbの出力
は回路ブロック(C)2cへ伝達されているため、回路
ブロック(C)2cがこのセレクタ1bbの出力に従っ
て動作し、完全に回路ブロック(A)2aと回路ブロッ
ク(C)2cとを分離することができず、回路ブロック
(A)2aのテスト動作に対して回路ブロック(C)2
cの動作が及ぼす影響を完全に排除することができない
という問題が生じる。
【0036】また、図46に示す半導体集積回路装置の
場合、回路ブロック(A〜C)2a〜2cそれぞれに対
し回路ブロックを分離するための分離制御信号TMA〜
TMCが与えられる。この場合、外部から分離制御信号
が印加されるため、回路ブロックの数が増加した場合、
回路ブロックを選択的に分離するための制御信号入力端
子の数が増加し、応じて半導体集積回路装置900のチ
ップ占有面積が増大するという問題が生じる。
場合、回路ブロック(A〜C)2a〜2cそれぞれに対
し回路ブロックを分離するための分離制御信号TMA〜
TMCが与えられる。この場合、外部から分離制御信号
が印加されるため、回路ブロックの数が増加した場合、
回路ブロックを選択的に分離するための制御信号入力端
子の数が増加し、応じて半導体集積回路装置900のチ
ップ占有面積が増大するという問題が生じる。
【0037】それゆえ、この発明の目的は、改良された
テスト容易化構成を備える半導体集積回路装置を提供す
ることである。
テスト容易化構成を備える半導体集積回路装置を提供す
ることである。
【0038】この発明の他の目的は、容易かつ正確に回
路ブロック単位でのテストを行なうことのできる半導体
集積回路装置を提供することである。
路ブロック単位でのテストを行なうことのできる半導体
集積回路装置を提供することである。
【0039】この発明のさらに他の目的は、テスト設計
を効率的に行なうことのできる半導体集積回路装置を提
供することである。
を効率的に行なうことのできる半導体集積回路装置を提
供することである。
【0040】この発明のさらに他の目的は、テスト専用
に用いられる端子数の少ない半導体集積回路装置を提供
することである。
に用いられる端子数の少ない半導体集積回路装置を提供
することである。
【0041】この発明のさらに他の目的は、容易に装置
全体のデバッグを行なうことのできる半導体集積回路装
置を提供することである。
全体のデバッグを行なうことのできる半導体集積回路装
置を提供することである。
【0042】この発明のさらに他の目的は、テスト専用
に用いられる回路の占有面積の小さな半導体集積回路装
置を提供することである。
に用いられる回路の占有面積の小さな半導体集積回路装
置を提供することである。
【0043】
【課題を解決するための手段】請求項1に係る半導体集
積回路装置は、各々が所定の機能を実行する第1および
第2の回路ブロックと、それら第1および第2の回路ブ
ロックの間に設けられ、第1の入力に第1の回路ブロッ
クの出力データ信号を受け、第2の入力にテストデータ
信号を受け、その出力が第2の回路ブロックの入力ノー
ドおよびテストデータ出力端子にテストデータ信号を伝
達するセレクタを備える。このセレクタは、テストモー
ド指示信号に応答して第2の入力に与えられたデータ信
号を該出力に伝達する。
積回路装置は、各々が所定の機能を実行する第1および
第2の回路ブロックと、それら第1および第2の回路ブ
ロックの間に設けられ、第1の入力に第1の回路ブロッ
クの出力データ信号を受け、第2の入力にテストデータ
信号を受け、その出力が第2の回路ブロックの入力ノー
ドおよびテストデータ出力端子にテストデータ信号を伝
達するセレクタを備える。このセレクタは、テストモー
ド指示信号に応答して第2の入力に与えられたデータ信
号を該出力に伝達する。
【0044】請求項2に係る半導体集積回路装置は、請
求項1の半導体集積回路装置において、第1の回路ブロ
ックの通常動作時に与えられるデータ信号を受けるデー
タ入力端子を介してセレクタの第2の入力へテストデー
タ信号が印加される。
求項1の半導体集積回路装置において、第1の回路ブロ
ックの通常動作時に与えられるデータ信号を受けるデー
タ入力端子を介してセレクタの第2の入力へテストデー
タ信号が印加される。
【0045】請求項3に係る半導体集積回路装置は、請
求項1の半導体集積回路装置において、第2の回路ブロ
ックの出力ノードとデータ出力端子との間に設けられ、
前記セレクタの出力データ信号と第2の回路ブロックの
出力するデータ信号の一方をテストモード指示信号に応
答して選択的にデータ出力端子へ伝達する第2のセレク
タをさらに備える。このテストモード指示信号は、回路
ブロックを特定するブロック指定信号を含む。
求項1の半導体集積回路装置において、第2の回路ブロ
ックの出力ノードとデータ出力端子との間に設けられ、
前記セレクタの出力データ信号と第2の回路ブロックの
出力するデータ信号の一方をテストモード指示信号に応
答して選択的にデータ出力端子へ伝達する第2のセレク
タをさらに備える。このテストモード指示信号は、回路
ブロックを特定するブロック指定信号を含む。
【0046】請求項4に係る半導体集積回路装置は、請
求項1の半導体集積回路装置において、セレクタの出力
と第2の回路ブロックの入力ノードとの間に接続され、
テストモード指示信号に応答してセレクタの出力と第2
の回路ブロックの入力ノードとを電気的に切り離す回路
手段を備える。
求項1の半導体集積回路装置において、セレクタの出力
と第2の回路ブロックの入力ノードとの間に接続され、
テストモード指示信号に応答してセレクタの出力と第2
の回路ブロックの入力ノードとを電気的に切り離す回路
手段を備える。
【0047】請求項5に係る半導体集積回路装置は、請
求項4に係る半導体集積回路装置において、回路手段
は、テストモード指示信号の活性化時にラッチ状態とさ
れ、テストモード指示信号の非活性化時にスルー状態と
されるスルーラッチにより構成される。
求項4に係る半導体集積回路装置において、回路手段
は、テストモード指示信号の活性化時にラッチ状態とさ
れ、テストモード指示信号の非活性化時にスルー状態と
されるスルーラッチにより構成される。
【0048】請求項6に係る半導体集積回路装置は、各
々が入力ノードと出力ノードとを有し、該入力ノードに
与えられたデータ信号に所定の処理を施して出力ノード
に出力する複数の回路ブロックと、それら複数の回路ブ
ロックの相互接続経路のすべてに介挿され、各々が、関
連の2つの回路ブロックのうちの第1の回路ブロックの
出力ノードからのデータ信号を受ける第1の入力と、テ
ストモード時に印加されるテストデータ信号を受ける第
2の入力と、関連の2つの回路ブロックの第2の回路ブ
ロックの入力ノードおよびテストデータ出力端子にデー
タ信号を与える出力とを有し、テストモード指示信号と
回路ブロック指定信号とに従って第1および第2の入力
に与えられたデータ信号の一方を選択的に該出力に伝達
する複数のセレクタを備える。
々が入力ノードと出力ノードとを有し、該入力ノードに
与えられたデータ信号に所定の処理を施して出力ノード
に出力する複数の回路ブロックと、それら複数の回路ブ
ロックの相互接続経路のすべてに介挿され、各々が、関
連の2つの回路ブロックのうちの第1の回路ブロックの
出力ノードからのデータ信号を受ける第1の入力と、テ
ストモード時に印加されるテストデータ信号を受ける第
2の入力と、関連の2つの回路ブロックの第2の回路ブ
ロックの入力ノードおよびテストデータ出力端子にデー
タ信号を与える出力とを有し、テストモード指示信号と
回路ブロック指定信号とに従って第1および第2の入力
に与えられたデータ信号の一方を選択的に該出力に伝達
する複数のセレクタを備える。
【0049】請求項7に係る半導体集積回路装置は、請
求項6の半導体集積回路装置において、テストデータ出
力端子は、1つの回路ブロックのデータ入力端子および
データ出力端子に接続されない入力ノードおよび出力ノ
ードの数の最大値以上設けられる。
求項6の半導体集積回路装置において、テストデータ出
力端子は、1つの回路ブロックのデータ入力端子および
データ出力端子に接続されない入力ノードおよび出力ノ
ードの数の最大値以上設けられる。
【0050】請求項8に係る半導体集積回路装置は、請
求項6または7の装置がさらに、データ入力端子と、こ
のデータ入力端子から通常動作時にデータ信号を受ける
回路ブロックの入力ノードとの間に設けられる複数のセ
レクタを含む。これら複数のセレクタの各々は、対応の
データ入力端子からのデータ信号を受ける第1の入力
と、テストデータ信号を受ける第2の入力とを有し、テ
ストモード指示信号の活性化時その第2の入力に与えら
れたデータ信号を該出力に伝達する複数の入力セレクタ
をさらに備える。
求項6または7の装置がさらに、データ入力端子と、こ
のデータ入力端子から通常動作時にデータ信号を受ける
回路ブロックの入力ノードとの間に設けられる複数のセ
レクタを含む。これら複数のセレクタの各々は、対応の
データ入力端子からのデータ信号を受ける第1の入力
と、テストデータ信号を受ける第2の入力とを有し、テ
ストモード指示信号の活性化時その第2の入力に与えら
れたデータ信号を該出力に伝達する複数の入力セレクタ
をさらに備える。
【0051】請求項9に係る半導体集積回路装置は、請
求項6の装置において、複数のセレクタのうち、異なる
回路ブロックの出力ノードに設けられたセレクタのそれ
ぞれの第2の入力と出力は直列データ伝搬経路を形成す
るように相互接続される。
求項6の装置において、複数のセレクタのうち、異なる
回路ブロックの出力ノードに設けられたセレクタのそれ
ぞれの第2の入力と出力は直列データ伝搬経路を形成す
るように相互接続される。
【0052】請求項10に係る半導体集積回路装置は、
請求項8の装置において、複数の入力セレクタの異なる
回路ブロックに設けられた入力セレクタは、それぞれの
第2の入力と出力とが直列データ伝搬経路を形成するよ
うに相互接続される。
請求項8の装置において、複数の入力セレクタの異なる
回路ブロックに設けられた入力セレクタは、それぞれの
第2の入力と出力とが直列データ伝搬経路を形成するよ
うに相互接続される。
【0053】請求項11に係る半導体集積回路装置は、
請求項6の装置がさらに、複数のデータ出力端子と、こ
の複数のデータ出力端子と通常動作時にその出力ノード
からデータ信号をデータ出力端子へ伝達する回路ブロッ
クとの間の相互接続経路に設けられ、対応の回路ブロッ
クの出力ノードからのデータ信号を受ける第1の入力
と、別の回路ブロックに設けられたセレクタの出力する
データ信号を受ける第2の入力とを有する複数の出力セ
レクタを備える。
請求項6の装置がさらに、複数のデータ出力端子と、こ
の複数のデータ出力端子と通常動作時にその出力ノード
からデータ信号をデータ出力端子へ伝達する回路ブロッ
クとの間の相互接続経路に設けられ、対応の回路ブロッ
クの出力ノードからのデータ信号を受ける第1の入力
と、別の回路ブロックに設けられたセレクタの出力する
データ信号を受ける第2の入力とを有する複数の出力セ
レクタを備える。
【0054】これら複数の出力セレクタの各々は、活性
状態のテストモード指示信号と非活性状態の回路ブロッ
ク指定信号とに応答して第2の入力に与えられたデータ
信号をその出力に伝達する。
状態のテストモード指示信号と非活性状態の回路ブロッ
ク指定信号とに応答して第2の入力に与えられたデータ
信号をその出力に伝達する。
【0055】請求項12に係る半導体集積回路装置は、
請求項11の装置において、複数の出力セレクタのう
ち、異なる回路ブロックに対して設けられた出力セレク
タは、それぞれの第2の入力と出力とが直列データ伝搬
経路を形成するように相互接続される。
請求項11の装置において、複数の出力セレクタのう
ち、異なる回路ブロックに対して設けられた出力セレク
タは、それぞれの第2の入力と出力とが直列データ伝搬
経路を形成するように相互接続される。
【0056】請求項13に係る半導体集積回路装置は、
請求項6の装置がさらに、各セレクタの出力と対応の回
路ブロックの入力ノードとの間に設けられ、テストモー
ド指示信号と回路ブロック指定信号とに応答して対応の
セレクタの出力ノードと対応の回路ブロックの入力ノー
ドとの間の信号伝搬経路を遮断する複数の分離素子を備
える。
請求項6の装置がさらに、各セレクタの出力と対応の回
路ブロックの入力ノードとの間に設けられ、テストモー
ド指示信号と回路ブロック指定信号とに応答して対応の
セレクタの出力ノードと対応の回路ブロックの入力ノー
ドとの間の信号伝搬経路を遮断する複数の分離素子を備
える。
【0057】請求項14に係る半導体集積回路装置は、
請求項13の装置において、分離素子は、活性状態のテ
ストモード指示信号と非活性状態の回路ブロック指定信
号とに応答してラッチ状態となり、それ以外にスルー状
態となるスルーラッチにより構成される。
請求項13の装置において、分離素子は、活性状態のテ
ストモード指示信号と非活性状態の回路ブロック指定信
号とに応答してラッチ状態となり、それ以外にスルー状
態となるスルーラッチにより構成される。
【0058】請求項15に係る半導体集積回路装置は、
請求項6の装置が、さらに、内部データ信号をバッファ
処理してデータ出力端子へ伝達する出力バッファと、こ
の出力バッファと通常動作時にこの出力バッファへデー
タ信号を伝達する出力回路ブロックとの間に設けられ、
出力回路ブロックの出力ノードから与えられるデータ信
号を受ける第1の入力と、テストデータ信号を受ける第
2の入力とを有し、少なくともテストモード指示信号に
応答してその第2の入力に与えられたデータ信号を該出
力に伝達する出力セレクタと、この出力セレクタの出力
ノードと出力バッファの入力ノードとの間に設けられ、
少なくともテストモード指示信号に応答して出力セレク
タと出力バッファとを分離する分離素子を備える。出力
セレクタの出力は、分離素子の入力およびテストデータ
出力端子に結合される。
請求項6の装置が、さらに、内部データ信号をバッファ
処理してデータ出力端子へ伝達する出力バッファと、こ
の出力バッファと通常動作時にこの出力バッファへデー
タ信号を伝達する出力回路ブロックとの間に設けられ、
出力回路ブロックの出力ノードから与えられるデータ信
号を受ける第1の入力と、テストデータ信号を受ける第
2の入力とを有し、少なくともテストモード指示信号に
応答してその第2の入力に与えられたデータ信号を該出
力に伝達する出力セレクタと、この出力セレクタの出力
ノードと出力バッファの入力ノードとの間に設けられ、
少なくともテストモード指示信号に応答して出力セレク
タと出力バッファとを分離する分離素子を備える。出力
セレクタの出力は、分離素子の入力およびテストデータ
出力端子に結合される。
【0059】請求項16に係る半導体集積回路装置は、
請求項1の装置がさらに、固定データを受ける第1の入
力とセレクタの出力するデータ信号を受ける第2の入力
とを有し、テストモード指示信号に応答して固定データ
を第2の回路ブロックへ伝達する第2のセレクタをさら
に含む。
請求項1の装置がさらに、固定データを受ける第1の入
力とセレクタの出力するデータ信号を受ける第2の入力
とを有し、テストモード指示信号に応答して固定データ
を第2の回路ブロックへ伝達する第2のセレクタをさら
に含む。
【0060】請求項17に係る半導体集積回路装置は、
請求項13または15の装置において、複数の分離素子
の各々は、固定データを受ける第1の入力と、対応のセ
レクタの出力するデータ信号を受ける第2の入力とを有
し、少なくともテストモード指示信号に応答して固定デ
ータを出力するセレクタを備える。
請求項13または15の装置において、複数の分離素子
の各々は、固定データを受ける第1の入力と、対応のセ
レクタの出力するデータ信号を受ける第2の入力とを有
し、少なくともテストモード指示信号に応答して固定デ
ータを出力するセレクタを備える。
【0061】請求項18に係る半導体集積回路装置は、
請求項7の装置において、複数の回路ブロックの少なく
とも1つは、その出力ノードに設けられた対応のセレク
タとともに基本単位として設計ライブラリに再利用可能
に登録される。
請求項7の装置において、複数の回路ブロックの少なく
とも1つは、その出力ノードに設けられた対応のセレク
タとともに基本単位として設計ライブラリに再利用可能
に登録される。
【0062】請求項19に係る半導体集積回路装置は、
複数の第1の入力ノードと、これら複数の第1の入力ノ
ードに対応する複数の第2の入力ノードと第1の出力ノ
ードとを有し、第2の入力ノードに印加されたデータ信
号に所定の処理を施して第1の出力ノードに出力する機
能回路と、テストデータ入力ノードと、機能ブロック指
定信号入力ノードと、テストモード指示信号入力ノード
と、機能ブロック指定信号とテストモード指定信号とに
応答して選択制御信号を生成するゲートと、機能回路の
第1の出力ノードに対応して設けられ、対応の第1の出
力ノードからのデータ信号を受ける第1の入力ノード
と、テストデータ入力ノードからのテストデータ信号を
受ける第2の入力とを有し、ゲートからの選択制御信号
に応答して第1および第2の入力に与えられたデータ信
号の一方を選択して出力するセレクタと、このセレクタ
の出力に対応して設けられる第2の出力ノードと、セレ
クタの出力に対応して設けられるテストデータ出力ノー
ドとを有する単位回路ブロックを少なくとも1つ備え
る。
複数の第1の入力ノードと、これら複数の第1の入力ノ
ードに対応する複数の第2の入力ノードと第1の出力ノ
ードとを有し、第2の入力ノードに印加されたデータ信
号に所定の処理を施して第1の出力ノードに出力する機
能回路と、テストデータ入力ノードと、機能ブロック指
定信号入力ノードと、テストモード指示信号入力ノード
と、機能ブロック指定信号とテストモード指定信号とに
応答して選択制御信号を生成するゲートと、機能回路の
第1の出力ノードに対応して設けられ、対応の第1の出
力ノードからのデータ信号を受ける第1の入力ノード
と、テストデータ入力ノードからのテストデータ信号を
受ける第2の入力とを有し、ゲートからの選択制御信号
に応答して第1および第2の入力に与えられたデータ信
号の一方を選択して出力するセレクタと、このセレクタ
の出力に対応して設けられる第2の出力ノードと、セレ
クタの出力に対応して設けられるテストデータ出力ノー
ドとを有する単位回路ブロックを少なくとも1つ備え
る。
【0063】請求項20に係る半導体集積回路装置は、
請求項19の装置において、機能回路は、複数の第1の
出力ノードを有しており、セレクタはこれら複数の第1
の出力ノード各々に対応して設けられ、テストデータ入
力ノードおよびテストデータ出力ノードは、これら複数
のセレクタ各々に対応して設けられる。
請求項19の装置において、機能回路は、複数の第1の
出力ノードを有しており、セレクタはこれら複数の第1
の出力ノード各々に対応して設けられ、テストデータ入
力ノードおよびテストデータ出力ノードは、これら複数
のセレクタ各々に対応して設けられる。
【0064】請求項21に係る半導体集積回路装置のテ
スト方法は、各々が所定の機能を実行する複数の回路ブ
ロックを有する半導体集積回路装置のテスト方法であっ
て、この半導体集積回路装置を通常動作させるステップ
と、この通常動作を停止させかつ複数の回路ブロックの
うち特定の回路ブロックを他の回路ブロックから分離す
るステップと、この特定の回路ブロックに外部からデー
タ信号を印加してこの特定の回路ブロックからの出力デ
ータ信号の観測を行ない、該特定の回路ブロックが正常
に所定の機能を実現しているか否かを判断するステップ
と、この判断結果により特定の回路ブロックが正常と判
断されたとき、この特定の回路ブロックを分離状態から
開放して複数の回路ブロックを相互接続してこの半導体
集積回路装置をさらに通常動作させるステップを備え
る。
スト方法は、各々が所定の機能を実行する複数の回路ブ
ロックを有する半導体集積回路装置のテスト方法であっ
て、この半導体集積回路装置を通常動作させるステップ
と、この通常動作を停止させかつ複数の回路ブロックの
うち特定の回路ブロックを他の回路ブロックから分離す
るステップと、この特定の回路ブロックに外部からデー
タ信号を印加してこの特定の回路ブロックからの出力デ
ータ信号の観測を行ない、該特定の回路ブロックが正常
に所定の機能を実現しているか否かを判断するステップ
と、この判断結果により特定の回路ブロックが正常と判
断されたとき、この特定の回路ブロックを分離状態から
開放して複数の回路ブロックを相互接続してこの半導体
集積回路装置をさらに通常動作させるステップを備え
る。
【0065】請求項22に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、こ
れら複数の回路ブロック各々に対応して設けられ、対応
の回路ブロックに対してテストデータ信号を伝達するテ
ストデータバスと、複数の回路ブロックの各々と対応の
テストデータバスの間に設けられ、テストモード動作時
に、対応のテストデータバスと対応の回路ブロックとの
間でテストデータ信号の授受を行なう複数のテスト制御
回路とを備える。
各々が所定の機能を実行する複数の回路ブロックと、こ
れら複数の回路ブロック各々に対応して設けられ、対応
の回路ブロックに対してテストデータ信号を伝達するテ
ストデータバスと、複数の回路ブロックの各々と対応の
テストデータバスの間に設けられ、テストモード動作時
に、対応のテストデータバスと対応の回路ブロックとの
間でテストデータ信号の授受を行なう複数のテスト制御
回路とを備える。
【0066】請求項23に係る半導体集積回路装置は、
請求項22の装置において、テスト制御回路は、第1の
ラッチ指示信号に応答して対応のテストデータバス上の
テストデータ信号をラッチする第1のラッチと、第2の
ラッチ指示信号に応答して第1のラッチの出力データ信
号をラッチする第2のラッチと、他の回路ブロックから
のデータ信号を受ける第1の入力と第2のラッチの出力
するデータ信号を受ける第2の入力とを有し、テストモ
ード指示信号に応答してこの第2の入力に与えられたデ
ータ信号を選択して対応の回路ブロックの対応の入力ノ
ードへ印加するセレクタと、テストデータ出力指示信号
の活性化時、対応の回路ブロックの出力ノードから出力
されたテストデータ信号を対応のテストデータバスへ伝
達する出力素子とを備える。この出力素子は、テストデ
ータ出力指示信号の非活性化時対応の回路ブロックの出
力ノードと対応のテストデータバスとを分離する。
請求項22の装置において、テスト制御回路は、第1の
ラッチ指示信号に応答して対応のテストデータバス上の
テストデータ信号をラッチする第1のラッチと、第2の
ラッチ指示信号に応答して第1のラッチの出力データ信
号をラッチする第2のラッチと、他の回路ブロックから
のデータ信号を受ける第1の入力と第2のラッチの出力
するデータ信号を受ける第2の入力とを有し、テストモ
ード指示信号に応答してこの第2の入力に与えられたデ
ータ信号を選択して対応の回路ブロックの対応の入力ノ
ードへ印加するセレクタと、テストデータ出力指示信号
の活性化時、対応の回路ブロックの出力ノードから出力
されたテストデータ信号を対応のテストデータバスへ伝
達する出力素子とを備える。この出力素子は、テストデ
ータ出力指示信号の非活性化時対応の回路ブロックの出
力ノードと対応のテストデータバスとを分離する。
【0067】請求項24に係る半導体集積回路装置は、
請求項23の装置におけるテスト制御回路が、テストデ
ータ書込指示信号の印加ごとにその出力信号の論理状態
が変化する回路素子と、この回路素子の出力データ信号
とテストデータ書込指示信号とに応答して第1および第
2のラッチ指示信号を発生するゲート手段とを備える。
請求項23の装置におけるテスト制御回路が、テストデ
ータ書込指示信号の印加ごとにその出力信号の論理状態
が変化する回路素子と、この回路素子の出力データ信号
とテストデータ書込指示信号とに応答して第1および第
2のラッチ指示信号を発生するゲート手段とを備える。
【0068】請求項25に係る半導体集積回路装置は、
請求項24の回路素子が、T型フリップフロップで構成
される。
請求項24の回路素子が、T型フリップフロップで構成
される。
【0069】請求項26に係る半導体集積回路装置は、
請求項24の回路素子が、テストデータ書込指示信号を
所定の比で分周する分周回路で構成される。
請求項24の回路素子が、テストデータ書込指示信号を
所定の比で分周する分周回路で構成される。
【0070】請求項27に係る半導体集積回路装置は、
請求項23の装置において、出力素子が、テストデータ
出力指示信号の非活性化時出力ハイインピーダンス状態
となる3状態バッファで構成される。
請求項23の装置において、出力素子が、テストデータ
出力指示信号の非活性化時出力ハイインピーダンス状態
となる3状態バッファで構成される。
【0071】請求項28に係る半導体集積回路装置は、
請求項23の装置における出力素子が、テストデータ出
力指示信号の活性化時導通状態とされるパスゲートトラ
ンジスタで構成される。
請求項23の装置における出力素子が、テストデータ出
力指示信号の活性化時導通状態とされるパスゲートトラ
ンジスタで構成される。
【0072】請求項29に係る半導体集積回路装置は、
請求項22の装置において、テストデータバスが対応の
回路ブロックに対して印加すべきテストデータ信号を伝
達する入力バスと、この入力バスと同じバス線により構
成され、対応の回路ブロックから出力されたテストデー
タ信号を伝達する出力バスとを含む。
請求項22の装置において、テストデータバスが対応の
回路ブロックに対して印加すべきテストデータ信号を伝
達する入力バスと、この入力バスと同じバス線により構
成され、対応の回路ブロックから出力されたテストデー
タ信号を伝達する出力バスとを含む。
【0073】請求項30に係る半導体集積回路装置は、
請求項22のテストデータバスが、対応の回路ブロック
に印加すべきテストデータ信号を伝達する入力バスと、
この入力バスと別に設けられ、対応の回路ブロックから
出力されるテストデータ信号を伝達する出力バスを含
む。
請求項22のテストデータバスが、対応の回路ブロック
に印加すべきテストデータ信号を伝達する入力バスと、
この入力バスと別に設けられ、対応の回路ブロックから
出力されるテストデータ信号を伝達する出力バスを含
む。
【0074】請求項31に係る半導体集積回路装置は、
請求項22の装置のテスト制御回路は、対応の回路ブロ
ックの複数の入力ノード各々に対応して設けられるレジ
スタを有し、テストデータバス上のテストデータ信号を
第1のデータラッチ指示信号に従って順次転送するシフ
トレジスタラッチと、これら複数の入力ノード各々に対
応して設けられ、対応のレジスタの保持するデータ信号
を第2のラッチ指示信号に応答してラッチする複数の第
2のラッチと、対応の回路ブロックの複数の入力ノード
各々に対応して設けられ、別の回路ブロックの出力する
データ信号を受ける第1の入力と、対応の第2のラッチ
の出力するデータ信号を受ける第2の入力とを有し、テ
ストモード指示信号に応答してこの第2の入力へ与えら
れたデータ信号を対応の回路ブロックの対応の入力ノー
ドへ伝達する複数のセレクタを備える。
請求項22の装置のテスト制御回路は、対応の回路ブロ
ックの複数の入力ノード各々に対応して設けられるレジ
スタを有し、テストデータバス上のテストデータ信号を
第1のデータラッチ指示信号に従って順次転送するシフ
トレジスタラッチと、これら複数の入力ノード各々に対
応して設けられ、対応のレジスタの保持するデータ信号
を第2のラッチ指示信号に応答してラッチする複数の第
2のラッチと、対応の回路ブロックの複数の入力ノード
各々に対応して設けられ、別の回路ブロックの出力する
データ信号を受ける第1の入力と、対応の第2のラッチ
の出力するデータ信号を受ける第2の入力とを有し、テ
ストモード指示信号に応答してこの第2の入力へ与えら
れたデータ信号を対応の回路ブロックの対応の入力ノー
ドへ伝達する複数のセレクタを備える。
【0075】請求項32に係る半導体集積回路装置は、
請求項23または31の装置において、第1のラッチ指
示信号、第2のラッチ指示信号およびテストモード指示
信号の入力にテストデータ出力指示信号が、複数の回路
ブロックのテスト制御回路へ共通に与えられる。
請求項23または31の装置において、第1のラッチ指
示信号、第2のラッチ指示信号およびテストモード指示
信号の入力にテストデータ出力指示信号が、複数の回路
ブロックのテスト制御回路へ共通に与えられる。
【0076】請求項33に係る半導体集積回路装置は、
請求項24の装置において、テストデータ書込指示信号
が、複数の回路ブロックのテスト制御回路へ共通に印加
される。
請求項24の装置において、テストデータ書込指示信号
が、複数の回路ブロックのテスト制御回路へ共通に印加
される。
【0077】請求項34に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、こ
れら複数の回路ブロック各々に共通に設けられ、各回路
ブロックに対するテストデータを伝達するテストデータ
バスと、複数の回路ブロックの各々とこのテストデータ
バスの間に設けられ、テストモード動作時に、テストデ
ータバスと対応の回路ブロックとの間でテストデータ信
号の授受を行なう複数のテスト制御回路を備える。
各々が所定の機能を実行する複数の回路ブロックと、こ
れら複数の回路ブロック各々に共通に設けられ、各回路
ブロックに対するテストデータを伝達するテストデータ
バスと、複数の回路ブロックの各々とこのテストデータ
バスの間に設けられ、テストモード動作時に、テストデ
ータバスと対応の回路ブロックとの間でテストデータ信
号の授受を行なう複数のテスト制御回路を備える。
【0078】請求項35に係る半導体集積回路装置は、
請求項34の装置のテスト制御回路は、回路ブロック特
定情報を含む第1のラッチ指示信号に応答してテストデ
ータバス上のテストデータをラッチする第1のラッチ
と、第2のラッチ指示信号に応答して第1のラッチの保
持するデータ信号をラッチする第2のラッチと、他の回
路ブロックからのデータ信号を受ける第1の入力と、第
2のラッチの出力するデータ信号を受ける第2の入力と
を有し、テストモード指示信号に応答してこの第2の入
力に与えられたデータ信号を選択して対応の回路ブロッ
クの入力ノードへ印加するセレクタと、回路ブロック特
定情報を含むテストデータ出力指示信号の活性化時、対
応の回路ブロックの出力ノードから出力されたテストデ
ータ信号をテストデータ伝達バスへ伝達する出力素子を
備える。この出力素子は、テストデータ出力指示信号の
非活性化時対応の回路ブロックの出力ノードとテストデ
ータバスとを分離する。
請求項34の装置のテスト制御回路は、回路ブロック特
定情報を含む第1のラッチ指示信号に応答してテストデ
ータバス上のテストデータをラッチする第1のラッチ
と、第2のラッチ指示信号に応答して第1のラッチの保
持するデータ信号をラッチする第2のラッチと、他の回
路ブロックからのデータ信号を受ける第1の入力と、第
2のラッチの出力するデータ信号を受ける第2の入力と
を有し、テストモード指示信号に応答してこの第2の入
力に与えられたデータ信号を選択して対応の回路ブロッ
クの入力ノードへ印加するセレクタと、回路ブロック特
定情報を含むテストデータ出力指示信号の活性化時、対
応の回路ブロックの出力ノードから出力されたテストデ
ータ信号をテストデータ伝達バスへ伝達する出力素子を
備える。この出力素子は、テストデータ出力指示信号の
非活性化時対応の回路ブロックの出力ノードとテストデ
ータバスとを分離する。
【0079】請求項36に係る半導体集積回路装置は、
請求項35のテスト制御回路は、回路ブロック特定情報
を含むテストデータ書込指示信号の印加ごとにこの出力
信号の論理状態が変化する回路素子と、この回路素子の
出力信号とテストデータ書込指示信号とに応答して第1
および第2のラッチ指示信号を発生するゲート手段をさ
らに備える。
請求項35のテスト制御回路は、回路ブロック特定情報
を含むテストデータ書込指示信号の印加ごとにこの出力
信号の論理状態が変化する回路素子と、この回路素子の
出力信号とテストデータ書込指示信号とに応答して第1
および第2のラッチ指示信号を発生するゲート手段をさ
らに備える。
【0080】請求項37に係る半導体集積回路装置は、
請求項36の回路素子がT型フリップフロップで構成さ
れる。
請求項36の回路素子がT型フリップフロップで構成さ
れる。
【0081】請求項38に係る半導体集積回路装置は、
請求項36の回路素子は、テストデータ書込指示信号を
所定の比で分周する分周回路で構成される。
請求項36の回路素子は、テストデータ書込指示信号を
所定の比で分周する分周回路で構成される。
【0082】請求項39に係る半導体集積回路装置は、
請求項35の出力素子が、テストデータ出力指示信号の
非活性化時出力ハイインピーダンス状態とされる3状態
バッファで構成される。
請求項35の出力素子が、テストデータ出力指示信号の
非活性化時出力ハイインピーダンス状態とされる3状態
バッファで構成される。
【0083】請求項40に係る半導体集積回路装置は、
請求項35の出力素子が、テストデータ出力指示信号の
活性化時導通状態とされ、テストデータ出力指示信号の
非活性化時非導通状態状態とされるパスゲートトランジ
スタで構成される。
請求項35の出力素子が、テストデータ出力指示信号の
活性化時導通状態とされ、テストデータ出力指示信号の
非活性化時非導通状態状態とされるパスゲートトランジ
スタで構成される。
【0084】請求項41に係る半導体集積回路装置は、
請求項34の装置において、テストデータバスが、複数
の回路ブロックに対して印加すべきテストデータ信号を
伝達する入力バスと、この入力バスと同じバス線により
構成され、各回路ブロックから出力されたテストデータ
信号を伝達する出力バスとを含む。
請求項34の装置において、テストデータバスが、複数
の回路ブロックに対して印加すべきテストデータ信号を
伝達する入力バスと、この入力バスと同じバス線により
構成され、各回路ブロックから出力されたテストデータ
信号を伝達する出力バスとを含む。
【0085】請求項42に係る半導体集積回路装置は、
請求項34の装置のテストデータバスが、複数の回路ブ
ロックに印加すべきテストデータ信号を伝達する入力バ
スと、この入力バスと別に設けられ、各回路ブロックか
ら出力されるテストデータ信号を伝達する出力バスとを
含む。
請求項34の装置のテストデータバスが、複数の回路ブ
ロックに印加すべきテストデータ信号を伝達する入力バ
スと、この入力バスと別に設けられ、各回路ブロックか
ら出力されるテストデータ信号を伝達する出力バスとを
含む。
【0086】請求項43に係る半導体集積回路装置は、
請求項34の装置のテスト制御回路が、対応の回路ブロ
ックの複数の入力ノードそれぞれに対応して設けられる
レジスタを含み、テストデータバス上のテストデータ信
号を回路特定情報を含む第1のデータラッチ指示信号に
従って順次転送するシフトレジスタラッチと、対応の回
路ブロックの複数の入力ノード各々に対応して設けら
れ、対応のレジスタを保持するデータ信号を第2のラッ
チ指示信号に応答してラッチする複数の第2のラッチ
と、対応の回路ブロックの複数の入力ノード各々に対応
して設けられて別の回路ブロックの出力するデータ信号
を受ける第1の入力と、対応の第2のラッチの出力する
データ信号を受ける第2の入力とを有し、テストモード
指示信号に応答して第2の入力へ与えられたデータ信号
を対応の回路ブロックの対応の入力ノードへ伝達する複
数のセレクタを備える。
請求項34の装置のテスト制御回路が、対応の回路ブロ
ックの複数の入力ノードそれぞれに対応して設けられる
レジスタを含み、テストデータバス上のテストデータ信
号を回路特定情報を含む第1のデータラッチ指示信号に
従って順次転送するシフトレジスタラッチと、対応の回
路ブロックの複数の入力ノード各々に対応して設けら
れ、対応のレジスタを保持するデータ信号を第2のラッ
チ指示信号に応答してラッチする複数の第2のラッチ
と、対応の回路ブロックの複数の入力ノード各々に対応
して設けられて別の回路ブロックの出力するデータ信号
を受ける第1の入力と、対応の第2のラッチの出力する
データ信号を受ける第2の入力とを有し、テストモード
指示信号に応答して第2の入力へ与えられたデータ信号
を対応の回路ブロックの対応の入力ノードへ伝達する複
数のセレクタを備える。
【0087】請求項44に係る半導体集積回路装置は、
請求項43の装置において第2のラッチ指示信号および
テストモード指示信号を複数の回路ブロックのテスト制
御器回路へ共通に与えられる。
請求項43の装置において第2のラッチ指示信号および
テストモード指示信号を複数の回路ブロックのテスト制
御器回路へ共通に与えられる。
【0088】請求項45に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、演
算処理および制御を行なうプロセサと、直列データ伝達
経路を形成するように入力ノードと出力ノードとが相互
接続される複数のデータレジスタと、これら複数のデー
タレジスタへテスト動作モード時に回路ブロック特定デ
ータを伝達するためのテストデータ入力端子と、これら
複数のデータレジスタの出力データ信号をデコードし、
これら複数の回路ブロックのうちの1つを指定する信号
を発生し、かつデータ転送指示信号に応答してこの指定
信号を回路ブロック選択信号として伝達する選択信号発
生回路と、セレクタを含みこの選択信号発生回路からの
回路ブロック選択信号が指定する回路ブロックを他の回
路ブロックから分離しかつ該指定された回路ブロックの
入力ノードおよび出力ノードをともに外部からアクセス
可能状態に設定する手段を備える。
各々が所定の機能を実行する複数の回路ブロックと、演
算処理および制御を行なうプロセサと、直列データ伝達
経路を形成するように入力ノードと出力ノードとが相互
接続される複数のデータレジスタと、これら複数のデー
タレジスタへテスト動作モード時に回路ブロック特定デ
ータを伝達するためのテストデータ入力端子と、これら
複数のデータレジスタの出力データ信号をデコードし、
これら複数の回路ブロックのうちの1つを指定する信号
を発生し、かつデータ転送指示信号に応答してこの指定
信号を回路ブロック選択信号として伝達する選択信号発
生回路と、セレクタを含みこの選択信号発生回路からの
回路ブロック選択信号が指定する回路ブロックを他の回
路ブロックから分離しかつ該指定された回路ブロックの
入力ノードおよび出力ノードをともに外部からアクセス
可能状態に設定する手段を備える。
【0089】請求項46に係る半導体集積回路装置は、
請求項45の装置において、データ転送指示信号は、プ
ロセサから出力される少なくともメモリ装置のアドレス
を指定するアドレス信号をデコードするアドレスデコー
ダから発生される。
請求項45の装置において、データ転送指示信号は、プ
ロセサから出力される少なくともメモリ装置のアドレス
を指定するアドレス信号をデコードするアドレスデコー
ダから発生される。
【0090】請求項47に係る半導体集積回路装置は、
請求項45の装置において、複数のデータレジスタの最
終段のデータレジスタの出力するデータ信号を受けて外
部へ出力するテストデータ出力端子をさらに備える。
請求項45の装置において、複数のデータレジスタの最
終段のデータレジスタの出力するデータ信号を受けて外
部へ出力するテストデータ出力端子をさらに備える。
【0091】請求項48に係る半導体集積回路装置は、
並列に設けられる複数のデータレジスタと、各々が所定
の機能を実行する複数の回路ブロックと、演算処理およ
び制御処理を行なうプロセサと、複数のデータレジスタ
の出力データをデコードし、複数の回路ブロックのうち
の1つを指定する信号を発生する選択信号発生回路を含
む。プロセサは、また複数のデータレジスタへ回路ブロ
ック特定データを印加する機能を備える。
並列に設けられる複数のデータレジスタと、各々が所定
の機能を実行する複数の回路ブロックと、演算処理およ
び制御処理を行なうプロセサと、複数のデータレジスタ
の出力データをデコードし、複数の回路ブロックのうち
の1つを指定する信号を発生する選択信号発生回路を含
む。プロセサは、また複数のデータレジスタへ回路ブロ
ック特定データを印加する機能を備える。
【0092】この選択信号発生回路は、さらにデータ転
送指示信号に応答して、回路デコーダの出力信号を回路
ブロック選択信号として伝達する。請求項48の装置は
さらに、セレクタを含み、選択信号発生回路からのブロ
ック選択信号が指定する回路ブロックを他の回路ブロッ
クから分離しかつ該指定された回路ブロックの入力ノー
ドおよび出力ノードをともに外部からアクセス可能状態
とする手段を備える。
送指示信号に応答して、回路デコーダの出力信号を回路
ブロック選択信号として伝達する。請求項48の装置は
さらに、セレクタを含み、選択信号発生回路からのブロ
ック選択信号が指定する回路ブロックを他の回路ブロッ
クから分離しかつ該指定された回路ブロックの入力ノー
ドおよび出力ノードをともに外部からアクセス可能状態
とする手段を備える。
【0093】請求項49に係る半導体集積回路装置は、
請求項48の装置が、さらに、複数のデータレジスタに
対応して設けられ、プロセサからの回路ブロック特定デ
ータを受け、イネーブル信号に応答して回路ブロック特
定情報を対応のデータレジスタへ伝達する複数のゲート
をさらに含む。
請求項48の装置が、さらに、複数のデータレジスタに
対応して設けられ、プロセサからの回路ブロック特定デ
ータを受け、イネーブル信号に応答して回路ブロック特
定情報を対応のデータレジスタへ伝達する複数のゲート
をさらに含む。
【0094】請求項50に係る半導体集積回路装置は、
請求項49の装置において、イネーブル信号が外部から
信号入力端子を介して印加される。
請求項49の装置において、イネーブル信号が外部から
信号入力端子を介して印加される。
【0095】請求項51に係る半導体集積回路装置は、
請求項49の装置がさらに、プロセサからの少なくとも
メモリ装置のアドレスを指定するアドレス信号をデコー
ドするアドレスデコーダをさらに備える。このアドレス
デコーダは、プロセサから特定のアドレス信号が与えら
れたときイネーブル信号を発生する。
請求項49の装置がさらに、プロセサからの少なくとも
メモリ装置のアドレスを指定するアドレス信号をデコー
ドするアドレスデコーダをさらに備える。このアドレス
デコーダは、プロセサから特定のアドレス信号が与えら
れたときイネーブル信号を発生する。
【0096】請求項52に係る半導体集積回路装置は、
請求項48の装置において、データ転送指示信号が外部
から信号入力端子を介して印加される。
請求項48の装置において、データ転送指示信号が外部
から信号入力端子を介して印加される。
【0097】請求項53に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、制
御処理および演算処理を行なうプロセサと、このプロセ
サがアクセス可能なデータ保持用の複数のデータレジス
タを含む周辺回路と、この周辺回路の複数のデータレジ
スタのうちの所定数のデータレジスタからなる回路ブロ
ック選択用データレジスタと、この所定数のデータレジ
スタ各々に対応して設けられ、テストモード指示信号に
応答してこの所定数のデータレジスタが直列データ伝搬
経路を形成するように所定数のデータレジスタの出力ノ
ードと入力ノードとを相互接続して回路ブロック特定デ
ータを伝達してこれら所定数のデータレジスタに格納す
る所定数のセレクタと、テストモード指示信号に応答し
て所定数のデータレジスタの出力するデータ信号をデコ
ードして回路ブロック特定信号を生成し、かつ、信号伝
送指示信号に応答してこの回路ブロック特定信号を選択
する信号発生回路と、この回路ブロック特定信号に応答
して、複数の回路ブロックのうち特定された回路ブロッ
クを他の回路ブロックから分離しこの特定された回路ブ
ロックを外部から入力ノードおよび出力ノードともにア
クセス可能とする分離/接続手段を備える。
各々が所定の機能を実行する複数の回路ブロックと、制
御処理および演算処理を行なうプロセサと、このプロセ
サがアクセス可能なデータ保持用の複数のデータレジス
タを含む周辺回路と、この周辺回路の複数のデータレジ
スタのうちの所定数のデータレジスタからなる回路ブロ
ック選択用データレジスタと、この所定数のデータレジ
スタ各々に対応して設けられ、テストモード指示信号に
応答してこの所定数のデータレジスタが直列データ伝搬
経路を形成するように所定数のデータレジスタの出力ノ
ードと入力ノードとを相互接続して回路ブロック特定デ
ータを伝達してこれら所定数のデータレジスタに格納す
る所定数のセレクタと、テストモード指示信号に応答し
て所定数のデータレジスタの出力するデータ信号をデコ
ードして回路ブロック特定信号を生成し、かつ、信号伝
送指示信号に応答してこの回路ブロック特定信号を選択
する信号発生回路と、この回路ブロック特定信号に応答
して、複数の回路ブロックのうち特定された回路ブロッ
クを他の回路ブロックから分離しこの特定された回路ブ
ロックを外部から入力ノードおよび出力ノードともにア
クセス可能とする分離/接続手段を備える。
【0098】請求項54に係る半導体集積回路装置は、
請求項53の装置がさらに、複数のデータレジスタを含
む記憶回路のアドレスを指定するアドレス信号をデコー
ドするアドレスデコーダと、このアドレスデコーダから
の所定数のレジスタ指定信号とプロセサからの書込指示
信号に応答してイネーブルされ、プロセサからの書込デ
ータバス上へ伝達された書込データを所定数のデータレ
ジスタへ伝達するゲートを含む。所定数のセレクタは、
前段のデータレジスタの出力するデータ信号を第1の入
力に受けかつ第2の入力に対応のゲートの出力するデー
タ信号を受ける。
請求項53の装置がさらに、複数のデータレジスタを含
む記憶回路のアドレスを指定するアドレス信号をデコー
ドするアドレスデコーダと、このアドレスデコーダから
の所定数のレジスタ指定信号とプロセサからの書込指示
信号に応答してイネーブルされ、プロセサからの書込デ
ータバス上へ伝達された書込データを所定数のデータレ
ジスタへ伝達するゲートを含む。所定数のセレクタは、
前段のデータレジスタの出力するデータ信号を第1の入
力に受けかつ第2の入力に対応のゲートの出力するデー
タ信号を受ける。
【0099】請求項54に係る半導体集積回路装置はさ
らに、所定数のデータレジスタの各データレジスタに設
けられ、テストモード指示信号の活性化時イネーブルさ
れ、対応のデータレジスタの出力データ信号を信号発生
回路へ伝達する回路選択信号伝達ゲートと、所定数のデ
ータレジスタの各データレジスタに対して設けられ、テ
ストモード指示信号の非活性化時プロセサからのリード
指示信号に応答して対応のデータレジスタの出力するデ
ータ信号をデータバスへ伝達するリードゲートをさらに
備える。
らに、所定数のデータレジスタの各データレジスタに設
けられ、テストモード指示信号の活性化時イネーブルさ
れ、対応のデータレジスタの出力データ信号を信号発生
回路へ伝達する回路選択信号伝達ゲートと、所定数のデ
ータレジスタの各データレジスタに対して設けられ、テ
ストモード指示信号の非活性化時プロセサからのリード
指示信号に応答して対応のデータレジスタの出力するデ
ータ信号をデータバスへ伝達するリードゲートをさらに
備える。
【0100】請求項55に係る半導体集積回路装置は、
請求項53の装置が、さらに、所定数のレジスタの最終
段のレジスタの出力データ信号を受けるテストデータ出
力端子と、このセレクタの初段のデータレジスタへテス
トデータ信号を印加するテストデータ入力端子を備え
る。
請求項53の装置が、さらに、所定数のレジスタの最終
段のレジスタの出力データ信号を受けるテストデータ出
力端子と、このセレクタの初段のデータレジスタへテス
トデータ信号を印加するテストデータ入力端子を備え
る。
【0101】請求項56に係る半導体集積回路装置は、
論理演算処理および制御を行なうプロセサと、このプロ
セサがアクセス可能な複数のデータレジスタを含む周辺
回路と、これら複数のデータレジスタのうちの所定数の
データレジスタからなる回路ブロック選択用データレジ
スタと、各々が所定の機能を実行する複数の回路ブロッ
クと、テストモード時この所定数のデータレジスタへプ
ロセサから出力された回路ブロック特定データを書込む
書込ゲートと、テストモード時、所定数のデータレジス
タの出力するデータ信号を伝達する伝達ゲートと、この
伝達ゲートからのデータ信号をデコードして回路ブロッ
ク特定信号を生成する回路デコーダと、この回路デコー
ダからの回路ブロック特定信号とテストモード指示信号
に従って特定の回路ブロックを他の回路ブロックから分
離しかつ外部から該特定の回路ブロックの入出力ノード
をすべてアクセス可能とする分離/接続手段を備える。
論理演算処理および制御を行なうプロセサと、このプロ
セサがアクセス可能な複数のデータレジスタを含む周辺
回路と、これら複数のデータレジスタのうちの所定数の
データレジスタからなる回路ブロック選択用データレジ
スタと、各々が所定の機能を実行する複数の回路ブロッ
クと、テストモード時この所定数のデータレジスタへプ
ロセサから出力された回路ブロック特定データを書込む
書込ゲートと、テストモード時、所定数のデータレジス
タの出力するデータ信号を伝達する伝達ゲートと、この
伝達ゲートからのデータ信号をデコードして回路ブロッ
ク特定信号を生成する回路デコーダと、この回路デコー
ダからの回路ブロック特定信号とテストモード指示信号
に従って特定の回路ブロックを他の回路ブロックから分
離しかつ外部から該特定の回路ブロックの入出力ノード
をすべてアクセス可能とする分離/接続手段を備える。
【0102】請求項57に係る半導体集積回路装置は、
請求項56の装置がさらに、プロセサから出力されるア
ドレス信号が所定数のデータレジスタを指定するときイ
ネーブル信号を出力するアドレスデコーダを備える。書
込ゲートは、所定数のデータレジスタ各々に対応して設
けられ、このイネーブル信号とプロセサからの書込指示
信号とに応答してプロセサからデータバス上に伝達され
たデータを対応のデータレジスタへ伝達する論理ゲート
を含む。
請求項56の装置がさらに、プロセサから出力されるア
ドレス信号が所定数のデータレジスタを指定するときイ
ネーブル信号を出力するアドレスデコーダを備える。書
込ゲートは、所定数のデータレジスタ各々に対応して設
けられ、このイネーブル信号とプロセサからの書込指示
信号とに応答してプロセサからデータバス上に伝達され
たデータを対応のデータレジスタへ伝達する論理ゲート
を含む。
【0103】請求項58に係る半導体集積回路装置は、
請求項57の装置がさらに、プロセサからの読出指示信
号に応答して所定数のデータレジスタの出力データ信号
をデータバスへ伝達するリードゲートを備える。このリ
ードゲートは、テストモード指示信号に従ってディスエ
ーブル状態とされる。
請求項57の装置がさらに、プロセサからの読出指示信
号に応答して所定数のデータレジスタの出力データ信号
をデータバスへ伝達するリードゲートを備える。このリ
ードゲートは、テストモード指示信号に従ってディスエ
ーブル状態とされる。
【0104】請求項59に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、複
数のデータレジスタと、これら複数のデータレジスタに
対応する出力ビット値を有し、テストモード指示信号に
応答してそのカウント値が変更されかつそのカウント値
が複数のデータレジスタへ格納されるカウンタと、デー
タレジスタの出力するデータ信号をデコードして複数の
回路ブロックのうちの1つの回路ブロックを特定する信
号を発生する回路デコーダと、この回路ブロック特定信
号に応答して、該特定された回路ブロックを他の回路ブ
ロックから分離するとともにこの特定された回路ブロッ
クの入力ノードおよび出力ノードを外部からアクセス可
能状態に設定する分離/接続手段を備える。
各々が所定の機能を実行する複数の回路ブロックと、複
数のデータレジスタと、これら複数のデータレジスタに
対応する出力ビット値を有し、テストモード指示信号に
応答してそのカウント値が変更されかつそのカウント値
が複数のデータレジスタへ格納されるカウンタと、デー
タレジスタの出力するデータ信号をデコードして複数の
回路ブロックのうちの1つの回路ブロックを特定する信
号を発生する回路デコーダと、この回路ブロック特定信
号に応答して、該特定された回路ブロックを他の回路ブ
ロックから分離するとともにこの特定された回路ブロッ
クの入力ノードおよび出力ノードを外部からアクセス可
能状態に設定する分離/接続手段を備える。
【0105】請求項60に係る半導体集積回路装置は、
請求項59の装置がさらに、回路デコーダからの回路ブ
ロック特定信号を分離/接続手段へ転送する転送ゲート
と、プロセサからのデータ転送指示を示す特定のアドレ
ス信号をデコードして転送ゲートをイネーブルする信号
を発生するアドレスデコーダをさらに備える。
請求項59の装置がさらに、回路デコーダからの回路ブ
ロック特定信号を分離/接続手段へ転送する転送ゲート
と、プロセサからのデータ転送指示を示す特定のアドレ
ス信号をデコードして転送ゲートをイネーブルする信号
を発生するアドレスデコーダをさらに備える。
【0106】請求項61に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、複
数の回路ブロック間でテストデータ信号を伝達するため
のテスト配線と、通常動作モード時に複数の回路ブロッ
ク間でデータを転送する通常配線とを備える。この通常
配線とこのテスト配線とが異なるレベルの配線層であり
かつテスト配線は通常配線の上層に形成される。
各々が所定の機能を実行する複数の回路ブロックと、複
数の回路ブロック間でテストデータ信号を伝達するため
のテスト配線と、通常動作モード時に複数の回路ブロッ
ク間でデータを転送する通常配線とを備える。この通常
配線とこのテスト配線とが異なるレベルの配線層であり
かつテスト配線は通常配線の上層に形成される。
【0107】
【作用】請求項1の装置においては、第1および第2の
回路ブロック間の間に設けられたセレクタは、第2の回
路ブロックのテスト動作時には、第2の入力に与えられ
たテストデータを選択して第2の回路ブロックへ与え、
第1の回路ブロックのテスト動作時には、この第1の回
路ブロックから出力されたデータ信号を選択して出力す
る。セレクタの出力するデータ信号はテストデータ出力
端子にも伝達される。第1および第2の回路ブロック間
のノードが、これら第1および第2の回路ブロックのテ
スト時に重複して利用されており、第1および第2の回
路ブロックのテストの解析により、第1および第2の回
路ブロック間のノードのテストを行なうことができる。
回路ブロック間の間に設けられたセレクタは、第2の回
路ブロックのテスト動作時には、第2の入力に与えられ
たテストデータを選択して第2の回路ブロックへ与え、
第1の回路ブロックのテスト動作時には、この第1の回
路ブロックから出力されたデータ信号を選択して出力す
る。セレクタの出力するデータ信号はテストデータ出力
端子にも伝達される。第1および第2の回路ブロック間
のノードが、これら第1および第2の回路ブロックのテ
スト時に重複して利用されており、第1および第2の回
路ブロックのテストの解析により、第1および第2の回
路ブロック間のノードのテストを行なうことができる。
【0108】また、セレクタの切換により、第1および
第2の回路ブロックの入力ノードおよび/または出力ノ
ードはともに外部からアクセス可能となり、回路ブロッ
ク単体のテストを実行することができる。また、出力セ
レクタはデータ入力端子およびデータ出力端子に接続さ
れるため、セレクタ自身のテストも実行することができ
る。
第2の回路ブロックの入力ノードおよび/または出力ノ
ードはともに外部からアクセス可能となり、回路ブロッ
ク単体のテストを実行することができる。また、出力セ
レクタはデータ入力端子およびデータ出力端子に接続さ
れるため、セレクタ自身のテストも実行することができ
る。
【0109】請求項2に係る装置においては、通常動作
時に第1の回路ブロックへ印加されるデータ信号を受け
るデータ入力端子を介してテストデータ信号がセレクタ
の第2の入力へ与えられるため、通常のデータ入力端子
をテストデータ入力端子として利用することができ、テ
スト専用のデータ入力端子数を低減する。
時に第1の回路ブロックへ印加されるデータ信号を受け
るデータ入力端子を介してテストデータ信号がセレクタ
の第2の入力へ与えられるため、通常のデータ入力端子
をテストデータ入力端子として利用することができ、テ
スト専用のデータ入力端子数を低減する。
【0110】請求項3に係る装置においては、第2のセ
レクタが第2の回路ブロックから出力されるデータ信号
と第1および第2の回路ブロックの間に設けられたセレ
クタの出力とを受け、テストモード指示信号に応答して
この与えられたデータ信号のうち一方をデータ出力端子
へ伝達する。これにより、データ出力端子を通常動作モ
ード時に第2の回路ブロックから出力されるデータ信号
を出力する端子とし、テストモード時には、第1の回路
ブロックからのテストデータ信号を出力するテストデー
タ出力端子としてテスト専用の出力端子数を低減する。
レクタが第2の回路ブロックから出力されるデータ信号
と第1および第2の回路ブロックの間に設けられたセレ
クタの出力とを受け、テストモード指示信号に応答して
この与えられたデータ信号のうち一方をデータ出力端子
へ伝達する。これにより、データ出力端子を通常動作モ
ード時に第2の回路ブロックから出力されるデータ信号
を出力する端子とし、テストモード時には、第1の回路
ブロックからのテストデータ信号を出力するテストデー
タ出力端子としてテスト専用の出力端子数を低減する。
【0111】請求項4に係る装置においては、セレクタ
の出力と第2の回路ブロックの入力ノードとの間に設け
られた回路手段は、テストモード時には遮断状態とな
り、これにより第1の回路ブロックのテスト動作時に第
2の回路ブロックを非動作状態とすることができ、この
第2の回路ブロックの発生するノイズを抑制して第1の
回路ブロックのテストを実行することができる。
の出力と第2の回路ブロックの入力ノードとの間に設け
られた回路手段は、テストモード時には遮断状態とな
り、これにより第1の回路ブロックのテスト動作時に第
2の回路ブロックを非動作状態とすることができ、この
第2の回路ブロックの発生するノイズを抑制して第1の
回路ブロックのテストを実行することができる。
【0112】請求項5に係る装置においては、この分離
用の回路手段がスルー状態とラッチ状態とを有するスル
ーラッチより構成される。これにより、確実にセレクタ
の出力と第2の回路ブロックの入力ノードとを容易に簡
易な回路構成で分離することができる。
用の回路手段がスルー状態とラッチ状態とを有するスル
ーラッチより構成される。これにより、確実にセレクタ
の出力と第2の回路ブロックの入力ノードとを容易に簡
易な回路構成で分離することができる。
【0113】請求項6に係る装置においては、回路ブロ
ックの相互接続経路にすべてセレクタが挿入される。こ
のセレクタはそれぞれ、第1の入力に対応の回路ブロッ
クの出力するデータ信号を受けて第2の入力にテストデ
ータ信号を受ける。このセレクタの入力の選択は、テス
トモード指示信号と対応の回路ブロック指定信号とによ
り設定される。すべてのセレクタが規則性をもって配置
されるため、テスト設計が容易となり、かつすべての内
部ノードへ外部からアクセすることができる。
ックの相互接続経路にすべてセレクタが挿入される。こ
のセレクタはそれぞれ、第1の入力に対応の回路ブロッ
クの出力するデータ信号を受けて第2の入力にテストデ
ータ信号を受ける。このセレクタの入力の選択は、テス
トモード指示信号と対応の回路ブロック指定信号とによ
り設定される。すべてのセレクタが規則性をもって配置
されるため、テスト設計が容易となり、かつすべての内
部ノードへ外部からアクセすることができる。
【0114】請求項7に係る装置においては、テストデ
ータ出力端子は、1つの回路ブロックのデータ入力端子
およびデータ出力端子に接続されない入力ノードおよび
出力ノードの数の和の最大値以上設けられており、必要
最少限のテストデータ出力端子数で、すべての内部ノー
ドの状態を装置外部で観測することができる。
ータ出力端子は、1つの回路ブロックのデータ入力端子
およびデータ出力端子に接続されない入力ノードおよび
出力ノードの数の和の最大値以上設けられており、必要
最少限のテストデータ出力端子数で、すべての内部ノー
ドの状態を装置外部で観測することができる。
【0115】請求項8に係る装置においては、データ入
力端子とこのデータ入力端子と通常動作時にこのデータ
入力端子からデータ信号を受ける回路ブロックの入力ノ
ードとの間に複数のセレクタが設けられ、これら複数の
セレクタの各々は第1の対応のデータ入力端子からのデ
ータ信号を受け、第2の入力にテストデータ信号を受
け、テストモード指示信号の活性化時に第2の入力へ与
えられたデータ信号をその出力を介して対応の回路ブロ
ックの入力ノードへ伝達する。入力端子に対して規則性
をもってセレクタが配置され、このセレクタの制御はテ
ストモード指示信号のみに従って行なわれ、容易にセレ
クタの規則配置が実現され、テスト設計が容易となる。
力端子とこのデータ入力端子と通常動作時にこのデータ
入力端子からデータ信号を受ける回路ブロックの入力ノ
ードとの間に複数のセレクタが設けられ、これら複数の
セレクタの各々は第1の対応のデータ入力端子からのデ
ータ信号を受け、第2の入力にテストデータ信号を受
け、テストモード指示信号の活性化時に第2の入力へ与
えられたデータ信号をその出力を介して対応の回路ブロ
ックの入力ノードへ伝達する。入力端子に対して規則性
をもってセレクタが配置され、このセレクタの制御はテ
ストモード指示信号のみに従って行なわれ、容易にセレ
クタの規則配置が実現され、テスト設計が容易となる。
【0116】請求項9に係る装置においては、複数のセ
レクタのうち、異なる回路ブロックに設けられたセレク
タが直列データ伝搬経路を形成するように第2の入力と
出力とが相互接続される。これにより、テストデータ信
号は、直列データ伝搬経路を介して伝達され、テストデ
ータ入力端子およびテストデータ出力端子を複数の回路
ブロックのテストデータ入力端子および出力端子として
利用することができ、テストデータ入出力端子数を低減
することができる。
レクタのうち、異なる回路ブロックに設けられたセレク
タが直列データ伝搬経路を形成するように第2の入力と
出力とが相互接続される。これにより、テストデータ信
号は、直列データ伝搬経路を介して伝達され、テストデ
ータ入力端子およびテストデータ出力端子を複数の回路
ブロックのテストデータ入力端子および出力端子として
利用することができ、テストデータ入出力端子数を低減
することができる。
【0117】請求項10に係る装置においては、入力セ
レクタの対応の回路ブロックに設けられた入力セレクタ
は第2の入力と出力とが直列データ伝搬経路を形成する
ように相互接続されており、複数の回路ブロックに対す
るテストデータ信号がこの直列データ伝搬経路を介して
伝達され、テストデータ入力端子が複数の回路ブロック
に利用されるため、テストデータ入力端子数を低減す
る。
レクタの対応の回路ブロックに設けられた入力セレクタ
は第2の入力と出力とが直列データ伝搬経路を形成する
ように相互接続されており、複数の回路ブロックに対す
るテストデータ信号がこの直列データ伝搬経路を介して
伝達され、テストデータ入力端子が複数の回路ブロック
に利用されるため、テストデータ入力端子数を低減す
る。
【0118】請求項11に係る装置において、出力セレ
クタは出力回路ブロックからの出力データ信号と別の回
路ブロックからのデータ信号を受けてデータ出力端子へ
伝達するため、各セレクタは複数の回路ブロックからの
テストデータ信号を共通にデータ出力端子へ伝達するこ
とができ、応じてテストデータ出力端子数を低減するこ
とができる。
クタは出力回路ブロックからの出力データ信号と別の回
路ブロックからのデータ信号を受けてデータ出力端子へ
伝達するため、各セレクタは複数の回路ブロックからの
テストデータ信号を共通にデータ出力端子へ伝達するこ
とができ、応じてテストデータ出力端子数を低減するこ
とができる。
【0119】請求項12に係る装置においては、複数の
出力セレクタのうち異なる回路ブロックに設けられた出
力セレクタは第2の入力と出力とが直列データ伝搬経路
を形成する様に相互接続され、複数の入力ブロックから
のテストデータ信号を1つのデータ出力端子へ伝達する
ため、テストデータ出力端子数を低減する。
出力セレクタのうち異なる回路ブロックに設けられた出
力セレクタは第2の入力と出力とが直列データ伝搬経路
を形成する様に相互接続され、複数の入力ブロックから
のテストデータ信号を1つのデータ出力端子へ伝達する
ため、テストデータ出力端子数を低減する。
【0120】請求項13に係る装置においては、セレク
タの出力と対応の回路ブロックの入力ノードとの間に設
けられ、テストモード指示信号とブロック指定信号とに
従って対応のセレクタの出力と対応の回路ブロックの入
力ノードとの間の信号伝搬経路を遮断するため、これら
の対応の回路ブロックの動作がテスト対象となる回路ブ
ロックへ及ぼす影響を抑制することができる。
タの出力と対応の回路ブロックの入力ノードとの間に設
けられ、テストモード指示信号とブロック指定信号とに
従って対応のセレクタの出力と対応の回路ブロックの入
力ノードとの間の信号伝搬経路を遮断するため、これら
の対応の回路ブロックの動作がテスト対象となる回路ブ
ロックへ及ぼす影響を抑制することができる。
【0121】請求項14に係る装置においては、分離素
子がスルーラッチで構成され、簡易な構成で分離素子を
実現できる。
子がスルーラッチで構成され、簡易な構成で分離素子を
実現できる。
【0122】請求項15に係る装置においては、出力セ
レクタと出力バッファの間に設けられた分離素子は、テ
ストモード時にこの出力セレクタと出力バッファとを分
離し、大きな駆動力を有する出力バッファがテスト対象
となる回路ブロックに及ぼす影響を抑制する。
レクタと出力バッファの間に設けられた分離素子は、テ
ストモード時にこの出力セレクタと出力バッファとを分
離し、大きな駆動力を有する出力バッファがテスト対象
となる回路ブロックに及ぼす影響を抑制する。
【0123】請求項16に係る装置においては、第2の
セレクタは、テストモード時に固定データを第2の回路
ブロックへ伝達し、第2の回路ブロックの動作を防止し
ており、第1の回路ブロックのテスト動作時に第2の回
路ブロックが第1の回路ブロックへ及ぼす影響を排除す
る。
セレクタは、テストモード時に固定データを第2の回路
ブロックへ伝達し、第2の回路ブロックの動作を防止し
ており、第1の回路ブロックのテスト動作時に第2の回
路ブロックが第1の回路ブロックへ及ぼす影響を排除す
る。
【0124】請求項17に係る装置において、分離素子
は、テストモード指示信号に従って固定データを出力
し、対応の回路ブロックの入力ノードへ与えており、テ
スト対象となる回路ブロック以内の回路ブロックの動作
を防止し、これによりテスト対象となる回路ブロックの
みを動作させてテスト対象となる回路ブロックのテスト
を行なうことができる。
は、テストモード指示信号に従って固定データを出力
し、対応の回路ブロックの入力ノードへ与えており、テ
スト対象となる回路ブロック以内の回路ブロックの動作
を防止し、これによりテスト対象となる回路ブロックの
みを動作させてテスト対象となる回路ブロックのテスト
を行なうことができる。
【0125】請求項18に係る装置においては、複数の
回路ブロックの少なくとも1つは出力ノードに設けられ
た対応のセレクタとともに基本単位として設計ライブラ
リに再利用可能に登録されており、これにより設計変更
時ライブラリに登録された基本単位を利用することがで
き、テスト設計および設計変更が容易となる。
回路ブロックの少なくとも1つは出力ノードに設けられ
た対応のセレクタとともに基本単位として設計ライブラ
リに再利用可能に登録されており、これにより設計変更
時ライブラリに登録された基本単位を利用することがで
き、テスト設計および設計変更が容易となる。
【0126】請求項19に係る装置においては、機能回
路とその関連のセレクタと入出力ノードが基本回路ブロ
ックとして用いられ、基本回路ブロックを要素として設
計変更を容易に行なうことができるとともに、この基本
回路ブロックを組合わせることにより集積回路装置を構
築することができ、テスト設計が容易となる。
路とその関連のセレクタと入出力ノードが基本回路ブロ
ックとして用いられ、基本回路ブロックを要素として設
計変更を容易に行なうことができるとともに、この基本
回路ブロックを組合わせることにより集積回路装置を構
築することができ、テスト設計が容易となる。
【0127】請求項20に係る装置においては、複数の
データ出力端子各々に対してセレクタが設けられてお
り、この多出力回路ブロックにおいてもセレクタが効率
的に配置された回路ブロックを用いることができ、設計
変更およびテスト設計が容易となる。
データ出力端子各々に対してセレクタが設けられてお
り、この多出力回路ブロックにおいてもセレクタが効率
的に配置された回路ブロックを用いることができ、設計
変更およびテスト設計が容易となる。
【0128】請求項21のテスト方法においては、装置
全体を通常動作させた状態で装置の動作を停止させて、
テスト対象回路ブロックを他の回路ブロックから分離
し、このテスト対象回路ブロックへ外部からアクセスし
てテストデータの印加および出力データの観測を行な
う。この特定の回路ブロックのテストの後装置全体を再
び通常動作させる。したがって、チップ全体のデバッグ
を容易に実現することができる。
全体を通常動作させた状態で装置の動作を停止させて、
テスト対象回路ブロックを他の回路ブロックから分離
し、このテスト対象回路ブロックへ外部からアクセスし
てテストデータの印加および出力データの観測を行な
う。この特定の回路ブロックのテストの後装置全体を再
び通常動作させる。したがって、チップ全体のデバッグ
を容易に実現することができる。
【0129】請求項22に係る装置においては、複数の
回路ブロックそれぞれに対してテストデータバスが設け
られており、複数の回路ブロックそれぞれに対し同時に
テストデータ信号の印加、および観測を行なうことがで
き、テスト時間を短縮することができる。
回路ブロックそれぞれに対してテストデータバスが設け
られており、複数の回路ブロックそれぞれに対し同時に
テストデータ信号の印加、および観測を行なうことがで
き、テスト時間を短縮することができる。
【0130】請求項23に係る装置においては、テスト
制御回路は、テストデータバスがテストデータ信号をラ
ッチする第1のラッチと、この第1のラッチの出力する
データ信号をラッチする第2のラッチと、この第2のラ
ッチが出力するデータ信号と他の回路ブロックからのデ
ータ信号とを受けるセレクタとで構成しているため、正
確かつ高速で対応の回路ブロックへ、テストモード時に
テストデータ信号を印加することができる。
制御回路は、テストデータバスがテストデータ信号をラ
ッチする第1のラッチと、この第1のラッチの出力する
データ信号をラッチする第2のラッチと、この第2のラ
ッチが出力するデータ信号と他の回路ブロックからのデ
ータ信号とを受けるセレクタとで構成しているため、正
確かつ高速で対応の回路ブロックへ、テストモード時に
テストデータ信号を印加することができる。
【0131】請求項24に係る装置においては、テスト
制御回路内の回路素子は、1つの書込指示信号から第1
および第2のラッチ指示信号を生成しており、ラッチ制
御タイミングを決定する制御信号を入力する端子を制御
することができる。
制御回路内の回路素子は、1つの書込指示信号から第1
および第2のラッチ指示信号を生成しており、ラッチ制
御タイミングを決定する制御信号を入力する端子を制御
することができる。
【0132】請求項25の装置においては、回路素子が
T型フリップフロップで構成されており、簡易な構成で
正確に第1および第2のラッチ指示信号を生成すること
ができる。
T型フリップフロップで構成されており、簡易な構成で
正確に第1および第2のラッチ指示信号を生成すること
ができる。
【0133】請求項26に係る装置においては、回路素
子が分周回路で構成されており、書込指示信号に従って
正確なタイミングで第1および第2のラッチ指示信号を
生成することができる。
子が分周回路で構成されており、書込指示信号に従って
正確なタイミングで第1および第2のラッチ指示信号を
生成することができる。
【0134】請求項27に係る装置においては、出力素
子として3状態バッファが用いられているために、必要
なときにのみ対応の回路ブロックからテストデータバス
へデータを出力をすることができ、正確にテスト結果を
示す信号を必要なときだけ対応のテストデータバスへ転
送することができる。
子として3状態バッファが用いられているために、必要
なときにのみ対応の回路ブロックからテストデータバス
へデータを出力をすることができ、正確にテスト結果を
示す信号を必要なときだけ対応のテストデータバスへ転
送することができる。
【0135】請求項28に係る装置においては、出力素
子がパスゲートトランジスタで構成されているため、テ
スト制御回路の構成要素数および占有面積を低減するこ
とができる。
子がパスゲートトランジスタで構成されているため、テ
スト制御回路の構成要素数および占有面積を低減するこ
とができる。
【0136】請求項29に係る装置においては、テスト
データバスが入力バスと出力バスの共通バスで構成され
ているため、バスの占有面積およびテストデータ入出力
端子数を低減することができる。
データバスが入力バスと出力バスの共通バスで構成され
ているため、バスの占有面積およびテストデータ入出力
端子数を低減することができる。
【0137】請求項30に係る装置においては、テスト
データバスは、入力バスと出力バスとが別々に設けられ
ているため、テストデータ印加と回路ブロックからのテ
ストデータの収集とを同時に平行して行なうことがで
き、テスト時間を短縮することができる。
データバスは、入力バスと出力バスとが別々に設けられ
ているため、テストデータ印加と回路ブロックからのテ
ストデータの収集とを同時に平行して行なうことがで
き、テスト時間を短縮することができる。
【0138】請求項31の装置においては、テスト回路
内のシフトレジスタにより、回路ブロックの入力ノード
へ印加されるデータをラッチしているため、データラッ
チのタイミング制御が容易となるとともに、このシフト
レジスタの動作制御に必要とされる端子数は1つです
み、テスト制御信号のための端子数が低減される。
内のシフトレジスタにより、回路ブロックの入力ノード
へ印加されるデータをラッチしているため、データラッ
チのタイミング制御が容易となるとともに、このシフト
レジスタの動作制御に必要とされる端子数は1つです
み、テスト制御信号のための端子数が低減される。
【0139】請求項32の装置においては、第1のラッ
チ指示信号、第2のラッチ指示信号、テストモード指示
信号およびデータ出力指示信号が複数の回路ブロックに
共通に与えられ、複数の回路ブロックは同じタイミング
で同時に動作してテストデータ信号の入力および出力を
行なうことができ、テスト動作の制御が容易となるとと
もに、テスト制御信号の入力端子数の低減することがで
きる。
チ指示信号、第2のラッチ指示信号、テストモード指示
信号およびデータ出力指示信号が複数の回路ブロックに
共通に与えられ、複数の回路ブロックは同じタイミング
で同時に動作してテストデータ信号の入力および出力を
行なうことができ、テスト動作の制御が容易となるとと
もに、テスト制御信号の入力端子数の低減することがで
きる。
【0140】請求項33の装置においては、請求項24
のテストデータ書込指示信号が複数の回路ブロックに共
通に与えられ、複数の回路ブロックが共通に与えられテ
ストデータ書込指示信号に従って同じタイミングでテス
トデータ信号のラッチを行ない、テストデータ印加のた
めの制御タイミングの制御が容易となりかつラッチ動作
を制御するための信号入力端子数を低減することができ
る。
のテストデータ書込指示信号が複数の回路ブロックに共
通に与えられ、複数の回路ブロックが共通に与えられテ
ストデータ書込指示信号に従って同じタイミングでテス
トデータ信号のラッチを行ない、テストデータ印加のた
めの制御タイミングの制御が容易となりかつラッチ動作
を制御するための信号入力端子数を低減することができ
る。
【0141】請求項34の装置においては、複数の回路
ブロックに共通にテストデータバスが設けられており、
テストデータ信号入出力端子数を低減する。
ブロックに共通にテストデータバスが設けられており、
テストデータ信号入出力端子数を低減する。
【0142】請求項35の装置においては、テスト制御
回路の第1のラッチ、回路ブロック特定情報を含む第1
のラッチ指示信号に応答してテストデータ信号をラッチ
しており、正確に時分割的に各回路ブロックへ与えるべ
きテストデータ信号をラッチさせることができる。ま
た、出力素子は回路ブロック特定情報を含むテストデー
タ出力指示信号に従って対応の回路ブロックからのデー
タ信号をテストデータバスへ出力しており、正確に時分
割的に回路ブロックからのテストデータ信号をテストデ
ータバスへ伝達して収集するこどがてきる。
回路の第1のラッチ、回路ブロック特定情報を含む第1
のラッチ指示信号に応答してテストデータ信号をラッチ
しており、正確に時分割的に各回路ブロックへ与えるべ
きテストデータ信号をラッチさせることができる。ま
た、出力素子は回路ブロック特定情報を含むテストデー
タ出力指示信号に従って対応の回路ブロックからのデー
タ信号をテストデータバスへ出力しており、正確に時分
割的に回路ブロックからのテストデータ信号をテストデ
ータバスへ伝達して収集するこどがてきる。
【0143】請求項36の装置においては、回路素子
は、回路ブロック特定情報を含むテストデータ書込指示
信号の印加に応答して第1および第2のラッチにラッチ
動作を指定する第1および第2のラッチ指示信号を生成
しており、ラッチ動作を制御するための信号入力端子数
を低減するこどができる。
は、回路ブロック特定情報を含むテストデータ書込指示
信号の印加に応答して第1および第2のラッチにラッチ
動作を指定する第1および第2のラッチ指示信号を生成
しており、ラッチ動作を制御するための信号入力端子数
を低減するこどができる。
【0144】請求項37の装置においては、請求項36
の装置における回路素子がT型フリップフロップであ
り、簡易な回路構成で正確にかつ容易に第1および第2
のラッチ指示信号を生成することができる。
の装置における回路素子がT型フリップフロップであ
り、簡易な回路構成で正確にかつ容易に第1および第2
のラッチ指示信号を生成することができる。
【0145】請求項38の装置においては、請求項36
の回路素子がテストデータ書込指示信号を所定の比で分
周する分周回路で構成されており、容易にかつ正確なタ
イミングでテストデータ書込指示信号に従って第1およ
び第2のラッチをラッチ動作させることができる。
の回路素子がテストデータ書込指示信号を所定の比で分
周する分周回路で構成されており、容易にかつ正確なタ
イミングでテストデータ書込指示信号に従って第1およ
び第2のラッチをラッチ動作させることができる。
【0146】請求項39に係る装置においては、請求項
35の出力素子が、3状態バッファで構成されており、
対応の回路ブロックからのテストデータ信号を時分割的
に正確にデータ信号の衝突を伴なうことなくテストデー
タバスへ転送することができる。
35の出力素子が、3状態バッファで構成されており、
対応の回路ブロックからのテストデータ信号を時分割的
に正確にデータ信号の衝突を伴なうことなくテストデー
タバスへ転送することができる。
【0147】請求項40に係る装置においては、請求項
35の出力素子がパスゲートトランジスタで構成されて
おり、テスト制御回路の素子数および占有面積を低減す
ることができる。
35の出力素子がパスゲートトランジスタで構成されて
おり、テスト制御回路の素子数および占有面積を低減す
ることができる。
【0148】請求項41に係る装置においては、テスト
データバスが入力バスと出力バスとの共通バスで構成さ
れており、バス占有面積を低減することができる。
データバスが入力バスと出力バスとの共通バスで構成さ
れており、バス占有面積を低減することができる。
【0149】請求項42に係る装置においては、テスト
データバスは入力バスと出力データバスとが別々に設け
られており、時分割的に複数の回路ブロックへのテスト
データ信号の印加を複数の回路ブロックからの処理後の
データ信号の出力と並列して行なうことができ、テスト
時間を短縮することができる。
データバスは入力バスと出力データバスとが別々に設け
られており、時分割的に複数の回路ブロックへのテスト
データ信号の印加を複数の回路ブロックからの処理後の
データ信号の出力と並列して行なうことができ、テスト
時間を短縮することができる。
【0150】請求項43に係る装置においては、請求項
34の装置のテスト制御回路の入力段がシフトレジスタ
で構成されており、このシフトレジスタは回路ブロック
特定情報を含むデータラッチ指示信号に従ってデータを
シフトしラッチしており、テストデータ信号印加に必要
とされる制御信号に必要な端子数を低減することができ
る。
34の装置のテスト制御回路の入力段がシフトレジスタ
で構成されており、このシフトレジスタは回路ブロック
特定情報を含むデータラッチ指示信号に従ってデータを
シフトしラッチしており、テストデータ信号印加に必要
とされる制御信号に必要な端子数を低減することができ
る。
【0151】請求項44に係る装置においては、請求項
35または43の装置において内部のラッチ指示信号お
よびテストモード指示信号が複数の回路ブロックのテス
ト制御回路へ共通に与えられており、複数の回路ブロッ
クを同じタイミングで並列にテスト動作をさせることが
でき、テストデータ信号の印加のタイミング制御が容易
となるとともに、これらの動作に必要とされる制御信号
を入力するための端子数を低減することができる。
35または43の装置において内部のラッチ指示信号お
よびテストモード指示信号が複数の回路ブロックのテス
ト制御回路へ共通に与えられており、複数の回路ブロッ
クを同じタイミングで並列にテスト動作をさせることが
でき、テストデータ信号の印加のタイミング制御が容易
となるとともに、これらの動作に必要とされる制御信号
を入力するための端子数を低減することができる。
【0152】請求項45に関する装置においては、デー
タレジスタのテストデータ信号をデコードして複数の回
路ブロックのうちの1つを指定する回路ブロック選択信
号を生成し、この回路ブロック選択信号に従ってその回
路ブロックから1つの回路ブロックを他の回路ブロック
から分離し、かつ外部からアクセス可能に設定している
ため、複数の回路ブロックの数よりも少ないビット数の
データレジスタを用いて回路ブロック特定信号を生成す
ることができ、回路ブロック分離のための制御信号入力
端子数を低減することができる。また、複数の回路ブロ
ックのうち特定の回路ブロックが他の回路ブロックから
分離されてかつ外部からアクセス可能とされているた
め、特定の回路ブロックのテストを容易に行なうことが
できる。
タレジスタのテストデータ信号をデコードして複数の回
路ブロックのうちの1つを指定する回路ブロック選択信
号を生成し、この回路ブロック選択信号に従ってその回
路ブロックから1つの回路ブロックを他の回路ブロック
から分離し、かつ外部からアクセス可能に設定している
ため、複数の回路ブロックの数よりも少ないビット数の
データレジスタを用いて回路ブロック特定信号を生成す
ることができ、回路ブロック分離のための制御信号入力
端子数を低減することができる。また、複数の回路ブロ
ックのうち特定の回路ブロックが他の回路ブロックから
分離されてかつ外部からアクセス可能とされているた
め、特定の回路ブロックのテストを容易に行なうことが
できる。
【0153】請求項46に係る装置においては、請求項
45のデータ転送指示信号が、プロセサからの内部信号
が特定のアドレスを示すときアドレスデコーダから内部
で発生されており、データ転送指示信号を外部から印加
する必要はなく、テスト専用の入力端子数を低減するこ
とができる。
45のデータ転送指示信号が、プロセサからの内部信号
が特定のアドレスを示すときアドレスデコーダから内部
で発生されており、データ転送指示信号を外部から印加
する必要はなく、テスト専用の入力端子数を低減するこ
とができる。
【0154】請求項47に係る装置においては、請求項
45の複数のデータレジスタの最終段のデータレジスタ
の出力するデータ信号がテストデータ出力端子へ転送さ
れており、テストデータ入力端子からテストデータ信号
を複数のデータレジスタの直列データ伝搬経路を巡回さ
せることにより、複数のデータレジスタのテストを行な
うことができる。
45の複数のデータレジスタの最終段のデータレジスタ
の出力するデータ信号がテストデータ出力端子へ転送さ
れており、テストデータ入力端子からテストデータ信号
を複数のデータレジスタの直列データ伝搬経路を巡回さ
せることにより、複数のデータレジスタのテストを行な
うことができる。
【0155】請求項48に係る装置においては、複数の
回路ブロックと同じ半導体チップに搭載されたプロセッ
サから複数のレジスタに、回路ブロック特定データ信号
がロードされ、この複数のデータレジスタにロードされ
た回路データ特定データ信号がデコードされて回路ブロ
ック特定信号が生成されてる。したがって、回路ブロッ
クの数が増大しても少ないビット数で回路ブロック特定
信号を内部で生成することができ、回路ブロックの分離
および選択のための回路構成機能および占有面積を低減
することができる。また、回路ブロック特定データは同
一の半導体チップに搭載されたプロセッサから生成され
ているため、外部から各回路ブロックに対して印加する
必要はなく、テスト専用に用いられる入力端子数を大幅
に低減することができる。
回路ブロックと同じ半導体チップに搭載されたプロセッ
サから複数のレジスタに、回路ブロック特定データ信号
がロードされ、この複数のデータレジスタにロードされ
た回路データ特定データ信号がデコードされて回路ブロ
ック特定信号が生成されてる。したがって、回路ブロッ
クの数が増大しても少ないビット数で回路ブロック特定
信号を内部で生成することができ、回路ブロックの分離
および選択のための回路構成機能および占有面積を低減
することができる。また、回路ブロック特定データは同
一の半導体チップに搭載されたプロセッサから生成され
ているため、外部から各回路ブロックに対して印加する
必要はなく、テスト専用に用いられる入力端子数を大幅
に低減することができる。
【0156】請求項49にかかる装置においては、請求
項42の装置がさらに、イネーブル信号に応答してイネ
ーブルされてプロセッサからの回路ブロック特定データ
信号をデータレジスタにロードしており、データレジス
タへのデータロードタイミングを正確に設定することが
でき、誤った回路ブロック特定データがデータレジスタ
にロードされるのを防止することができる。
項42の装置がさらに、イネーブル信号に応答してイネ
ーブルされてプロセッサからの回路ブロック特定データ
信号をデータレジスタにロードしており、データレジス
タへのデータロードタイミングを正確に設定することが
でき、誤った回路ブロック特定データがデータレジスタ
にロードされるのを防止することができる。
【0157】請求項50に係る装置においては、請求項
49のイネーブル信号が外部から印加されており、外部
からデータレジスタへの回路ブロック特定データのロー
ドタイミングを制御することができ、テスト動作の進行
を内部で制御することができる。
49のイネーブル信号が外部から印加されており、外部
からデータレジスタへの回路ブロック特定データのロー
ドタイミングを制御することができ、テスト動作の進行
を内部で制御することができる。
【0158】請求項51に係る装置においては、請求項
49のイネーブル信号がプロセッサから特定のアドレス
信号を受けたとき、アドレスデコーダが生成しており、
プロセッサの制御のもとにデータレジスタへの回路ブロ
ックの特定データのロードを制御することができ、外部
からイネーブル信号を入力する端子が不要となり、テス
ト専用の端子数が低減される。
49のイネーブル信号がプロセッサから特定のアドレス
信号を受けたとき、アドレスデコーダが生成しており、
プロセッサの制御のもとにデータレジスタへの回路ブロ
ックの特定データのロードを制御することができ、外部
からイネーブル信号を入力する端子が不要となり、テス
ト専用の端子数が低減される。
【0159】請求項52に係る装置においては、請求項
49のデータ転送指示信号が外部から与えられており、
複数の回路ブロックにおける選択的分離および接続を外
部から制御することができ、テスト動作進行状況を外部
で知ることができる。
49のデータ転送指示信号が外部から与えられており、
複数の回路ブロックにおける選択的分離および接続を外
部から制御することができ、テスト動作進行状況を外部
で知ることができる。
【0160】請求項53に係る装置においては、回路ブ
ロック特定用のデータ信号を格納するレジスタが周辺回
路のレジスタを利用して構成されており、回路ブロック
特定用信号を発生するための回路の専用面積を低減する
ことができる。また、テスト動作時には、セレクタによ
りこれら回路ブロック選択用のデータレジスタが直列デ
ータ伝達経路を形成するように構成されており、1つの
テストデータ入力端子を用いて回路ブロック特定用デー
タ信号をデータレジスタにロードすることができる。
ロック特定用のデータ信号を格納するレジスタが周辺回
路のレジスタを利用して構成されており、回路ブロック
特定用信号を発生するための回路の専用面積を低減する
ことができる。また、テスト動作時には、セレクタによ
りこれら回路ブロック選択用のデータレジスタが直列デ
ータ伝達経路を形成するように構成されており、1つの
テストデータ入力端子を用いて回路ブロック特定用デー
タ信号をデータレジスタにロードすることができる。
【0161】請求項54の装置においては、請求項53
の装置がさらに、同一半導体チップに搭載されたプロセ
ッサから出力される特定のアドレス信号に応答してアド
レスデコーダがイネーブル信号を生成し、データレジス
タの各々に対してプロセッサから出力された書込データ
をデータレジスタに格納している。通常動作時にプロセ
ッサが処理データを格納するためにこのデータレジスタ
を用いる場合においては、アドレス信号により、プロセ
ッサの書込データがデータレジスタへ書込まれる。ま
た、データレジスタの出力に設けられたリードゲートに
より、テスト動作時にデータバス上にデータレジスタか
らのデータが出力されるのを防止することができ、テス
ト動作時に、データレジスタを回路ブロック特定の信号
を構成するために利用することができる。
の装置がさらに、同一半導体チップに搭載されたプロセ
ッサから出力される特定のアドレス信号に応答してアド
レスデコーダがイネーブル信号を生成し、データレジス
タの各々に対してプロセッサから出力された書込データ
をデータレジスタに格納している。通常動作時にプロセ
ッサが処理データを格納するためにこのデータレジスタ
を用いる場合においては、アドレス信号により、プロセ
ッサの書込データがデータレジスタへ書込まれる。ま
た、データレジスタの出力に設けられたリードゲートに
より、テスト動作時にデータバス上にデータレジスタか
らのデータが出力されるのを防止することができ、テス
ト動作時に、データレジスタを回路ブロック特定の信号
を構成するために利用することができる。
【0162】請求項55に係る装置においては、請求項
53の所定数のデータレジスタの最終段はデータレジス
タの出力データ信号がテストデータ出力端子へ伝達され
ており、これによりデータレジスタのテストを行なうこ
とができる。
53の所定数のデータレジスタの最終段はデータレジス
タの出力データ信号がテストデータ出力端子へ伝達され
ており、これによりデータレジスタのテストを行なうこ
とができる。
【0163】請求項56に関する装置においては、周辺
回路のデータレジスタを回路ブロック特定用のデータ格
納用レジスタとして利用しているため、回路ブロックの
分離および選択動作に用いられる回路の占有面積を低減
することができる。また、同一半導体チップ上に搭載さ
れたプロセッサが回路ブロック特定データをデータレジ
スタへ書込ゲートを介して書込んでいるため、回路ブロ
ック特定のためのデータを入力するための端子が不要と
なる。特に、データレジスタの格納データをデコードし
て回路ブロック指定信号を生成しており、回路ブロック
の数よりはるかに少ないビットのデータ信号を用いて回
路ブロック特定信号を生成することができ、回路規模お
よび占有面積を低減することができる。また、回路ブロ
ックそれぞれに対し分離/選択制御信号を入力する端子
が不要となり、テスト専用に用いられる端子数を低減す
ることができる。
回路のデータレジスタを回路ブロック特定用のデータ格
納用レジスタとして利用しているため、回路ブロックの
分離および選択動作に用いられる回路の占有面積を低減
することができる。また、同一半導体チップ上に搭載さ
れたプロセッサが回路ブロック特定データをデータレジ
スタへ書込ゲートを介して書込んでいるため、回路ブロ
ック特定のためのデータを入力するための端子が不要と
なる。特に、データレジスタの格納データをデコードし
て回路ブロック指定信号を生成しており、回路ブロック
の数よりはるかに少ないビットのデータ信号を用いて回
路ブロック特定信号を生成することができ、回路規模お
よび占有面積を低減することができる。また、回路ブロ
ックそれぞれに対し分離/選択制御信号を入力する端子
が不要となり、テスト専用に用いられる端子数を低減す
ることができる。
【0164】請求項57に係る装置においては、請求項
56の装置がさらにアドレスデコーダが、プロセッサが
複数のレジスタを指定するアドレス信号を生成したとき
にイネーブル信号を生成しており、書込ゲートがこのイ
ネーブル信号に応答してデータバスをプロセッサが出力
したデータをデータレジスタへ書込んでおり、プロセッ
サの制御のもとに内部で回路ブロック特定データ信号の
データレジスタへのロードを行なうことができ、外部テ
スト装置の負荷が軽減される。
56の装置がさらにアドレスデコーダが、プロセッサが
複数のレジスタを指定するアドレス信号を生成したとき
にイネーブル信号を生成しており、書込ゲートがこのイ
ネーブル信号に応答してデータバスをプロセッサが出力
したデータをデータレジスタへ書込んでおり、プロセッ
サの制御のもとに内部で回路ブロック特定データ信号の
データレジスタへのロードを行なうことができ、外部テ
スト装置の負荷が軽減される。
【0165】請求項58に係る装置においては、請求項
57の装置に加えてさらに、データレジスタのデータを
データバスへ通常動作モード時に出力するリードゲート
がテストモード動作時にはディスエーブルされ、データ
レジスタをデータバスから分離して回路ブロック特定の
ためのデータレジスタとして確実に利用することができ
る。
57の装置に加えてさらに、データレジスタのデータを
データバスへ通常動作モード時に出力するリードゲート
がテストモード動作時にはディスエーブルされ、データ
レジスタをデータバスから分離して回路ブロック特定の
ためのデータレジスタとして確実に利用することができ
る。
【0166】請求項59に係る装置においては、複数の
データレジスタにカウンタからのカウント値がロードさ
れ、この複数のデータレジスタの保持するデータ信号が
デコードされて回路ブロック特定信号が生成され、この
回路データ特定信号に従って回路ブロックの分離/選択
が行なわれている。したがって、各回路ブロックに対し
て外部から分離/選択制御のための信号を印加する必要
はなく、テスト専用の端子数が低減される。またカウン
タを用いて回路ブロック特定データを生成するだけであ
り、回路構成は簡略化される。
データレジスタにカウンタからのカウント値がロードさ
れ、この複数のデータレジスタの保持するデータ信号が
デコードされて回路ブロック特定信号が生成され、この
回路データ特定信号に従って回路ブロックの分離/選択
が行なわれている。したがって、各回路ブロックに対し
て外部から分離/選択制御のための信号を印加する必要
はなく、テスト専用の端子数が低減される。またカウン
タを用いて回路ブロック特定データを生成するだけであ
り、回路構成は簡略化される。
【0167】請求項60の装置においては、請求項59
の装置においてプロセッサから特定のアドレス信号が出
力されたときアドレスデコーダがイネーブル信号を生成
し、このイネーブル信号により回路ブロック特定信号が
伝達されており、内部で回路ブロック特定信号の伝送タ
イミングを制御することができ、外部からこの伝送タイ
ミング制御信号を印加する必要がなく、テスト専用端子
数が低減される。
の装置においてプロセッサから特定のアドレス信号が出
力されたときアドレスデコーダがイネーブル信号を生成
し、このイネーブル信号により回路ブロック特定信号が
伝達されており、内部で回路ブロック特定信号の伝送タ
イミングを制御することができ、外部からこの伝送タイ
ミング制御信号を印加する必要がなく、テスト専用端子
数が低減される。
【0168】請求項61の装置においては、上層配線よ
りテスト配線が形成されており、通常配線およびテスト
配線はそれぞれ独立にレイアウトを決定して最適化を行
なうことができる。またテスト配線は上層配線層だけで
あり、通常配線に対し影響を及ぼさないため、テスト設
計を容易に変更することができる。
りテスト配線が形成されており、通常配線およびテスト
配線はそれぞれ独立にレイアウトを決定して最適化を行
なうことができる。またテスト配線は上層配線層だけで
あり、通常配線に対し影響を及ぼさないため、テスト設
計を容易に変更することができる。
【0169】
[実施例1]図1は、この発明の第1の実施例である半
導体集積回路装置の構成を概略的に示す図である。この
図1において、半導体集積回路装置900は、3つの回
路ブロック(A、B、C)2a、2bおよび2cを含
む。回路ブロック(A)2aは、その入力ノードがデー
タ入力端子8に接続され、回路ブロック(C)2cは、
その出力ノードがデータ出力端子9に接続される。デー
タ入力端子8およびデータ出力端子9は、それぞれ1ビ
ット単位でのデータの入力および出力を行なう端子であ
ってもよく、また回路ブロック(A)、(B)および
(C)2a、2bおよび2cのそれぞれの構成に従っ
て、複数ビットを並列に出力する端子であってもよい。
以下の説明においては、説明を簡単にするために、デー
タ入力端子8およびデータ出力端子9は1ビットデータ
信号を入力および出力するように説明する。これは、テ
ストデータ信号についても同様である。
導体集積回路装置の構成を概略的に示す図である。この
図1において、半導体集積回路装置900は、3つの回
路ブロック(A、B、C)2a、2bおよび2cを含
む。回路ブロック(A)2aは、その入力ノードがデー
タ入力端子8に接続され、回路ブロック(C)2cは、
その出力ノードがデータ出力端子9に接続される。デー
タ入力端子8およびデータ出力端子9は、それぞれ1ビ
ット単位でのデータの入力および出力を行なう端子であ
ってもよく、また回路ブロック(A)、(B)および
(C)2a、2bおよび2cのそれぞれの構成に従っ
て、複数ビットを並列に出力する端子であってもよい。
以下の説明においては、説明を簡単にするために、デー
タ入力端子8およびデータ出力端子9は1ビットデータ
信号を入力および出力するように説明する。これは、テ
ストデータ信号についても同様である。
【0170】また「端子」は半導体集積回路装置900
の外部からアクセス可能な回路点を示すが、この場合
は、半導体集積回路装置900とは別に処理装置などの
機能回路が同じ半導体チップ上に搭載されている場合、
その「端子」は半導体チップ上の半導体集積回路装置9
00が機能回路とデータの入力または出力を行なう回路
点ではなく、パッケージ収納時における外部ピン端子に
直接接続される回路点である。
の外部からアクセス可能な回路点を示すが、この場合
は、半導体集積回路装置900とは別に処理装置などの
機能回路が同じ半導体チップ上に搭載されている場合、
その「端子」は半導体チップ上の半導体集積回路装置9
00が機能回路とデータの入力または出力を行なう回路
点ではなく、パッケージ収納時における外部ピン端子に
直接接続される回路点である。
【0171】図1における半導体集積回路装置はさら
に、回路ブロック(A)2aと回路ブロック(B)2b
の間の内部ノード3abに設けられたセレクタ1aと、
回路ブロック(B)2bと回路ブロック(C)2cの間
の内部ノード3bcに設けられたセレクタ1bを含む。
セレクタ1aは、その第1の入力に回路ブロック(A)
2aの出力ノードから出力されるデータ信号を受け、そ
の第2の入力にテストデータ入力端子5aを介して与え
られるテストデータ信号を受け、その出力が回路ブロッ
ク(B)2bの入力ノードおよびテストデータ出力端子
7aに接続される。セレクタ1aはセレクタ選択入力端
子6aを介して与えられるセレクタ選択信号によりその
第1および第2の入力に与えられるデータ信号の一方を
出力に伝達する。
に、回路ブロック(A)2aと回路ブロック(B)2b
の間の内部ノード3abに設けられたセレクタ1aと、
回路ブロック(B)2bと回路ブロック(C)2cの間
の内部ノード3bcに設けられたセレクタ1bを含む。
セレクタ1aは、その第1の入力に回路ブロック(A)
2aの出力ノードから出力されるデータ信号を受け、そ
の第2の入力にテストデータ入力端子5aを介して与え
られるテストデータ信号を受け、その出力が回路ブロッ
ク(B)2bの入力ノードおよびテストデータ出力端子
7aに接続される。セレクタ1aはセレクタ選択入力端
子6aを介して与えられるセレクタ選択信号によりその
第1および第2の入力に与えられるデータ信号の一方を
出力に伝達する。
【0172】セレクタ1bは、第1の入力に回路ブロッ
ク(B)2bの出力ノードからのデータ信号を、第2の
入力にテストデータ入力端子5bを介して与えられるテ
ストデータ信号を受ける。セレクタ1bの出力は回路ブ
ロック(C)2cの入力ノードに接続されるとともに、
テストデータ出力端子7bに接続される。セレクタ1b
は、セレクタ選択入力端子6bを介して与えられる選択
制御信号に従って第1および第2の入力へ与えられたデ
ータ信号の一方を出力に伝達する。セレクタ1aおよび
1bは、すべての内部ノード3abおよび3cにそれぞ
れ配置される。すなわち、セレクタ1aおよび1bは、
第1の入力に対応の回路ブロックの出力するデータ信号
を受け、第2の入力にテストデータ信号を受け、その出
力がデータ出力端子および対応の次段の回路ブロックの
入力ノードに接続される。規則性をもってセレクタを配
置することにより、テスト設計が容易となる。次に、半
導体集積回路装置900のテスト動作について説明す
る。
ク(B)2bの出力ノードからのデータ信号を、第2の
入力にテストデータ入力端子5bを介して与えられるテ
ストデータ信号を受ける。セレクタ1bの出力は回路ブ
ロック(C)2cの入力ノードに接続されるとともに、
テストデータ出力端子7bに接続される。セレクタ1b
は、セレクタ選択入力端子6bを介して与えられる選択
制御信号に従って第1および第2の入力へ与えられたデ
ータ信号の一方を出力に伝達する。セレクタ1aおよび
1bは、すべての内部ノード3abおよび3cにそれぞ
れ配置される。すなわち、セレクタ1aおよび1bは、
第1の入力に対応の回路ブロックの出力するデータ信号
を受け、第2の入力にテストデータ信号を受け、その出
力がデータ出力端子および対応の次段の回路ブロックの
入力ノードに接続される。規則性をもってセレクタを配
置することにより、テスト設計が容易となる。次に、半
導体集積回路装置900のテスト動作について説明す
る。
【0173】回路ブロック(A)2aのテストを行なう
場合には、セレクタ1aは、セレクタ選択入力端子6a
からの選択制御信号により、第1の入力選択状態に設定
される。回路ブロック(A)2aの出力ノードはセレク
タ1aを介してテストデータ出力端子7aに結合され
る。データ入力端子8からテストデータ信号を印加する
ことにより、回路ブロック(A)2aが所定の処理を実
行し、その処理結果を示すデータ信号をセレクタ1aを
介してテストデータ出力端子7aに伝達する。これによ
って回路ブロック(A)2a単体での機能をテストする
ためのテストデータを用いて半導体集積回路装置900
内に組込まれた回路ブロック(A)2aのテストを実行
することができる。
場合には、セレクタ1aは、セレクタ選択入力端子6a
からの選択制御信号により、第1の入力選択状態に設定
される。回路ブロック(A)2aの出力ノードはセレク
タ1aを介してテストデータ出力端子7aに結合され
る。データ入力端子8からテストデータ信号を印加する
ことにより、回路ブロック(A)2aが所定の処理を実
行し、その処理結果を示すデータ信号をセレクタ1aを
介してテストデータ出力端子7aに伝達する。これによ
って回路ブロック(A)2a単体での機能をテストする
ためのテストデータを用いて半導体集積回路装置900
内に組込まれた回路ブロック(A)2aのテストを実行
することができる。
【0174】回路ブロック(B)2bのテストを行なう
場合には、セレクタ1aはセレクタ選択入力端子6aか
らの選択制御信号により第2の入力選択状態に設定さ
れ、セレクタ1bがセレクタ選択入力端子6bからの選
択制御信号により、第1の入力選択状態に設定される。
これによりテストデータ入力端子5a→セレクタ1a→
回路ブロック(B)2b→セレクタ1b→テストデータ
出力端子7bの経路により、回路ブロック(B)の入力
ノードおよび出力ノードへ外部からアクセスすることが
でき、回路ブロック(B)2bのテストを行なうことが
できる。
場合には、セレクタ1aはセレクタ選択入力端子6aか
らの選択制御信号により第2の入力選択状態に設定さ
れ、セレクタ1bがセレクタ選択入力端子6bからの選
択制御信号により、第1の入力選択状態に設定される。
これによりテストデータ入力端子5a→セレクタ1a→
回路ブロック(B)2b→セレクタ1b→テストデータ
出力端子7bの経路により、回路ブロック(B)の入力
ノードおよび出力ノードへ外部からアクセスすることが
でき、回路ブロック(B)2bのテストを行なうことが
できる。
【0175】回路ブロック(C)2cのテストを行なう
場合には、セレクタ1bがセレクタ選択入力端子6bか
らの選択制御信号により、第2の入力選択状態に設定さ
れる。テストデータ入力端子5bに与えられたテストデ
ータ信号がセレクタ1bを介して回路ブロック(C)2
cへ与えられ、回路ブロック(C)2cの処理結果を示
すデータ信号がデータ出力端子9へ伝達される。これに
より、回路ブロック(C)2c単体に対して確定された
テストデータを用いて半導体集積回路装置900に組込
まれた回路ブロック(C)2cのテストを行なうことが
できる。
場合には、セレクタ1bがセレクタ選択入力端子6bか
らの選択制御信号により、第2の入力選択状態に設定さ
れる。テストデータ入力端子5bに与えられたテストデ
ータ信号がセレクタ1bを介して回路ブロック(C)2
cへ与えられ、回路ブロック(C)2cの処理結果を示
すデータ信号がデータ出力端子9へ伝達される。これに
より、回路ブロック(C)2c単体に対して確定された
テストデータを用いて半導体集積回路装置900に組込
まれた回路ブロック(C)2cのテストを行なうことが
できる。
【0176】回路ブロック(A)2aと回路ブロック
(B)2bの間の内部ノード3abは以下のようにして
テストされる。すなわち、回路ブロック(A)2aのテ
スト動作時においては、データ入力端子8→回路ブロッ
ク(A)2a→セレクタ1a→テストデータ出力端子7
aのデータ伝達経路が確立される。回路ブロック(B)
2bのテスト動作時には、テストデータ入力端子5a→
セレクタ1a→回路ブロック(B)2b→セレクタ1b
→テストデータ出力端子7bのデータ伝達経路が確立さ
れる。内部ノード3abは、回路ブロック(A)2aの
テスト動作時と回路ブロック(B)2bのテスト動作時
において共に使用されている。したがって、回路ブロッ
ク(A)2aおよび回路ブロック(B)2bのテスト結
果を解析することにより、内部ノード3abがテストさ
れる。たとえば、回路ブロック(A)2aおよび回路ブ
ロック(B)2bがともに異常な場合に内部ノード3a
bに異常があると判定される。内部ノード3bcは、回
路ブロック(B)2bおよび回路ブロック(C)2cの
テストで重複して用いられるため、同様に内部ノード3
bcのテストを行なうことができる。セレクタ1aおよ
び1bは、ともに第2の入力がテストデータ入力端子5
aおよび5bに接続されてそれぞれの出力がテストデー
タ出力端子7aおよび7bに接続されている。したがっ
てセレクタ1aおよび1bはそれぞれ正常に動作してい
るか(正常に選択動作を行なっているか)を容易にテス
トすることができる。
(B)2bの間の内部ノード3abは以下のようにして
テストされる。すなわち、回路ブロック(A)2aのテ
スト動作時においては、データ入力端子8→回路ブロッ
ク(A)2a→セレクタ1a→テストデータ出力端子7
aのデータ伝達経路が確立される。回路ブロック(B)
2bのテスト動作時には、テストデータ入力端子5a→
セレクタ1a→回路ブロック(B)2b→セレクタ1b
→テストデータ出力端子7bのデータ伝達経路が確立さ
れる。内部ノード3abは、回路ブロック(A)2aの
テスト動作時と回路ブロック(B)2bのテスト動作時
において共に使用されている。したがって、回路ブロッ
ク(A)2aおよび回路ブロック(B)2bのテスト結
果を解析することにより、内部ノード3abがテストさ
れる。たとえば、回路ブロック(A)2aおよび回路ブ
ロック(B)2bがともに異常な場合に内部ノード3a
bに異常があると判定される。内部ノード3bcは、回
路ブロック(B)2bおよび回路ブロック(C)2cの
テストで重複して用いられるため、同様に内部ノード3
bcのテストを行なうことができる。セレクタ1aおよ
び1bは、ともに第2の入力がテストデータ入力端子5
aおよび5bに接続されてそれぞれの出力がテストデー
タ出力端子7aおよび7bに接続されている。したがっ
てセレクタ1aおよび1bはそれぞれ正常に動作してい
るか(正常に選択動作を行なっているか)を容易にテス
トすることができる。
【0177】以上のように、この第1の実施例に従え
ば、半導体集積回路装置の内部ノードに2入力1出力の
セレクタを挿入し、対応の後段回路ブロックの入力ノー
ドおよび第1の入力を対応の前段の回路ブロックの出力
ノードに接続し、第2の入力をテストデータ入力端子に
接続し、出力をテストデータ出力端子に接続するように
セレクタを設定すれば、半導体集積回路装置内のすべて
のノードを外部アクセス可能状態に設定することがで
き、各回路ブロックのテスト、回路ブロック間の内部ノ
ード、およびセレクタのテストを容易に実施することが
できる。
ば、半導体集積回路装置の内部ノードに2入力1出力の
セレクタを挿入し、対応の後段回路ブロックの入力ノー
ドおよび第1の入力を対応の前段の回路ブロックの出力
ノードに接続し、第2の入力をテストデータ入力端子に
接続し、出力をテストデータ出力端子に接続するように
セレクタを設定すれば、半導体集積回路装置内のすべて
のノードを外部アクセス可能状態に設定することがで
き、各回路ブロックのテスト、回路ブロック間の内部ノ
ード、およびセレクタのテストを容易に実施することが
できる。
【0178】[変更例]図2は、この発明の第1の実施
例の第1の変更例を示す図である。図2において、半導
体集積回路装置900は、3つの回路ブロック(A、
B、C)2a、2bおよび2cを含む。回路ブロック
(C)2cは2つの出力ノードを有し、図1に示す構成
と異なる。回路ブロックの名称の付与の簡略化のため、
半導体集積回路装置内の各回路ブロックは、常に回路ブ
ロック(A)から始まって命名されるものとする。
例の第1の変更例を示す図である。図2において、半導
体集積回路装置900は、3つの回路ブロック(A、
B、C)2a、2bおよび2cを含む。回路ブロック
(C)2cは2つの出力ノードを有し、図1に示す構成
と異なる。回路ブロックの名称の付与の簡略化のため、
半導体集積回路装置内の各回路ブロックは、常に回路ブ
ロック(A)から始まって命名されるものとする。
【0179】回路ブロック(A)2aと回路ブロック
(B)2bの間の内部ノード3abにセレクタ1aが挿
入され、回路ブロック(B)2bと回路ブロック(C)
2cの間の内部ノード3bにセレクタ1bが挿入され
る。セレクタ1aは第1の入力に回路ブロック(A)2
aの出力するデータ信号を受け、その第2の入力がデー
タ信号入力端子8aに接続される。このデータ信号入力
端子8aは、回路ブロック(A)2aに通常動作時にデ
ータ信号を与える。セレクタ1bは、第1の入力に、回
路ブロック(B)2bの出力するデータ信号を受け、そ
の第2の入力が回路ブロック(A)2aに通常動作時に
データ信号を与えるデータ入力端子8bに接続される。
セレクタ1aおよび1bはそれぞれセレクタ選択入力端
子6aおよび6bを介して与えられる選択制御信号によ
り選択状態が設定される。
(B)2bの間の内部ノード3abにセレクタ1aが挿
入され、回路ブロック(B)2bと回路ブロック(C)
2cの間の内部ノード3bにセレクタ1bが挿入され
る。セレクタ1aは第1の入力に回路ブロック(A)2
aの出力するデータ信号を受け、その第2の入力がデー
タ信号入力端子8aに接続される。このデータ信号入力
端子8aは、回路ブロック(A)2aに通常動作時にデ
ータ信号を与える。セレクタ1bは、第1の入力に、回
路ブロック(B)2bの出力するデータ信号を受け、そ
の第2の入力が回路ブロック(A)2aに通常動作時に
データ信号を与えるデータ入力端子8bに接続される。
セレクタ1aおよび1bはそれぞれセレクタ選択入力端
子6aおよび6bを介して与えられる選択制御信号によ
り選択状態が設定される。
【0180】半導体集積回路装置900はさらに、回路
ブロック(C)2cとデータ信号出力端子9aの間に介
挿されるセレクタ1caと、回路ブロック(C)2cと
データ信号出力端子9bの間に介挿されるセレクタ1c
bをさらに含む。セレクタ1caは、その第1の入力に
回路ブロック2aおよび2bの間の内部ノード3ab上
のデータ信号を受ける。以下の説明において、特に回路
ブロックの名称が必要でない場合には、単に参照番号の
みを付して回路ブロックを特定する。
ブロック(C)2cとデータ信号出力端子9aの間に介
挿されるセレクタ1caと、回路ブロック(C)2cと
データ信号出力端子9bの間に介挿されるセレクタ1c
bをさらに含む。セレクタ1caは、その第1の入力に
回路ブロック2aおよび2bの間の内部ノード3ab上
のデータ信号を受ける。以下の説明において、特に回路
ブロックの名称が必要でない場合には、単に参照番号の
みを付して回路ブロックを特定する。
【0181】セレクタ1caは、また回路ブロック2c
の第1の出力ノードから出力されるデータ信号を第2の
入力に受け、その出力がデータ信号出力端子9aに接続
される。セレクタ1cbは、その第1の入力に内部ノー
ド3bc上のデータ信号を受け、第2の入力に回路ブロ
ック2cを出力するデータ信号を受ける。セレクタ1c
aおよび1cbは、セレクタ選択入力端子6cを介して
与えられる選択制御信号によりその選択状態が決定され
る。次に動作について説明する。
の第1の出力ノードから出力されるデータ信号を第2の
入力に受け、その出力がデータ信号出力端子9aに接続
される。セレクタ1cbは、その第1の入力に内部ノー
ド3bc上のデータ信号を受け、第2の入力に回路ブロ
ック2cを出力するデータ信号を受ける。セレクタ1c
aおよび1cbは、セレクタ選択入力端子6cを介して
与えられる選択制御信号によりその選択状態が決定され
る。次に動作について説明する。
【0182】回路ブロック2aのテストを行なう場合、
セレクタ1aは第1の入力選択状態に設定され、かつセ
レクタ1caが第2の入力選択状態に設定される。この
場合、データ信号入力端子8aに与えられたテストデー
タ信号は、回路ブロック2aで処理を受けた後、セレク
タ1aおよび1caを介してデータ信号出力端子9aに
出力される。回路ブロック2bのテスト動作時において
は、セレクタ1aが第2の入力選択状態に設定され、セ
レクタ1bが第1の入力選択状態に設定され、セレクタ
1cbが第2の入力選択状態に設定される。この状態に
おいては、データ信号入力端子8bに与えられたテスト
データ信号が回路ブロック2bで処理を受け、その処理
結果を示すデータ信号がセレクタ1bおよび1cbを介
してデータ信号出力端子9bに伝達される。
セレクタ1aは第1の入力選択状態に設定され、かつセ
レクタ1caが第2の入力選択状態に設定される。この
場合、データ信号入力端子8aに与えられたテストデー
タ信号は、回路ブロック2aで処理を受けた後、セレク
タ1aおよび1caを介してデータ信号出力端子9aに
出力される。回路ブロック2bのテスト動作時において
は、セレクタ1aが第2の入力選択状態に設定され、セ
レクタ1bが第1の入力選択状態に設定され、セレクタ
1cbが第2の入力選択状態に設定される。この状態に
おいては、データ信号入力端子8bに与えられたテスト
データ信号が回路ブロック2bで処理を受け、その処理
結果を示すデータ信号がセレクタ1bおよび1cbを介
してデータ信号出力端子9bに伝達される。
【0183】回路ブロック2cのテスト動作時において
は、セレクタ1bが第2の入力選択状態に設定され、セ
レクタ1caおよび1cbは第1の入力設定状態に設定
される。この状態において、データ信号入力端子8bか
らテストデータ信号が入力され、セレクタ1bを介して
回路ブロック2cに与えられる。回路ブロック2cの処
理結果を示すデータ信号はセレクタ1caおよび1cb
を介してデータ信号出力端子9aおよび9bへ出力され
る。内部ノード3abおよび3bcのテストも図1に示
す構成と同様にして実現される。
は、セレクタ1bが第2の入力選択状態に設定され、セ
レクタ1caおよび1cbは第1の入力設定状態に設定
される。この状態において、データ信号入力端子8bか
らテストデータ信号が入力され、セレクタ1bを介して
回路ブロック2cに与えられる。回路ブロック2cの処
理結果を示すデータ信号はセレクタ1caおよび1cb
を介してデータ信号出力端子9aおよび9bへ出力され
る。内部ノード3abおよび3bcのテストも図1に示
す構成と同様にして実現される。
【0184】テストデータ入力端子と通常動作時に与え
られるデータ信号を受けるデータ入力端子とが同じ端子
を用いて構成され、またテストデータ信号出力端子およ
び通常動作時に処理結果を示すデータ信号を出力するデ
ータ信号出力端子とが同じ端子を用いて構成される。こ
れにより、半導体集積回路装置の端子数を低減すること
ができる。
られるデータ信号を受けるデータ入力端子とが同じ端子
を用いて構成され、またテストデータ信号出力端子およ
び通常動作時に処理結果を示すデータ信号を出力するデ
ータ信号出力端子とが同じ端子を用いて構成される。こ
れにより、半導体集積回路装置の端子数を低減すること
ができる。
【0185】[実施例2]図3は、この発明の第2の実
施例である半導体集積回路装置の構成を示す図である。
図3において、半導体集積回路装置は、6個の回路ブロ
ック(A〜F)2a〜2fを含む。この半導体集積回路
装置は、回路ブロック2aの入力ノードc1に接続され
るデータ入力端子8aと、回路ブロック2aの入力ノー
ドa1およびa2にそれぞれ接続されるデータ入力端子
8bおよび8cと、回路ブロック2bの入力ノードb2
に接続されるデータ入力端子8dと、回路ブロック2d
の出力ノードb2に接続されるデータ出力端子9aと、
回路ブロック2cの出力ノードc5に接続されるデータ
出力端子9bと、回路ブロック2eの出力ノードe3に
接続されるデータ出力端子9cを含む。
施例である半導体集積回路装置の構成を示す図である。
図3において、半導体集積回路装置は、6個の回路ブロ
ック(A〜F)2a〜2fを含む。この半導体集積回路
装置は、回路ブロック2aの入力ノードc1に接続され
るデータ入力端子8aと、回路ブロック2aの入力ノー
ドa1およびa2にそれぞれ接続されるデータ入力端子
8bおよび8cと、回路ブロック2bの入力ノードb2
に接続されるデータ入力端子8dと、回路ブロック2d
の出力ノードb2に接続されるデータ出力端子9aと、
回路ブロック2cの出力ノードc5に接続されるデータ
出力端子9bと、回路ブロック2eの出力ノードe3に
接続されるデータ出力端子9cを含む。
【0186】図3に示す半導体集積回路装置900の構
成において、任意の2つの回路ブロックの間の相互接続
経路(内部ノード)に、2入力1出力のセレクタが介挿
される。セレクタ1eは、その第1の入力に、回路ブロ
ック2aの出力ノードe3からのデータ信号を受け、そ
の第2の入力のテストデータ入力端子5aからのテスト
データ信号を受け、その出力は回路ブロック2cの入力
ノードcおよび回路ブロック2bの入力ノードb1に接
続される。セレクタ1aは、選択制御信号T&!Aによ
りその入力選択状態が決定される。この選択制御信号T
&!Aは、テストモード指示信号Tと、回路ブロック指
定信号Aの反転信号!Aの論理積を示す。この回路ブロ
ック指定信号Aの発生態様については後に詳細に説明す
る。制御信号!Aは、回路ブロック(A)2aが指定さ
れたときには、論理“0”となる。セレクタ1aは、選
択制御信号T&!Aが論理“1”のときに、テストデー
タ入力端子5aから第2の入力に与えられたテストデー
タ信号を選択して出力し、選択制御信号T&!Aが論理
“0”のときには、回路ブロック(A)2aの出力ノー
ドa3から第1の入力に与えられたデータ信号を選択し
て出力する。セレクタ1aの出力は、また、テストデー
タ出力端子7aに接続される。
成において、任意の2つの回路ブロックの間の相互接続
経路(内部ノード)に、2入力1出力のセレクタが介挿
される。セレクタ1eは、その第1の入力に、回路ブロ
ック2aの出力ノードe3からのデータ信号を受け、そ
の第2の入力のテストデータ入力端子5aからのテスト
データ信号を受け、その出力は回路ブロック2cの入力
ノードcおよび回路ブロック2bの入力ノードb1に接
続される。セレクタ1aは、選択制御信号T&!Aによ
りその入力選択状態が決定される。この選択制御信号T
&!Aは、テストモード指示信号Tと、回路ブロック指
定信号Aの反転信号!Aの論理積を示す。この回路ブロ
ック指定信号Aの発生態様については後に詳細に説明す
る。制御信号!Aは、回路ブロック(A)2aが指定さ
れたときには、論理“0”となる。セレクタ1aは、選
択制御信号T&!Aが論理“1”のときに、テストデー
タ入力端子5aから第2の入力に与えられたテストデー
タ信号を選択して出力し、選択制御信号T&!Aが論理
“0”のときには、回路ブロック(A)2aの出力ノー
ドa3から第1の入力に与えられたデータ信号を選択し
て出力する。セレクタ1aの出力は、また、テストデー
タ出力端子7aに接続される。
【0187】セレクタ1bは、回路ブロック(B)2b
の出力ノードb3から出力されるデータ信号を第1の入
力に受け、第2の入力にテストデータ入力端子5bから
与えられるテストデータ信号を受ける。セレクタ1bの
出力は、テストデータ出力端子7b、回路ブロック
(C)2cの入力ノードc3、および回路ブロック
(F)2fの入力ノードf2に接続される。セレクタ1
bは選択制御信号T&!Bが論理“1”のときに、第2
の入力に与えられたテストデータ信号を選択し、選択制
御信号T&!Bが論理“0”のときには、回路ブロック
(B)2bからその第1の入力に与えられた信号を選択
して出力する。
の出力ノードb3から出力されるデータ信号を第1の入
力に受け、第2の入力にテストデータ入力端子5bから
与えられるテストデータ信号を受ける。セレクタ1bの
出力は、テストデータ出力端子7b、回路ブロック
(C)2cの入力ノードc3、および回路ブロック
(F)2fの入力ノードf2に接続される。セレクタ1
bは選択制御信号T&!Bが論理“1”のときに、第2
の入力に与えられたテストデータ信号を選択し、選択制
御信号T&!Bが論理“0”のときには、回路ブロック
(B)2bからその第1の入力に与えられた信号を選択
して出力する。
【0188】セレクタ1caは、回路ブロック(C)の
出力ノードc4から出力されるデータ信号を受ける第1
の入力と、テストデータ入力端子5caから与えられる
テストデータ信号を受ける第2の入力と、回路ブロック
(D)2dの入力ノードd1に接続されかつ後に説明す
るセレクタ1fの第2の入力に接続される出力とを有す
る。セレクタ1caは、選択制御信号T&!Cが論理
“1”のときは、第2の入力にテストデータ入力端子5
cを介して与えられたテストデータ信号を選択して出力
し、選択制御信号T&!Cが論理“0”のときには、回
路ブロック(C)2cの出力ノードc4から第1の入力
に与えられたデータ信号を選択して出力する。
出力ノードc4から出力されるデータ信号を受ける第1
の入力と、テストデータ入力端子5caから与えられる
テストデータ信号を受ける第2の入力と、回路ブロック
(D)2dの入力ノードd1に接続されかつ後に説明す
るセレクタ1fの第2の入力に接続される出力とを有す
る。セレクタ1caは、選択制御信号T&!Cが論理
“1”のときは、第2の入力にテストデータ入力端子5
cを介して与えられたテストデータ信号を選択して出力
し、選択制御信号T&!Cが論理“0”のときには、回
路ブロック(C)2cの出力ノードc4から第1の入力
に与えられたデータ信号を選択して出力する。
【0189】セレクタ1cbは、回路ブロック(C)2
cの出力ノードc6からの出力データ信号を受ける第1
の入力と、テストデータ入力端子5cbから与えられた
データ信号を受ける第2の入力と、回路ブロック(E)
2eの入力ノードe1、回路ブロック(F)2fの入力
ノードf1およびテストデータ信号出力端子7cに接続
される出力とを有する。セレクタ1cbは、選択制御信
号T&!Cが論理“1”のときには、その第2の入力を
テストデータ入力端子5cから与えられたテストデータ
信号を選択して出力し、選択制御信号T&!Cが論理
“0”のときには、回路ブロック(C)2cの出力ノー
ドc6からその第1の入力に与えられたデータ信号を選
択して出力する。
cの出力ノードc6からの出力データ信号を受ける第1
の入力と、テストデータ入力端子5cbから与えられた
データ信号を受ける第2の入力と、回路ブロック(E)
2eの入力ノードe1、回路ブロック(F)2fの入力
ノードf1およびテストデータ信号出力端子7cに接続
される出力とを有する。セレクタ1cbは、選択制御信
号T&!Cが論理“1”のときには、その第2の入力を
テストデータ入力端子5cから与えられたテストデータ
信号を選択して出力し、選択制御信号T&!Cが論理
“0”のときには、回路ブロック(C)2cの出力ノー
ドc6からその第1の入力に与えられたデータ信号を選
択して出力する。
【0190】セレクタ1fは、回路ブロック(F)2f
の出力ノードのf3から出力されるデータ信号を受ける
第1の入力と、セレクタ1caの出力するデータ信号を
受ける第2の入力と、回路ブロック(E)2eの入力ノ
ードe2およびテストデータ出力端子7fに接続される
出力とを有する。セレクタ1fは、選択制御信号T&!
Fが論理“1”のときは、その第2の入力へ与えられた
データ信号を選択して出力し、選択制御信号T&!Fが
論理“0”のときには、その第1の入力に与えられたデ
ータ信号を選択して出力する。
の出力ノードのf3から出力されるデータ信号を受ける
第1の入力と、セレクタ1caの出力するデータ信号を
受ける第2の入力と、回路ブロック(E)2eの入力ノ
ードe2およびテストデータ出力端子7fに接続される
出力とを有する。セレクタ1fは、選択制御信号T&!
Fが論理“1”のときは、その第2の入力へ与えられた
データ信号を選択して出力し、選択制御信号T&!Fが
論理“0”のときには、その第1の入力に与えられたデ
ータ信号を選択して出力する。
【0191】セレクタ1caとセレクタ1fはその入力
が異なる回路ブロック(CおよびF)2cおよび2fに
接続される。この異なる回路ブロックに対して設けられ
たセレクタの出力と第2の入力とを直列データ伝搬経路
を形成する様に相互接続することによりテストデータ信
号入出力端子5caおよび7fをセレクタ1caとセレ
クタ1fで利用することができ、テストデータ信号出力
端子の数を低減することもできる。このテストデータ出
力端子の数を1つの回路ブロックについて可観測かつ可
制御でないノードの数の最大値以上に設定する。これに
より、必要最小限のテストデータ出力端子の数を用いて
セレクタを多重化して利用することができる。上述のよ
うに、任意の2つの回路ブロックの間に2入力1出力の
セレクタを設け、セレクタの出力を対応の回路ブロック
の入力ノードおよびテストデータ出力端子または異なる
回路ブロックのセレクタの第2の入力に接続することに
より、セレクタの配置に規則性が得られ、セレクタの配
置すなわちテスト設計が容易となる。次に図3に示す装
置における回路ブロックのテストを実施する方法につい
て説明する。
が異なる回路ブロック(CおよびF)2cおよび2fに
接続される。この異なる回路ブロックに対して設けられ
たセレクタの出力と第2の入力とを直列データ伝搬経路
を形成する様に相互接続することによりテストデータ信
号入出力端子5caおよび7fをセレクタ1caとセレ
クタ1fで利用することができ、テストデータ信号出力
端子の数を低減することもできる。このテストデータ出
力端子の数を1つの回路ブロックについて可観測かつ可
制御でないノードの数の最大値以上に設定する。これに
より、必要最小限のテストデータ出力端子の数を用いて
セレクタを多重化して利用することができる。上述のよ
うに、任意の2つの回路ブロックの間に2入力1出力の
セレクタを設け、セレクタの出力を対応の回路ブロック
の入力ノードおよびテストデータ出力端子または異なる
回路ブロックのセレクタの第2の入力に接続することに
より、セレクタの配置に規則性が得られ、セレクタの配
置すなわちテスト設計が容易となる。次に図3に示す装
置における回路ブロックのテストを実施する方法につい
て説明する。
【0192】回路ブロック(C)2cのテストを実施す
る場合について説明する。回路ブロック(C)2cの可
観測かつ可制御でないノード(外部端子に接続されない
ノード)は、入力ノードc2およびc3ならびに出力ノ
ードc4およびc6である。テストモード指示信号Tを
論理“1”のテストモード指示状態に設定し、回路ブロ
ック(C)2cに対する回路ブロック指定信号Cを論理
“1”とする。 回路ブロック指定信号A、Bおよび
Fの論理は“0”の状態に維持する。この条件のもとで
は、選択制御信号T&!Cが論理“0”となり、選択制
御信号T&!A、T&!BおよびT&!Fが論理“1”
となる。セレクタ1a、1bおよび1fが第2の入力に
与えられたデータ信号を選択する状態に設定され、セレ
クタ1caおよび1cbが第1の入力に与えられたデー
タ信号を選択する状態に設定される。回路ブロック
(C)2cは、入力ノードc2はセレクタ1aを介して
テストデータ入力端子5aに結合され、入力ノードc3
は、セレクタ1bを介してテストデータ入力端子5bに
結合され、出力ノードc4は、セレクタ1caおよび1
fを介してテストデータ出力端子7fに結合され、出力
ノードc6は、セレクタ1cdを介してテストデータ出
力端子7cに結合される。回路ブロック(C)2cの出
力ノードc1〜c6のすべてが可観測および可制御とな
り、回路ブロック(C)2cへ外部からテストデータ信
号の入出力を行なうことができ、回路ブロック(C)2
cの単体の設計時に準備されかつ確立されたテストデー
タを用いて回路ブロック(C)2cのテストを実施する
ことができる。
る場合について説明する。回路ブロック(C)2cの可
観測かつ可制御でないノード(外部端子に接続されない
ノード)は、入力ノードc2およびc3ならびに出力ノ
ードc4およびc6である。テストモード指示信号Tを
論理“1”のテストモード指示状態に設定し、回路ブロ
ック(C)2cに対する回路ブロック指定信号Cを論理
“1”とする。 回路ブロック指定信号A、Bおよび
Fの論理は“0”の状態に維持する。この条件のもとで
は、選択制御信号T&!Cが論理“0”となり、選択制
御信号T&!A、T&!BおよびT&!Fが論理“1”
となる。セレクタ1a、1bおよび1fが第2の入力に
与えられたデータ信号を選択する状態に設定され、セレ
クタ1caおよび1cbが第1の入力に与えられたデー
タ信号を選択する状態に設定される。回路ブロック
(C)2cは、入力ノードc2はセレクタ1aを介して
テストデータ入力端子5aに結合され、入力ノードc3
は、セレクタ1bを介してテストデータ入力端子5bに
結合され、出力ノードc4は、セレクタ1caおよび1
fを介してテストデータ出力端子7fに結合され、出力
ノードc6は、セレクタ1cdを介してテストデータ出
力端子7cに結合される。回路ブロック(C)2cの出
力ノードc1〜c6のすべてが可観測および可制御とな
り、回路ブロック(C)2cへ外部からテストデータ信
号の入出力を行なうことができ、回路ブロック(C)2
cの単体の設計時に準備されかつ確立されたテストデー
タを用いて回路ブロック(C)2cのテストを実施する
ことができる。
【0193】なおすなわち、回路ブロック♯のテストを
行なう場合、回路ブロック指定信号♯を論理“1”の状
態に設定し、回路ブロック♯の出力ノードに設けられた
セレクタをテストデータ選択状態とすることにより、半
導体集積回路装置900内の任意の回路ブロックの入出
力ノードをすべて可観測かつ可制御とすることができ
る。
行なう場合、回路ブロック指定信号♯を論理“1”の状
態に設定し、回路ブロック♯の出力ノードに設けられた
セレクタをテストデータ選択状態とすることにより、半
導体集積回路装置900内の任意の回路ブロックの入出
力ノードをすべて可観測かつ可制御とすることができ
る。
【0194】上述のように、任意の回路ブロック間の相
互接続回路に2入力1出力のセレクタを設け、セレクタ
の選択制御信号としてテストモード指示信号と対応の回
路ブロックを指定する回路ブロック指定信号の反転信号
とを用いることにより、半導体集積回路装置900内の
内部ノードをすべて外部からアクセス可能状態に設定す
ることができる。これにより各回路ブロックに対して回
路ブロック単体のテスト時の確立されたテストデータを
用いてテストを実施することができる。
互接続回路に2入力1出力のセレクタを設け、セレクタ
の選択制御信号としてテストモード指示信号と対応の回
路ブロックを指定する回路ブロック指定信号の反転信号
とを用いることにより、半導体集積回路装置900内の
内部ノードをすべて外部からアクセス可能状態に設定す
ることができる。これにより各回路ブロックに対して回
路ブロック単体のテスト時の確立されたテストデータを
用いてテストを実施することができる。
【0195】また、異なる回路ブロックの出力ノードに
設けられたセレクタの出力と第2の入力とを直接運搬経
路を形成するように相互接続することにより、テストデ
ータ入力/出力端子を複数の回路ブロックにより共用す
ることができ、テストデータ入力/出力端子数を低減す
ることができる。また、セレクタは規則性をもって配置
されるため、テスト設計が容易となり、設計変更に柔軟
に対応することができる。対応する2つの回路ブロック
間の内部ノードのテストについては、2つの回路ブロッ
クのテストにより該内部ノードが重複して利用されるた
め、内部ノードのテストをおこなうことができる。ま
た、さらにセレクタは第2の入力がテストデータ信号を
受けかつその出力がテストデータ出力端子に結合される
ため、セレクタのテストを実施することができる。
設けられたセレクタの出力と第2の入力とを直接運搬経
路を形成するように相互接続することにより、テストデ
ータ入力/出力端子を複数の回路ブロックにより共用す
ることができ、テストデータ入力/出力端子数を低減す
ることができる。また、セレクタは規則性をもって配置
されるため、テスト設計が容易となり、設計変更に柔軟
に対応することができる。対応する2つの回路ブロック
間の内部ノードのテストについては、2つの回路ブロッ
クのテストにより該内部ノードが重複して利用されるた
め、内部ノードのテストをおこなうことができる。ま
た、さらにセレクタは第2の入力がテストデータ信号を
受けかつその出力がテストデータ出力端子に結合される
ため、セレクタのテストを実施することができる。
【0196】[実施例3]図4は、この発明の半導体集
積回路装置の第3の実施例の構成を示す図である。この
図4に示す半導体集積回路装置の構成においては、それ
ぞれ内部ノード(データ入出力端子に接続される内部ノ
ードを含む)に2入力1出力のセレクタが介挿される。
回路ブロックの出力ノードに接続されるセレクタは、選
択制御信号としてテストモード指示信号と対応の回路ブ
ロック指定信号の反転信号の論理積による得られる信号
を受ける。データ入力端子に与えられたデータ信号を受
けるセレクタは、テストモード指示信号のみを選択制御
信号として受ける。異なる回路ブロックに対して設けら
れたセレクタは多重化(出力と第2の入力とが直接デー
タ伝搬経路を形成する様に相互接続される)される。他
のセレクタの配置の規則は、図3に示す第2の実施例の
セレクタ配置の規則と同じである。
積回路装置の第3の実施例の構成を示す図である。この
図4に示す半導体集積回路装置の構成においては、それ
ぞれ内部ノード(データ入出力端子に接続される内部ノ
ードを含む)に2入力1出力のセレクタが介挿される。
回路ブロックの出力ノードに接続されるセレクタは、選
択制御信号としてテストモード指示信号と対応の回路ブ
ロック指定信号の反転信号の論理積による得られる信号
を受ける。データ入力端子に与えられたデータ信号を受
けるセレクタは、テストモード指示信号のみを選択制御
信号として受ける。異なる回路ブロックに対して設けら
れたセレクタは多重化(出力と第2の入力とが直接デー
タ伝搬経路を形成する様に相互接続される)される。他
のセレクタの配置の規則は、図3に示す第2の実施例の
セレクタ配置の規則と同じである。
【0197】図4において、半導体集積回路装置900
は、データ入力端子8a〜8d、データ出力端子9a〜
9c、および回路ブロック(A〜F)2a〜2fを含
む。
は、データ入力端子8a〜8d、データ出力端子9a〜
9c、および回路ブロック(A〜F)2a〜2fを含
む。
【0198】セレクタ1gaは、その第1の入力にデー
タ入力端子8aからのデータ信号を受け、その第2の入
力にテストデータ入力端子5gからのテストデータ信号
を受け、その出力が回路ブロック(C)2cの入力ノー
ドc1に接続され、かつセレクタ1gbの第2の入力に
接続される。セレクタ1gbは、その第1の入力にデー
タ入力端子8bからのデータ信号を受け、第2の入力に
セレクタ1gaの出力データ信号を受け、その出力が回
路ブロック(A)2aの入力ノードa1およびセレクタ
1gdの第2の入力に接続される。セレクタ1gdは、
その第1の入力にデータ入力端子8dからのデータ信号
を受け、その出力が回路ブロック(B)2bの入力ノー
ドb2およびテストデータ出力端子7gbに接続され
る。セレクタ1gcは、その第1の入力にデータ入力端
子8cからのデータ信号を受け、その第2の入力はテス
トデータ入力端子5gbに接続される。セレクタ1gc
の出力は、回路ブロック(A)2aの入力ノードa2お
よびテストデータ出力端子7gaに接続される。
タ入力端子8aからのデータ信号を受け、その第2の入
力にテストデータ入力端子5gからのテストデータ信号
を受け、その出力が回路ブロック(C)2cの入力ノー
ドc1に接続され、かつセレクタ1gbの第2の入力に
接続される。セレクタ1gbは、その第1の入力にデー
タ入力端子8bからのデータ信号を受け、第2の入力に
セレクタ1gaの出力データ信号を受け、その出力が回
路ブロック(A)2aの入力ノードa1およびセレクタ
1gdの第2の入力に接続される。セレクタ1gdは、
その第1の入力にデータ入力端子8dからのデータ信号
を受け、その出力が回路ブロック(B)2bの入力ノー
ドb2およびテストデータ出力端子7gbに接続され
る。セレクタ1gcは、その第1の入力にデータ入力端
子8cからのデータ信号を受け、その第2の入力はテス
トデータ入力端子5gbに接続される。セレクタ1gc
の出力は、回路ブロック(A)2aの入力ノードa2お
よびテストデータ出力端子7gaに接続される。
【0199】セレクタ1ga〜1gbはテストモード指
示信号Tが論理“1”にあり、テストモードを指定して
いるときには、その第2の入力に与えられたデータ信号
を選択して出力する。
示信号Tが論理“1”にあり、テストモードを指定して
いるときには、その第2の入力に与えられたデータ信号
を選択して出力する。
【0200】セレクタ1aは、その第1の入力が回路ブ
ロック(A)2aの出力ノードa3に接続され、その第
2の入力がテストデータ入力端子5aに接続され、その
出力が回路ブロック(C)2cの入力ノードc2、およ
び回路ブロック(B)2bの入力ノードb1に接続され
る。セレクタ1aは、選択制御信号T&!Aによりその
入力選択状態が決定される。
ロック(A)2aの出力ノードa3に接続され、その第
2の入力がテストデータ入力端子5aに接続され、その
出力が回路ブロック(C)2cの入力ノードc2、およ
び回路ブロック(B)2bの入力ノードb1に接続され
る。セレクタ1aは、選択制御信号T&!Aによりその
入力選択状態が決定される。
【0201】セレクタ1bは、その第1の入力が回路ブ
ロック(B)2bの出力ノードb3に接続され、その第
2の入力がテストデータ入力端子5bに接続され、その
出力はテストデータ出力端子7b、回路ブロック(C)
2cの入力ノードc3および回路ブロック(F)2fの
入力ノードf2に接続される。セレクタ1bは、選択制
御信号T&!Bによりその入力選択状態が決定される。
ロック(B)2bの出力ノードb3に接続され、その第
2の入力がテストデータ入力端子5bに接続され、その
出力はテストデータ出力端子7b、回路ブロック(C)
2cの入力ノードc3および回路ブロック(F)2fの
入力ノードf2に接続される。セレクタ1bは、選択制
御信号T&!Bによりその入力選択状態が決定される。
【0202】セレクタ1caは、その第1の入力が回路
ブロック(C)2cの出力ノードc4に接続され、その
第2の入力がテストデータ入力端子5cbに接続され、
その出力が回路ブロック(D)2dの入力ノードd1お
よびセレクタ1fの第2の入力に接続される。セレクタ
1caは、選択制御信号T&!Cによりその入力選択状
態が決定される。
ブロック(C)2cの出力ノードc4に接続され、その
第2の入力がテストデータ入力端子5cbに接続され、
その出力が回路ブロック(D)2dの入力ノードd1お
よびセレクタ1fの第2の入力に接続される。セレクタ
1caは、選択制御信号T&!Cによりその入力選択状
態が決定される。
【0203】セレクタ1ccは、その第1の入力が回路
ブロック(C)2cの出力ノードc6に接続され、その
第2の入力はテストデータ入力端子5caに接続され、
その出力は回路ブロック(E)2eの入力ノードe1、
回路ブロック(F)2fの入力ノードf1、およびテス
トデータ出力端子7cに接続される。セレクタ1cc
は、セレクタ1caと同様、選択制御信号T&!Cによ
りその入力選択状態が決定される。
ブロック(C)2cの出力ノードc6に接続され、その
第2の入力はテストデータ入力端子5caに接続され、
その出力は回路ブロック(E)2eの入力ノードe1、
回路ブロック(F)2fの入力ノードf1、およびテス
トデータ出力端子7cに接続される。セレクタ1cc
は、セレクタ1caと同様、選択制御信号T&!Cによ
りその入力選択状態が決定される。
【0204】セレクタ1fは、第1の入力が回路ブロッ
ク(F)2fの出力ノードf3に接続され、その第2の
入力がセレクタ1caの出力に接続され、その出力が回
路ブロック(E)2eの入力ノードe2およびテストデ
ータ出力端子7fに接続される。セレクタ1fは、選択
制御信号T&!Fにより、その入力選択状態が決定され
る。
ク(F)2fの出力ノードf3に接続され、その第2の
入力がセレクタ1caの出力に接続され、その出力が回
路ブロック(E)2eの入力ノードe2およびテストデ
ータ出力端子7fに接続される。セレクタ1fは、選択
制御信号T&!Fにより、その入力選択状態が決定され
る。
【0205】セレクタ1cbは、その第1の入力が回路
ブロック(C)2cの出力ノードc5に接続され、その
第2の入力がテストデータ入力端子5ccに接続され、
その出力はセレクタ1eの第2の入力およびデータ出力
端子9bに接続される。セレクタ1cdは、選択制御信
号T&!Cにより入力選択状態が決定される。
ブロック(C)2cの出力ノードc5に接続され、その
第2の入力がテストデータ入力端子5ccに接続され、
その出力はセレクタ1eの第2の入力およびデータ出力
端子9bに接続される。セレクタ1cdは、選択制御信
号T&!Cにより入力選択状態が決定される。
【0206】セレクタ1dは、その第1の入力が回路ブ
ロック(D)2dの出力ノードd2に接続され、その出
力がセレクタ1eの第2の入力接続されかつデータ出力
端子9aに接続される。セレクタ1dは、選択制御信号
T&!Dによりその入力選択状態が決定される。
ロック(D)2dの出力ノードd2に接続され、その出
力がセレクタ1eの第2の入力接続されかつデータ出力
端子9aに接続される。セレクタ1dは、選択制御信号
T&!Dによりその入力選択状態が決定される。
【0207】セレクタ1eは、その第1の入力が回路ブ
ロック(E)2eの出力ノードe3に接続され、その第
2の入力がセレクタ1dの出力に接続され、その出力が
テストデータ出力端子7eおよびデータ出力端子9cに
接続される。セレクタ1eは選択制御信号T&!Eによ
りその入力選択状態が決定される。
ロック(E)2eの出力ノードe3に接続され、その第
2の入力がセレクタ1dの出力に接続され、その出力が
テストデータ出力端子7eおよびデータ出力端子9cに
接続される。セレクタ1eは選択制御信号T&!Eによ
りその入力選択状態が決定される。
【0208】セレクタ1a、1b、1ca、1cb、1
cc、1d、1eおよび1fは、選択制御信号T&!♯
(♯は回路ブロック指定信号)の論理が“1”のとき
に、その第2の入力へ与えられた信号を選択して出力す
る。
cc、1d、1eおよび1fは、選択制御信号T&!♯
(♯は回路ブロック指定信号)の論理が“1”のとき
に、その第2の入力へ与えられた信号を選択して出力す
る。
【0209】この図4に示す半導体集積回路装置の構成
の場合、すべてのノードに対して2入力1出力のセレク
タが配置される。回路ブロックの出力ノードに配置され
るセレクタへは、選択制御信号T&!♯が与えられる。
異なる回路ブロックに対して用いられたセレクタは多重
化される。データ入力端子に設けられるセレクタは、テ
ストモード指示信号を選択制御信号として受ける。した
がって、セレクタの配置の規則性がより改善されてお
り、よりテスト設計が容易となり、設計変更に対しても
柔軟に対応することができる。次に回路ブロックのテス
ト方法について説明する。
の場合、すべてのノードに対して2入力1出力のセレク
タが配置される。回路ブロックの出力ノードに配置され
るセレクタへは、選択制御信号T&!♯が与えられる。
異なる回路ブロックに対して用いられたセレクタは多重
化される。データ入力端子に設けられるセレクタは、テ
ストモード指示信号を選択制御信号として受ける。した
がって、セレクタの配置の規則性がより改善されてお
り、よりテスト設計が容易となり、設計変更に対しても
柔軟に対応することができる。次に回路ブロックのテス
ト方法について説明する。
【0210】テストモード時においては、テストモード
指示信号Tが論理“1”に設定される。このように、入
力端子8a〜8dに接続されるセレクタ1ga〜1gd
がすべて第2の入力選択状態に設定される。回路ブロッ
ク(A)2aに対しては、以下のようにして、テストが
実施される。回路ブロック指定信号Aのみが“1”に設
定され、残りの回路ブロック指定信号B〜Fはすべて論
理“0”に設定される。回路ブロック(A)2aは出力
ノードa3に対して設けられセレクタ1aが第1の入力
ノード選択状態とされ、残りの他の回路ブロックの出力
ノードに設けられたセレクタは、第2の入力に与えられ
たデータ信号を選択する状態に設定される。回路ブロッ
ク(A)2aは入力ノードa1に対しては、テストデー
タ入力端子5ga、セレクタ1gaおよび1gbを介し
てテストデータ信号が印加され、入力ノードa2に対し
ては、セレクタ1gcを介してテストデータ入力端子5
gbからテストデータ信号が印加される。この回路ブロ
ック(A)2aの出力ノードa3から出力されるデータ
信号はセレクタ1aを介してテストデータ出力端子7a
に出力される。これにより、回路ブロック(A)2a単
体のテストデータを用いてこの回路ブロック(A)2a
のテストを実施することができる。
指示信号Tが論理“1”に設定される。このように、入
力端子8a〜8dに接続されるセレクタ1ga〜1gd
がすべて第2の入力選択状態に設定される。回路ブロッ
ク(A)2aに対しては、以下のようにして、テストが
実施される。回路ブロック指定信号Aのみが“1”に設
定され、残りの回路ブロック指定信号B〜Fはすべて論
理“0”に設定される。回路ブロック(A)2aは出力
ノードa3に対して設けられセレクタ1aが第1の入力
ノード選択状態とされ、残りの他の回路ブロックの出力
ノードに設けられたセレクタは、第2の入力に与えられ
たデータ信号を選択する状態に設定される。回路ブロッ
ク(A)2aは入力ノードa1に対しては、テストデー
タ入力端子5ga、セレクタ1gaおよび1gbを介し
てテストデータ信号が印加され、入力ノードa2に対し
ては、セレクタ1gcを介してテストデータ入力端子5
gbからテストデータ信号が印加される。この回路ブロ
ック(A)2aの出力ノードa3から出力されるデータ
信号はセレクタ1aを介してテストデータ出力端子7a
に出力される。これにより、回路ブロック(A)2a単
体のテストデータを用いてこの回路ブロック(A)2a
のテストを実施することができる。
【0211】回路ブロック(B)2bのテスト時におい
ては、入力ノードb1には、テストデータ入力端子5a
およびセレクタ1aを介してテストデータ信号が印加さ
れ、入力ノードb2に対しては、テストデータ入力端子
5ga、セレクタ1ga、1gbおよび1gdを介して
テストデータ信号が印加される。回路ブロック(B)2
bの動作結果を示すデータ信号は、その出力ノードb3
からセレクタ1bを介してテストデータ出力端子7bに
出力される。
ては、入力ノードb1には、テストデータ入力端子5a
およびセレクタ1aを介してテストデータ信号が印加さ
れ、入力ノードb2に対しては、テストデータ入力端子
5ga、セレクタ1ga、1gbおよび1gdを介して
テストデータ信号が印加される。回路ブロック(B)2
bの動作結果を示すデータ信号は、その出力ノードb3
からセレクタ1bを介してテストデータ出力端子7bに
出力される。
【0212】回路ブロック(C)2cのテストを実施す
る場合には、入力ノードc1へは、テストデータ信号が
テストデータ入力端子5gaおよびセレクタ1gaを介
して与えられ、入力ノードc2には、テストデータ入力
端子5aおよびセレクタ1aを介してテストデータ信号
が印加され、入力ノードc3には、テストデータ入力端
子5bおよびセレクタ1bを介してテストデータ信号が
印加される。回路ブロック(C)2cの出力ノードc4
からのデータ信号は、セレクタ1caおよび1fを介し
てテストデータ出力端子7fに伝達され、出力ノードc
5からのデータ信号はセレクタ1cbを介してデータ出
力端子9bに伝達され、出力ノードc6からのデータ信
号は、セレクタ1ccを介してテストデータ出力端子7
cに出力される。
る場合には、入力ノードc1へは、テストデータ信号が
テストデータ入力端子5gaおよびセレクタ1gaを介
して与えられ、入力ノードc2には、テストデータ入力
端子5aおよびセレクタ1aを介してテストデータ信号
が印加され、入力ノードc3には、テストデータ入力端
子5bおよびセレクタ1bを介してテストデータ信号が
印加される。回路ブロック(C)2cの出力ノードc4
からのデータ信号は、セレクタ1caおよび1fを介し
てテストデータ出力端子7fに伝達され、出力ノードc
5からのデータ信号はセレクタ1cbを介してデータ出
力端子9bに伝達され、出力ノードc6からのデータ信
号は、セレクタ1ccを介してテストデータ出力端子7
cに出力される。
【0213】回路ブロック(D)2dのテスト実施にお
いては、テストデータ信号がテストデータ入力端子5c
bからセレクタ1caを介して入力ノードd1に印加さ
れる。回路ブロック(D)2dから出力されるデータ信
号は、出力ノードd2からセレクタ1dを介してデータ
出力端子9aに伝達される。
いては、テストデータ信号がテストデータ入力端子5c
bからセレクタ1caを介して入力ノードd1に印加さ
れる。回路ブロック(D)2dから出力されるデータ信
号は、出力ノードd2からセレクタ1dを介してデータ
出力端子9aに伝達される。
【0214】回路ブロック(E)2eのテストの実施の
場合には、入力ノードe1に対するテストデータ信号は
テストデータ入力端子5caからセレクタ1ccを介し
て印加され、入力ノードe2に対しては、テストデータ
信号がテストデータ入力端子5cbおよびセレクタ1c
a,1fを介して印加される。回路ブロック(E)2e
から出力されるデータ信号は出力ノードe3からセレク
タ1eを介してデータ出力端子9cへ伝達される。
場合には、入力ノードe1に対するテストデータ信号は
テストデータ入力端子5caからセレクタ1ccを介し
て印加され、入力ノードe2に対しては、テストデータ
信号がテストデータ入力端子5cbおよびセレクタ1c
a,1fを介して印加される。回路ブロック(E)2e
から出力されるデータ信号は出力ノードe3からセレク
タ1eを介してデータ出力端子9cへ伝達される。
【0215】回路ブロック(F)2fのテスト時には、
入力ノードf1がテストデータ入力端子5caへセレク
タ1ccを介して結合され、入力ノードf2がセレクタ
1bを介してテストデータ入力端子5bに結合され、出
力ノードf3がセレクタ1fを介してテストデータ出力
端子7fに結合される。
入力ノードf1がテストデータ入力端子5caへセレク
タ1ccを介して結合され、入力ノードf2がセレクタ
1bを介してテストデータ入力端子5bに結合され、出
力ノードf3がセレクタ1fを介してテストデータ出力
端子7fに結合される。
【0216】以上のようにして、半導体集積回路装置9
00のすべての内部ノードに対してテスト動作時には外
部からアクセス可能となり、回路ブロック単体に対して
確立されたテストデータを用いて各回路ブロックのテス
トを実施することができる。
00のすべての内部ノードに対してテスト動作時には外
部からアクセス可能となり、回路ブロック単体に対して
確立されたテストデータを用いて各回路ブロックのテス
トを実施することができる。
【0217】以上のように、この第3の実施例の構成に
従えば、半導体集積回路装置のすべての内部ノードに対
して2入力1出力のセレクタを設け、このセレクタの配
置に対し規則性をもたせたため、すべてのノードが可観
測かつ可制御となるとともに、テストデータ入出力端子
数を低減することができ、またテスト設計が容易となる
とともに設計変更に柔軟に対応することができる。ま
た、回路ブロック間の相互接続回路(内部ノード)につ
いては、2つの回路ブロックのテスト結果を利用するこ
とによりテストすることができる。
従えば、半導体集積回路装置のすべての内部ノードに対
して2入力1出力のセレクタを設け、このセレクタの配
置に対し規則性をもたせたため、すべてのノードが可観
測かつ可制御となるとともに、テストデータ入出力端子
数を低減することができ、またテスト設計が容易となる
とともに設計変更に柔軟に対応することができる。ま
た、回路ブロック間の相互接続回路(内部ノード)につ
いては、2つの回路ブロックのテスト結果を利用するこ
とによりテストすることができる。
【0218】[実施例4]図5は、この発明の第4の実
施例である半導体集積回路装置の構成を示す図である。
図5においては2つの回路ブロック(A、B)2aおよ
び2bを代表的に示す。この図5に示す半導体集積回路
装置の構成においては、2つの回路ブロック2aおよび
2bの間の接続経路に挿入されたセレクタ1aの出力と
回路ブロック(B)2bの入力ノードb1の間にスルー
ラッチ10aが挿入される。スルーラッチ10aは、制
御信号φSを受けるクロック入力Kと、セレクタ1aの
出力からのデータ信号を受ける入力Dと、回路ブロック
(B)2bの入力ノードb1に接続される出力Qを有す
る。スルーラッチ10aは、制御信号φSが第1の論理
状態のときにスルー状態とされ、その入力Dに与えられ
たデータ信号を出力Qを介して出力する。制御信号φS
の第2の論理状態のときには、このスルーラッチ10a
はラッチ状態となり、制御信号φSの第2の論理状態遷
移前の入力Dに与えられたデータ信号をラッチして入力
Dと出力Qと分離するとともに、そのラッチ信号を出力
Qから持続的に出力する。このスルーラッチ10aに与
えられる制御信号φSは、通常動作モード時において
は、スルーラッチ10aはスルー状態に設定し、テスト
動作モード時において回路ブロック(A)2aまたはセ
レクタ1aのテストが行なわれる場合には、スルーラッ
チ10aをラッチ状態に設定する。回路ブロック(B)
2bのテストが実施される場合には、このスルーラッチ
10aはスルー状態に設定される。セレクタ1aへセレ
クタ選択端子6aを介して選択制御信号T&!Aが与え
られる場合、制御信号φSとしては、信号T&Aを用
い、この制御信号φS(T&A)の論理“0”のときの
スルー状態に設定するように構成することにより所望の
状態にスルーラッチ10aを設定することができる。
施例である半導体集積回路装置の構成を示す図である。
図5においては2つの回路ブロック(A、B)2aおよ
び2bを代表的に示す。この図5に示す半導体集積回路
装置の構成においては、2つの回路ブロック2aおよび
2bの間の接続経路に挿入されたセレクタ1aの出力と
回路ブロック(B)2bの入力ノードb1の間にスルー
ラッチ10aが挿入される。スルーラッチ10aは、制
御信号φSを受けるクロック入力Kと、セレクタ1aの
出力からのデータ信号を受ける入力Dと、回路ブロック
(B)2bの入力ノードb1に接続される出力Qを有す
る。スルーラッチ10aは、制御信号φSが第1の論理
状態のときにスルー状態とされ、その入力Dに与えられ
たデータ信号を出力Qを介して出力する。制御信号φS
の第2の論理状態のときには、このスルーラッチ10a
はラッチ状態となり、制御信号φSの第2の論理状態遷
移前の入力Dに与えられたデータ信号をラッチして入力
Dと出力Qと分離するとともに、そのラッチ信号を出力
Qから持続的に出力する。このスルーラッチ10aに与
えられる制御信号φSは、通常動作モード時において
は、スルーラッチ10aはスルー状態に設定し、テスト
動作モード時において回路ブロック(A)2aまたはセ
レクタ1aのテストが行なわれる場合には、スルーラッ
チ10aをラッチ状態に設定する。回路ブロック(B)
2bのテストが実施される場合には、このスルーラッチ
10aはスルー状態に設定される。セレクタ1aへセレ
クタ選択端子6aを介して選択制御信号T&!Aが与え
られる場合、制御信号φSとしては、信号T&Aを用
い、この制御信号φS(T&A)の論理“0”のときの
スルー状態に設定するように構成することにより所望の
状態にスルーラッチ10aを設定することができる。
【0219】図6は、図5に示すスルーラッチ10aの
構成の一例を示す図である。図6のスルーラッチ10a
は、制御信号φSを反転し、反転制御信号!φSを生成
するインバータ11と、制御信号φSおよび!φSに応
答して導通するトランスミッションゲート12と、信号
線13上のデータ信号をラッチするたとえば2段のイン
バータで構成されるラッチ14を含む。トランスミッシ
ョンゲート12は、pチャネルMOSトランジスタ(絶
縁ゲート型電界効果トランジスタ)とnチャネルMOS
トランジスタの並列接続により構成され、制御信号φS
が論理“0”のときのトランスミッションゲート12が
導通状態とされ、制御信号φSが論理“1”のときに遮
断状態とされる。トランスミッションゲート12が導通
状態のときにこのスルーラッチ10aがスルー状態とさ
れ、トランスミッションゲート12が遮断状態のときに
このスルーラッチ10aがラッチ状態とされる。
構成の一例を示す図である。図6のスルーラッチ10a
は、制御信号φSを反転し、反転制御信号!φSを生成
するインバータ11と、制御信号φSおよび!φSに応
答して導通するトランスミッションゲート12と、信号
線13上のデータ信号をラッチするたとえば2段のイン
バータで構成されるラッチ14を含む。トランスミッシ
ョンゲート12は、pチャネルMOSトランジスタ(絶
縁ゲート型電界効果トランジスタ)とnチャネルMOS
トランジスタの並列接続により構成され、制御信号φS
が論理“0”のときのトランスミッションゲート12が
導通状態とされ、制御信号φSが論理“1”のときに遮
断状態とされる。トランスミッションゲート12が導通
状態のときにこのスルーラッチ10aがスルー状態とさ
れ、トランスミッションゲート12が遮断状態のときに
このスルーラッチ10aがラッチ状態とされる。
【0220】図5に示すように、セレクタ1aの出力と
次段の対応の回路ブロック(B)2bの入力ノードとの
間にスルーラッチ10aを設けることにより以下の利点
が得られる。テスト対象が回路ブロック(A)2aの場
合は、スルーラッチ10aはラッチ状態とされる。これ
により、回路ブロック(B)2bの入力ノードb1のデ
ータ信号はその論理が変化せず、一定の状態に保持され
る。これにより、回路ブロック(B)2bの動作(内部
回路素子のトランジスタのスイッチング動作)を防止す
ることができ、回路ブロック(B)2bの動作によるノ
イズの発生を抑制することができ、正確にテスト対象と
なる回路ブロック2aはセレクタ1aのテストを実施す
ることができる。セレクタ1aがテスト対象のときスル
ーラッチ10aがラッチ状態とされてもよい。
次段の対応の回路ブロック(B)2bの入力ノードとの
間にスルーラッチ10aを設けることにより以下の利点
が得られる。テスト対象が回路ブロック(A)2aの場
合は、スルーラッチ10aはラッチ状態とされる。これ
により、回路ブロック(B)2bの入力ノードb1のデ
ータ信号はその論理が変化せず、一定の状態に保持され
る。これにより、回路ブロック(B)2bの動作(内部
回路素子のトランジスタのスイッチング動作)を防止す
ることができ、回路ブロック(B)2bの動作によるノ
イズの発生を抑制することができ、正確にテスト対象と
なる回路ブロック2aはセレクタ1aのテストを実施す
ることができる。セレクタ1aがテスト対象のときスル
ーラッチ10aがラッチ状態とされてもよい。
【0221】[実施例5]図7は、この発明の第5の実
施例である半導体集積回路装置の構成を示す図である。
図7に示す半導体集積回路装置の構成においては、2つ
の回路ブロック(AおよびB)2aおよび2bを代表的
に示す。この半導体集積回路装置900は、さらにデー
タ出力端子9cへデータ信号を出力する出力バッファ1
6aを含む。先の実施例と同様、内部ノードには、セレ
クタ1aaおよび1abが挿入される。セレクタ1aa
は、第1の入力が回路ブロック(A)の出力ノードa3
からのデータ信号を受けるように接続され、その第2の
入力がテストデータ入力端子5abからのテストデータ
信号を受けるように接続される。セレクタ1abは、そ
の第1の入力が、回路ブロック(A)2aの出力ノード
a4からのデータ信号を受けるように接続され、その第
2の入力がテストデータ入力端子5aaからのテストデ
ータ信号を受けるように接続される。セレクタ1aaお
よび1abは、セレクタ選択入力端子6aに与えられる
選択制御信号に従ってその入力選択状態が決定される。
セレクタ1aaの出力は回路ブロック(B)2bの入力
ノードb1とテストデータ出力端子7aに接続される。
施例である半導体集積回路装置の構成を示す図である。
図7に示す半導体集積回路装置の構成においては、2つ
の回路ブロック(AおよびB)2aおよび2bを代表的
に示す。この半導体集積回路装置900は、さらにデー
タ出力端子9cへデータ信号を出力する出力バッファ1
6aを含む。先の実施例と同様、内部ノードには、セレ
クタ1aaおよび1abが挿入される。セレクタ1aa
は、第1の入力が回路ブロック(A)の出力ノードa3
からのデータ信号を受けるように接続され、その第2の
入力がテストデータ入力端子5abからのテストデータ
信号を受けるように接続される。セレクタ1abは、そ
の第1の入力が、回路ブロック(A)2aの出力ノード
a4からのデータ信号を受けるように接続され、その第
2の入力がテストデータ入力端子5aaからのテストデ
ータ信号を受けるように接続される。セレクタ1aaお
よび1abは、セレクタ選択入力端子6aに与えられる
選択制御信号に従ってその入力選択状態が決定される。
セレクタ1aaの出力は回路ブロック(B)2bの入力
ノードb1とテストデータ出力端子7aに接続される。
【0222】セレクタ1abと出力バッファ16aの間
にスルーラッチ10bが挿入される。スルーラッチ10
bは制御信号φSをクロック入力ノードKに受け、その
入力Dにセレクタ1abの出力するデータ信号を受け、
その出力Qが出力バッファ16aの入力に接続される。
スルーラッチ10bは、回路ブロック(AおよびB)2
aおよび2bならびにセレクタ1aaおよび1abのテ
スト動作時においては、ラッチ状態に設定される。出力
バッファ16aのテスト動作時および通常動作時におい
ては、このスルーラッチ10bはスルー状態に設定され
る。出力バッファ16aは、データ出力端子9cに接続
される外部配線を高速で駆動する必要があり、比較的大
きな駆動力を有する。したがって、出力バッファ16a
が動作したときには、比較的大きなスイッチングノイズ
(データ出力端子9cにおけるリンギングおよび電源電
圧の変動など)が生じるおそれがある。したがって、こ
の回路ブロック2aおよび2bならびにセレクタ1aa
および1abのテスト動作時において、スルーラッチ1
0bをラッチ状態に設定し、出力バッファ16aの動作
を禁止することにより、このテスト動作時における出力
バッファ16aのスイッチング動作に起因するノイズの
発生を抑制することができ、正確に回路ブロックまたは
セレクタのテストを正確に実施することができる。
にスルーラッチ10bが挿入される。スルーラッチ10
bは制御信号φSをクロック入力ノードKに受け、その
入力Dにセレクタ1abの出力するデータ信号を受け、
その出力Qが出力バッファ16aの入力に接続される。
スルーラッチ10bは、回路ブロック(AおよびB)2
aおよび2bならびにセレクタ1aaおよび1abのテ
スト動作時においては、ラッチ状態に設定される。出力
バッファ16aのテスト動作時および通常動作時におい
ては、このスルーラッチ10bはスルー状態に設定され
る。出力バッファ16aは、データ出力端子9cに接続
される外部配線を高速で駆動する必要があり、比較的大
きな駆動力を有する。したがって、出力バッファ16a
が動作したときには、比較的大きなスイッチングノイズ
(データ出力端子9cにおけるリンギングおよび電源電
圧の変動など)が生じるおそれがある。したがって、こ
の回路ブロック2aおよび2bならびにセレクタ1aa
および1abのテスト動作時において、スルーラッチ1
0bをラッチ状態に設定し、出力バッファ16aの動作
を禁止することにより、このテスト動作時における出力
バッファ16aのスイッチング動作に起因するノイズの
発生を抑制することができ、正確に回路ブロックまたは
セレクタのテストを正確に実施することができる。
【0223】[実施例6]図8は、この発明の第6の実
施例である半導体集積回路装置の構成を示す図である。
図8においては、2つの回路ブロック(AおよびB)2
aおよび2bを代表的に示す。図8において2つの回路
ブロック(AおよびB)2aおよび2bの間の相互接続
経路に2つのセレクタ1aおよび21aが挿入される。
セレクタ1aは、その第1の入力に回路ブロック2aの
出力ノードa3からのデータ信号を受け、その第2の入
力に、テストデータ入力端子5aからのテストデータ信
号を受ける。セレクタ21aは、その第1の入力にセレ
クタ1aの出力からのデータ信号を受け、その第2の入
力に固定データ(論理“1”または“0”)のデータを
受ける。セレクタ1aの出力は、またテストデータ出力
端子7aに接続され、セレクタ21aの出力は、回路ブ
ロック(B)2bの入力ノードb1に接続される。セレ
クタ1aは、セレクタ選択入力端子6aaからの選択制
御信号によりその入力選択状態が設定され、セレクタ2
1aは、セレクタ選択入力端子6abからの選択制御信
号によりその入力選択状態が決定される。次に動作につ
いて説明する。
施例である半導体集積回路装置の構成を示す図である。
図8においては、2つの回路ブロック(AおよびB)2
aおよび2bを代表的に示す。図8において2つの回路
ブロック(AおよびB)2aおよび2bの間の相互接続
経路に2つのセレクタ1aおよび21aが挿入される。
セレクタ1aは、その第1の入力に回路ブロック2aの
出力ノードa3からのデータ信号を受け、その第2の入
力に、テストデータ入力端子5aからのテストデータ信
号を受ける。セレクタ21aは、その第1の入力にセレ
クタ1aの出力からのデータ信号を受け、その第2の入
力に固定データ(論理“1”または“0”)のデータを
受ける。セレクタ1aの出力は、またテストデータ出力
端子7aに接続され、セレクタ21aの出力は、回路ブ
ロック(B)2bの入力ノードb1に接続される。セレ
クタ1aは、セレクタ選択入力端子6aaからの選択制
御信号によりその入力選択状態が設定され、セレクタ2
1aは、セレクタ選択入力端子6abからの選択制御信
号によりその入力選択状態が決定される。次に動作につ
いて説明する。
【0224】回路ブロック(A)2aのテストを実施す
る場合、セレクタ1aは、第1の入力選択状態に設定さ
れ、セレクタ21aは第2の入力選択状態に設定され
る。この状態においては、回路ブロック2aの出力ノー
ドa2がセレクタ1aを介してテストデータ出力端子7
aに結合される。回路ブロック2bの入力ノードb1へ
は、固定データ(論理“1”または“0”)が与えられ
る。この状態においては、回路ブロック2bにおいて
は、内部のスイッチングトランジスタが動作せず、回路
ブロック(B)2bの内部状態が一定に保持される。こ
れにより、回路ブロック(A)2aのテスト実施時にお
いて回路ブロック(B)2bからのノイズ発生を抑制す
ることができる。
る場合、セレクタ1aは、第1の入力選択状態に設定さ
れ、セレクタ21aは第2の入力選択状態に設定され
る。この状態においては、回路ブロック2aの出力ノー
ドa2がセレクタ1aを介してテストデータ出力端子7
aに結合される。回路ブロック2bの入力ノードb1へ
は、固定データ(論理“1”または“0”)が与えられ
る。この状態においては、回路ブロック2bにおいて
は、内部のスイッチングトランジスタが動作せず、回路
ブロック(B)2bの内部状態が一定に保持される。こ
れにより、回路ブロック(A)2aのテスト実施時にお
いて回路ブロック(B)2bからのノイズ発生を抑制す
ることができる。
【0225】回路ブロック(B)2bのテスト動作時に
おいては、セレクタ1aが第2の入力選択状態、セレク
タ21aが第1の入力選択状態にそれぞれ設定され、テ
ストデータ入力端子5aからのテストデータ信号が回路
ブロック(B)2bの入力ノードb1へ与えられる。こ
のとき、回路ブロック(A)2aの動作を禁止する場合
には、この回路ブロック2aの入力ノードa1およびa
2の前段にセレクタ21aと同様の構成のセレクタが設
けられればよい。すなわち、この図8に示す構成におい
て出力変化抑止用のセレクタを先の図1ないし図4に示
すセレクタの出力に接続することにより、ある回路ブロ
ックのテスト動作時において他の回路ブロックをすべて
非動作状態とすることができ、正確に回路ブロック単体
のテストを実施することができる。
おいては、セレクタ1aが第2の入力選択状態、セレク
タ21aが第1の入力選択状態にそれぞれ設定され、テ
ストデータ入力端子5aからのテストデータ信号が回路
ブロック(B)2bの入力ノードb1へ与えられる。こ
のとき、回路ブロック(A)2aの動作を禁止する場合
には、この回路ブロック2aの入力ノードa1およびa
2の前段にセレクタ21aと同様の構成のセレクタが設
けられればよい。すなわち、この図8に示す構成におい
て出力変化抑止用のセレクタを先の図1ないし図4に示
すセレクタの出力に接続することにより、ある回路ブロ
ックのテスト動作時において他の回路ブロックをすべて
非動作状態とすることができ、正確に回路ブロック単体
のテストを実施することができる。
【0226】[実施例7]図9は、この発明の第7の実
施例である半導体集積回路装置の構成を示す図である。
図9においては、2つの回路ブロック(AおよびB)2
aおよび2bと1つ出力バッファ16aを代表的に示
す。複数の回路ブロックおよび複数の出力バッファが設
けられている場合においても同様にこの構成を拡張する
ことができる。
施例である半導体集積回路装置の構成を示す図である。
図9においては、2つの回路ブロック(AおよびB)2
aおよび2bと1つ出力バッファ16aを代表的に示
す。複数の回路ブロックおよび複数の出力バッファが設
けられている場合においても同様にこの構成を拡張する
ことができる。
【0227】回路ブロック(A)2aと回路ブロック
(B)2bの間の相互接続経路にセレクタ1aaが挿入
され、回路ブロック(A)2aと出力バッファ16aの
間にセレクタ1abおよび21aが挿入される。セレク
タ1aaはその第1の入力が回路ブロック2aの出力ノ
ードa3からのデータ信号を受け、その第2の入力にテ
ストデータ入力端子5abからのテストデータ信号を受
ける。セレクタ1aaの出力はテストデータ出力端子7
aaおよび回路ブロック2bの入力ノードb1に接続さ
れる。
(B)2bの間の相互接続経路にセレクタ1aaが挿入
され、回路ブロック(A)2aと出力バッファ16aの
間にセレクタ1abおよび21aが挿入される。セレク
タ1aaはその第1の入力が回路ブロック2aの出力ノ
ードa3からのデータ信号を受け、その第2の入力にテ
ストデータ入力端子5abからのテストデータ信号を受
ける。セレクタ1aaの出力はテストデータ出力端子7
aaおよび回路ブロック2bの入力ノードb1に接続さ
れる。
【0228】セレクタ1abは、その第1の入力に回路
ブロック2aの出力ノードa4からのデータ信号を受
け、その第2の入力にテストデータ入力端子5aaから
のテストデータ信号を受ける。セレクタ1abの出力
は、テストデータ出力端子7abに接続されかつセレク
タ21aの第1の入力に接続される。セレクタ21aの
第2の入力は固定データ(論理“1”または“0”)が
与えられる。セレクタ21aの出力へは出力バッファ1
6aの入力に接続される。セレクタ1aa、1abおよ
びセレクタ21aへは、セレクタ選択入力端子6aから
の選択制御信号が共通に与えられるように示される。セ
レクタ21aへは、別のセレクタ選択入力端子から選択
制御信号が印加され、回路ブロック(A)2aのテスト
を実施する場合に回路ブロック(A)2aと出力バッフ
ァ16aとを分離するとともに、出力バッファ16a単
体のテストが実施されるように構成されてもよい。以下
の説明においては、単に出力バッファ16aの動作は回
路ブロック(B)2bの動作に対して影響を及ぼす場合
についてのみ考案される。回路ブロック(A)2aのテ
ストを実施する場合には、セレクタ1aaおよび1ab
が第1の入力選択状態に設定される。テスト時、回路ブ
ロック(A)2aへは、データ入力端子8aおよび8b
からのテストデータ信号が入力ノードa1およびa2へ
与えられ、出力ノードa3およびa4からのデータ信号
はセレクタ1aaおよび1abを介してテストデータ出
力端子7aaおよび7abへ出力される。
ブロック2aの出力ノードa4からのデータ信号を受
け、その第2の入力にテストデータ入力端子5aaから
のテストデータ信号を受ける。セレクタ1abの出力
は、テストデータ出力端子7abに接続されかつセレク
タ21aの第1の入力に接続される。セレクタ21aの
第2の入力は固定データ(論理“1”または“0”)が
与えられる。セレクタ21aの出力へは出力バッファ1
6aの入力に接続される。セレクタ1aa、1abおよ
びセレクタ21aへは、セレクタ選択入力端子6aから
の選択制御信号が共通に与えられるように示される。セ
レクタ21aへは、別のセレクタ選択入力端子から選択
制御信号が印加され、回路ブロック(A)2aのテスト
を実施する場合に回路ブロック(A)2aと出力バッフ
ァ16aとを分離するとともに、出力バッファ16a単
体のテストが実施されるように構成されてもよい。以下
の説明においては、単に出力バッファ16aの動作は回
路ブロック(B)2bの動作に対して影響を及ぼす場合
についてのみ考案される。回路ブロック(A)2aのテ
ストを実施する場合には、セレクタ1aaおよび1ab
が第1の入力選択状態に設定される。テスト時、回路ブ
ロック(A)2aへは、データ入力端子8aおよび8b
からのテストデータ信号が入力ノードa1およびa2へ
与えられ、出力ノードa3およびa4からのデータ信号
はセレクタ1aaおよび1abを介してテストデータ出
力端子7aaおよび7abへ出力される。
【0229】回路ブロック(B)2bのテストを実施す
る場合、セレクタ1aa、1abおよび21aは第2の
入力選択状態に設定される。出力バッファ16aには、
セレクタ21aから固定データ(論理“1”または
“0”)が与えられ、出力バッファ16aのスイッチン
グ動作が禁止される。この状態において、回路ブロック
(B)2bの入力ノードb1へテストデータ入力端子5
abからセレクタ1aaを介してテストデータ信号が印
加される。回路ブロック(B)2bからのテストデータ
信号は出力ノードb3およびb4を介してデータ出力端
子9aおよび9bを介して出力される。
る場合、セレクタ1aa、1abおよび21aは第2の
入力選択状態に設定される。出力バッファ16aには、
セレクタ21aから固定データ(論理“1”または
“0”)が与えられ、出力バッファ16aのスイッチン
グ動作が禁止される。この状態において、回路ブロック
(B)2bの入力ノードb1へテストデータ入力端子5
abからセレクタ1aaを介してテストデータ信号が印
加される。回路ブロック(B)2bからのテストデータ
信号は出力ノードb3およびb4を介してデータ出力端
子9aおよび9bを介して出力される。
【0230】テスト動作時において大きな駆動力を有
し、リンギングなどのノイズ発生の原因となる出力バッ
ファ16aを不動作状態とすることにより、正確にテス
ト対象となる回路ブロックのテストを実施することがで
きる。
し、リンギングなどのノイズ発生の原因となる出力バッ
ファ16aを不動作状態とすることにより、正確にテス
ト対象となる回路ブロックのテストを実施することがで
きる。
【0231】[実施例8]図10は、この発明の第8の
実施例である半導体集積回路装置の構成を示す図であ
る。図10において、半導体集積回路装置に含まれる複
数の回路ブロックのうちの1つの回路ブロックに関連す
る単位ブロックの構成を示す。図10において、単位ブ
ロック910は、所定の処理を行なう機能回路ブロック
(先の実施例で説明した回路ブロックに相当する)2c
と、この機能回路ブロック2cの入力ノードc1〜c3
それぞれに対応する第1の入力ノードC1〜C3と、機
能回路ブロック2cの出力ノードc4〜c6それぞれに
対応する第1の出力ノードc4〜c6と、出力ノードc
4〜c6それぞれに対応して設けられるセレクタ1c
a、1cbおよび1ccと、セレクタ1ca〜1ccそ
れぞれに対するテストデータ入力ノードTI1、TI2
およびTI3と、セレクタ1ca〜1ccそれぞれに対
するテストデータ出力ノードTO1、TO2およびTO
3と、テストモード指示信号入力ノードTと、回路ブロ
ック指定信号入力ノードCを含む。
実施例である半導体集積回路装置の構成を示す図であ
る。図10において、半導体集積回路装置に含まれる複
数の回路ブロックのうちの1つの回路ブロックに関連す
る単位ブロックの構成を示す。図10において、単位ブ
ロック910は、所定の処理を行なう機能回路ブロック
(先の実施例で説明した回路ブロックに相当する)2c
と、この機能回路ブロック2cの入力ノードc1〜c3
それぞれに対応する第1の入力ノードC1〜C3と、機
能回路ブロック2cの出力ノードc4〜c6それぞれに
対応する第1の出力ノードc4〜c6と、出力ノードc
4〜c6それぞれに対応して設けられるセレクタ1c
a、1cbおよび1ccと、セレクタ1ca〜1ccそ
れぞれに対するテストデータ入力ノードTI1、TI2
およびTI3と、セレクタ1ca〜1ccそれぞれに対
するテストデータ出力ノードTO1、TO2およびTO
3と、テストモード指示信号入力ノードTと、回路ブロ
ック指定信号入力ノードCを含む。
【0232】この単位ブロック910はさらに、テスト
モード指示信号Tおよび回路ブロック指定信号Cをゲー
ト処理してセレクタ1ca〜1ccへ共通の選択制御信
号T&!Cを生成するゲート回路22を含む。このゲー
ト回路22は、ノードTに与えられたテストモード指示
信号Tを受ける正入力とノードCに与えられた回路ブロ
ック指定信号Cを負の入力に受ける論理積ゲート(AN
Dゲート)により構成される。
モード指示信号Tおよび回路ブロック指定信号Cをゲー
ト処理してセレクタ1ca〜1ccへ共通の選択制御信
号T&!Cを生成するゲート回路22を含む。このゲー
ト回路22は、ノードTに与えられたテストモード指示
信号Tを受ける正入力とノードCに与えられた回路ブロ
ック指定信号Cを負の入力に受ける論理積ゲート(AN
Dゲート)により構成される。
【0233】各回路ブロックの出力ノードには、それぞ
れ規則性をもってセレクタが配置されている。この単位
ブロック910を用いて半導体集積回路装置全体を構成
することにより、集積回路装置の設計が容易となる。特
に、この機能回路ブロック2cは機能が検証された場合
には、セレクタとともに単位ブロック910をライブラ
リとして登録しておくことにより、セルベースでの設
計、階層設計などの方法に従って半導体集積回路装置全
体を設計する際、この登録されたライブラリから必要な
単位ブロック910を読出すことにより、半導体集積回
路装置の設計が容易となる。また回路設計変更に対して
も単位ブロックにおいて実施し、この変更された回路ブ
ロックをライブラリとして登録しておくことによって容
易に設計変更に対しても柔軟に対応することができる。
れ規則性をもってセレクタが配置されている。この単位
ブロック910を用いて半導体集積回路装置全体を構成
することにより、集積回路装置の設計が容易となる。特
に、この機能回路ブロック2cは機能が検証された場合
には、セレクタとともに単位ブロック910をライブラ
リとして登録しておくことにより、セルベースでの設
計、階層設計などの方法に従って半導体集積回路装置全
体を設計する際、この登録されたライブラリから必要な
単位ブロック910を読出すことにより、半導体集積回
路装置の設計が容易となる。また回路設計変更に対して
も単位ブロックにおいて実施し、この変更された回路ブ
ロックをライブラリとして登録しておくことによって容
易に設計変更に対しても柔軟に対応することができる。
【0234】[実施例9]図11は、この発明に従って
構成された半導体集積回路装置のテスト方法を示すフロ
ー図である。先の実施例において説明したように、この
発明に従う半導体集積回路装置は、各回路ブロックを他
の回路ブロックから分離して外部からアクセスすること
ができる。これにより、半導体集積回路装置を回路ブロ
ック単位でテストすることができる。以下のこの発明に
従う半導体集積回路装置のテスト方法について説明す
る。
構成された半導体集積回路装置のテスト方法を示すフロ
ー図である。先の実施例において説明したように、この
発明に従う半導体集積回路装置は、各回路ブロックを他
の回路ブロックから分離して外部からアクセスすること
ができる。これにより、半導体集積回路装置を回路ブロ
ック単位でテストすることができる。以下のこの発明に
従う半導体集積回路装置のテスト方法について説明す
る。
【0235】半導体集積回路装置に適当な入力データを
印加して通常動作させる(セレクタはすべて対応の回路
ブロックの出力ノードまたはデータ入力端子からのデー
タ信号を選択する状態に設定されている)(ステップS
1)。
印加して通常動作させる(セレクタはすべて対応の回路
ブロックの出力ノードまたはデータ入力端子からのデー
タ信号を選択する状態に設定されている)(ステップS
1)。
【0236】この通常動作において、特に詳細に内部の
ノードの信号状態(各回路ブロックの動作状態)の解析
を望むサイクル(たとえば信号動作条件の厳しいサイク
ル)において、半導体集積回路装置の動作を停止させる
(データ入力端子に印加されるデータ信号はその時の状
態を保持する)(ステップS2)。
ノードの信号状態(各回路ブロックの動作状態)の解析
を望むサイクル(たとえば信号動作条件の厳しいサイク
ル)において、半導体集積回路装置の動作を停止させる
(データ入力端子に印加されるデータ信号はその時の状
態を保持する)(ステップS2)。
【0237】この状態において、特に解析を行なうべき
特定の回路ブロックを選択して(セレクタを用いて)、
他の回路ブロックから分離しかつこの特定の回路ブロッ
クの入出力ノードをすべて可観測かつ可制御状態に設定
する。このとき、特定の回路ブロックの出力するデータ
信号は、通常動作時の状態を保持しており、この特定の
回路ブロックの出力するデータ信号を観測する。この観
測された出力データ信号が正確な論理レベルに設定され
ているかなどを判別し、この特定の回路ブロックの出力
データ信号に異常があるか否かを判定する。異常がある
と判定された場合、この外部から特定の回路ブロックに
対し、特定の回路ブロック単体に対し確立されたテスト
データ信号を印加し、特定の回路ブロックを動作させて
その出力データ信号を観測する。半導体集積回路装置に
組込まれた回路ブロックが正常に動作しているか否かの
識別が実行される(デバックモード)。特に特定の回路
ブロックにおいて検出された異常が致命的なものの場合
には、その異常原因を解析し、その原因を取除くために
半導体集積回路装置の設計変更(配線レイアウトの変更
等)が行なわれる(デバックモード)。
特定の回路ブロックを選択して(セレクタを用いて)、
他の回路ブロックから分離しかつこの特定の回路ブロッ
クの入出力ノードをすべて可観測かつ可制御状態に設定
する。このとき、特定の回路ブロックの出力するデータ
信号は、通常動作時の状態を保持しており、この特定の
回路ブロックの出力するデータ信号を観測する。この観
測された出力データ信号が正確な論理レベルに設定され
ているかなどを判別し、この特定の回路ブロックの出力
データ信号に異常があるか否かを判定する。異常がある
と判定された場合、この外部から特定の回路ブロックに
対し、特定の回路ブロック単体に対し確立されたテスト
データ信号を印加し、特定の回路ブロックを動作させて
その出力データ信号を観測する。半導体集積回路装置に
組込まれた回路ブロックが正常に動作しているか否かの
識別が実行される(デバックモード)。特に特定の回路
ブロックにおいて検出された異常が致命的なものの場合
には、その異常原因を解析し、その原因を取除くために
半導体集積回路装置の設計変更(配線レイアウトの変更
等)が行なわれる(デバックモード)。
【0238】特定の回路ブロックにおいて検出された異
常が致命的なものでなく、半導体集積回路装置全体とし
て、他の回路ブロックの異常との相互作用により異常が
生じると判定された場合には、デバックモードを終了
し、この特定の回路ブロックを他の回路ブロックと再び
相互接続する(ステップS3)。この状態において、再
び半導体集積回路装置を通常動作させ、他の回路ブロッ
クに対する上と同様のデバック処理が実行される(ステ
ップS4)。上述の一連の動作を半導体集積回路装置の
回路ブロックすべてに対し行なうことにより、半導体チ
ップ全体としてのテスト時に、回路ブロック単体に対し
て確立されたテストデータを用いてテストし、デバック
を行なうことができる。
常が致命的なものでなく、半導体集積回路装置全体とし
て、他の回路ブロックの異常との相互作用により異常が
生じると判定された場合には、デバックモードを終了
し、この特定の回路ブロックを他の回路ブロックと再び
相互接続する(ステップS3)。この状態において、再
び半導体集積回路装置を通常動作させ、他の回路ブロッ
クに対する上と同様のデバック処理が実行される(ステ
ップS4)。上述の一連の動作を半導体集積回路装置の
回路ブロックすべてに対し行なうことにより、半導体チ
ップ全体としてのテスト時に、回路ブロック単体に対し
て確立されたテストデータを用いてテストし、デバック
を行なうことができる。
【0239】[テストデータ入出力のための第2の構
成] [実施例10]図12は、本発明の第10の実施例であ
る半導体集積回路装置の構成を概略的に示す図である。
図12において、2つの回路ブロック(AおよびB)2
aおよび2bを代表的に示す。図10において、回路ブ
ロック2aおよび2bそれぞれに対し、テストデータ入
出力バス30aおよび30bが配置される。テストデー
タ入出力バス30aは、テストデータ入出力端子35a
に接続され、このテストデータ入出力端子35aを介し
て外部とテストデータ信号の入出力を行なう。テストデ
ータ入出力バス30bは、テストデータ入出力端子35
bに接続され、このテストデータ入出力端子35bを介
してテストデータ信号の出力を行なう。
成] [実施例10]図12は、本発明の第10の実施例であ
る半導体集積回路装置の構成を概略的に示す図である。
図12において、2つの回路ブロック(AおよびB)2
aおよび2bを代表的に示す。図10において、回路ブ
ロック2aおよび2bそれぞれに対し、テストデータ入
出力バス30aおよび30bが配置される。テストデー
タ入出力バス30aは、テストデータ入出力端子35a
に接続され、このテストデータ入出力端子35aを介し
て外部とテストデータ信号の入出力を行なう。テストデ
ータ入出力バス30bは、テストデータ入出力端子35
bに接続され、このテストデータ入出力端子35bを介
してテストデータ信号の出力を行なう。
【0240】回路ブロック(A)2aとテストデータ入
出力バス30aの間にテストデータの入出力を制御する
ためのテスト制御回路40aが設けられ、回路ブロック
(B)2bとテストデータ入出力バス30bの間に回路
ブロック(B)2bに対するテストデータ信号の入出力
を制御するためのテスト制御回路40bが設けられる。
テスト制御回路40aおよび40bは、その構成を後に
詳細に説明するが、外部から与えられる制御信号S1
a、S1b、S1c、S1d、S2およびS3に従って
テストデータ信号の入出力を行なう。この外部制御信号
はテスト制御回路40aおよび40bに共通に与えられ
る。したがって、回路ブロック2aおよび2bは、並列
にテストデータ信号の入力および出力を行なうことがで
きる。
出力バス30aの間にテストデータの入出力を制御する
ためのテスト制御回路40aが設けられ、回路ブロック
(B)2bとテストデータ入出力バス30bの間に回路
ブロック(B)2bに対するテストデータ信号の入出力
を制御するためのテスト制御回路40bが設けられる。
テスト制御回路40aおよび40bは、その構成を後に
詳細に説明するが、外部から与えられる制御信号S1
a、S1b、S1c、S1d、S2およびS3に従って
テストデータ信号の入出力を行なう。この外部制御信号
はテスト制御回路40aおよび40bに共通に与えられ
る。したがって、回路ブロック2aおよび2bは、並列
にテストデータ信号の入力および出力を行なうことがで
きる。
【0241】回路ブロック2aおよび2bの各々は2つ
の入力ノードIN1とIN2と2つの出力ノードOUT
1およびOUT2を有するように示される。これらの入
力ノードおよび出力ノードの数は任意である。以下の説
明においては、説明を簡単とするため2つの入力ノード
および2の出力ノードを回路ブロックが有するものとし
て説明する。テストデータ入出力バス30aおよび30
bはそれぞれ、対応の回路ブロック2aおよび2bに対
し時分割的に印加すべき入力データ信号を伝達するとと
もに、対応の回路ブロック2aおよび2bからの出力デ
ータ信号を時分割的に受けて伝達する。
の入力ノードIN1とIN2と2つの出力ノードOUT
1およびOUT2を有するように示される。これらの入
力ノードおよび出力ノードの数は任意である。以下の説
明においては、説明を簡単とするため2つの入力ノード
および2の出力ノードを回路ブロックが有するものとし
て説明する。テストデータ入出力バス30aおよび30
bはそれぞれ、対応の回路ブロック2aおよび2bに対
し時分割的に印加すべき入力データ信号を伝達するとと
もに、対応の回路ブロック2aおよび2bからの出力デ
ータ信号を時分割的に受けて伝達する。
【0242】この図12に示す構成の場合、回路ブロッ
ク2aおよび2bは、同時にテスト動作を実行すること
ができ、半導体集積回路装置のテスト時間を大幅に短縮
することができる。また回路ブロック2aおよび2bは
それぞれテスト動作時に他の回路からブロックから分離
されて動作するため、回路ブロック単体に対し確立され
たテストデータを用いて回路ブロックのテストを実施す
ることができる。
ク2aおよび2bは、同時にテスト動作を実行すること
ができ、半導体集積回路装置のテスト時間を大幅に短縮
することができる。また回路ブロック2aおよび2bは
それぞれテスト動作時に他の回路からブロックから分離
されて動作するため、回路ブロック単体に対し確立され
たテストデータを用いて回路ブロックのテストを実施す
ることができる。
【0243】また、テストデータ入出力バスを用いてテ
ストデータ信号を時分割的に伝達することにより、1つ
の回路ブロックに対し1つのテストデータ入出力端子を
設けるだけでよく、テストデータ入出力端子数を低減す
ることができる(スキャンパス方式の場合スキャンイン
端子とスキャンアウト端子の2つ必要とされる)。
ストデータ信号を時分割的に伝達することにより、1つ
の回路ブロックに対し1つのテストデータ入出力端子を
設けるだけでよく、テストデータ入出力端子数を低減す
ることができる(スキャンパス方式の場合スキャンイン
端子とスキャンアウト端子の2つ必要とされる)。
【0244】[テスト制御回路の具体的構成1]図13
は、図12に示すテスト制御回路40aおよび40bの
具体的構成を示す図である。図13において、テスト制
御回路40aおよび40bは同じ内部回路構成を備え、
対応するものには同じ参照番号を付す。図13におい
て、テスト制御回路40aは、テストデータバス30a
により時分割的に与えられるテストデータ信号を第1の
ラッチ指示信号S1AおよびS1Bに応答してラッチす
る第1のラッチ51aおよび51bと、第2のラッチ指
示信号S2に応答して第1のラッチ(L1)51aおよ
び51bがラッチし出力するデータ信号をラッチする第
2のラッチ(L2)52aおよび52bと、テストモー
ド指示信号S3(T)に応答して第2のラッチ52aお
よび52bがラッチし出力するデータ信号を選択して回
路ブロック2aの入力ノードIN1およびIN2へ伝達
するセレクタ(SEL)53aおよび53bを含む。セ
レクタ53aおよび53bの他方入力へ他の回路ブロッ
クからのデータ信号が与えられる。
は、図12に示すテスト制御回路40aおよび40bの
具体的構成を示す図である。図13において、テスト制
御回路40aおよび40bは同じ内部回路構成を備え、
対応するものには同じ参照番号を付す。図13におい
て、テスト制御回路40aは、テストデータバス30a
により時分割的に与えられるテストデータ信号を第1の
ラッチ指示信号S1AおよびS1Bに応答してラッチす
る第1のラッチ51aおよび51bと、第2のラッチ指
示信号S2に応答して第1のラッチ(L1)51aおよ
び51bがラッチし出力するデータ信号をラッチする第
2のラッチ(L2)52aおよび52bと、テストモー
ド指示信号S3(T)に応答して第2のラッチ52aお
よび52bがラッチし出力するデータ信号を選択して回
路ブロック2aの入力ノードIN1およびIN2へ伝達
するセレクタ(SEL)53aおよび53bを含む。セ
レクタ53aおよび53bの他方入力へ他の回路ブロッ
クからのデータ信号が与えられる。
【0245】テスト制御回路40aは、さらに、出力指
示信号S1Cに応答して回路ブロック2aの出力ノード
OUT1から出力されるデータ信号をテストデータバス
30aへ伝達する3状態バッファ54aと、回路ブロッ
ク2aの出力ノードOUT2から出力されるデータ信号
をデータ出力指示信号S1Dに応答してテストデータバ
ス30a上に転送する3状態バッファ54bを含む。回
路ブロック2aの出力ノードOUT1およびOUT2は
また他の回路ブロックの入力ノードに接続される。第1
のラッチ指示信号S1AおよびS1Bは時分割的に活性
状態とされ、またデータ出力指示信号S1CおよびS1
Dも時分割的に活性状態とされる。
示信号S1Cに応答して回路ブロック2aの出力ノード
OUT1から出力されるデータ信号をテストデータバス
30aへ伝達する3状態バッファ54aと、回路ブロッ
ク2aの出力ノードOUT2から出力されるデータ信号
をデータ出力指示信号S1Dに応答してテストデータバ
ス30a上に転送する3状態バッファ54bを含む。回
路ブロック2aの出力ノードOUT1およびOUT2は
また他の回路ブロックの入力ノードに接続される。第1
のラッチ指示信号S1AおよびS1Bは時分割的に活性
状態とされ、またデータ出力指示信号S1CおよびS1
Dも時分割的に活性状態とされる。
【0246】テスト制御回路40bは、このテスト制御
回路40aと同一の回路構成を備え、かつ同じ制御信号
を受ける。これにより、テスト制御回路40aおよび4
0bを並行して同じタイミングで動作させることがてき
る。次に動作について説明する。
回路40aと同一の回路構成を備え、かつ同じ制御信号
を受ける。これにより、テスト制御回路40aおよび4
0bを並行して同じタイミングで動作させることがてき
る。次に動作について説明する。
【0247】(1) テストモード指定:テストモード
の指定はテストモード指定信号S3をたとえばHレベル
に設定する。このときには、外部制御信号S1A、S1
B、S1CおよびS1DはすべてLレベルに設定する。
ここで、信号のHレベルは論理“1”に対応させ、Lレ
ベルは論理“0”に対応させる。この状態において、セ
レクタ53aおよび53bが第2のラッチ52aおよび
52bが出力するデータ信号を選択する状態に設定され
る。すなわち、回路ブロック2aおよび2bは、すべて
他の回路ブロックから分離され、各回路ブロック2aお
よび2bの入出力ノードから外部からアクセス可能(可
観測かつ可制御)の状態に設定される。ラッチ52aお
よび52bにテストデータ信号がラッチされた後、信号
S3(T)が論理“1”に設定されてもよい。
の指定はテストモード指定信号S3をたとえばHレベル
に設定する。このときには、外部制御信号S1A、S1
B、S1CおよびS1DはすべてLレベルに設定する。
ここで、信号のHレベルは論理“1”に対応させ、Lレ
ベルは論理“0”に対応させる。この状態において、セ
レクタ53aおよび53bが第2のラッチ52aおよび
52bが出力するデータ信号を選択する状態に設定され
る。すなわち、回路ブロック2aおよび2bは、すべて
他の回路ブロックから分離され、各回路ブロック2aお
よび2bの入出力ノードから外部からアクセス可能(可
観測かつ可制御)の状態に設定される。ラッチ52aお
よび52bにテストデータ信号がラッチされた後、信号
S3(T)が論理“1”に設定されてもよい。
【0248】(2) 入力データラッチ1:次に、第1
のラッチ指示信号S1AをHレベルに設定する。残りの
信号S1B、S2、S1CおよびS1DはLレベルであ
る。なお、テストモード動作時においては、テストモー
ド指示信号S3は特に断りのないかぎりHレベルに設定
される。この状態において、第1のラッチ51aがテス
トデータバス30aおよび30bにそれぞれ伝達された
テストデータ信号をラッチする。
のラッチ指示信号S1AをHレベルに設定する。残りの
信号S1B、S2、S1CおよびS1DはLレベルであ
る。なお、テストモード動作時においては、テストモー
ド指示信号S3は特に断りのないかぎりHレベルに設定
される。この状態において、第1のラッチ51aがテス
トデータバス30aおよび30bにそれぞれ伝達された
テストデータ信号をラッチする。
【0249】(3) テストデータ信号ラッチ2:次に
ラッチ指示信号S1BをHレベルとし、信号S1A、S
2、S1CおよびS1DはLレベルに設定する。この状
態においては、データバス30aおよび30b上にそれ
ぞれ伝達されたテストデータ信号がラッチ51bにラッ
チされる。テストデータ入出力バスは30aおよび30
b上に時分割的に伝達されるテストデータを指示信号S
1AおよびS1Bにより共通してラッチ51aおよび5
1bにラッチさせることにより、正確なタイミングで必
要なデータを確実にラッチするこどができる。必要な入
力テストデータ信号がラッチされた後に対応の回路ブロ
ックに対するテストデータ信号の印加が行なわれる。
ラッチ指示信号S1BをHレベルとし、信号S1A、S
2、S1CおよびS1DはLレベルに設定する。この状
態においては、データバス30aおよび30b上にそれ
ぞれ伝達されたテストデータ信号がラッチ51bにラッ
チされる。テストデータ入出力バスは30aおよび30
b上に時分割的に伝達されるテストデータを指示信号S
1AおよびS1Bにより共通してラッチ51aおよび5
1bにラッチさせることにより、正確なタイミングで必
要なデータを確実にラッチするこどができる。必要な入
力テストデータ信号がラッチされた後に対応の回路ブロ
ックに対するテストデータ信号の印加が行なわれる。
【0250】(4) 入力データ信号印加:第2のラッ
チ指示信号S2がHレベルとされ、信号S1A、S1
B、S1CおよびS1DはLレベルに維持される。これ
により、ラッチ52aおよび52bがラッチ51aおよ
び51bがラッチし出力するデータ信号をラッチすると
ともに、セレクタ53aおよび53bを介して対応の回
路ブロックの入力ノードIN1およびIN2へテストデ
ータ信号を印加する。
チ指示信号S2がHレベルとされ、信号S1A、S1
B、S1CおよびS1DはLレベルに維持される。これ
により、ラッチ52aおよび52bがラッチ51aおよ
び51bがラッチし出力するデータ信号をラッチすると
ともに、セレクタ53aおよび53bを介して対応の回
路ブロックの入力ノードIN1およびIN2へテストデ
ータ信号を印加する。
【0251】(5) 印加データ保持:信号S1A、S
1B、S2、S1CおよびS1DをすべてLレベルに保
持する。この状態において、第2のラッチ52aおよび
52bがラッチ状態に維持され、持続的にこのラッチし
たデータ信号が対応の回路ブロックの入力ノードIN1
およびIN2へ印加される。この状態において、各回路
ブロック2aおよび2bが動作し、その動作結果を示す
信号が出力ノードOUT1およびOUT2に現れる。
1B、S2、S1CおよびS1DをすべてLレベルに保
持する。この状態において、第2のラッチ52aおよび
52bがラッチ状態に維持され、持続的にこのラッチし
たデータ信号が対応の回路ブロックの入力ノードIN1
およびIN2へ印加される。この状態において、各回路
ブロック2aおよび2bが動作し、その動作結果を示す
信号が出力ノードOUT1およびOUT2に現れる。
【0252】(6) データ信号出力1:出力指示信号
S1CをHレベルとし、信号S1A、S1B、S2、お
よびS1DをLレベルに維持する。この状態において、
それぞれ出力ハイインピーダンス状態に設定されていた
3状態インバータバッファ54aが動作し、その出力ノ
ードOUT1に現れたデータ信号を増幅して対応のテス
トデータ入出力バス30aおよび30bに伝達する。
S1CをHレベルとし、信号S1A、S1B、S2、お
よびS1DをLレベルに維持する。この状態において、
それぞれ出力ハイインピーダンス状態に設定されていた
3状態インバータバッファ54aが動作し、その出力ノ
ードOUT1に現れたデータ信号を増幅して対応のテス
トデータ入出力バス30aおよび30bに伝達する。
【0253】(7) データ信号出力2:次いで、出力
指示信号S1DをHレベルとし、信号S1A、S1B、
S2、およびS1CをLレベルに設定する。3状態バッ
ファ54aが出力ハイインピーダンス状態となり、3状
態バッファ54bが動作状態となり出力ノードOUT2
に現れたデータ信号を増幅してテストデータ入出力バス
30aおよび30bに伝達する。
指示信号S1DをHレベルとし、信号S1A、S1B、
S2、およびS1CをLレベルに設定する。3状態バッ
ファ54aが出力ハイインピーダンス状態となり、3状
態バッファ54bが動作状態となり出力ノードOUT2
に現れたデータ信号を増幅してテストデータ入出力バス
30aおよび30bに伝達する。
【0254】ラッチを用いてテストデータ信号を対応の
回路ブロックに印加し、時分割的に3状態バッファを動
作状態とすることにより、後に説明するように、1クロ
ックでテストデータ信号の印加およびその出力データ信
号の観測を行なうことができ、複数の回路ブロックが同
時に動作するため、1クロックサイクル内で半導体集積
回路装置内の回路ブロックのテストをすべて完了するこ
とができる。
回路ブロックに印加し、時分割的に3状態バッファを動
作状態とすることにより、後に説明するように、1クロ
ックでテストデータ信号の印加およびその出力データ信
号の観測を行なうことができ、複数の回路ブロックが同
時に動作するため、1クロックサイクル内で半導体集積
回路装置内の回路ブロックのテストをすべて完了するこ
とができる。
【0255】[テスト制御回路の具体的構成2]図14
は、この発明に従う半導体集積回路装置のテスト制御回
路の他の構成を示す図である。図14に示すテスト制御
回路40aおよび40bは、図13に示すテスト制御回
路の構成において出力段に設けられた3状態バッファ5
4aおよび54bに代えて、制御信号S1CおよびS1
Dに応答して導通するパスゲートトランジスタ55aお
よび55bが用いられる。他の構成は図13に示すテス
ト制御回路のそれと同じであり、対応するものには同一
の参照番号を付す。この図14に示す構成の場合、信号
S1CおよびS1DがLレベルの場合、パスゲートトラ
ンジスタ55aおよび55bは遮断状態であり、信号S
1CおよびS1DがそれぞれHレベルとなればパスゲー
トトランジスタ55aおよび55bが導通状態とされ
る。したがって、図13に示すテスト制御回路と同じ動
作および効果が得られる。この図14に示す構成はさら
に、1つの出力ノードに対し1つのパスゲートトランジ
スタが設けられるだけであり、テスト制御回路の素子数
を低減することができ、また占有面積を低減することが
できる。
は、この発明に従う半導体集積回路装置のテスト制御回
路の他の構成を示す図である。図14に示すテスト制御
回路40aおよび40bは、図13に示すテスト制御回
路の構成において出力段に設けられた3状態バッファ5
4aおよび54bに代えて、制御信号S1CおよびS1
Dに応答して導通するパスゲートトランジスタ55aお
よび55bが用いられる。他の構成は図13に示すテス
ト制御回路のそれと同じであり、対応するものには同一
の参照番号を付す。この図14に示す構成の場合、信号
S1CおよびS1DがLレベルの場合、パスゲートトラ
ンジスタ55aおよび55bは遮断状態であり、信号S
1CおよびS1DがそれぞれHレベルとなればパスゲー
トトランジスタ55aおよび55bが導通状態とされ
る。したがって、図13に示すテスト制御回路と同じ動
作および効果が得られる。この図14に示す構成はさら
に、1つの出力ノードに対し1つのパスゲートトランジ
スタが設けられるだけであり、テスト制御回路の素子数
を低減することができ、また占有面積を低減することが
できる。
【0256】図15は、この図13および図14に示す
テスト制御回路の動作時における信号の発生態様を示す
図である。クロック信号CLKはたとえばシステムクロ
ックである。このクロック信号CLKの1クロックサイ
クル内において、信号S1A、S1B、S2を順次活性
状態とすることにより、入力データ信号の対応の回路ブ
ロックへの印加が実行される。対応の回路ブロックが動
作し、その出力データ信号の状態が確定後、信号S1C
およびS1Dを順次Hレベルとすることにより、データ
信号が対応のデータ入出力バスに伝達される。したがっ
て、1クロックサイクル内において、テストデータ信号
の印加および観測を実現することができる。
テスト制御回路の動作時における信号の発生態様を示す
図である。クロック信号CLKはたとえばシステムクロ
ックである。このクロック信号CLKの1クロックサイ
クル内において、信号S1A、S1B、S2を順次活性
状態とすることにより、入力データ信号の対応の回路ブ
ロックへの印加が実行される。対応の回路ブロックが動
作し、その出力データ信号の状態が確定後、信号S1C
およびS1Dを順次Hレベルとすることにより、データ
信号が対応のデータ入出力バスに伝達される。したがっ
て、1クロックサイクル内において、テストデータ信号
の印加および観測を実現することができる。
【0257】[テスト制御回路の具体的構成3]図16
は、図12に示すテスト制御回路の第3の具体的構成を
示す図である。回路ブロック2aに対して設けられるテ
スト制御回路40aおよび回路ブロック2bに対して設
けられるテスト制御回路40bは、ともに同じ構成を備
えかつ同じ制御信号を受けるため、図16においては、
回路ブロック(A)2aに対して設けられたテスト制御
回路40aのみを示す。
は、図12に示すテスト制御回路の第3の具体的構成を
示す図である。回路ブロック2aに対して設けられるテ
スト制御回路40aおよび回路ブロック2bに対して設
けられるテスト制御回路40bは、ともに同じ構成を備
えかつ同じ制御信号を受けるため、図16においては、
回路ブロック(A)2aに対して設けられたテスト制御
回路40aのみを示す。
【0258】図16において、テスト制御回路40a
は、制御信号S1Aの立上がりごとにその出力信号の論
理状態が変化するT型フリップフロップ(TFF)56
aと、制御信号S1AとT型フリップフロップ56aの
出力を受けるゲート回路57aaと、制御信号S1Aと
T型フリップフロップ56aの出力信号を受けるゲート
回路57abと、ゲート回路57aaの出力信号に応答
してテストデータ入出力バス30a上のデータ信号を取
込みラッチする第1のラッチ51aと、ゲート回路57
abからの出力信号に応答してラッチ51aが出力する
データ信号をラッチする第2のラッチ52aと、ラッチ
52aの出力するデータ信号と他の回路ブロックからの
データ信号を受け、テストモード指示信号S3(T)に
応答してこのラッチ52aからのデータ信号を入力ノー
ドIN1へ伝達するセレクタ(SEL)53aとを含
む。ゲート回路57aaはその両入力に与えられた信号
がともにHレベルのときにHレベル(活性状態)のラッ
チ指示信号をラッチ51aへ与える。ゲート回路57a
bは、T型フリップフロップ56aの出力信号がLレベ
ルにあり、制御信号S1AがHレベルのときにHレベル
の活性状態のラッチ指示信号を第2のラッチ52aに与
える。
は、制御信号S1Aの立上がりごとにその出力信号の論
理状態が変化するT型フリップフロップ(TFF)56
aと、制御信号S1AとT型フリップフロップ56aの
出力を受けるゲート回路57aaと、制御信号S1Aと
T型フリップフロップ56aの出力信号を受けるゲート
回路57abと、ゲート回路57aaの出力信号に応答
してテストデータ入出力バス30a上のデータ信号を取
込みラッチする第1のラッチ51aと、ゲート回路57
abからの出力信号に応答してラッチ51aが出力する
データ信号をラッチする第2のラッチ52aと、ラッチ
52aの出力するデータ信号と他の回路ブロックからの
データ信号を受け、テストモード指示信号S3(T)に
応答してこのラッチ52aからのデータ信号を入力ノー
ドIN1へ伝達するセレクタ(SEL)53aとを含
む。ゲート回路57aaはその両入力に与えられた信号
がともにHレベルのときにHレベル(活性状態)のラッ
チ指示信号をラッチ51aへ与える。ゲート回路57a
bは、T型フリップフロップ56aの出力信号がLレベ
ルにあり、制御信号S1AがHレベルのときにHレベル
の活性状態のラッチ指示信号を第2のラッチ52aに与
える。
【0259】入力ノードIN2に対しても、同様に、制
御信号S1Bの立上がりごとにその出力信号の論理状態
が変化するT型フリップフロップ(TFF)56bと、
制御信号S1BとT型フリップフロップ56aの出力信
号を受けるゲート回路57baと、制御信号S1BとT
型フリップフロップ56bの出力信号を受けるゲート回
路57bbと、ゲート回路57baの出力信号に応答し
てテストデータ入出力バス30a上のテストデータ信号
を取込んでラッチするラッチ51bと、ゲート回路57
bbからの出力信号に応答してラッチ51bがラッチし
出力するデータ信号を取込みラッチしかつ出力するラッ
チ52bと、ラッチ52bの出力するデータ信号と他の
回路ブロックからのデータ信号とを受け、テストモード
指示信号S3(T)の活性化時にラッチ52bからのデ
ータ信号を対応の入力ノードIN2へ伝達するセレクタ
(SEL)53bを含む。ゲート回路57baは、制御
信号S1BおよびT型フリップフロップ56bの出力信
号がともにHレベルのときにHレベルの活性状態のラッ
チ指示信号をラッチ51bへ与える。ゲート回路57b
bは、制御信号S1BがHレベルにあり、かつフリップ
フロップ56bの出力信号がLレベルのときにHレベル
の活性状態のラッチ指示信号をラッチ52bへ与える。
御信号S1Bの立上がりごとにその出力信号の論理状態
が変化するT型フリップフロップ(TFF)56bと、
制御信号S1BとT型フリップフロップ56aの出力信
号を受けるゲート回路57baと、制御信号S1BとT
型フリップフロップ56bの出力信号を受けるゲート回
路57bbと、ゲート回路57baの出力信号に応答し
てテストデータ入出力バス30a上のテストデータ信号
を取込んでラッチするラッチ51bと、ゲート回路57
bbからの出力信号に応答してラッチ51bがラッチし
出力するデータ信号を取込みラッチしかつ出力するラッ
チ52bと、ラッチ52bの出力するデータ信号と他の
回路ブロックからのデータ信号とを受け、テストモード
指示信号S3(T)の活性化時にラッチ52bからのデ
ータ信号を対応の入力ノードIN2へ伝達するセレクタ
(SEL)53bを含む。ゲート回路57baは、制御
信号S1BおよびT型フリップフロップ56bの出力信
号がともにHレベルのときにHレベルの活性状態のラッ
チ指示信号をラッチ51bへ与える。ゲート回路57b
bは、制御信号S1BがHレベルにあり、かつフリップ
フロップ56bの出力信号がLレベルのときにHレベル
の活性状態のラッチ指示信号をラッチ52bへ与える。
【0260】テスト制御回路40aはさらに、出力指示
信号S1Cに応答して導通し、出力ノードOUT1に現
れたデータ信号をテストデータ入出力バス30a上へ伝
達するパスゲートトランジスタ55aと、出力指示信号
S1Dに応答して導通し、出力ノードOUT2からのデ
ータ信号をテストデータ入出力バス30aへ伝達するパ
スゲートトランジスタ55bを含む。次に動作について
説明する。
信号S1Cに応答して導通し、出力ノードOUT1に現
れたデータ信号をテストデータ入出力バス30a上へ伝
達するパスゲートトランジスタ55aと、出力指示信号
S1Dに応答して導通し、出力ノードOUT2からのデ
ータ信号をテストデータ入出力バス30aへ伝達するパ
スゲートトランジスタ55bを含む。次に動作について
説明する。
【0261】T型フリップフロップ56aおよび56b
は、その入力に与えられる信号が立上がるごとにその出
力信号の論理状態が変化する。図17に、T型フリップ
フロップ56aの動作波形を示す。T型フリップフロッ
プ56aおよび56bは、テストモード指示信号S3
(T)によりリセットされる。このT型フリップフロッ
プ56aおよび56bはセット優先型フリップフロップ
の構成を備える。したがって、テストモード指示信号S
3がHレベルの活性状態にあり、テストモードを指定し
ている場合においては、制御信号S1AおよびS1Bの
状態の変化に従ってT型フリップフロップ56aおよび
56bの出力信号の論理状態が変化する。
は、その入力に与えられる信号が立上がるごとにその出
力信号の論理状態が変化する。図17に、T型フリップ
フロップ56aの動作波形を示す。T型フリップフロッ
プ56aおよび56bは、テストモード指示信号S3
(T)によりリセットされる。このT型フリップフロッ
プ56aおよび56bはセット優先型フリップフロップ
の構成を備える。したがって、テストモード指示信号S
3がHレベルの活性状態にあり、テストモードを指定し
ている場合においては、制御信号S1AおよびS1Bの
状態の変化に従ってT型フリップフロップ56aおよび
56bの出力信号の論理状態が変化する。
【0262】フリップフロップ56aおよび56bの動
作は、同じであり、図17を参照して、T型フリップフ
ロップ56aの動作について説明する。制御信号S1A
がHレベルに立上がると、テストモード指示信号S3に
よりリセットされた出力信号(TFF)がHレベルに立
上がる。ゲート回路57aaは、制御信号S1Aとこの
T型フリップフロップ56aの出力信号とを受けてHレ
ベルの信号(LI)を出力する。このゲート回路57a
aからラッチ51aへラッチ指示信号が与えられる。制
御信号S1AがLレベルに立下がると、ゲート回路57
aaの出力信号(LI)がLレベルに立下り、ラッチ5
1aはラッチ状態となる。次に、制御信号S1AがHレ
ベルに立上がると、T型フリップフロップ56aの出力
信号がHレベルからLレベルに立下がる。これにより、
ゲート回路57abの出力信号(LI)がHレベルに立
上がり、ラッチ52aがラッチ51aの出力するデータ
信号を取込みラッチする。
作は、同じであり、図17を参照して、T型フリップフ
ロップ56aの動作について説明する。制御信号S1A
がHレベルに立上がると、テストモード指示信号S3に
よりリセットされた出力信号(TFF)がHレベルに立
上がる。ゲート回路57aaは、制御信号S1Aとこの
T型フリップフロップ56aの出力信号とを受けてHレ
ベルの信号(LI)を出力する。このゲート回路57a
aからラッチ51aへラッチ指示信号が与えられる。制
御信号S1AがLレベルに立下がると、ゲート回路57
aaの出力信号(LI)がLレベルに立下り、ラッチ5
1aはラッチ状態となる。次に、制御信号S1AがHレ
ベルに立上がると、T型フリップフロップ56aの出力
信号がHレベルからLレベルに立下がる。これにより、
ゲート回路57abの出力信号(LI)がHレベルに立
上がり、ラッチ52aがラッチ51aの出力するデータ
信号を取込みラッチする。
【0263】1つの制御信号を用いて2つのラッチ51
aおよび52aのラッチ動作を制御することができ、制
御信号入力端子数を低減することができる。次に、図1
8に示す動作波形図を参照して、この図16に示すテス
ト制御回路の動作について説明する。
aおよび52aのラッチ動作を制御することができ、制
御信号入力端子数を低減することができる。次に、図1
8に示す動作波形図を参照して、この図16に示すテス
ト制御回路の動作について説明する。
【0264】テストモード時において、テストモード指
示信号S3がHレベルとされ、セレクタ53bがラッチ
(L2)52aおよび52bの出力するデータ信号を選
択する状態に設定される。この活性状態のテストモード
指示信号S3によりT型フリップフロップ56aおよび
56bがリセットされ、その出力信号がLレベルに初期
化される。
示信号S3がHレベルとされ、セレクタ53bがラッチ
(L2)52aおよび52bの出力するデータ信号を選
択する状態に設定される。この活性状態のテストモード
指示信号S3によりT型フリップフロップ56aおよび
56bがリセットされ、その出力信号がLレベルに初期
化される。
【0265】制御信号S1AがまずHレベルに立上が
り、T型フリップフロップ56aの出力信号がHレベル
に立上がる。それにより、ラッチ51aにおけるラッチ
動作が行なわれ、テストデータ入出力バス30a上のテ
ストデータ信号がラッチ51aに取込まれてラッチされ
る。次いで制御信号S1BがHレベルとされ、フリップ
フロップ56bの出力信号がLレベルとなり、ゲート回
路57baの出力信号がHレベルとされ、ラッチ51b
においてラッチ動作が行なわれる。
り、T型フリップフロップ56aの出力信号がHレベル
に立上がる。それにより、ラッチ51aにおけるラッチ
動作が行なわれ、テストデータ入出力バス30a上のテ
ストデータ信号がラッチ51aに取込まれてラッチされ
る。次いで制御信号S1BがHレベルとされ、フリップ
フロップ56bの出力信号がLレベルとなり、ゲート回
路57baの出力信号がHレベルとされ、ラッチ51b
においてラッチ動作が行なわれる。
【0266】次いで、制御信号S1AおよびS1Bがと
もにHレベルに立上げられると、フリップフロップ56
aおよび56bの出力信号がLレベルに立下がり、ゲー
ト回路157ab,57bbの出力信号がHレベルに立
上がり、ラッチ52aおよび52bがラッチ動作を行な
い、ラッチしたデータ信号をセレクタ53aおよび53
bを介して入力ノードIN1およびIN2へ印加する。
回路ブロック2aが与えられたテストデータ信号に従っ
て所定の処理を実行する。
もにHレベルに立上げられると、フリップフロップ56
aおよび56bの出力信号がLレベルに立下がり、ゲー
ト回路157ab,57bbの出力信号がHレベルに立
上がり、ラッチ52aおよび52bがラッチ動作を行な
い、ラッチしたデータ信号をセレクタ53aおよび53
bを介して入力ノードIN1およびIN2へ印加する。
回路ブロック2aが与えられたテストデータ信号に従っ
て所定の処理を実行する。
【0267】データ信号読出しは先の実施例と同様であ
り、データ読出指示信号S1CおよびS1Dを順次Hレ
ベルとすることにより、パスゲートトランジスタ55a
および55bが順次導通し、テストデータ入出力バス3
0a上に出力ノードOUTおよびOUT2からのデータ
信号が順次伝達される。
り、データ読出指示信号S1CおよびS1Dを順次Hレ
ベルとすることにより、パスゲートトランジスタ55a
および55bが順次導通し、テストデータ入出力バス3
0a上に出力ノードOUTおよびOUT2からのデータ
信号が順次伝達される。
【0268】このラッチ指示信号を発生するために、T
型フリップフロップを用いることにより、先に図13お
よび図14に示した第2のラッチ指示信号S2を入力す
る端子が不要となり、制御信号入力端子数を低減するこ
とができる。
型フリップフロップを用いることにより、先に図13お
よび図14に示した第2のラッチ指示信号S2を入力す
る端子が不要となり、制御信号入力端子数を低減するこ
とができる。
【0269】[テスト制御回路の具体的構成4]図19
は、図12に示すテスト制御回路の第4の具体的構成を
示す図である。図19においても、回路ブロック2aに
対して設けられるテスト制御回路と回路ブロック2bに
対して設けられるテスト制御回路40bとは同じ回路構
成を備えており、また同様の制御信号を受けるため、回
路ブロック2aに対するテスト制御回路40aのみを示
す。この図19に示すテスト制御回路40aは、図16
に示すテスト制御回路の構成において、T型フリップフ
ロップ56aおよび56bに代えて分周器59aおよび
59bが用いられる。この図19に示すテスト制御回路
の他の構成は図16に示すテスト制御回路のそれと同じ
であり、対応する部分には同一の参照番号を付す。分周
器59aおよび59bの分周比は適当な数に設定され
る。分周器59aおよび59bの分周比が2の場合には
T型フリップフロップを用いる場合と同様の動作が実現
される。分周器59aおよび59bの分周比がそれより
大きい場合、複数の回路ブロックにおいて、入力ノード
の数が異なる場合、制御信号S1AおよびS1Bを、入
力ノードの数の最も多い回路ブロックへのデータ印加を
考慮して設定し、各回路ブロックへは対応のデータ入出
力バスへそれぞれ所定のタイミングで書込テストデータ
信号を伝達することにより、入力ノード数の多い回路ブ
ロックにおけるテストデータの印加と入力ノード数の少
ない回路ブロックのデータの印加期間を異ならせること
により、同じタイミングで制御信号を発生して各回路ブ
ロックへ必要なテストデータ信号を書込みかつ同じタイ
ミングで各回路ブロックへテストデータ信号を印加する
ことができる。
は、図12に示すテスト制御回路の第4の具体的構成を
示す図である。図19においても、回路ブロック2aに
対して設けられるテスト制御回路と回路ブロック2bに
対して設けられるテスト制御回路40bとは同じ回路構
成を備えており、また同様の制御信号を受けるため、回
路ブロック2aに対するテスト制御回路40aのみを示
す。この図19に示すテスト制御回路40aは、図16
に示すテスト制御回路の構成において、T型フリップフ
ロップ56aおよび56bに代えて分周器59aおよび
59bが用いられる。この図19に示すテスト制御回路
の他の構成は図16に示すテスト制御回路のそれと同じ
であり、対応する部分には同一の参照番号を付す。分周
器59aおよび59bの分周比は適当な数に設定され
る。分周器59aおよび59bの分周比が2の場合には
T型フリップフロップを用いる場合と同様の動作が実現
される。分周器59aおよび59bの分周比がそれより
大きい場合、複数の回路ブロックにおいて、入力ノード
の数が異なる場合、制御信号S1AおよびS1Bを、入
力ノードの数の最も多い回路ブロックへのデータ印加を
考慮して設定し、各回路ブロックへは対応のデータ入出
力バスへそれぞれ所定のタイミングで書込テストデータ
信号を伝達することにより、入力ノード数の多い回路ブ
ロックにおけるテストデータの印加と入力ノード数の少
ない回路ブロックのデータの印加期間を異ならせること
により、同じタイミングで制御信号を発生して各回路ブ
ロックへ必要なテストデータ信号を書込みかつ同じタイ
ミングで各回路ブロックへテストデータ信号を印加する
ことができる。
【0270】図20は、分周器59aおよび59bの構
成の一例を示す図である。図20には、分周器59aの
構成を代表的に示す。図20において、分周器59a
は、制御信号S1Aとテストモード指示信号S3を受け
るゲート回路61と、ゲート回路61の出力信号をクロ
ック入力Kに受け、その反転出力!Qがデータ入力Dに
接続され、その出力Qから出力信号が出力されるD型フ
リップフロップを備える。このD型フリップフロップ6
3のリセット入力RESETへは、またテストモード指
示信号S3が与えられる。ゲート回路61は、その両入
力に与えられる信号がともにHレベルのときにHレベル
の信号を出力する。D型フリップフロップ60は、クロ
ック入力Kに与えられる信号の立上りエッジでその入力
Dに与えられた信号を取込みラッチする。次にこの図2
0に示す分周器59aの動作をその動作波形図である図
21を参照して説明する。
成の一例を示す図である。図20には、分周器59aの
構成を代表的に示す。図20において、分周器59a
は、制御信号S1Aとテストモード指示信号S3を受け
るゲート回路61と、ゲート回路61の出力信号をクロ
ック入力Kに受け、その反転出力!Qがデータ入力Dに
接続され、その出力Qから出力信号が出力されるD型フ
リップフロップを備える。このD型フリップフロップ6
3のリセット入力RESETへは、またテストモード指
示信号S3が与えられる。ゲート回路61は、その両入
力に与えられる信号がともにHレベルのときにHレベル
の信号を出力する。D型フリップフロップ60は、クロ
ック入力Kに与えられる信号の立上りエッジでその入力
Dに与えられた信号を取込みラッチする。次にこの図2
0に示す分周器59aの動作をその動作波形図である図
21を参照して説明する。
【0271】テストモード指示信号S3がHレベルのと
きゲート回路61がイネーブルされるとともに、D型フ
リップフロップ60がリセットされ、その出力QがLレ
ベル、その反転出力!QがLレベルに設定される。制御
信号S1AがHレベルに立上がると、そのときに与えら
れた入力Dの信号がラッチされ、出力Qからの信号がH
レベルに立上がる。そのとき反転出力!Qの出力信号は
Lレベルとなる。次に再び制御信号S1AがHレベルに
立上がると、入力Dへ与えられたHレベルの信号に従っ
てその出力QがLレベルに立上がる。すなわち、この分
周器59aは分周比2で制御信号S1Aを分周してい
る。この図20に示す分周器59aを用いた場合、先に
図16において示したT型フリップフロップを用いてテ
スト制御回路を構成した場合と同様の動作が実現され
る。
きゲート回路61がイネーブルされるとともに、D型フ
リップフロップ60がリセットされ、その出力QがLレ
ベル、その反転出力!QがLレベルに設定される。制御
信号S1AがHレベルに立上がると、そのときに与えら
れた入力Dの信号がラッチされ、出力Qからの信号がH
レベルに立上がる。そのとき反転出力!Qの出力信号は
Lレベルとなる。次に再び制御信号S1AがHレベルに
立上がると、入力Dへ与えられたHレベルの信号に従っ
てその出力QがLレベルに立上がる。すなわち、この分
周器59aは分周比2で制御信号S1Aを分周してい
る。この図20に示す分周器59aを用いた場合、先に
図16において示したT型フリップフロップを用いてテ
スト制御回路を構成した場合と同様の動作が実現され
る。
【0272】なお、分周比2の分周器を構成する場合、
1ビット2進カウンタを用いても実現することができ
る。
1ビット2進カウンタを用いても実現することができ
る。
【0273】[テスト制御回路の具体的構成5]図22
は、図12に示すテスト制御回路の第5の具体的構成を
示す図である。図22においても、回路ブロック2aに
対して設けられるテスト制御回路40aと回路ブロック
2bに対して設けられるテスト制御回路40bとはとも
に同じ回路構成を備えるため、回路ブロック2aに対す
るテスト制御回路40aの構成のみが示される。図20
に示すテスト制御回路40aにおいては、初段のラッチ
58aおよび58bがシフトレジスタを構成する。すな
わち制御信号S1Aに従ってラッチ58aはそのラッチ
データをラッチ58bへ伝達する。他の回路構成は図1
3に示すテスト制御回路のそれと同じであり、対応する
部分には同一の参照番号を付す。この図22に示すテス
ト制御回路の構成の場合、図13に示すラッチ指示信号
S1Bを与えるための入力端子は必要とされない。した
がって、制御信号入力端子数を低減することができる。
次に動作について簡単に説明する。
は、図12に示すテスト制御回路の第5の具体的構成を
示す図である。図22においても、回路ブロック2aに
対して設けられるテスト制御回路40aと回路ブロック
2bに対して設けられるテスト制御回路40bとはとも
に同じ回路構成を備えるため、回路ブロック2aに対す
るテスト制御回路40aの構成のみが示される。図20
に示すテスト制御回路40aにおいては、初段のラッチ
58aおよび58bがシフトレジスタを構成する。すな
わち制御信号S1Aに従ってラッチ58aはそのラッチ
データをラッチ58bへ伝達する。他の回路構成は図1
3に示すテスト制御回路のそれと同じであり、対応する
部分には同一の参照番号を付す。この図22に示すテス
ト制御回路の構成の場合、図13に示すラッチ指示信号
S1Bを与えるための入力端子は必要とされない。した
がって、制御信号入力端子数を低減することができる。
次に動作について簡単に説明する。
【0274】テストデータ入出力バス30a上には、テ
ストデータ信号が時分割的に与えられる。このとき、ま
ず入力ノードIN2に対するテストデータが伝達され
る。このときに制御信号S1Aが活性状態のHレベルと
され、ラッチ58aがこのデータ信号を取込みラッチす
る。次いで、テストデータ入出力バス30a上に入力ノ
ードIN1に与えるべきデータ信号が与えられ、制御信
号S1AがHレベルの活性状態とされる。ラッチ58a
がテストデータ入出力バス30a上のデータ信号をラッ
チするとともに、先にラッチしていたデータ信号をラッ
チ50bへ伝達する。これにより、ラッチ58aおよび
58bにはそれぞれ入力ノードIN1およびIN2にそ
れぞれに与えるべきデータ信号がラッチされる。ラッチ
58aおよび58bにデータ信号がラッチされた後に
は、第2のラッチ指示信号S2がHレベルの活性状態と
され、回路ブロック2aに対するテストデータ信号の印
加が行なわれる。その後の動作は、先の実施例において
説明したものと同じである。
ストデータ信号が時分割的に与えられる。このとき、ま
ず入力ノードIN2に対するテストデータが伝達され
る。このときに制御信号S1Aが活性状態のHレベルと
され、ラッチ58aがこのデータ信号を取込みラッチす
る。次いで、テストデータ入出力バス30a上に入力ノ
ードIN1に与えるべきデータ信号が与えられ、制御信
号S1AがHレベルの活性状態とされる。ラッチ58a
がテストデータ入出力バス30a上のデータ信号をラッ
チするとともに、先にラッチしていたデータ信号をラッ
チ50bへ伝達する。これにより、ラッチ58aおよび
58bにはそれぞれ入力ノードIN1およびIN2にそ
れぞれに与えるべきデータ信号がラッチされる。ラッチ
58aおよび58bにデータ信号がラッチされた後に
は、第2のラッチ指示信号S2がHレベルの活性状態と
され、回路ブロック2aに対するテストデータ信号の印
加が行なわれる。その後の動作は、先の実施例において
説明したものと同じである。
【0275】この第5の回路構成に従えば、制御信号入
出力端子数の低減のみならず回路構成を簡略化すること
ができる。
出力端子数の低減のみならず回路構成を簡略化すること
ができる。
【0276】[第10の実施例の変更例]図23は、こ
の発明の第10の実施例の変更例の構成を示す図であ
る。図23に示す構成においては、回路ブロック2aお
よび2bそれぞれに対応して設けられるテストデータバ
スが、入力データ信号を伝達するテストデータ入力バス
と、対応の回路ブロックから出力されるデータ信号を伝
達するテストデータ出力バスに分離される。すなわち、
回路部2aに対しては、テストデータ出力バス30aa
およびテストデータ入力バス30abが設けられ、回路
ブロック2bに対しては、テストデータ出力バス30b
aおよびテストデータ入力データバス30bbが設けら
れる。テストデータ出力バス30aaおよび30baは
それぞれテストデータ出力端子35aaおよび35ba
に接続され、テストデータ入力バス30abおよび30
bbはテストデータ入力端子35abおよび35bbに
接続される。テスト制御回路40aおよび40bの構成
は、先に図13ないし図22に示したのと同様の回路構
成を利用することができ、データ入力用のラッチがテス
トデータ入力バスに結合され、出力部の3状態バッファ
またはパスゲートトランジスタがテストデータ出力バス
に結合される。データバス30aa、30ab、30b
aおよび30bbにはテストデータ信号が時分割態様で
伝達される。この図23に示す構成に従えば、図24に
示すように、入力データバス30aaおよび30baか
ら回路ブロック2aおよび2bへのテストデータの印加
と平行して、回路ブロック2aおよび2bからデータ信
号をデータバス30abおよび30bb上へ伝達してデ
ータ信号の観測を行なうことができる。これにより、デ
ータ印加とデータ観測を並列的に行なうことができ、テ
スト時間の短縮が可能となる。
の発明の第10の実施例の変更例の構成を示す図であ
る。図23に示す構成においては、回路ブロック2aお
よび2bそれぞれに対応して設けられるテストデータバ
スが、入力データ信号を伝達するテストデータ入力バス
と、対応の回路ブロックから出力されるデータ信号を伝
達するテストデータ出力バスに分離される。すなわち、
回路部2aに対しては、テストデータ出力バス30aa
およびテストデータ入力バス30abが設けられ、回路
ブロック2bに対しては、テストデータ出力バス30b
aおよびテストデータ入力データバス30bbが設けら
れる。テストデータ出力バス30aaおよび30baは
それぞれテストデータ出力端子35aaおよび35ba
に接続され、テストデータ入力バス30abおよび30
bbはテストデータ入力端子35abおよび35bbに
接続される。テスト制御回路40aおよび40bの構成
は、先に図13ないし図22に示したのと同様の回路構
成を利用することができ、データ入力用のラッチがテス
トデータ入力バスに結合され、出力部の3状態バッファ
またはパスゲートトランジスタがテストデータ出力バス
に結合される。データバス30aa、30ab、30b
aおよび30bbにはテストデータ信号が時分割態様で
伝達される。この図23に示す構成に従えば、図24に
示すように、入力データバス30aaおよび30baか
ら回路ブロック2aおよび2bへのテストデータの印加
と平行して、回路ブロック2aおよび2bからデータ信
号をデータバス30abおよび30bb上へ伝達してデ
ータ信号の観測を行なうことができる。これにより、デ
ータ印加とデータ観測を並列的に行なうことができ、テ
スト時間の短縮が可能となる。
【0277】[実施例11]図25は、この発明の第1
1の実施例である半導体集積回路装置の全体の構成を示
す図である。図25においても、半導体集積回路に含ま
れる複数の回路ブロックとして2つの回路ブロック(A
およびB)2aおよび2bを代表的に示す。回路ブロッ
ク2aに対しては、テスト制御回路60aが設けられ、
回路ブロック2bに対してはテスト制御回路60bが設
けられる。回路ブロック2aおよび2bに対して共通に
テストデータ入出力バス70が設けられる。テストバス
70に対しては、テストデータ入出力端子71を介して
時分割的にデータ信号の授受が実行される。すべての回
路ブロックに対して共通に1つのデータバスが設けられ
るだけであり、テストデータ信号を印加および観測する
ための端子数を大幅に低減することができる。
1の実施例である半導体集積回路装置の全体の構成を示
す図である。図25においても、半導体集積回路に含ま
れる複数の回路ブロックとして2つの回路ブロック(A
およびB)2aおよび2bを代表的に示す。回路ブロッ
ク2aに対しては、テスト制御回路60aが設けられ、
回路ブロック2bに対してはテスト制御回路60bが設
けられる。回路ブロック2aおよび2bに対して共通に
テストデータ入出力バス70が設けられる。テストバス
70に対しては、テストデータ入出力端子71を介して
時分割的にデータ信号の授受が実行される。すべての回
路ブロックに対して共通に1つのデータバスが設けられ
るだけであり、テストデータ信号を印加および観測する
ための端子数を大幅に低減することができる。
【0278】テスト制御回路60aおよび60bは時分
割的に動作状態とされる。このときテスト制御回路60
aおよび60bに対しそれぞれ独立に動作制御信号を印
加する必要はなく、回路ブロック指定信号とデータラッ
チ動作制御信号とから各回路ブロックのテスト制御回路
に対して必要な動作制御信号を印加することができ、テ
スト制御回路を駆動するための制御信号入出力端子数は
それほど増加しない。
割的に動作状態とされる。このときテスト制御回路60
aおよび60bに対しそれぞれ独立に動作制御信号を印
加する必要はなく、回路ブロック指定信号とデータラッ
チ動作制御信号とから各回路ブロックのテスト制御回路
に対して必要な動作制御信号を印加することができ、テ
スト制御回路を駆動するための制御信号入出力端子数は
それほど増加しない。
【0279】[テスト制御回路の具体的構成1]図26
は、図25に示すテスト制御回路の具体的構成を示す図
である。図26において、回路ブロック2aに対して設
けられたテスト制御回路60aは、ラッチ指示信号S1
Aに応答してテストデータ入出力バス70上にデータ信
号を取込みラッチするラッチ51aと、制御信号S1B
に従ってテストデータ入出力バス70上のデータ信号を
ラッチするラッチ(L1)51bと、第2のラッチ指示
信号S2に応答してラッチ51aおよび51bの出力す
るデータ信号を取込みラッチするラッチ52aおよび5
2bと、ラッチ52aの出力データ信号と他の回路ブロ
ックからのデータ信号とを受け、テストモード指示信号
S3の活性化時にラッチ51aからのデータ信号を選択
して入力ノードIN1へ伝達するセレクタ(SEL)5
3aと、ラッチ52bの出力するデータ信号と他の回路
ブロックからのデータ信号とを受け、テストモード指示
信号S3の活性化時にこのラッチ52bからのデータ信
号を選択して入力ノードIN2へ伝達するセレクタ(S
EL)53bと、制御信号S1Cに応答して作動状態と
され、出力ノードOUT1から与えられたデータ信号を
増幅してデータ入出力バス70へ伝達する3状態バッフ
ァ54aと、制御信号S1Dに応答して作動状態とさ
れ、出力ノードOUT2からのデータ信号を増幅してデ
ータバス70へ出力する3状態バッファ54bを含む。
このテスト制御回路60aの構成は、図13に示すテス
ト制御回路40aの構成と同じである。
は、図25に示すテスト制御回路の具体的構成を示す図
である。図26において、回路ブロック2aに対して設
けられたテスト制御回路60aは、ラッチ指示信号S1
Aに応答してテストデータ入出力バス70上にデータ信
号を取込みラッチするラッチ51aと、制御信号S1B
に従ってテストデータ入出力バス70上のデータ信号を
ラッチするラッチ(L1)51bと、第2のラッチ指示
信号S2に応答してラッチ51aおよび51bの出力す
るデータ信号を取込みラッチするラッチ52aおよび5
2bと、ラッチ52aの出力データ信号と他の回路ブロ
ックからのデータ信号とを受け、テストモード指示信号
S3の活性化時にラッチ51aからのデータ信号を選択
して入力ノードIN1へ伝達するセレクタ(SEL)5
3aと、ラッチ52bの出力するデータ信号と他の回路
ブロックからのデータ信号とを受け、テストモード指示
信号S3の活性化時にこのラッチ52bからのデータ信
号を選択して入力ノードIN2へ伝達するセレクタ(S
EL)53bと、制御信号S1Cに応答して作動状態と
され、出力ノードOUT1から与えられたデータ信号を
増幅してデータ入出力バス70へ伝達する3状態バッフ
ァ54aと、制御信号S1Dに応答して作動状態とさ
れ、出力ノードOUT2からのデータ信号を増幅してデ
ータバス70へ出力する3状態バッファ54bを含む。
このテスト制御回路60aの構成は、図13に示すテス
ト制御回路40aの構成と同じである。
【0280】テスト制御回路60bも、テスト制御回路
60aと同様の構成を備え、制御信号S1Eに応答して
データバス70a上のデータ信号をラッチするラッチ6
1aと、制御信号S1Fに応答してデータバス70上の
データ信号をラッチするラッチ61bと、第2のラッチ
指示信号S2に応答してラッチ61aおよび61bの出
力するデータ信号をラッチするラッチ62aおよび62
bと、ラッチ62aの出力するデータ信号と他の回路ブ
ロックからのデータ信号とを受け、テストモード指示信
号S3の活性化時にこのラッチ62aからのデータ信号
を選択して回路ブロック2bの入力ノードIN1へ伝達
するセレクタ63aと、ラッチ62bの出力するデータ
信号と他の回路ブロックからのデータ信号とを受け、テ
ストモード指示信号S3の活性化時にこのラッチ62b
からのデータ信号を選択して回路ブロック2bの入力ノ
ードIN2へ伝達するセレクタ63bと、制御信号S1
Bに応答して作動状態とされ、出力ノードOUT1から
のデータ信号を増幅してテストデータ入出力バス70へ
伝達する3状態バッファ64aと、制御信号S1Hに応
答して作動状態とされ、出力ノードOUT2からのデー
タ信号を増幅してデータバス70へ伝達する3状態バッ
ファ64bを含む。この図26に示すテスト制御回路6
0bの構成も、図13に示すテスト制御回路の構成と実
質的に同じである。単に与えられる制御信号S1E、S
1F、S1B、およびS1Hの発生態様が異なるだけで
ある。
60aと同様の構成を備え、制御信号S1Eに応答して
データバス70a上のデータ信号をラッチするラッチ6
1aと、制御信号S1Fに応答してデータバス70上の
データ信号をラッチするラッチ61bと、第2のラッチ
指示信号S2に応答してラッチ61aおよび61bの出
力するデータ信号をラッチするラッチ62aおよび62
bと、ラッチ62aの出力するデータ信号と他の回路ブ
ロックからのデータ信号とを受け、テストモード指示信
号S3の活性化時にこのラッチ62aからのデータ信号
を選択して回路ブロック2bの入力ノードIN1へ伝達
するセレクタ63aと、ラッチ62bの出力するデータ
信号と他の回路ブロックからのデータ信号とを受け、テ
ストモード指示信号S3の活性化時にこのラッチ62b
からのデータ信号を選択して回路ブロック2bの入力ノ
ードIN2へ伝達するセレクタ63bと、制御信号S1
Bに応答して作動状態とされ、出力ノードOUT1から
のデータ信号を増幅してテストデータ入出力バス70へ
伝達する3状態バッファ64aと、制御信号S1Hに応
答して作動状態とされ、出力ノードOUT2からのデー
タ信号を増幅してデータバス70へ伝達する3状態バッ
ファ64bを含む。この図26に示すテスト制御回路6
0bの構成も、図13に示すテスト制御回路の構成と実
質的に同じである。単に与えられる制御信号S1E、S
1F、S1B、およびS1Hの発生態様が異なるだけで
ある。
【0281】回路ブロック(A)2aのテストは、先に
図12ないし図23において示したものと同じようにし
て制御信号S1A、S1B、S1C、およびS1D、ラ
ッチ指示信号S2およびS3を発生することにより実現
される。
図12ないし図23において示したものと同じようにし
て制御信号S1A、S1B、S1C、およびS1D、ラ
ッチ指示信号S2およびS3を発生することにより実現
される。
【0282】回路ブロック(B)2bのテストを行なう
場合には、制御信号S1B、S1F、S2、およびS3
ならびに制御信号S1GおよびS1Hをテスト制御回路
60aに与えられた制御信号S1A、S1B、S2、お
よびS3ならびに制御信号S1CおよびS1Dと同じシ
ーケンスで発生する。制御信号S1A、S1B、S1
E、およびS1Fの順に活性状態とした後、制御信号S
2を活性状態とすることにより、回路ブロック(A)2
aと回路ブロック(B)2bに対し同時にテストデータ
信号を印加してテスト動作を実施させることができる。
データ信号の読出時においては、テストデータ読出指示
信号S1C、S1D、S1G、およびS1Hの順にこれ
らの制御信号を順次活性状態とすることによりテストデ
ータ入出力バス70上に時分割的にテストデータ信号が
伝達される。
場合には、制御信号S1B、S1F、S2、およびS3
ならびに制御信号S1GおよびS1Hをテスト制御回路
60aに与えられた制御信号S1A、S1B、S2、お
よびS3ならびに制御信号S1CおよびS1Dと同じシ
ーケンスで発生する。制御信号S1A、S1B、S1
E、およびS1Fの順に活性状態とした後、制御信号S
2を活性状態とすることにより、回路ブロック(A)2
aと回路ブロック(B)2bに対し同時にテストデータ
信号を印加してテスト動作を実施させることができる。
データ信号の読出時においては、テストデータ読出指示
信号S1C、S1D、S1G、およびS1Hの順にこれ
らの制御信号を順次活性状態とすることによりテストデ
ータ入出力バス70上に時分割的にテストデータ信号が
伝達される。
【0283】[テスト制御回路の具体的構成2]図27
は、図25に示すテスト制御回路の第2の具体的構成を
示す図である。この図27に示すテスト制御回路の構成
においては、図26に示すテスト制御回路60aおよび
60bの構成において3状態バッファ54a、54b、
64aおよび64bに代えて、パスゲートトランジスタ
55a、55b、65a、65bが利用される。他の構
成は、図26に示す回路構成と同じであり、対応する部
分に同一の参照番号を付す。この図27に示すテスト制
御回路60aおよび60bの構成において、テストデー
タ信号の印加および観測は図26に示すテスト制御回路
の構成と同様にして実行することができる。3状態バッ
ファに代えてパスゲートトランジスタを用いているた
め、テスト制御回路の構成素子数および専有面積を低減
することができる。
は、図25に示すテスト制御回路の第2の具体的構成を
示す図である。この図27に示すテスト制御回路の構成
においては、図26に示すテスト制御回路60aおよび
60bの構成において3状態バッファ54a、54b、
64aおよび64bに代えて、パスゲートトランジスタ
55a、55b、65a、65bが利用される。他の構
成は、図26に示す回路構成と同じであり、対応する部
分に同一の参照番号を付す。この図27に示すテスト制
御回路60aおよび60bの構成において、テストデー
タ信号の印加および観測は図26に示すテスト制御回路
の構成と同様にして実行することができる。3状態バッ
ファに代えてパスゲートトランジスタを用いているた
め、テスト制御回路の構成素子数および専有面積を低減
することができる。
【0284】[テスト制御回路の具体的構成3]図28
および図29は図25に示すテスト制御回路の第3の具
体的構成を示す図である。図28には、回路ブロック
(A)2aに対して設けられたテスト制御回路60aの
構成を示し、図29に回路ブロック(B)2bに対して
設けられたテスト制御回路60bの構成を示す。図28
に示すテスト制御回路60aは、ラッチ51a、52
a、51bおよび52bに対しラッチ指示信号を発生す
るために、T型フリップフロップ56aおよび56bを
利用する、T型フリップフロップ56aは、制御信号S
1Aを受ける。T型フリップフロップ56aの出力はゲ
ート回路57abおよび57aaに与えられる。ゲート
回路57aaおよび57abのそれぞれはまた制御信号
S1Aも受ける。T型フリップフロップ56bは、制御
信号S1Bを受ける。このT型フリップフロップ56b
の出力はゲート回路57abおよび57bbへ与えられ
る。ゲート回路57abおよび57bbはまた、制御信
号S1Bも受ける。ゲート回路57aaおよび57bb
はそれぞれ両入力に与えられた信号がともにHレベルの
ときに活性状態のラッチ指示信号をラッチ51aおよび
51bに与える。ゲート回路57abは、制御信号S1
AがHレベルであり、フリップフロップ56aの出力信
号がLレベルのときに活性状態のラッチ指示信号をラッ
チ52aへ与える。ゲート回路57bbは制御信号S1
BがHレベルにあり、T型フリップフロップ56bの出
力信号がLレベルのときにHレベルの活性状態のラッチ
指示信号をラッチ52bへ与える。他の構成は、図27
に示すテスト制御回路60aのそれと同じであり、対応
する部分には同一の参照番号を付す。
および図29は図25に示すテスト制御回路の第3の具
体的構成を示す図である。図28には、回路ブロック
(A)2aに対して設けられたテスト制御回路60aの
構成を示し、図29に回路ブロック(B)2bに対して
設けられたテスト制御回路60bの構成を示す。図28
に示すテスト制御回路60aは、ラッチ51a、52
a、51bおよび52bに対しラッチ指示信号を発生す
るために、T型フリップフロップ56aおよび56bを
利用する、T型フリップフロップ56aは、制御信号S
1Aを受ける。T型フリップフロップ56aの出力はゲ
ート回路57abおよび57aaに与えられる。ゲート
回路57aaおよび57abのそれぞれはまた制御信号
S1Aも受ける。T型フリップフロップ56bは、制御
信号S1Bを受ける。このT型フリップフロップ56b
の出力はゲート回路57abおよび57bbへ与えられ
る。ゲート回路57abおよび57bbはまた、制御信
号S1Bも受ける。ゲート回路57aaおよび57bb
はそれぞれ両入力に与えられた信号がともにHレベルの
ときに活性状態のラッチ指示信号をラッチ51aおよび
51bに与える。ゲート回路57abは、制御信号S1
AがHレベルであり、フリップフロップ56aの出力信
号がLレベルのときに活性状態のラッチ指示信号をラッ
チ52aへ与える。ゲート回路57bbは制御信号S1
BがHレベルにあり、T型フリップフロップ56bの出
力信号がLレベルのときにHレベルの活性状態のラッチ
指示信号をラッチ52bへ与える。他の構成は、図27
に示すテスト制御回路60aのそれと同じであり、対応
する部分には同一の参照番号を付す。
【0285】図29に示すテスト制御回路60bは、テ
スト制御回路60aと同様、制御信号S1EおよびS1
Fをそれぞれ受けるT型フリップフロップ66aおよび
66bを含む。フリップフロップ66aの出力信号はゲ
ート回路67aaおよび67abへ与えられ、フリップ
フロップ66bの出力信号はゲート回路67baおよび
67bbへ与えられる。ゲート回路67aaは、制御信
号S1Eおよびフリップフロップ66aの出力信号がと
もにHレベルのときにHレベルのラッチ指示信号をラッ
チ61aへ与える。ゲート回路67abは、制御信号S
1EがHレベルにあり、T型フリップフロップ66aの
出力信号がLレベルのときに活性状態のHレベルのラッ
チ指示信号をラッチ62aへ与える。ゲート回路67b
aは、制御信号S1FおよびT型フリップフロップ66
bの出力信号がともにHレベルのときに活性状態(Hレ
ベル)のラッチ指示信号をラッチ61bへ与える。ゲー
ト回路67bbは、制御信号S1FがHレベルになり、
T型フリップフロップ66bの出力信号がLレベルのと
きに活性状態のHレベルのラッチ指示信号をラッチ62
bへ与える。この制御回路60bの他の構成は、図27
に示すテスト制御回路60bのそれと同じであり、対応
する部分には同一の参照番号を付す。
スト制御回路60aと同様、制御信号S1EおよびS1
Fをそれぞれ受けるT型フリップフロップ66aおよび
66bを含む。フリップフロップ66aの出力信号はゲ
ート回路67aaおよび67abへ与えられ、フリップ
フロップ66bの出力信号はゲート回路67baおよび
67bbへ与えられる。ゲート回路67aaは、制御信
号S1Eおよびフリップフロップ66aの出力信号がと
もにHレベルのときにHレベルのラッチ指示信号をラッ
チ61aへ与える。ゲート回路67abは、制御信号S
1EがHレベルにあり、T型フリップフロップ66aの
出力信号がLレベルのときに活性状態のHレベルのラッ
チ指示信号をラッチ62aへ与える。ゲート回路67b
aは、制御信号S1FおよびT型フリップフロップ66
bの出力信号がともにHレベルのときに活性状態(Hレ
ベル)のラッチ指示信号をラッチ61bへ与える。ゲー
ト回路67bbは、制御信号S1FがHレベルになり、
T型フリップフロップ66bの出力信号がLレベルのと
きに活性状態のHレベルのラッチ指示信号をラッチ62
bへ与える。この制御回路60bの他の構成は、図27
に示すテスト制御回路60bのそれと同じであり、対応
する部分には同一の参照番号を付す。
【0286】図28および図29に示すテスト制御回路
の構成は、実質的に図16に示すテスト制御回路40a
のそれと同じである。テスト制御回路60aおよび60
bが時分割的に活性状態とされる点を除いて先に図16
において示したテスト制御回路40aのそれと同じ動作
が実施される。したがって、その詳細な動作説明は省略
する。
の構成は、実質的に図16に示すテスト制御回路40a
のそれと同じである。テスト制御回路60aおよび60
bが時分割的に活性状態とされる点を除いて先に図16
において示したテスト制御回路40aのそれと同じ動作
が実施される。したがって、その詳細な動作説明は省略
する。
【0287】この図28および図29に示すテスト制御
回路の構成においては、T型フリップフロップを利用し
て1つの制御信号から内部で2つの制御信号(ラッチ指
示信号)を発生している。これによりテスト用制御信号
入力端子の数を低減することができる。
回路の構成においては、T型フリップフロップを利用し
て1つの制御信号から内部で2つの制御信号(ラッチ指
示信号)を発生している。これによりテスト用制御信号
入力端子の数を低減することができる。
【0288】[テスト制御回路の具体的構成4]図30
および図31は、図25に示すテスト制御回路の第4の
具体的構成を示す図である。この図30および図31に
示すテスト制御回路60aおよび60bの構成において
は、図28および図29に示すテスト制御回路の構成に
含まれるT型フリップフロップ56a、56b、66a
および66bに代えて、分周器59a、59b、69
a、および69bが用いられる。他の構成は図28およ
び図29に示す構成であり、対応する部分には同一の参
照番号を付す。この図30および図31に示す構成にお
いても、1つの制御信号から2つのラッチ指示信号を生
成することができ、テスト用制御信号入力端子の数を低
減することができる。この図30および図31の回路の
構成および動作は実質的に図19ないし図21に示すも
のと同じであり、その詳細説明は省略する。
および図31は、図25に示すテスト制御回路の第4の
具体的構成を示す図である。この図30および図31に
示すテスト制御回路60aおよび60bの構成において
は、図28および図29に示すテスト制御回路の構成に
含まれるT型フリップフロップ56a、56b、66a
および66bに代えて、分周器59a、59b、69
a、および69bが用いられる。他の構成は図28およ
び図29に示す構成であり、対応する部分には同一の参
照番号を付す。この図30および図31に示す構成にお
いても、1つの制御信号から2つのラッチ指示信号を生
成することができ、テスト用制御信号入力端子の数を低
減することができる。この図30および図31の回路の
構成および動作は実質的に図19ないし図21に示すも
のと同じであり、その詳細説明は省略する。
【0289】単に分周器59a、59b、69aおよび
69bが時分割的に活性状態とされる点が異なっている
だけである。すなわち、回路ブロック(A)2aまたは
回路ブロック(B)2bに対するテストのみが実施され
る場合には、一方のテスト制御回路60aまたは60b
が活性状態とされるだけである。分周器59a、59
b、69aおよび69bに代えて、1ビット2進カウン
タが用いられてもよい。
69bが時分割的に活性状態とされる点が異なっている
だけである。すなわち、回路ブロック(A)2aまたは
回路ブロック(B)2bに対するテストのみが実施され
る場合には、一方のテスト制御回路60aまたは60b
が活性状態とされるだけである。分周器59a、59
b、69aおよび69bに代えて、1ビット2進カウン
タが用いられてもよい。
【0290】この図30および図31に示す構成に従え
ば、図19に示すテスト制御回路の構成と同様の効果を
実現することができる。
ば、図19に示すテスト制御回路の構成と同様の効果を
実現することができる。
【0291】[テスト制御回路の具体的構成5]図32
は、図25に示すテスト制御回路の第5の具体的構成を
示す図である。図32において、テスト制御回路60a
は、その初段のラッチ58aおよび58bが、制御信号
S1Aに従ってテストデータ入出力バス70上のテスト
データ信号をラッチしかつ順次シフトするシフトレジス
タを構成する。テスト制御回路60bにおいても同様こ
の初段のラッチ68aおよび68bが制御信号S1Bに
応答してテストデータ入出力バス70上のデータ信号を
ラッチしシフトする。
は、図25に示すテスト制御回路の第5の具体的構成を
示す図である。図32において、テスト制御回路60a
は、その初段のラッチ58aおよび58bが、制御信号
S1Aに従ってテストデータ入出力バス70上のテスト
データ信号をラッチしかつ順次シフトするシフトレジス
タを構成する。テスト制御回路60bにおいても同様こ
の初段のラッチ68aおよび68bが制御信号S1Bに
応答してテストデータ入出力バス70上のデータ信号を
ラッチしシフトする。
【0292】このラッチ52a、52b、62a、62
bおよびセレクタ53a、53b、63aおよび63b
の構成は、図27に示すテスト制御回路のそれと同じで
ある。また出力段には、3状態バッファ54a、54b
がテスト制御回路60aに設けられ、3状態バッファ6
4aおよび64bがテスト制御回路60bに設けられ
る。この図32に示すテスト制御回路60aおよび60
bの構成は、実質的に図22に示すテスト制御回路の構
成および動作と同じであり、その動作の詳細説明は省略
する。
bおよびセレクタ53a、53b、63aおよび63b
の構成は、図27に示すテスト制御回路のそれと同じで
ある。また出力段には、3状態バッファ54a、54b
がテスト制御回路60aに設けられ、3状態バッファ6
4aおよび64bがテスト制御回路60bに設けられ
る。この図32に示すテスト制御回路60aおよび60
bの構成は、実質的に図22に示すテスト制御回路の構
成および動作と同じであり、その動作の詳細説明は省略
する。
【0293】この図32に示すテスト制御回路の構成に
従えば、1つの制御信号により2つのラッチのラッチ動
作を制御することができ、応じてラッチ制御のための制
御信号入力端子の数を低減することができる。
従えば、1つの制御信号により2つのラッチのラッチ動
作を制御することができ、応じてラッチ制御のための制
御信号入力端子の数を低減することができる。
【0294】[変更例]図33は、この発明の第11の
実施例の半導体集積回路装置の変更例の構成を示す図で
ある。図33において、テストデータ入出力バス70
は、入力テストデータ信号を伝達するテストデータ入力
バス70bと、このテストデータ入力バス70bと別に
設けられ、テスト対象とされた回路ブロックから出力さ
れるデータ信号を伝達するテストデータ出力バス70a
を含む。テストデータ入力バス70bはテストデータ入
力端子71bに接続され、テストデータ出力バス70a
はテストデータ出力端子71aに接続される。この図3
3に示す構成の場合、ある1つの回路ブロックに対しテ
ストデータ信号を印加するとき、別のまたは同じ回路ブ
ロックからのテストデータ信号を読出すことができる。
テストデータ信号の印加とテストデータ信号の観測を並
列して実行することができる。複数の回路ブロック(A
およびB)2aおよび2bにおいてパイプライン的にテ
ストデータ信号の印加およびテストデータ信号の観測を
実施することができ、テスト時間を短縮することができ
る。
実施例の半導体集積回路装置の変更例の構成を示す図で
ある。図33において、テストデータ入出力バス70
は、入力テストデータ信号を伝達するテストデータ入力
バス70bと、このテストデータ入力バス70bと別に
設けられ、テスト対象とされた回路ブロックから出力さ
れるデータ信号を伝達するテストデータ出力バス70a
を含む。テストデータ入力バス70bはテストデータ入
力端子71bに接続され、テストデータ出力バス70a
はテストデータ出力端子71aに接続される。この図3
3に示す構成の場合、ある1つの回路ブロックに対しテ
ストデータ信号を印加するとき、別のまたは同じ回路ブ
ロックからのテストデータ信号を読出すことができる。
テストデータ信号の印加とテストデータ信号の観測を並
列して実行することができる。複数の回路ブロック(A
およびB)2aおよび2bにおいてパイプライン的にテ
ストデータ信号の印加およびテストデータ信号の観測を
実施することができ、テスト時間を短縮することができ
る。
【0295】[回路ブロック選択信号発生部の構成]図
34は、この発明の第12の実施例である半導体集積回
路装置の全体の構成を概略的に示す図である。半導体集
積回路装置910では、通常、機能論理ブロック900
と制御および必要な演算処理を行なう中央処理装置(C
PU)920とが同じ半導体チップに搭載される。機能
回路ブロック(集積回路装置)900は、複数の各々が
所定の機能を実行する回路ブロック2a〜2dを含む。
この機能回路ブロック900は、先の実施例において説
明した半導体集積回路装置の構成に対応する。すなわ
ち、機能回路ブロック900において、各内部ノードを
外部からアクセス可能とするために、その内部にセレク
タが配置される。そのセレクタの接続形態を制御するこ
とにより機能回路ブロック900内の内部ノードをすべ
て外部からアクセス可能とする。
34は、この発明の第12の実施例である半導体集積回
路装置の全体の構成を概略的に示す図である。半導体集
積回路装置910では、通常、機能論理ブロック900
と制御および必要な演算処理を行なう中央処理装置(C
PU)920とが同じ半導体チップに搭載される。機能
回路ブロック(集積回路装置)900は、複数の各々が
所定の機能を実行する回路ブロック2a〜2dを含む。
この機能回路ブロック900は、先の実施例において説
明した半導体集積回路装置の構成に対応する。すなわ
ち、機能回路ブロック900において、各内部ノードを
外部からアクセス可能とするために、その内部にセレク
タが配置される。そのセレクタの接続形態を制御するこ
とにより機能回路ブロック900内の内部ノードをすべ
て外部からアクセス可能とする。
【0296】半導体集積回路装置910は、さらに、C
PU920に対し必要な処理を実行するために必要とさ
れる命令およびデータを格納する主メモリとして機能す
るメモリ素子940と、CPU920が演算処理する上
において一時的に処理データを格納するために用いられ
る複数のレジスタを含むレジスタ群930を含む。この
メモリ素子940は、CPU920に対する命令(プロ
グラム)を格納する命令メモリであってもよく、また処
理に必要とされるデータのみを格納するデータメモリで
あってもよい。レジスタ群930は、レジスタファイル
を構成してもよく、また単に一時的にデータを格納する
ために用いられるデータレジスタであってもよい。
PU920に対し必要な処理を実行するために必要とさ
れる命令およびデータを格納する主メモリとして機能す
るメモリ素子940と、CPU920が演算処理する上
において一時的に処理データを格納するために用いられ
る複数のレジスタを含むレジスタ群930を含む。この
メモリ素子940は、CPU920に対する命令(プロ
グラム)を格納する命令メモリであってもよく、また処
理に必要とされるデータのみを格納するデータメモリで
あってもよい。レジスタ群930は、レジスタファイル
を構成してもよく、また単に一時的にデータを格納する
ために用いられるデータレジスタであってもよい。
【0297】半導体集積回路装置910はさらに、CP
U920の制御の下にテスト動作モード時においてその
機能回路ブロック900における回路ブロック2a〜2
dの分離および接続を制御するための回路ブロック制御
信号♯を発生する回路ブロック制御回路950を含む。
同じ半導体チップ内に搭載されたCPU920の制御の
下に回路ブロック指定信号を発生することにより、外部
から各回路ブロック2a〜2dそれぞれに対し回路ブロ
ック分離接続のための制御信号を印加する必要はなく、
外部のテスト専用の入力端子数を低減することができ
る。次にこの回路ブロック選択制御回路950の構成に
ついて説明する。
U920の制御の下にテスト動作モード時においてその
機能回路ブロック900における回路ブロック2a〜2
dの分離および接続を制御するための回路ブロック制御
信号♯を発生する回路ブロック制御回路950を含む。
同じ半導体チップ内に搭載されたCPU920の制御の
下に回路ブロック指定信号を発生することにより、外部
から各回路ブロック2a〜2dそれぞれに対し回路ブロ
ック分離接続のための制御信号を印加する必要はなく、
外部のテスト専用の入力端子数を低減することができ
る。次にこの回路ブロック選択制御回路950の構成に
ついて説明する。
【0298】[回路ブロック選択制御回路の構成1]図
35は、図34に示す回路ブロック選択制御回路の構成
を概略的に示す図である。図35において、回路ブロッ
ク選択制御回路950は複数の回路ブロックのうちの特
定の回路ブロックを指定するデータを格納するための回
路ブロック選択用データレジスタ80と、この回路ブロ
ック選択用データレジスタ80に格納されたデータをデ
コードし、回路ブロック選択信号を生成する回路ブロッ
ク選択用デコーダ(以下、回路デコーダと称す)82
と、アドレスデコーダ922からのイネーブル信号に応
答して回路デコーダ82からの回路ブロック指定信号を
機能回路ブロック900へ伝達する転送ゲート84を含
む。
35は、図34に示す回路ブロック選択制御回路の構成
を概略的に示す図である。図35において、回路ブロッ
ク選択制御回路950は複数の回路ブロックのうちの特
定の回路ブロックを指定するデータを格納するための回
路ブロック選択用データレジスタ80と、この回路ブロ
ック選択用データレジスタ80に格納されたデータをデ
コードし、回路ブロック選択信号を生成する回路ブロッ
ク選択用デコーダ(以下、回路デコーダと称す)82
と、アドレスデコーダ922からのイネーブル信号に応
答して回路デコーダ82からの回路ブロック指定信号を
機能回路ブロック900へ伝達する転送ゲート84を含
む。
【0299】アドレスデコーダ922は、図34に示す
メモリ素子940のアドレス指定およびレジスタ群93
0に含まれる特定のレジスタを指定するために、CPU
920から生成されたアドレス信号をデコードする。こ
のアドレスデコーダ922を用いて回路ブロック選択信
号伝達タイミングを決定することにより、この回路ブロ
ック選択制御回路950の動作をすべてCPU920の
制御の下に実施することができる。
メモリ素子940のアドレス指定およびレジスタ群93
0に含まれる特定のレジスタを指定するために、CPU
920から生成されたアドレス信号をデコードする。こ
のアドレスデコーダ922を用いて回路ブロック選択信
号伝達タイミングを決定することにより、この回路ブロ
ック選択制御回路950の動作をすべてCPU920の
制御の下に実施することができる。
【0300】回路ブロック選択用データレジスタ80
は、複数個(図において8個)の1ビットデータレジス
タ(D型フリップフロップ)80a〜80hを含む。こ
のD型フリップフロップ80a〜80hが、直列データ
伝搬経路を形成するようにその出力Qと入力Dとが相互
接続される。初段のD型フリップフロップ80hの入力
Dは、テストデータ入力端子81に接続される。最終段
のD型フリップフロップ80aの出力Qはテストデータ
出力端子83に接続される。このテストデータ出力端子
83は、回路ブロック選択用データレジスタ80のテス
トを行なうために利用される。D型フリップフロップ8
0a〜80hのクロック入力Kへは、CPU920から
制御信号線923を介してクロック信号CKが与えられ
る。これによりテストデータ入力端子81から与えられ
た回路ブロック指定用データ信号がD型フリップフロッ
プ(データレジスタと以下称す)80a〜80hに順次
格納される。回路デコーダ82は、データレジスタから
の相補データQおよび!Qを受けてデコードし、複数の
回路ブロックそれぞれに設けられた出力信号線のうちの
いずれかを選択状態(Hレベルの活性状態)とする。
は、複数個(図において8個)の1ビットデータレジス
タ(D型フリップフロップ)80a〜80hを含む。こ
のD型フリップフロップ80a〜80hが、直列データ
伝搬経路を形成するようにその出力Qと入力Dとが相互
接続される。初段のD型フリップフロップ80hの入力
Dは、テストデータ入力端子81に接続される。最終段
のD型フリップフロップ80aの出力Qはテストデータ
出力端子83に接続される。このテストデータ出力端子
83は、回路ブロック選択用データレジスタ80のテス
トを行なうために利用される。D型フリップフロップ8
0a〜80hのクロック入力Kへは、CPU920から
制御信号線923を介してクロック信号CKが与えられ
る。これによりテストデータ入力端子81から与えられ
た回路ブロック指定用データ信号がD型フリップフロッ
プ(データレジスタと以下称す)80a〜80hに順次
格納される。回路デコーダ82は、データレジスタから
の相補データQおよび!Qを受けてデコードし、複数の
回路ブロックそれぞれに設けられた出力信号線のうちの
いずれかを選択状態(Hレベルの活性状態)とする。
【0301】転送ゲート84は、機能回路ブロック90
0に含まれる回路ブロックそれぞれに対応して設けられ
るゲート回路84a〜84dを含む。ゲート回路84a
〜84dはそれぞれの第1の入力に回路デコーダ82か
らの回路ブロック選択信号を受けそれぞれの第2の入力
にアドレスデコーダ922からイネーブル信号を受け
る。次に動作について説明する。
0に含まれる回路ブロックそれぞれに対応して設けられ
るゲート回路84a〜84dを含む。ゲート回路84a
〜84dはそれぞれの第1の入力に回路デコーダ82か
らの回路ブロック選択信号を受けそれぞれの第2の入力
にアドレスデコーダ922からイネーブル信号を受け
る。次に動作について説明する。
【0302】通常動作時においては、アドレスデコーダ
922から転送ゲート84に与えられる信号は論理
“0”にあり、転送ゲート84は遮断状態にある。また
回路ブロック制御用データ設定用の入力端子81は、接
地電位に固定される。このとき、回路ブロック選択用デ
ータレジスタ80のD型フリップフロップ(データレジ
スタ)80a〜80hに格納されるデータがすべて論理
“0”の場合には、回路ブロック選択用デコーダ82か
らの出力信号はすべて論理“0”とされ、ブロック選択
制御信号♯はすべて論理“0”となるように設定されて
いてもよい。これにより、アドレスデコーダ922から
誤って活性状態のイネーブル信号が出力されても機能回
路ブロック900において回路ブロックの誤った選択的
分離が生じるのを抑制することができる。
922から転送ゲート84に与えられる信号は論理
“0”にあり、転送ゲート84は遮断状態にある。また
回路ブロック制御用データ設定用の入力端子81は、接
地電位に固定される。このとき、回路ブロック選択用デ
ータレジスタ80のD型フリップフロップ(データレジ
スタ)80a〜80hに格納されるデータがすべて論理
“0”の場合には、回路ブロック選択用デコーダ82か
らの出力信号はすべて論理“0”とされ、ブロック選択
制御信号♯はすべて論理“0”となるように設定されて
いてもよい。これにより、アドレスデコーダ922から
誤って活性状態のイネーブル信号が出力されても機能回
路ブロック900において回路ブロックの誤った選択的
分離が生じるのを抑制することができる。
【0303】テスト動作時においては、入力端子81
へ、回路ブロック指定用のデータ信号が順次与えられ
る。CPU920から信号線923上に与えられるクロ
ック信号CKに同期して、回路ブロック選択用データレ
ジスタ80において、D型フリップフロップ80hから
順次D型フリップフロップ80aへデータがシフトイン
される。データレジスタ80において回路ブロック指定
用のデータがセットされた後、回路デコーダ82がこの
データレジスタ80からの回路ブロック指定用データを
デコードし、そのデコード結果を示す信号を出力する。
このときまた回路デコーダ82は、CPU920からの
活性化信号によりそのデコードタイミングが決定される
構成が利用されてもよい。回路デコーダ82は、単にス
タティックに動作してデコード動作を行なうように構成
されていてもよい。回路デコーダ82の出力する回路ブ
ロック指定信号が確定状態とされると、CPU920か
ら特定の通常動作モード時においては使用されないアド
レス信号がアドレスデコーダ922へ与えられる。アド
レスデコーダ922は、回路ブロック選択信号を転送す
る命令に対応する特定のアドレス信号が与えられると、
転送ゲート84へイネーブル信号を与える。それにより
転送ゲート84のゲート回路84a〜84dがすべてバ
ッファ回路として動作し、回路デコーダ82から与えら
れたブロック選択信号を機能回路ブロック900へ回路
ブロック選択信号♯として伝達する。これにより、機能
回路ブロック900においては、先に図1ないし図10
において説明したようにセレクタが選択的にその入力選
択状態が決定され、特定の回路ブロック指定信号により
指定された回路ブロックが他の回路ブロックから分離さ
れ、その特定の回路ブロックの入出力ノードから外部が
アクセス可能状態に設定される。
へ、回路ブロック指定用のデータ信号が順次与えられ
る。CPU920から信号線923上に与えられるクロ
ック信号CKに同期して、回路ブロック選択用データレ
ジスタ80において、D型フリップフロップ80hから
順次D型フリップフロップ80aへデータがシフトイン
される。データレジスタ80において回路ブロック指定
用のデータがセットされた後、回路デコーダ82がこの
データレジスタ80からの回路ブロック指定用データを
デコードし、そのデコード結果を示す信号を出力する。
このときまた回路デコーダ82は、CPU920からの
活性化信号によりそのデコードタイミングが決定される
構成が利用されてもよい。回路デコーダ82は、単にス
タティックに動作してデコード動作を行なうように構成
されていてもよい。回路デコーダ82の出力する回路ブ
ロック指定信号が確定状態とされると、CPU920か
ら特定の通常動作モード時においては使用されないアド
レス信号がアドレスデコーダ922へ与えられる。アド
レスデコーダ922は、回路ブロック選択信号を転送す
る命令に対応する特定のアドレス信号が与えられると、
転送ゲート84へイネーブル信号を与える。それにより
転送ゲート84のゲート回路84a〜84dがすべてバ
ッファ回路として動作し、回路デコーダ82から与えら
れたブロック選択信号を機能回路ブロック900へ回路
ブロック選択信号♯として伝達する。これにより、機能
回路ブロック900においては、先に図1ないし図10
において説明したようにセレクタが選択的にその入力選
択状態が決定され、特定の回路ブロック指定信号により
指定された回路ブロックが他の回路ブロックから分離さ
れ、その特定の回路ブロックの入出力ノードから外部が
アクセス可能状態に設定される。
【0304】回路ブロック選択用データレジスタ80の
テストを行なう場合には、D型フリップフロップ80h
〜80aが直列データ伝搬経路を形成しているため、デ
ータ入.端子81から、CPU920から出力されるク
ロック信号CKに同期してD型フリップフロップ80h
〜80aへ順次所定のパターンを有するデータ信号を転
送し、最終段のD型フリップフロップ80aの出力Qを
データ出力端子83を介して外部へ出力する。データ入
力端子81を介して順次与えられたデータ信号のパター
ンと同じパターンを有するデータ信号がこの出力端子8
3を介して出力されたか否かを外部で観察することによ
りこの回路ブロック選択用データレジスタ80が正常で
あるか否かのテストを実施することができる。
テストを行なう場合には、D型フリップフロップ80h
〜80aが直列データ伝搬経路を形成しているため、デ
ータ入.端子81から、CPU920から出力されるク
ロック信号CKに同期してD型フリップフロップ80h
〜80aへ順次所定のパターンを有するデータ信号を転
送し、最終段のD型フリップフロップ80aの出力Qを
データ出力端子83を介して外部へ出力する。データ入
力端子81を介して順次与えられたデータ信号のパター
ンと同じパターンを有するデータ信号がこの出力端子8
3を介して出力されたか否かを外部で観察することによ
りこの回路ブロック選択用データレジスタ80が正常で
あるか否かのテストを実施することができる。
【0305】この図35に示す構成においては、回路ブ
ロック選択のためのデータレジスタは8ビットのD型フ
リップフロップを持っている。したがって、最大256
個の回路ブロックを指定することができる。ただしデー
タ(00…0)の場合すべての回路ブロックが相互接続
される場合には、回路ブロックの指定は最大255とな
る。これにより、機能回路900において数多くの回路
ブロックが含まれる場合においても、1つのデータ入力
端子81を用いて8ビットデータレジスタを用いて回路
ブロックの指定を行なうことができ、各回路ブロックに
対しブロック指定用の信号を入力するためのテスト専用
端子を設ける必要がなく、端子数を大幅に低減すること
ができる。
ロック選択のためのデータレジスタは8ビットのD型フ
リップフロップを持っている。したがって、最大256
個の回路ブロックを指定することができる。ただしデー
タ(00…0)の場合すべての回路ブロックが相互接続
される場合には、回路ブロックの指定は最大255とな
る。これにより、機能回路900において数多くの回路
ブロックが含まれる場合においても、1つのデータ入力
端子81を用いて8ビットデータレジスタを用いて回路
ブロックの指定を行なうことができ、各回路ブロックに
対しブロック指定用の信号を入力するためのテスト専用
端子を設ける必要がなく、端子数を大幅に低減すること
ができる。
【0306】[回路ブロック選択制御回路の構成2]図
36は、図34に示す回路ブロック選択制御回路の第2
の構成を示す図である。図36において、回路ブロック
選択用データレジスタ80は、並列に設けられたデータ
レジスタ(D型フリップフロップ)85a〜85hと、
D型フリップフロップ85a〜85hそれぞれに対応し
て設けられるゲート回路86a〜86hを含む。ゲート
回路86a〜86hのそれぞれの第1の入力には、CP
U920からデータバス925に与えられる8ビットデ
ータバスの対応のバス線が接続される。ゲート回路86
a〜86hのそれぞれの第2の入力は、アドレスデコー
ダ922からの出力信号が与えられる。回路デコーダ8
2は、図35に示す構成と同じであり、回路ブロック選
択用データレジスタ80からの回路ブロック制御データ
信号をデコードし、回路ブロック選択信号を生成する。
回路デコーダ82からの回路ブロック選択信号を機能回
路ブロック900へ伝達する転送ゲート84は、一例と
して4つのゲート回路84a〜84dを含み、それぞれ
の第1の入力に回路デコーダ82からの回路ブロック選
択信号が与えられ、それぞれの第2の入力にテストモー
ド信号入力端子87を介してテストモード指示信号が与
えられる。次に動作について説明する。
36は、図34に示す回路ブロック選択制御回路の第2
の構成を示す図である。図36において、回路ブロック
選択用データレジスタ80は、並列に設けられたデータ
レジスタ(D型フリップフロップ)85a〜85hと、
D型フリップフロップ85a〜85hそれぞれに対応し
て設けられるゲート回路86a〜86hを含む。ゲート
回路86a〜86hのそれぞれの第1の入力には、CP
U920からデータバス925に与えられる8ビットデ
ータバスの対応のバス線が接続される。ゲート回路86
a〜86hのそれぞれの第2の入力は、アドレスデコー
ダ922からの出力信号が与えられる。回路デコーダ8
2は、図35に示す構成と同じであり、回路ブロック選
択用データレジスタ80からの回路ブロック制御データ
信号をデコードし、回路ブロック選択信号を生成する。
回路デコーダ82からの回路ブロック選択信号を機能回
路ブロック900へ伝達する転送ゲート84は、一例と
して4つのゲート回路84a〜84dを含み、それぞれ
の第1の入力に回路デコーダ82からの回路ブロック選
択信号が与えられ、それぞれの第2の入力にテストモー
ド信号入力端子87を介してテストモード指示信号が与
えられる。次に動作について説明する。
【0307】アドレスデコーダ922は、CPU920
から回路ブロックの選択的分離を示す特定のアドレス信
号が与えられたとき活性状態の信号をゲート回路86a
〜86hのそれぞれの第2の入力へ与える。これにより
ゲート回路86a〜86hがイネーブルされバッファ回
路として動作する。このときまたCPU920は、デー
タバス925上に回路ブロック指定用データ信号を伝達
し、ゲート回路86a〜86hのそれぞれの第1の入力
へ与える。ゲート回路86a〜86hの出力信号が確定
すると、CPU920からクロック信号線923へクロ
ック信号CKが与えられ、データレジスタ(D型フリッ
プフロップ)85a〜85hが対応のゲート回路86a
〜86hから与えられたデータ信号を取込みラッチす
る。次に、回路デコーダ82がこのD型フリップフロッ
プ85a〜85hから与えられるデータ信号をデコード
し、複数の回路ブロック(図示の例においては4つの回
路ブロック)のうちの1つを指定する回路ブロック指定
信号を生成して転送ゲート84へ与える。テストモード
信号入力端子87から次いでテストモード指示信号が印
加され、転送ゲート84のゲート回路84a〜84dが
すべてイネーブルされ、機能回路ブロック900へ特定
の回路ブロックを指定する回路ブロック選択信号が伝達
され、特定の回路ブロックの選択的分離が行なわれる。
から回路ブロックの選択的分離を示す特定のアドレス信
号が与えられたとき活性状態の信号をゲート回路86a
〜86hのそれぞれの第2の入力へ与える。これにより
ゲート回路86a〜86hがイネーブルされバッファ回
路として動作する。このときまたCPU920は、デー
タバス925上に回路ブロック指定用データ信号を伝達
し、ゲート回路86a〜86hのそれぞれの第1の入力
へ与える。ゲート回路86a〜86hの出力信号が確定
すると、CPU920からクロック信号線923へクロ
ック信号CKが与えられ、データレジスタ(D型フリッ
プフロップ)85a〜85hが対応のゲート回路86a
〜86hから与えられたデータ信号を取込みラッチす
る。次に、回路デコーダ82がこのD型フリップフロッ
プ85a〜85hから与えられるデータ信号をデコード
し、複数の回路ブロック(図示の例においては4つの回
路ブロック)のうちの1つを指定する回路ブロック指定
信号を生成して転送ゲート84へ与える。テストモード
信号入力端子87から次いでテストモード指示信号が印
加され、転送ゲート84のゲート回路84a〜84dが
すべてイネーブルされ、機能回路ブロック900へ特定
の回路ブロックを指定する回路ブロック選択信号が伝達
され、特定の回路ブロックの選択的分離が行なわれる。
【0308】図36に示す構成においては、回路ブロッ
ク選択用データレジスタ80には、CPU920から回
路ブロック指定用データがロードされている。したがっ
て、外部から回路ブロック選択用のデータ信号を入力す
る必要がなく、テスト専用の端子数をテストモード信号
入力端子87の1個にまで低減することができる。
ク選択用データレジスタ80には、CPU920から回
路ブロック指定用データがロードされている。したがっ
て、外部から回路ブロック選択用のデータ信号を入力す
る必要がなく、テスト専用の端子数をテストモード信号
入力端子87の1個にまで低減することができる。
【0309】また外部から転送ゲート80のイネーブル
/ディスエーブルを制御する構成とすることにより正確
に機能回路ブロック900における特定の回路ブロック
の選択的分離タイミングを制御することができ、外部で
特定の回路ブロックが入力ノードおよび出力ノードのす
べてがアクセス可能状態になったタイミングを知ること
ができ、特定の回路ブロックのテスト実施タイミングを
容易に知ることができる。
/ディスエーブルを制御する構成とすることにより正確
に機能回路ブロック900における特定の回路ブロック
の選択的分離タイミングを制御することができ、外部で
特定の回路ブロックが入力ノードおよび出力ノードのす
べてがアクセス可能状態になったタイミングを知ること
ができ、特定の回路ブロックのテスト実施タイミングを
容易に知ることができる。
【0310】[回路ブロック選択制御回路の具体的構成
3]図37は、図34に示す回路ブロック選択制御回路
の第3の具体的構成を示す図である。図37に示す回路
ブロック選択制御回路950の構成においては、CPU
920からのアドレス信号をデコードするアドレスデコ
ーダは利用されない。回路ブロック選択用データレジス
タ80は、図36に示す回路ブロック選択用データレジ
スタと同じ構成を備える。この回路ブロック選択用デー
タレジスタ80の初段のゲート回路86a〜86hのそ
れぞれの第2の入力には、テスト信号入力端子87aを
介してテストモード指示信号が与えられる。ゲート回路
86a〜86hのそれぞれの第1の入力へは、CPU9
20からテストデータバス925を介して並列に回路ブ
ロック指定用データ信号が与えられる。転送ゲート84
も、図36に示す転送ゲート84と同じ構成を備え、テ
スト信号入力端子87bを介してテストモード指示信号
が与えられる。このテストモード指示信号入力端子87
aおよび87bへ与えられるテストモード指示信号は同
じ信号であってもよく、また別々の信号であってもよ
い。また、テストモード信号入力端子87aから与えら
れる信号を所定期間遅延して転送ゲート84へ与える構
成がまた利用されてもよい。
3]図37は、図34に示す回路ブロック選択制御回路
の第3の具体的構成を示す図である。図37に示す回路
ブロック選択制御回路950の構成においては、CPU
920からのアドレス信号をデコードするアドレスデコ
ーダは利用されない。回路ブロック選択用データレジス
タ80は、図36に示す回路ブロック選択用データレジ
スタと同じ構成を備える。この回路ブロック選択用デー
タレジスタ80の初段のゲート回路86a〜86hのそ
れぞれの第2の入力には、テスト信号入力端子87aを
介してテストモード指示信号が与えられる。ゲート回路
86a〜86hのそれぞれの第1の入力へは、CPU9
20からテストデータバス925を介して並列に回路ブ
ロック指定用データ信号が与えられる。転送ゲート84
も、図36に示す転送ゲート84と同じ構成を備え、テ
スト信号入力端子87bを介してテストモード指示信号
が与えられる。このテストモード指示信号入力端子87
aおよび87bへ与えられるテストモード指示信号は同
じ信号であってもよく、また別々の信号であってもよ
い。また、テストモード信号入力端子87aから与えら
れる信号を所定期間遅延して転送ゲート84へ与える構
成がまた利用されてもよい。
【0311】図37に示す構成においては、外部から回
路ブロック選択用データレジスタ80の初段のゲート回
路86a〜86hのイネーブル/ディスエーブルを制御
している。したがって、図36のアドレスデコーダ92
2が誤って活性信号をゲート回路86a〜86hへ与
え、回路デコーダ82が不必要なときに誤動作するのを
防止することができる。この図37に示す回路ブロック
選択制御回路の構成および動作は図36に示すものと実
質的に同じであり、その詳細説明は省略する。
路ブロック選択用データレジスタ80の初段のゲート回
路86a〜86hのイネーブル/ディスエーブルを制御
している。したがって、図36のアドレスデコーダ92
2が誤って活性信号をゲート回路86a〜86hへ与
え、回路デコーダ82が不必要なときに誤動作するのを
防止することができる。この図37に示す回路ブロック
選択制御回路の構成および動作は図36に示すものと実
質的に同じであり、その詳細説明は省略する。
【0312】[回路ブロック選択制御回路の具体的構成
4]図38は図34に示す回路ブロック選択制御回路9
50の第4の具体的構成を示す図である。図38におい
て、回路ブロック選択制御回路950は、データ設定用
入力端子89から与えられる信号に応答してカウントア
ップまたはカウントダウン動作を行なうカウンタ88
と、カウンタ88のカウンタ値をラッチする回路ブロッ
ク選択用データレジスタ80と、回路ブロック選択用デ
ータレジスタ80のラッチし出力するデータ信号をデコ
ードして回路ブロック選択信号を生成する回路ブロック
選択用デコード(回路デコーダ)82と、回路デコーダ
82からの回路ブロック選択信号を機能回路ブロック9
00へ回路ブロック指定信号♯として伝達する転送ゲー
ト84を含む。
4]図38は図34に示す回路ブロック選択制御回路9
50の第4の具体的構成を示す図である。図38におい
て、回路ブロック選択制御回路950は、データ設定用
入力端子89から与えられる信号に応答してカウントア
ップまたはカウントダウン動作を行なうカウンタ88
と、カウンタ88のカウンタ値をラッチする回路ブロッ
ク選択用データレジスタ80と、回路ブロック選択用デ
ータレジスタ80のラッチし出力するデータ信号をデコ
ードして回路ブロック選択信号を生成する回路ブロック
選択用デコード(回路デコーダ)82と、回路デコーダ
82からの回路ブロック選択信号を機能回路ブロック9
00へ回路ブロック指定信号♯として伝達する転送ゲー
ト84を含む。
【0313】回路ブロック選択用データレジスタ80
は、カウンタ88の出力ビットそれぞれに対応して並列
に設けられるデータレジスタ(D型フリップフロップ)
85a〜85hを含む。D型フリップフロップ85a〜
85hはCPU920から信号線923上に与えられる
クロック信号CKに応答して、カウンタ88からの対応
の出力カウントビット値を取込みラッチする。
は、カウンタ88の出力ビットそれぞれに対応して並列
に設けられるデータレジスタ(D型フリップフロップ)
85a〜85hを含む。D型フリップフロップ85a〜
85hはCPU920から信号線923上に与えられる
クロック信号CKに応答して、カウンタ88からの対応
の出力カウントビット値を取込みラッチする。
【0314】回路デコーダ82および転送ゲート84
は、図35に示す回路デコーダ82および転送ゲート8
4と同じ構成を備える。次に動作について説明する。
は、図35に示す回路デコーダ82および転送ゲート8
4と同じ構成を備える。次に動作について説明する。
【0315】通常動作時おいては、データ設定用入力端
子89へは、論理“0”の固定データが与えられる。こ
の状態においては、カウンタ88のカウンタ値は0に設
定される。この状態においては、CPU920から信号
線923へクロック信号CKが出力されまたアドレスデ
コーダ922が活性状態の信号を転送ゲート84へ与え
たとしても、回路ブロック選択信号♯は、特定の回路ブ
ロックを指定する状態には設定されない。システムモー
ドが指定され、すべての回路ブロックが相互接続され
る。
子89へは、論理“0”の固定データが与えられる。こ
の状態においては、カウンタ88のカウンタ値は0に設
定される。この状態においては、CPU920から信号
線923へクロック信号CKが出力されまたアドレスデ
コーダ922が活性状態の信号を転送ゲート84へ与え
たとしても、回路ブロック選択信号♯は、特定の回路ブ
ロックを指定する状態には設定されない。システムモー
ドが指定され、すべての回路ブロックが相互接続され
る。
【0316】テスト動作時においては、データ設定用入
力端子89からテスト対象となる回路ブロックを指定す
るようにパルス状の信号が与えられ、カウンタ88がこ
のパルス状の信号に応答してカウント動作を行ない、特
定のテスト対象となる回路ブロックを指定するカウント
値がカウンタ88に設定される。
力端子89からテスト対象となる回路ブロックを指定す
るようにパルス状の信号が与えられ、カウンタ88がこ
のパルス状の信号に応答してカウント動作を行ない、特
定のテスト対象となる回路ブロックを指定するカウント
値がカウンタ88に設定される。
【0317】回路ブロック選択用データレジスタ80
は、CPU920からのクロック信号CKに応答してこ
のカウンタ88から出力されるカウント値を取込みラッ
チし、回路デコーダ82へ与える。回路デコーダ82の
出力信号が確定状態とされると、CPU920が、回路
ブロック分離を指定する特定のアドレス信号をアドレス
デコーダ922へ与え、応じてアドレスデコーダ922
が活性状態の信号を転送ゲート84へ与える。これによ
り、転送ゲート84からの信号により機能回路ブロック
900において、テスト対象となる回路ブロックの分離
が実施される。
は、CPU920からのクロック信号CKに応答してこ
のカウンタ88から出力されるカウント値を取込みラッ
チし、回路デコーダ82へ与える。回路デコーダ82の
出力信号が確定状態とされると、CPU920が、回路
ブロック分離を指定する特定のアドレス信号をアドレス
デコーダ922へ与え、応じてアドレスデコーダ922
が活性状態の信号を転送ゲート84へ与える。これによ
り、転送ゲート84からの信号により機能回路ブロック
900において、テスト対象となる回路ブロックの分離
が実施される。
【0318】上述の説明においては、カウンタ88は、
通常動作時には、そのカウントビット値がすべて0に設
定されるように説明したが、これに代えてカウンタ88
の出力部にゲート回路が設けられており、カウンタ88
はそのカウント値を維持し、単に回路ブロック選択用デ
ータレジスタ88へ伝達されるビット値がこの通常動作
時において端子89から与えられる論理“0”の固定デ
ータにより、“0”のビット値が回路ブロック選択用デ
ータレジスタ8へ与えられる構成が利用されてもよい。
通常動作時には、そのカウントビット値がすべて0に設
定されるように説明したが、これに代えてカウンタ88
の出力部にゲート回路が設けられており、カウンタ88
はそのカウント値を維持し、単に回路ブロック選択用デ
ータレジスタ88へ伝達されるビット値がこの通常動作
時において端子89から与えられる論理“0”の固定デ
ータにより、“0”のビット値が回路ブロック選択用デ
ータレジスタ8へ与えられる構成が利用されてもよい。
【0319】カウンタ88を用いて回路ブロック指定用
データを生成することにより、CPU920が回路ブロ
ック制御データを発生する必要はなく、CPU920の
負荷が軽減される。また、内部のカウンタ88のカウン
ト値が外部の制御の下に設定されるため、外部で確実に
いずれの回路ブロックが分離状態に設定されているかを
容易に知ることができる。
データを生成することにより、CPU920が回路ブロ
ック制御データを発生する必要はなく、CPU920の
負荷が軽減される。また、内部のカウンタ88のカウン
ト値が外部の制御の下に設定されるため、外部で確実に
いずれの回路ブロックが分離状態に設定されているかを
容易に知ることができる。
【0320】[回路ブロック選択制御回路の具体的構成
5]図39および40は図34に示す回路ブロック選択
制御回路950の第5の具体的構成を示す図である。図
39および40は併せて1枚の図面を構成しており、図
39および40にわたって連続して延びる信号線は、同
じアルファベット文字で識別する。
5]図39および40は図34に示す回路ブロック選択
制御回路950の第5の具体的構成を示す図である。図
39および40は併せて1枚の図面を構成しており、図
39および40にわたって連続して延びる信号線は、同
じアルファベット文字で識別する。
【0321】図39および40に示す回路ブロック選択
制御回路950は、周辺回路960に含まれる複数のデ
ータレジスタ(たとえば図34に示すレジスタ群93
0)のうちの所定数のデータレジスタを回路ブロック選
択用データレジスタとして利用する。
制御回路950は、周辺回路960に含まれる複数のデ
ータレジスタ(たとえば図34に示すレジスタ群93
0)のうちの所定数のデータレジスタを回路ブロック選
択用データレジスタとして利用する。
【0322】図39において、回路ブロック選択制御回
路は、周辺回路960に含まれる複数のデータレジスタ
のうちの所定数(図示の例においては8個)のデータレ
ジスタ(D型フリップフロップ)90a〜90hを含む
回路ブロック選択用データレジスタ90と、通常動作時
このデータレジスタ90へCPU920からのデータを
書込むための書込ゲート91と、書込ゲート91からの
データと回路ブロック選択用データの一方を選択してデ
ータレジスタ90へ伝達する選択回路92を含む。
路は、周辺回路960に含まれる複数のデータレジスタ
のうちの所定数(図示の例においては8個)のデータレ
ジスタ(D型フリップフロップ)90a〜90hを含む
回路ブロック選択用データレジスタ90と、通常動作時
このデータレジスタ90へCPU920からのデータを
書込むための書込ゲート91と、書込ゲート91からの
データと回路ブロック選択用データの一方を選択してデ
ータレジスタ90へ伝達する選択回路92を含む。
【0323】書込ゲート91は、D型フリップフロップ
90a〜90hそれぞれに対応して設けられる3入力ゲ
ート回路91a〜91hを含む。ゲート回路91a〜9
1hの各々は第1の入力に、データバス930上に並列
に出力される書込データ信号を受け、それぞれの第2の
入力にアドレスデコーダ922からの信号を受け、それ
ぞれの第3の入力にCPU920から出力されるデータ
書込および読出を示すリード/ライト信号R/!Wを受
ける。ゲート回路91a〜91hは、リード/ライト信
号R/!WがLレベルにあり、データ書込みを示すとき
イネーブルされ、アドレスデコーダ922の出力信号が
このデータレジスタ90を指定するときにデータバス9
30上に与えられたデータを選択回路92へ伝達する。
90a〜90hそれぞれに対応して設けられる3入力ゲ
ート回路91a〜91hを含む。ゲート回路91a〜9
1hの各々は第1の入力に、データバス930上に並列
に出力される書込データ信号を受け、それぞれの第2の
入力にアドレスデコーダ922からの信号を受け、それ
ぞれの第3の入力にCPU920から出力されるデータ
書込および読出を示すリード/ライト信号R/!Wを受
ける。ゲート回路91a〜91hは、リード/ライト信
号R/!WがLレベルにあり、データ書込みを示すとき
イネーブルされ、アドレスデコーダ922の出力信号が
このデータレジスタ90を指定するときにデータバス9
30上に与えられたデータを選択回路92へ伝達する。
【0324】選択回路92は、ゲート回路91a〜91
hおよびデータレジスタ(D型フリップフロップ)90
a〜90hに対応して設けられる2入力1出力のセレク
タ92a〜92hを含む。セレクタ92a〜92hの各
々は、その第1の入力に対応のゲート回路91a〜91
hの出力データ信号を受け、それぞれの第2の入力に前
段のD型フリップフロップ90d〜90hの出力するデ
ータ信号を受ける。初段のセレクタ92hの第2の入力
へは、データ入力端子100を介して回路ブロックを指
定するデータ信号が与えられる。セレクタ92a〜92
hは、図40に示すテストモード指定信号入力端子10
2を介して与えられる信号の論理により、その入力選択
状態が決定される。端子102に与えられる信号が論理
“0”になり、テストモードを指定している場合には、
セレクタ92a〜92hは第2の入力に与えられたデー
タ信号を選択してその出力に伝達する状態に設定され
る。この状態においては、D型フリップフロップ90h
〜90aがセレクタ92h〜92aを介して直列データ
伝搬経路を形成する。通常動作時(端子102に与えら
れる信号が論理“0”の非活性化時)においては、セレ
クタ92a〜92hは、それぞれの第1の入力へ与えら
れるゲート回路91a〜91hの出力するデータ信号を
選択してそれぞれの出力へ伝達する。
hおよびデータレジスタ(D型フリップフロップ)90
a〜90hに対応して設けられる2入力1出力のセレク
タ92a〜92hを含む。セレクタ92a〜92hの各
々は、その第1の入力に対応のゲート回路91a〜91
hの出力データ信号を受け、それぞれの第2の入力に前
段のD型フリップフロップ90d〜90hの出力するデ
ータ信号を受ける。初段のセレクタ92hの第2の入力
へは、データ入力端子100を介して回路ブロックを指
定するデータ信号が与えられる。セレクタ92a〜92
hは、図40に示すテストモード指定信号入力端子10
2を介して与えられる信号の論理により、その入力選択
状態が決定される。端子102に与えられる信号が論理
“0”になり、テストモードを指定している場合には、
セレクタ92a〜92hは第2の入力に与えられたデー
タ信号を選択してその出力に伝達する状態に設定され
る。この状態においては、D型フリップフロップ90h
〜90aがセレクタ92h〜92aを介して直列データ
伝搬経路を形成する。通常動作時(端子102に与えら
れる信号が論理“0”の非活性化時)においては、セレ
クタ92a〜92hは、それぞれの第1の入力へ与えら
れるゲート回路91a〜91hの出力するデータ信号を
選択してそれぞれの出力へ伝達する。
【0325】選択回路90における最終段のD型フリッ
プフロップ90aの出力はまたテストデータ出力端子1
01に接続される。これにより、所定数のデータレジス
タからなる回路ブロック選択用データレジスタ90のテ
ストを実施することができる。
プフロップ90aの出力はまたテストデータ出力端子1
01に接続される。これにより、所定数のデータレジス
タからなる回路ブロック選択用データレジスタ90のテ
ストを実施することができる。
【0326】図40において、回路ブロック選択制御回
路950はさらに、D型フリップフロップ90a〜90
hそれぞれに対応して設けられ、端子102から与えら
れる信号が論理“1”のときにバッファとして機能して
対応のD型フリップフロップ90a〜90hの出力する
データ信号を通過させるゲート回路93a〜93hを含
む。これらのゲート回路93a〜93hの出力する信号
は回路デコーダ82へ与えられる。
路950はさらに、D型フリップフロップ90a〜90
hそれぞれに対応して設けられ、端子102から与えら
れる信号が論理“1”のときにバッファとして機能して
対応のD型フリップフロップ90a〜90hの出力する
データ信号を通過させるゲート回路93a〜93hを含
む。これらのゲート回路93a〜93hの出力する信号
は回路デコーダ82へ与えられる。
【0327】この回路ブロック選択用データレジスタ9
0に含まれるD型フリップフロップ90a〜90hを通
常動作時においてCPU920が一時的にデータを格納
するためのデータレジスタとして利用するために、さら
に、D型フリップフロップ90a〜90hそれぞれに対
応して設けられ、端子102へ与えられる信号が論理
“0”のときにイネーブルされてバッファとして機能す
るゲート回路94a〜94hと、ゲート回路94a〜9
4hそれぞれに対応して設けられ、CPU920からの
リード/ライト信号R/!Wが論理“1”にありデータ
読出モードを示すときにイネーブルされて対応のゲート
回路94a〜94hの出力するデータ信号をデータバス
930へ並列に出力する3状態バッファ95a〜95h
とが設けられる。
0に含まれるD型フリップフロップ90a〜90hを通
常動作時においてCPU920が一時的にデータを格納
するためのデータレジスタとして利用するために、さら
に、D型フリップフロップ90a〜90hそれぞれに対
応して設けられ、端子102へ与えられる信号が論理
“0”のときにイネーブルされてバッファとして機能す
るゲート回路94a〜94hと、ゲート回路94a〜9
4hそれぞれに対応して設けられ、CPU920からの
リード/ライト信号R/!Wが論理“1”にありデータ
読出モードを示すときにイネーブルされて対応のゲート
回路94a〜94hの出力するデータ信号をデータバス
930へ並列に出力する3状態バッファ95a〜95h
とが設けられる。
【0328】回路デコーダ82からの回路ブロック選択
信号を機能回路ブロック900へ伝達する転送ゲート8
4は、アドレスデコーダ922からの信号によりイネー
ブルされるゲート回路84a〜84dを含む。次に動作
について説明する。
信号を機能回路ブロック900へ伝達する転送ゲート8
4は、アドレスデコーダ922からの信号によりイネー
ブルされるゲート回路84a〜84dを含む。次に動作
について説明する。
【0329】通常動作時においては、入力端子102へ
与えられる信号は、論理“0”に設定され、選択回路9
2に含まれるセレクタ92a〜92hは、それぞれの第
1の入力に与えられるデータ信号を選択して出力する状
態に設定される。また、ゲート回路93a〜93hがす
べてディスエーブルされ、Lレベルの信号を出力して回
路デコーダ82へ与えられる。回路デコーダ82は、こ
の状態においては、その出力信号線をすべてLレベルに
設定する。したがって、転送ゲート84は、アドレスデ
コーダ922からの信号によりイネーブルされても、機
能回路ブロック900へ伝達される回路ブロック選択信
号は、特定の回路ブロックを指定してはおらず、機能回
路ブロック900に含まれる回路ブロックはすべて相互
接続された状態に維持される。
与えられる信号は、論理“0”に設定され、選択回路9
2に含まれるセレクタ92a〜92hは、それぞれの第
1の入力に与えられるデータ信号を選択して出力する状
態に設定される。また、ゲート回路93a〜93hがす
べてディスエーブルされ、Lレベルの信号を出力して回
路デコーダ82へ与えられる。回路デコーダ82は、こ
の状態においては、その出力信号線をすべてLレベルに
設定する。したがって、転送ゲート84は、アドレスデ
コーダ922からの信号によりイネーブルされても、機
能回路ブロック900へ伝達される回路ブロック選択信
号は、特定の回路ブロックを指定してはおらず、機能回
路ブロック900に含まれる回路ブロックはすべて相互
接続された状態に維持される。
【0330】CPU920の通常動作時において、この
データレジスタ90を利用する場合、以下の動作が行な
われる。データレジスタ90へデータを書込む場合、C
PU920は、リード/ライト信号R/!WをLレベル
(論理“0”)の状態に設定し、次いでアドレスデコー
ダ922へこのデータレジスタ90を特定するアドレス
信号を与える。アドレスデコーダ922からのデコーダ
信号がHレベル(論理“1”)の状態になると、書込ゲ
ート91のゲート回路91a〜91hがすべてバッファ
として動作し、データバス930およびCPU920か
ら伝達されたデータ信号(8ビット並列データ)を選択
回路92へ伝達する。選択回路92は、この書込ゲート
91からのデータ信号をデータレジスタ90へ伝達する
状態に設定されており(端子102からの信号は論理
“0”にある)、これによりデータレジスタ90のD型
フリップフロップ90a〜90hにCPU920からデ
ータバス930へ伝達されたデータが格納される。この
とき図40に示す3状態バッファ95a〜95hはすべ
てディスエーブル状態にあり、出力ハイインピーダンス
状態に設定されている。データレジスタ90へのデータ
の格納は、CPU920からのクロック信号CKにより
実現される。
データレジスタ90を利用する場合、以下の動作が行な
われる。データレジスタ90へデータを書込む場合、C
PU920は、リード/ライト信号R/!WをLレベル
(論理“0”)の状態に設定し、次いでアドレスデコー
ダ922へこのデータレジスタ90を特定するアドレス
信号を与える。アドレスデコーダ922からのデコーダ
信号がHレベル(論理“1”)の状態になると、書込ゲ
ート91のゲート回路91a〜91hがすべてバッファ
として動作し、データバス930およびCPU920か
ら伝達されたデータ信号(8ビット並列データ)を選択
回路92へ伝達する。選択回路92は、この書込ゲート
91からのデータ信号をデータレジスタ90へ伝達する
状態に設定されており(端子102からの信号は論理
“0”にある)、これによりデータレジスタ90のD型
フリップフロップ90a〜90hにCPU920からデ
ータバス930へ伝達されたデータが格納される。この
とき図40に示す3状態バッファ95a〜95hはすべ
てディスエーブル状態にあり、出力ハイインピーダンス
状態に設定されている。データレジスタ90へのデータ
の格納は、CPU920からのクロック信号CKにより
実現される。
【0331】データ読出時においては、CPU920か
らのリード/ライト信号R/!WがHレベル(論理
“1”)に設定され、図40に示す3状態バッファ95
a〜95hがイネーブル状態とされ、データレジスタ9
0に格納されたデータがデータバス930に伝達され
る。このとき書込ゲート91は、リード/ライト信号R
/!WがHレベル(論理“1”)にあり、ディスエーブ
ル状態にされ、Lレベルの信号を出力している。CPU
920からのクロック信号CKは非活性状態を維持しデ
ータレジスタ90へのデータの書込みは禁止される。こ
の通常動作モード時においてデータの読出しを行なうた
めに、またアドレスデコーダ922からデコード信号が
ゲート回路94a〜94hへ与えられる構成が利用され
てもよい。
らのリード/ライト信号R/!WがHレベル(論理
“1”)に設定され、図40に示す3状態バッファ95
a〜95hがイネーブル状態とされ、データレジスタ9
0に格納されたデータがデータバス930に伝達され
る。このとき書込ゲート91は、リード/ライト信号R
/!WがHレベル(論理“1”)にあり、ディスエーブ
ル状態にされ、Lレベルの信号を出力している。CPU
920からのクロック信号CKは非活性状態を維持しデ
ータレジスタ90へのデータの書込みは禁止される。こ
の通常動作モード時においてデータの読出しを行なうた
めに、またアドレスデコーダ922からデコード信号が
ゲート回路94a〜94hへ与えられる構成が利用され
てもよい。
【0332】テスト動作モードを行なう場合には、端子
102へ与えられる信号がHレベル(論理“1”)の状
態に設定され、選択回路92に含まれるセレクタ92a
〜92hがすべて第2の入力に与えられたデータ信号を
選択する状態に設定される。この状態において、データ
入力端子100から回路ブロックを特定するデータ信号
が順次印加され、CPU920からのクロック信号CK
に従ってこの端子100から与えられたデータ信号がD
型フリップフロップおよびセレクタからなる直列データ
伝搬経路を介して順次伝搬され、最終的にD型フリップ
フロップ90a〜90hに回路ブロックを特定するデー
タが格納される。一方、図40に示すゲート回路93a
〜93hが、端子102からの論理“1”(Hレベル)
の信号に従ってイネーブルされ、このデータレジスタ9
0に格納された回路ブロック特定用データを回路デコー
ダ82へ伝達する。回路デコーダ82が、ゲート回路9
3a〜93hを介して与えられたデータ信号をデコード
し、回路ブロックを特定する回路ブロック選択信号を生
成する。次いでアドレスデコーダ922が、CPU92
0から与えられるテストモード時の回路ブロック分離を
示す特定のアドレス信号に従って論理“1”(Hレベ
ル)の信号を発生して転送ゲート84へ与える。これに
より転送ゲート84を介して機能回路ブロック900へ
回路ブロック指定信号が印加される。
102へ与えられる信号がHレベル(論理“1”)の状
態に設定され、選択回路92に含まれるセレクタ92a
〜92hがすべて第2の入力に与えられたデータ信号を
選択する状態に設定される。この状態において、データ
入力端子100から回路ブロックを特定するデータ信号
が順次印加され、CPU920からのクロック信号CK
に従ってこの端子100から与えられたデータ信号がD
型フリップフロップおよびセレクタからなる直列データ
伝搬経路を介して順次伝搬され、最終的にD型フリップ
フロップ90a〜90hに回路ブロックを特定するデー
タが格納される。一方、図40に示すゲート回路93a
〜93hが、端子102からの論理“1”(Hレベル)
の信号に従ってイネーブルされ、このデータレジスタ9
0に格納された回路ブロック特定用データを回路デコー
ダ82へ伝達する。回路デコーダ82が、ゲート回路9
3a〜93hを介して与えられたデータ信号をデコード
し、回路ブロックを特定する回路ブロック選択信号を生
成する。次いでアドレスデコーダ922が、CPU92
0から与えられるテストモード時の回路ブロック分離を
示す特定のアドレス信号に従って論理“1”(Hレベ
ル)の信号を発生して転送ゲート84へ与える。これに
より転送ゲート84を介して機能回路ブロック900へ
回路ブロック指定信号が印加される。
【0333】この図39および図40に示す構成に従え
ば、回路ブロック特定用のデータを格納しておくための
データレジスタとして既に周辺回路960に設けられて
いるデータレジスタを利用しているため、新たに専用の
データレジスタを設ける必要がなく、回路専有面積を低
減することができる。
ば、回路ブロック特定用のデータを格納しておくための
データレジスタとして既に周辺回路960に設けられて
いるデータレジスタを利用しているため、新たに専用の
データレジスタを設ける必要がなく、回路専有面積を低
減することができる。
【0334】またさらに、データレジスタ90の最終段
のD型フリップフロップ90aの出力信号を出力端子1
01を介して読出すことにより、この周辺回路960に
含まれるデータレジスタうちの所定数のデータレジスタ
のテストを実施することができる。
のD型フリップフロップ90aの出力信号を出力端子1
01を介して読出すことにより、この周辺回路960に
含まれるデータレジスタうちの所定数のデータレジスタ
のテストを実施することができる。
【0335】[回路ブロック選択制御回路の具体的構成
6]図41および42は、図34に示す回路ブロック選
択制御回路950の第6の具体的構成を示す図である。
図41および42は、併せて1枚の図面を構成してお
り、図41および42にわたって連続する信号線は同じ
アルファベット文字により識別する。
6]図41および42は、図34に示す回路ブロック選
択制御回路950の第6の具体的構成を示す図である。
図41および42は、併せて1枚の図面を構成してお
り、図41および42にわたって連続する信号線は同じ
アルファベット文字により識別する。
【0336】図41および42に示す回路ブロック選択
制御回路の構成においては、図39および40に示す構
成と異なり、書込ゲート91と回路ブロック選択用デー
タレジスタ90の間には通常動作時におけるデータ信号
とテストモード時における回路ブロック特定用データと
を選択するための選択回路は設けられていない。
制御回路の構成においては、図39および40に示す構
成と異なり、書込ゲート91と回路ブロック選択用デー
タレジスタ90の間には通常動作時におけるデータ信号
とテストモード時における回路ブロック特定用データと
を選択するための選択回路は設けられていない。
【0337】書込ゲート91は、図39に示す構成と同
様データバス930上のデータを第1の入力に受け、ア
ドレスデコーダ922からのデコード信号をそれぞれ第
2の入力に受け、それぞれの第3の入力にCPU920
からのリード/ライト信号R/!Wを受けるゲート回路
91a〜91hを含む。
様データバス930上のデータを第1の入力に受け、ア
ドレスデコーダ922からのデコード信号をそれぞれ第
2の入力に受け、それぞれの第3の入力にCPU920
からのリード/ライト信号R/!Wを受けるゲート回路
91a〜91hを含む。
【0338】回路ブロック選択用データレジスタ90
は、ゲート回路91a〜91hそれぞれに対応して設け
られ、対応のゲート回路の出力信号を入力Dに受けるD
型フリップフロップ99a〜99hを含む。D型フリッ
プフロップ99a〜99hはそれぞれのクロック入力K
にCPU920からのクロック信号CKを受ける。
は、ゲート回路91a〜91hそれぞれに対応して設け
られ、対応のゲート回路の出力信号を入力Dに受けるD
型フリップフロップ99a〜99hを含む。D型フリッ
プフロップ99a〜99hはそれぞれのクロック入力K
にCPU920からのクロック信号CKを受ける。
【0339】回路ブロック選択制御回路はさらに、図4
2に示すように、通常動作時にこのデータレジスタ90
からのデータ信号をデータバス930へ伝達するための
ゲート回路94a〜94hおよび3状態バッファ95a
〜95hと、テストモード動作時において、このデータ
レジスタ90がラッチして出力するデータ信号を回路デ
コータ82へ与えるゲート回路93a〜93hを含む。
この図42に示す構成は、図4 に示す構成と同様であ
る。この図42に示す構成においては、回路デコーダ8
2からブロック指定信号♯を機能回路ブロック900へ
伝達するための伝送ゲートは設けられていない。次に動
作について説明する。
2に示すように、通常動作時にこのデータレジスタ90
からのデータ信号をデータバス930へ伝達するための
ゲート回路94a〜94hおよび3状態バッファ95a
〜95hと、テストモード動作時において、このデータ
レジスタ90がラッチして出力するデータ信号を回路デ
コータ82へ与えるゲート回路93a〜93hを含む。
この図42に示す構成は、図4 に示す構成と同様であ
る。この図42に示す構成においては、回路デコーダ8
2からブロック指定信号♯を機能回路ブロック900へ
伝達するための伝送ゲートは設けられていない。次に動
作について説明する。
【0340】通常動作時においては、テストモード信号
入力端子102へ与えられる信号は論理“0”にあり、
ゲート回路93a〜93hはディスエーブル状態とさ
れ、ゲート回路94a〜94hがイネーブルされてバッ
ファとして機能する。このとき、回路デコーダ82へは
ゲート回路93a〜93hからすべてLレベル(論理
“0”)の信号が与えられる。このときには、回路デコ
ーダ82から出力される信号はいずれの回路ブロックを
も特定せず、すべての回路ブロック指定信号はLレベル
に設定される。これにより機能回路ブロック900にお
いては、すべての回路ブロックが相互接続されて通常動
作を実行する。
入力端子102へ与えられる信号は論理“0”にあり、
ゲート回路93a〜93hはディスエーブル状態とさ
れ、ゲート回路94a〜94hがイネーブルされてバッ
ファとして機能する。このとき、回路デコーダ82へは
ゲート回路93a〜93hからすべてLレベル(論理
“0”)の信号が与えられる。このときには、回路デコ
ーダ82から出力される信号はいずれの回路ブロックを
も特定せず、すべての回路ブロック指定信号はLレベル
に設定される。これにより機能回路ブロック900にお
いては、すべての回路ブロックが相互接続されて通常動
作を実行する。
【0341】データレジスタ90へ通常動作時において
データを書込む場合には、CPU920が、リード/ラ
イト信号R/!WをLレベル(論理“0”)に設定し、
かつアドレスデコーダ922へこのデータレジスタ90
を特定するアドレス信号を与える。アドレスデコーダ9
22からの信号が論理“1”(Hレベル)となり、ゲー
ト回路91a〜91hがバッファとして動作し、CPU
920からデータバス930へ与えられたデータをデー
タレジスタ90へ書込む。データレジスタ90へ通常動
作時においてCPU920からのデータが書込まれて
も、図42に示すゲート回路93a〜93hはディスエ
ーブル状態であり、回路デコーダ82の出力信号は変化
しない。
データを書込む場合には、CPU920が、リード/ラ
イト信号R/!WをLレベル(論理“0”)に設定し、
かつアドレスデコーダ922へこのデータレジスタ90
を特定するアドレス信号を与える。アドレスデコーダ9
22からの信号が論理“1”(Hレベル)となり、ゲー
ト回路91a〜91hがバッファとして動作し、CPU
920からデータバス930へ与えられたデータをデー
タレジスタ90へ書込む。データレジスタ90へ通常動
作時においてCPU920からのデータが書込まれて
も、図42に示すゲート回路93a〜93hはディスエ
ーブル状態であり、回路デコーダ82の出力信号は変化
しない。
【0342】このデータレジスタ90からデータを読出
す場合にはCPU920がリード/ライト信号R/!W
を論理“1”(Hレベル)に設定し、3状態バッファ9
5a〜95hを動作状態とする。これによりデータレジ
スタ90に格納されたデータがデータバス930へ伝達
される。
す場合にはCPU920がリード/ライト信号R/!W
を論理“1”(Hレベル)に設定し、3状態バッファ9
5a〜95hを動作状態とする。これによりデータレジ
スタ90に格納されたデータがデータバス930へ伝達
される。
【0343】テストモード動作を行なう場合には、テス
トモード信号入力端子102へ与えられる信号が論理
“1”(Hレベル)に設定される。これにより、図42
に示すゲート回路94a〜94hはディスエーブル状態
とされ、ゲート回路93a〜93hがイネーブル状態と
される。データレジスタ90へ通常動作モード時と同様
にして、CPU920から回路ブロックを特定するデー
タ信号が書込まれる。このデータレジスタ90に書込ま
れたデータ信号はゲート回路93a〜93hを介して回
路デコーダ82へ与えられる。回路デコーダ82は、そ
の与えられたデータ信号をデコードし、特定の回路ブロ
ックを指定する信号を生成して機能回路ブロック900
に与える。これにより機能回路ブロック900において
は、特定された回路ブロックの分離が行なわれる。
トモード信号入力端子102へ与えられる信号が論理
“1”(Hレベル)に設定される。これにより、図42
に示すゲート回路94a〜94hはディスエーブル状態
とされ、ゲート回路93a〜93hがイネーブル状態と
される。データレジスタ90へ通常動作モード時と同様
にして、CPU920から回路ブロックを特定するデー
タ信号が書込まれる。このデータレジスタ90に書込ま
れたデータ信号はゲート回路93a〜93hを介して回
路デコーダ82へ与えられる。回路デコーダ82は、そ
の与えられたデータ信号をデコードし、特定の回路ブロ
ックを指定する信号を生成して機能回路ブロック900
に与える。これにより機能回路ブロック900において
は、特定された回路ブロックの分離が行なわれる。
【0344】データレジスタ90のテストを行なう場合
には、テストデータをデータレジスタ90へCPU92
0の制御の下に書込んだ後、端子102へ与えられる信
号を論理“0”(Lレベル)の状態に維持したままリー
ド/ライト信号R/!WをHレベルとして3状態バッフ
ァ95a〜95hを介してデータバス930上にこのデ
ータレジスタ90に格納されたデータ信号を読出す。こ
のデータバス930へ読出されたデータを外部へ出力す
ることにより、データレジスタ90のテストを実行する
ことができる。
には、テストデータをデータレジスタ90へCPU92
0の制御の下に書込んだ後、端子102へ与えられる信
号を論理“0”(Lレベル)の状態に維持したままリー
ド/ライト信号R/!WをHレベルとして3状態バッフ
ァ95a〜95hを介してデータバス930上にこのデ
ータレジスタ90に格納されたデータ信号を読出す。こ
のデータバス930へ読出されたデータを外部へ出力す
ることにより、データレジスタ90のテストを実行する
ことができる。
【0345】図41および42に示す構成においては、
選択回路91および転送ゲート84が設けられていない
ため、回路ブロック選択制御回路の構成を簡略化しかつ
規模をさらに低減することができる。また、回路ブロッ
ク特定のためのデータ信号がCPU920からデータレ
ジスタ90へ格納されており、外部から回路ブロック特
定のためのデータ信号を印加する必要がなく、単にテス
トモードを指定する信号入力端子102が用いられてい
るだけであり、テスト専用に用いられる端子数を大幅に
低減することができる。
選択回路91および転送ゲート84が設けられていない
ため、回路ブロック選択制御回路の構成を簡略化しかつ
規模をさらに低減することができる。また、回路ブロッ
ク特定のためのデータ信号がCPU920からデータレ
ジスタ90へ格納されており、外部から回路ブロック特
定のためのデータ信号を印加する必要がなく、単にテス
トモードを指定する信号入力端子102が用いられてい
るだけであり、テスト専用に用いられる端子数を大幅に
低減することができる。
【0346】なお、図36ないし図42に示す回路ブロ
ック選択制御回路の構成において、データレジスタ90
に含まれる記憶素子としてD型フリップフロップを用い
ている。しかしながら、このデータレジスタに含まれる
記憶素子としては、データの書込および読出を行なえる
構成であればよく、D型フリップフロップと異なる記憶
素子が用いられてもよい。
ック選択制御回路の構成において、データレジスタ90
に含まれる記憶素子としてD型フリップフロップを用い
ている。しかしながら、このデータレジスタに含まれる
記憶素子としては、データの書込および読出を行なえる
構成であればよく、D型フリップフロップと異なる記憶
素子が用いられてもよい。
【0347】[配線構造]図43は、この発明に従う半
導体集積回路装置の配線構造を概略的に示す図である。
図43(A)において、半導体集積回路装置は、通常動
作時にデータ信号を伝達する信号線に用いられる通常配
線120と、この通常配線120の上層に形成され、テ
スト動作時にテスト信号を伝達する経路に用いられるテ
スト配線110を含む。このテスト配線110は、デー
タ信号入力端子からセレクタの第2の入力へ至る信号線
の経路、セレクタの出力からデータ信号出力端子へ至る
経路に用いられる。機能回路ブロック内部の信号配線
は、通常配線120を用いて形成される。また回路ブロ
ックの出力ノードからセレクタの第1の入力およびセレ
クタの出力から回路ブロックの入力ノードへ至る経路に
も通常配線120が用いられる。
導体集積回路装置の配線構造を概略的に示す図である。
図43(A)において、半導体集積回路装置は、通常動
作時にデータ信号を伝達する信号線に用いられる通常配
線120と、この通常配線120の上層に形成され、テ
スト動作時にテスト信号を伝達する経路に用いられるテ
スト配線110を含む。このテスト配線110は、デー
タ信号入力端子からセレクタの第2の入力へ至る信号線
の経路、セレクタの出力からデータ信号出力端子へ至る
経路に用いられる。機能回路ブロック内部の信号配線
は、通常配線120を用いて形成される。また回路ブロ
ックの出力ノードからセレクタの第1の入力およびセレ
クタの出力から回路ブロックの入力ノードへ至る経路に
も通常配線120が用いられる。
【0348】図3に示すような構成においては、内部ノ
ードを可観測かつ可制御状態とするために複数のテスト
用配線が必要とされる。このテスト用配線は接続される
セレクタの数がそれぞれにおいて異なり、また配線長も
異なる。したがってテスト用データ入力端子から各回路
ブロックの入力ノードまたは回路ブロックの出力ノード
からテスト用データ出力端子へ至る配線経路における信
号伝搬遅延の値が異なる。このテスト用配線を形成する
場合には、通常配線のレイアウトをも考慮する必要があ
り、信号タイミング(信号伝搬遅延、入出力特性におい
て信号立上がりまたは立下がり遅延等)についてすべて
考慮してテスト用配線を行なうのは極めて困難である。
ードを可観測かつ可制御状態とするために複数のテスト
用配線が必要とされる。このテスト用配線は接続される
セレクタの数がそれぞれにおいて異なり、また配線長も
異なる。したがってテスト用データ入力端子から各回路
ブロックの入力ノードまたは回路ブロックの出力ノード
からテスト用データ出力端子へ至る配線経路における信
号伝搬遅延の値が異なる。このテスト用配線を形成する
場合には、通常配線のレイアウトをも考慮する必要があ
り、信号タイミング(信号伝搬遅延、入出力特性におい
て信号立上がりまたは立下がり遅延等)についてすべて
考慮してテスト用配線を行なうのは極めて困難である。
【0349】そこで、図43(B)に示すように、通常
動作時のデータ信号を伝達する通常配線120として、
第1層アルミニウム配線120bおよび120cと第2
層アルミニウム配線120aを用いて配線のレイアウト
を行なう。図43(B)においては、通常信号配線12
0bおよび120cは、それぞれ半導体基板130の表
面の活性領域(素子形成領域)130cおよび130b
に接続されるように示される。この通常配線120にお
いて信号配線のレイアウトを最適化する。
動作時のデータ信号を伝達する通常配線120として、
第1層アルミニウム配線120bおよび120cと第2
層アルミニウム配線120aを用いて配線のレイアウト
を行なう。図43(B)においては、通常信号配線12
0bおよび120cは、それぞれ半導体基板130の表
面の活性領域(素子形成領域)130cおよび130b
に接続されるように示される。この通常配線120にお
いて信号配線のレイアウトを最適化する。
【0350】テストデータ信号を伝達するためのテスト
用配線110としては、図43(B)に示すように、こ
の通常配線124の上層の第3層アルミニウム配線層1
10bおよび110cと第4層アルミニウム配線層11
0aを用いて配線のレイアウトを行なう。このときセレ
クタの先に説明した挿入の規則に従って配線レイアウト
を行なう。次いで、テスト配線110を、このテストデ
ータ入力端子から各回路ブロックの入力ノードまでの信
号伝搬遅延および各回路ブロックの出力ノードからテス
トデータ信号出力端子までの信号伝搬遅延を考慮してテ
スト配線110の最適化を行なう。ここで、図43
(B)においては、第4層アルミニウム配線層110a
(テスト配線110に含まれる)は、半導体基板130
の表面に形成された活性領域130aに接続されるよう
に示される。
用配線110としては、図43(B)に示すように、こ
の通常配線124の上層の第3層アルミニウム配線層1
10bおよび110cと第4層アルミニウム配線層11
0aを用いて配線のレイアウトを行なう。このときセレ
クタの先に説明した挿入の規則に従って配線レイアウト
を行なう。次いで、テスト配線110を、このテストデ
ータ入力端子から各回路ブロックの入力ノードまでの信
号伝搬遅延および各回路ブロックの出力ノードからテス
トデータ信号出力端子までの信号伝搬遅延を考慮してテ
スト配線110の最適化を行なう。ここで、図43
(B)においては、第4層アルミニウム配線層110a
(テスト配線110に含まれる)は、半導体基板130
の表面に形成された活性領域130aに接続されるよう
に示される。
【0351】通常配線120においてまず信号配線の最
適化を行なう。次いで、セレクタをその挿入の規則に従
って各回路ブロック間の内部ノードに挿入テスト配線1
10により配線する。次いでこの配線結果に従ってテス
ト配線110の最適化を行なう。テスト配線110と通
常配線120とはそれぞれ別々の配線層により形成され
ているため、このテスト配線110の最適化は通常配線
120の配線レイアウトと独立に行なうことができる。
また、テスト配線110の最適化が通常配線120のレ
イアウトに対し影響を及ぼすこともない。
適化を行なう。次いで、セレクタをその挿入の規則に従
って各回路ブロック間の内部ノードに挿入テスト配線1
10により配線する。次いでこの配線結果に従ってテス
ト配線110の最適化を行なう。テスト配線110と通
常配線120とはそれぞれ別々の配線層により形成され
ているため、このテスト配線110の最適化は通常配線
120の配線レイアウトと独立に行なうことができる。
また、テスト配線110の最適化が通常配線120のレ
イアウトに対し影響を及ぼすこともない。
【0352】テスト動作時においては、テスト配線11
0は、信号伝搬遅延等を考慮した配線レイアウトを有し
ているため、各回路ブロックの信号の入出力タイミング
をも併せたテストを行なうこともできる。テスト結果ま
たは仕様変更により配線の変更を行なう必要がある場
合、テスト配線110および通常配線120は、それぞ
れ独立に配線されているため、通常配線120またはテ
スト配線110の一方の必要とされる配線のみを再配線
するだけでよく、設計変更に対し容易に対応することが
できる。
0は、信号伝搬遅延等を考慮した配線レイアウトを有し
ているため、各回路ブロックの信号の入出力タイミング
をも併せたテストを行なうこともできる。テスト結果ま
たは仕様変更により配線の変更を行なう必要がある場
合、テスト配線110および通常配線120は、それぞ
れ独立に配線されているため、通常配線120またはテ
スト配線110の一方の必要とされる配線のみを再配線
するだけでよく、設計変更に対し容易に対応することが
できる。
【0353】
【発明の効果】以上のように、この発明に従えば、回路
ブロック単位でテストを行なうことができ、またテスト
専用入出力端子数が少なく設計変更および配線の最適化
を容易に実施することのできる半導体集積回路装置を得
ることができる。
ブロック単位でテストを行なうことができ、またテスト
専用入出力端子数が少なく設計変更および配線の最適化
を容易に実施することのできる半導体集積回路装置を得
ることができる。
【0354】すなわち、請求項1に係る発明に従えば、
第1および第2の回路ブロックの間に、第1の入力が第
1の回路ブロックの出力ノードに接続され、第2の入力
がテストデータ入力端子に接続され、その出力が第2の
回路ブロックの入力ノードおよびテストデータ出力端子
に接続される2入力1出力のセレクタを挿入したため
に、第1および第2の回路ブロックの間の内部ノードの
テストを行なうことができるとともにセレクタ自身のテ
ストをも行なうことができ、かつ第1および第2の回路
ブロックの内部ノードを外部からアクセス可能とするこ
とができ、回路ブロック単体のテストを実施することが
できる。
第1および第2の回路ブロックの間に、第1の入力が第
1の回路ブロックの出力ノードに接続され、第2の入力
がテストデータ入力端子に接続され、その出力が第2の
回路ブロックの入力ノードおよびテストデータ出力端子
に接続される2入力1出力のセレクタを挿入したため
に、第1および第2の回路ブロックの間の内部ノードの
テストを行なうことができるとともにセレクタ自身のテ
ストをも行なうことができ、かつ第1および第2の回路
ブロックの内部ノードを外部からアクセス可能とするこ
とができ、回路ブロック単体のテストを実施することが
できる。
【0355】請求項2に係る発明においては、請求項1
の装置において、テストデータは、通常動作時に処理デ
ータを受けるデータ入力端子を介してセレクタの第2の
入力へ与えられており、テスト専用に用いられる入力端
子数を低減することができる。
の装置において、テストデータは、通常動作時に処理デ
ータを受けるデータ入力端子を介してセレクタの第2の
入力へ与えられており、テスト専用に用いられる入力端
子数を低減することができる。
【0356】請求項3に係る発明においては、第2の回
路ブロックの出力ノードとデータ出力端子との間に、第
1および第2の回路ブロックの間に挿入されたセレクタ
の出力するデータ信号と第2の回路ブロックが出力する
データ信号の一方を選択的にデータ出力端子へ伝達する
第2のセレクタを設けたため、テストデータ出力端子と
通常動作時に用いられるデータ出力端子とを共有するこ
とができ、テスト専用に用いられる出力端子数を低減す
ることができる。
路ブロックの出力ノードとデータ出力端子との間に、第
1および第2の回路ブロックの間に挿入されたセレクタ
の出力するデータ信号と第2の回路ブロックが出力する
データ信号の一方を選択的にデータ出力端子へ伝達する
第2のセレクタを設けたため、テストデータ出力端子と
通常動作時に用いられるデータ出力端子とを共有するこ
とができ、テスト専用に用いられる出力端子数を低減す
ることができる。
【0357】請求項4に係る発明においては、請求項1
の装置において、セレクタの出力と第2の回路ブロック
の入力ノードとの間にテストモード動作時にセレクタの
出力と第2の回路ブロックの入力ノードとを電気的に切
り離す回路手段を設けたため、第1の回路ブロックのテ
スト動作時に、第2の回路ブロックを非動作状態とする
ことができ第1の回路のブロックの動作に対し第2の回
路ブロックが及ぼす影響を排除することができる。
の装置において、セレクタの出力と第2の回路ブロック
の入力ノードとの間にテストモード動作時にセレクタの
出力と第2の回路ブロックの入力ノードとを電気的に切
り離す回路手段を設けたため、第1の回路ブロックのテ
スト動作時に、第2の回路ブロックを非動作状態とする
ことができ第1の回路のブロックの動作に対し第2の回
路ブロックが及ぼす影響を排除することができる。
【0358】請求項5に係る発明においては、請求項4
に係る回路手段としてスルーラッチを用いたため、簡易
な回路構成で確実にセレクタの出力と第2の回路ブロッ
クの入力ノードとを電気的に切り離すことができる。
に係る回路手段としてスルーラッチを用いたため、簡易
な回路構成で確実にセレクタの出力と第2の回路ブロッ
クの入力ノードとを電気的に切り離すことができる。
【0359】請求項6に係る発明においては、複数の回
路ブロック間のすべての相互接続経路に、対応の回路ブ
ロックの出力するデータ信号を受ける第1の入力と、テ
ストデータ信号を受ける第2の入力と、後段の対応の回
路ブロックの入力ノードとテストデータ出力端子に結合
される2入力1出力のセレクタを挿入し、このセレクタ
の入力選択状態をテストモード指示信号に従って決定す
るように構成したため、規則性を持ってセレクタを挿入
することができ、テスト設計が容易となるとともに、す
べての内部ノードを可観測かつ可制御状態に設定するこ
とができる。
路ブロック間のすべての相互接続経路に、対応の回路ブ
ロックの出力するデータ信号を受ける第1の入力と、テ
ストデータ信号を受ける第2の入力と、後段の対応の回
路ブロックの入力ノードとテストデータ出力端子に結合
される2入力1出力のセレクタを挿入し、このセレクタ
の入力選択状態をテストモード指示信号に従って決定す
るように構成したため、規則性を持ってセレクタを挿入
することができ、テスト設計が容易となるとともに、す
べての内部ノードを可観測かつ可制御状態に設定するこ
とができる。
【0360】請求項7に係る発明においては、テストデ
ータ出力端子は、1つの回路ブロックのデータ入力端子
およびデータ出力端子に接続されない入力ノードおよび
出力ノードの数を最大値以上設けることにより、必要最
小限のテストデータ出力端子数ですべての内部ノードの
状態を外部で観測することが可能となる。
ータ出力端子は、1つの回路ブロックのデータ入力端子
およびデータ出力端子に接続されない入力ノードおよび
出力ノードの数を最大値以上設けることにより、必要最
小限のテストデータ出力端子数ですべての内部ノードの
状態を外部で観測することが可能となる。
【0361】請求項8に係る発明においては、データ入
力端子とこのデータ入力端子からデータ信号を受ける回
路ブロックの入力ノードとの間に複数のセレクタを設
け、この複数のセレクタの各々を、第1の入力に対応の
データ入力端子からのデータ信号を受けかつ第2の入力
にテストデータ信号を受け、テストモード指示信号の活
性化時にその第2の入力に与えられたデータ信号をその
出力に伝達しているため、入力段に設けられた回路ブロ
ックに対しても規則性を持ってセレクタを配置すること
ができ、入力段の回路ブロックのテスト設計が容易とな
る。
力端子とこのデータ入力端子からデータ信号を受ける回
路ブロックの入力ノードとの間に複数のセレクタを設
け、この複数のセレクタの各々を、第1の入力に対応の
データ入力端子からのデータ信号を受けかつ第2の入力
にテストデータ信号を受け、テストモード指示信号の活
性化時にその第2の入力に与えられたデータ信号をその
出力に伝達しているため、入力段に設けられた回路ブロ
ックに対しても規則性を持ってセレクタを配置すること
ができ、入力段の回路ブロックのテスト設計が容易とな
る。
【0362】請求項9に係る発明においては、請求項6
に係る装置において、異なる回路ブロックに設けられた
セレクタは、その第2の入力と出力が直列データ伝搬経
路を形成するように相互接続されており、これにより、
テストデータ入出力端子数を低減することができる。
に係る装置において、異なる回路ブロックに設けられた
セレクタは、その第2の入力と出力が直列データ伝搬経
路を形成するように相互接続されており、これにより、
テストデータ入出力端子数を低減することができる。
【0363】請求項10に係る発明においては、請求項
8に係る装置において、複数の入力セレクタの異なる回
路ブロックに設けられた入力セレクタが、第2の入力と
出力とが直接データ伝搬経路を形成するように相互接続
されており、この入力セレクタに対してテストデータ信
号を印加する端子数を低減することができる。
8に係る装置において、複数の入力セレクタの異なる回
路ブロックに設けられた入力セレクタが、第2の入力と
出力とが直接データ伝搬経路を形成するように相互接続
されており、この入力セレクタに対してテストデータ信
号を印加する端子数を低減することができる。
【0364】請求項11に係る発明において、請求項6
の装置において、データ出力端子と通常動作時にこのデ
ータ出力端子にデータ信号を出力する出力回路ブロック
の間に2入力1出力のセレクタを挿入しこのセレクタの
第1の入力に対応の出力回路ブロックのデータ信号を与
え、また第2の入力に別の回路ブロックからの出力デー
タ信号を与え、このセレクタの入力選択状態をテストモ
ード指示信号と回路ブロック指定信号とに従って決定し
ており、複数の回路ブロックがデータ出力端子をテスト
データ出力端子として利用することができ、テストデー
タ出力端子の数を低減することができる。
の装置において、データ出力端子と通常動作時にこのデ
ータ出力端子にデータ信号を出力する出力回路ブロック
の間に2入力1出力のセレクタを挿入しこのセレクタの
第1の入力に対応の出力回路ブロックのデータ信号を与
え、また第2の入力に別の回路ブロックからの出力デー
タ信号を与え、このセレクタの入力選択状態をテストモ
ード指示信号と回路ブロック指定信号とに従って決定し
ており、複数の回路ブロックがデータ出力端子をテスト
データ出力端子として利用することができ、テストデー
タ出力端子の数を低減することができる。
【0365】請求項12に係る発明においては、請求項
4の装置において複数のデータ出力端子が設けられてお
り、その複数のデータ出力端子それぞれに対応して設け
られた出力セレクタが、異なる回路ブロックに対して設
けられた出力セレクタは第2の入力と出力とが直列され
た伝搬経路を形成するように相互接続されており、セレ
クトデータ出力端子を複数の回路ブロックで利用するこ
とができ、よりテストデータ出力端子数を低減すること
ができる。
4の装置において複数のデータ出力端子が設けられてお
り、その複数のデータ出力端子それぞれに対応して設け
られた出力セレクタが、異なる回路ブロックに対して設
けられた出力セレクタは第2の入力と出力とが直列され
た伝搬経路を形成するように相互接続されており、セレ
クトデータ出力端子を複数の回路ブロックで利用するこ
とができ、よりテストデータ出力端子数を低減すること
ができる。
【0366】請求項13に係る発明においては、請求項
6の装置において、セレクタの出力と対応の回路ブロッ
クの入力ノードとの間にテストモード動作時に対応する
セレクトの出力と回路ブロックの入力ノードとの間の信
号伝搬経路を遮断する分離素子を設けたため、前段の回
路ブロックのテスト動作時に後段の回路ブロックを不動
作状態とし、この後段の回路はテスト対象となる回路ブ
ロックに対する影響を排除することができる。
6の装置において、セレクタの出力と対応の回路ブロッ
クの入力ノードとの間にテストモード動作時に対応する
セレクトの出力と回路ブロックの入力ノードとの間の信
号伝搬経路を遮断する分離素子を設けたため、前段の回
路ブロックのテスト動作時に後段の回路ブロックを不動
作状態とし、この後段の回路はテスト対象となる回路ブ
ロックに対する影響を排除することができる。
【0367】請求項14に係る発明においては、請求項
13の分離素子としてスルーラッチを用いたので簡易な
構成で確実に信号伝搬経路を遮断できる。
13の分離素子としてスルーラッチを用いたので簡易な
構成で確実に信号伝搬経路を遮断できる。
【0368】請求項15に係る発明においては、データ
出力端子へ外部データを出力する出力バッファの前段に
対応の出力回路ブロックの出力するデータ信号を第1の
入力に受け、第2の入力にテストデータ信号受けるとと
もにその出力がテストデータ出力端子に接続される2入
力1出力の出力セレクタを設け、かつこの出力セレクタ
の出力と出力バッファの入力との間にテストモード動作
時に出力セレクタと出力バッファとを分離する分離素子
とを設け、この出力バッファの入力の信号の変化を禁止
するように構成したため、出力バッファを不動作状態と
することができ、テスト対象の回路ブロックの動作時に
出力バッファの動作が及ぼす影響を完全に排除すること
ができる。
出力端子へ外部データを出力する出力バッファの前段に
対応の出力回路ブロックの出力するデータ信号を第1の
入力に受け、第2の入力にテストデータ信号受けるとと
もにその出力がテストデータ出力端子に接続される2入
力1出力の出力セレクタを設け、かつこの出力セレクタ
の出力と出力バッファの入力との間にテストモード動作
時に出力セレクタと出力バッファとを分離する分離素子
とを設け、この出力バッファの入力の信号の変化を禁止
するように構成したため、出力バッファを不動作状態と
することができ、テスト対象の回路ブロックの動作時に
出力バッファの動作が及ぼす影響を完全に排除すること
ができる。
【0369】請求項16に係る発明においては、この分
離素子として、固定データを第1の入力に受け、前段の
セレクタの出力を第2の入力に受け、テストモード指示
信号に従って固定データを第2の回路ブロックに伝達す
る第2のセレクタをさらに請求項1の装置において設け
たため、第1の回路ブロックのテスト動作時に第2の回
路ブロックを不動作状態とすることができ、第2の回路
ブロックの動作の影響が第1の回路ブロックのテスト動
作に及ぼすのを防止することができる。
離素子として、固定データを第1の入力に受け、前段の
セレクタの出力を第2の入力に受け、テストモード指示
信号に従って固定データを第2の回路ブロックに伝達す
る第2のセレクタをさらに請求項1の装置において設け
たため、第1の回路ブロックのテスト動作時に第2の回
路ブロックを不動作状態とすることができ、第2の回路
ブロックの動作の影響が第1の回路ブロックのテスト動
作に及ぼすのを防止することができる。
【0370】請求項17に係る装置において、請求項1
3または15の装置において、分離素子の各々は、固定
データを第1の入力に受け、対応のセレクタの出力する
データ信号を第2の入力に受け、テストモード動作時に
固定データを出力するセレクタで構成したため、確実に
後段の回路ブロックの入力ノードを一定値論理レベルの
信号に設定することができ、応じて後段の回路ブロック
を不動作状態とすることができ、テスト対象となる回路
ブロックのみを動作させてテストを行なうことができ
る。
3または15の装置において、分離素子の各々は、固定
データを第1の入力に受け、対応のセレクタの出力する
データ信号を第2の入力に受け、テストモード動作時に
固定データを出力するセレクタで構成したため、確実に
後段の回路ブロックの入力ノードを一定値論理レベルの
信号に設定することができ、応じて後段の回路ブロック
を不動作状態とすることができ、テスト対象となる回路
ブロックのみを動作させてテストを行なうことができ
る。
【0371】請求項18に係る発明においては、請求項
6の装置において、複数の回路ブロックのうちの少なく
とも1つはその出力ノードに設けられた対応のセレクタ
とともに基本単位としてライブラリーに再利用可能に登
録されており、半導体集積回路装置の設計時にライブラ
リーを利用して設計することができ、テスト設計が容易
となるとともに、また設計変更に対しても別のライブラ
リーを利用することにより容易に対応することができ
る。
6の装置において、複数の回路ブロックのうちの少なく
とも1つはその出力ノードに設けられた対応のセレクタ
とともに基本単位としてライブラリーに再利用可能に登
録されており、半導体集積回路装置の設計時にライブラ
リーを利用して設計することができ、テスト設計が容易
となるとともに、また設計変更に対しても別のライブラ
リーを利用することにより容易に対応することができ
る。
【0372】請求項19に係る発明においては、機能回
路ブロックの出力ノードに配置された2入力1出力のセ
レクタ、テストデータ信号入出力端子、機能回路ブロッ
クの入力ノードに対応する第1の入力ノードおよび出力
セレクタに対応する出力ノードと、テスト制御信号入力
ノードとを1つの単位ブロックとして構成したため、単
位ブロックを用いて半導体集積回路装置の設計を行なう
ことにより設計が容易となり、またこの回路ブロックを
ライブラリーとして登録することにより、新たな装置の
設計および設計変更が容易となる。
路ブロックの出力ノードに配置された2入力1出力のセ
レクタ、テストデータ信号入出力端子、機能回路ブロッ
クの入力ノードに対応する第1の入力ノードおよび出力
セレクタに対応する出力ノードと、テスト制御信号入力
ノードとを1つの単位ブロックとして構成したため、単
位ブロックを用いて半導体集積回路装置の設計を行なう
ことにより設計が容易となり、またこの回路ブロックを
ライブラリーとして登録することにより、新たな装置の
設計および設計変更が容易となる。
【0373】請求項20に係る発明において、請求項1
9の装置において、機能回路が複数の入力ノードを有し
ており、これら複数の出力ノードそれぞれに2入力1出
力のセレクタを配置しているため、多出力回路ブロック
に対してもセレクタが効率的に配置された単位ブロック
を用いて設計することができ、設計変更およびテスト設
計が容易となる。
9の装置において、機能回路が複数の入力ノードを有し
ており、これら複数の出力ノードそれぞれに2入力1出
力のセレクタを配置しているため、多出力回路ブロック
に対してもセレクタが効率的に配置された単位ブロック
を用いて設計することができ、設計変更およびテスト設
計が容易となる。
【0374】請求項21に係る発明においては、半導体
集積回路装置を通常動作させ、次いでこの通常動作を停
止させて複数の回路ブロックのうちの特定の回路ブロッ
クを他の回路ブロックから分離し、この特定の回路ブロ
ックに外部からアクセスしてその出力データ信号の観測
を行ない、かつこの特定の回路ブロックに新たなデータ
信号を印加しかつ出力データ信号を観測し、その特定の
回路ブロックに関するデータ信号の印加および観測の
後、半導体集積回路装置を通常動作させているため、半
導体チップレベルにおいて半導体集積回路装置のデバッ
グを容易に行なうことができる。
集積回路装置を通常動作させ、次いでこの通常動作を停
止させて複数の回路ブロックのうちの特定の回路ブロッ
クを他の回路ブロックから分離し、この特定の回路ブロ
ックに外部からアクセスしてその出力データ信号の観測
を行ない、かつこの特定の回路ブロックに新たなデータ
信号を印加しかつ出力データ信号を観測し、その特定の
回路ブロックに関するデータ信号の印加および観測の
後、半導体集積回路装置を通常動作させているため、半
導体チップレベルにおいて半導体集積回路装置のデバッ
グを容易に行なうことができる。
【0375】請求項22に係る発明においては、複数の
回路ブロック各々に対応してテストデータ信号を伝達す
るテストデータバスを配置し、対応のテストデータバス
と回路ブロックの間にテストデータ信号の入出力を制御
するテスト制御回路を設けたため、複数の回路ブロック
において同時にテストデータ信号の印加および観測を行
なうことができ、テスト期間を大幅に短縮することがで
きる。また、バスを用いてテストデータ信号を伝達して
いるため、回路ブロックの入出力ノードそれぞれに対応
してテストデータ入出力のための端子を設ける必要がな
く、テストデータ入出力端子数を低減することができ
る。
回路ブロック各々に対応してテストデータ信号を伝達す
るテストデータバスを配置し、対応のテストデータバス
と回路ブロックの間にテストデータ信号の入出力を制御
するテスト制御回路を設けたため、複数の回路ブロック
において同時にテストデータ信号の印加および観測を行
なうことができ、テスト期間を大幅に短縮することがで
きる。また、バスを用いてテストデータ信号を伝達して
いるため、回路ブロックの入出力ノードそれぞれに対応
してテストデータ入出力のための端子を設ける必要がな
く、テストデータ入出力端子数を低減することができ
る。
【0376】請求項23に係る発明においては、請求項
22のテスト制御回路を、第1のラッチ指示信号に応答
してテストデータバス用のデータをラッチする第1のラ
ッチと、第2のラッチ指示信号に応答してこの第1のラ
ッチの出力するデータ信号をラッチする第2のラッチ
と、テストモード指示信号に従って第2のラッチの出力
するデータ信号を選択して対応の回路ブロックの入力ノ
ードへ伝達するセレクタと、出力モード指示信号に応答
して対応の回路ブロックの出力ノードから出力されるデ
ータ信号をテストデータバスへ伝達する出力素子とで構
成したため、正確にかつ高速で対応の回路ブロックをテ
スト動作モード時にテストデータ信号を印加することが
できるとともに、対応の回路ブロックから出力データ信
号を対応のテストデータバスへ読出して外部で観測する
ことができる。
22のテスト制御回路を、第1のラッチ指示信号に応答
してテストデータバス用のデータをラッチする第1のラ
ッチと、第2のラッチ指示信号に応答してこの第1のラ
ッチの出力するデータ信号をラッチする第2のラッチ
と、テストモード指示信号に従って第2のラッチの出力
するデータ信号を選択して対応の回路ブロックの入力ノ
ードへ伝達するセレクタと、出力モード指示信号に応答
して対応の回路ブロックの出力ノードから出力されるデ
ータ信号をテストデータバスへ伝達する出力素子とで構
成したため、正確にかつ高速で対応の回路ブロックをテ
スト動作モード時にテストデータ信号を印加することが
できるとともに、対応の回路ブロックから出力データ信
号を対応のテストデータバスへ読出して外部で観測する
ことができる。
【0377】請求項24に係る発明に従えば、請求項2
3に係る装置において、テストデータ書込指示信号の印
加ごとにその出力信号状態が変化する回路素子と、この
回路素子の出力信号とテストデータ書込指示信号とに従
って第1および第2のラッチ指示信号を発生するゲート
手段とを用いているため、第1および第2のラッチのラ
ッチ動作を制御するための制御信号入力端子が1つで済
み、テスト用の信号入力端子数を低減することができ
る。
3に係る装置において、テストデータ書込指示信号の印
加ごとにその出力信号状態が変化する回路素子と、この
回路素子の出力信号とテストデータ書込指示信号とに従
って第1および第2のラッチ指示信号を発生するゲート
手段とを用いているため、第1および第2のラッチのラ
ッチ動作を制御するための制御信号入力端子が1つで済
み、テスト用の信号入力端子数を低減することができ
る。
【0378】請求項25に係る発明に従えば、請求項2
4の装置において、回路素子をT型フリップフロップで
構成したため、簡易な回路構成で確実にテストデータ書
込指示信号に従って第1および第2のラッチ指示信号を
生成することができる。
4の装置において、回路素子をT型フリップフロップで
構成したため、簡易な回路構成で確実にテストデータ書
込指示信号に従って第1および第2のラッチ指示信号を
生成することができる。
【0379】請求項26に係る発明に従えば、請求項2
4の装置において、回路素子をテストデータ書込指示信
号を所定の比で分周する分周回路を用いて構成したた
め、簡易な回路構成で、書込指示信号に同期して第1お
よび第2のラッチ指示信号を生成することができる。
4の装置において、回路素子をテストデータ書込指示信
号を所定の比で分周する分周回路を用いて構成したた
め、簡易な回路構成で、書込指示信号に同期して第1お
よび第2のラッチ指示信号を生成することができる。
【0380】請求項27に係る発明に従えば、請求項2
3の装置において、出力素子を出力ハイインピーダンス
状態となる3状態バッファで構成したため、対応の回路
ブロックからの出力データ信号が誤ってテストデータバ
スへ伝達されるのを確実に防止することができる。
3の装置において、出力素子を出力ハイインピーダンス
状態となる3状態バッファで構成したため、対応の回路
ブロックからの出力データ信号が誤ってテストデータバ
スへ伝達されるのを確実に防止することができる。
【0381】請求項28に係る発明に従えば、請求項2
3の出力素子はパスゲートトランジスタで構成したた
め、出力素子を1個のトランジスタで構成することがで
き、テスト制御回路の構成素子数を低減し、応じて回路
規模を低減することができる。
3の出力素子はパスゲートトランジスタで構成したた
め、出力素子を1個のトランジスタで構成することがで
き、テスト制御回路の構成素子数を低減し、応じて回路
規模を低減することができる。
【0382】請求項29に係る発明に従えば、テストデ
ータバスを対応の回路ブロックに印加すべきテストデー
タ信号を伝達する入力バスと対応の回路ブロックから出
力されたテストデータ信号を伝達する出力バスとを同じ
バス線により構成したため、テストデータ信号の入出力
のための端子が1つで済み、テスト専用に用いられる端
子数を低減することができる。
ータバスを対応の回路ブロックに印加すべきテストデー
タ信号を伝達する入力バスと対応の回路ブロックから出
力されたテストデータ信号を伝達する出力バスとを同じ
バス線により構成したため、テストデータ信号の入出力
のための端子が1つで済み、テスト専用に用いられる端
子数を低減することができる。
【0383】また、請求項30に係る発明によれば、テ
ストデータバスを対応の回路ブロックに印加すべきテス
トデータ信号を伝達する入力バスとこの入力バスと別に
設けられる、対応の回路ブロックから出力されるテスト
データ信号を伝達する出力バスとで構成したため、回路
ブロックに対するテストデータ信号の印加と回路ブロッ
クからのデータ信号の読出しとを並列に行なうことがで
き、テスト時間を短縮することができる。
ストデータバスを対応の回路ブロックに印加すべきテス
トデータ信号を伝達する入力バスとこの入力バスと別に
設けられる、対応の回路ブロックから出力されるテスト
データ信号を伝達する出力バスとで構成したため、回路
ブロックに対するテストデータ信号の印加と回路ブロッ
クからのデータ信号の読出しとを並列に行なうことがで
き、テスト時間を短縮することができる。
【0384】請求項31のテスト制御回路においては、
シフトレジスタラッチによりテストデータバスを介して
伝達される対応の回路ブロックへ印加されるデータ信号
をラッチするように構成したため、回路ブロックの入力
ノード数が増加しても1つのシフト制御信号で印加され
るべきテストデータ信号をラッチすることができ、テス
トのために用いられる制御信号の入力端子数を低減する
ことができる。
シフトレジスタラッチによりテストデータバスを介して
伝達される対応の回路ブロックへ印加されるデータ信号
をラッチするように構成したため、回路ブロックの入力
ノード数が増加しても1つのシフト制御信号で印加され
るべきテストデータ信号をラッチすることができ、テス
トのために用いられる制御信号の入力端子数を低減する
ことができる。
【0385】請求高32に係る発明においては、請求項
23または31の装置において、第1のラッチ指示信
号、第2のラッチ指示信号、テストモード指示信号およ
びテストデータ出力指示信号が複数の回路ブロックのテ
スト制御回路へ共通に与えられており、1クロックサイ
クル内ですべての回路ブロックへテストデータ信号の印
加およびテストデータ信号の観測を行なうことができ、
複数の回路ブロックを同時に同じタイミングで動作させ
ることができる。これにより、テスト時間を大幅に短縮
することができる。
23または31の装置において、第1のラッチ指示信
号、第2のラッチ指示信号、テストモード指示信号およ
びテストデータ出力指示信号が複数の回路ブロックのテ
スト制御回路へ共通に与えられており、1クロックサイ
クル内ですべての回路ブロックへテストデータ信号の印
加およびテストデータ信号の観測を行なうことができ、
複数の回路ブロックを同時に同じタイミングで動作させ
ることができる。これにより、テスト時間を大幅に短縮
することができる。
【0386】請求項33に係る装置においては、請求項
24の装置において、テストデータ書込指示信号が複数
の回路ブロックのテスト制御回路へ共通に印加され、複
数の回路ブロックにおいて同時にこのテストデータ信号
の印加を行なうことができ、テストデータ印加に要する
時間を大幅に短縮することができる。
24の装置において、テストデータ書込指示信号が複数
の回路ブロックのテスト制御回路へ共通に印加され、複
数の回路ブロックにおいて同時にこのテストデータ信号
の印加を行なうことができ、テストデータ印加に要する
時間を大幅に短縮することができる。
【0387】請求項34の発明に従えば、テストデータ
信号を伝達するデータバスを複数の回路ブロックすべて
に共通に設けたため、複数の回路ブロックへのテストデ
ータ信号の印加および複数の回路ブロックからのデータ
信号の観測のための端子数を大幅に低減することができ
る。
信号を伝達するデータバスを複数の回路ブロックすべて
に共通に設けたため、複数の回路ブロックへのテストデ
ータ信号の印加および複数の回路ブロックからのデータ
信号の観測のための端子数を大幅に低減することができ
る。
【0388】請求項35に係る発明に従えば、請求項3
0の装置において、テスト制御回路は、ブロック特定情
報を含む第1のラッチ指示信号に応答してテストデータ
バスのデータをラッチする第1のラッチと、第2のラッ
チ指示信号に応答して第1のラッチがラッチし出力する
データ信号をラッチする第2のラッチと、テストモード
指示信号に応答してこのラッチがラッチし出力するテス
トデータ信号を対応の回路ブロックの入力ノードに伝達
するセレクタと、回路ブロック特定情報を含むデータ出
力指示信号に応答して対応の回路ブロックから読出され
たデータ信号をテストデータバスへ伝達する出力素子と
で構成したため、複数の回路ブロックに共通にテストデ
ータバスが設けられていても正確に各回路ブロックへテ
ストデータ信号を印加することができ、またデータ信号
の衝突を伴うことなく(回路ブロックから出力されデー
タ信号をテストデータバスを介して伝達することができ
る。
0の装置において、テスト制御回路は、ブロック特定情
報を含む第1のラッチ指示信号に応答してテストデータ
バスのデータをラッチする第1のラッチと、第2のラッ
チ指示信号に応答して第1のラッチがラッチし出力する
データ信号をラッチする第2のラッチと、テストモード
指示信号に応答してこのラッチがラッチし出力するテス
トデータ信号を対応の回路ブロックの入力ノードに伝達
するセレクタと、回路ブロック特定情報を含むデータ出
力指示信号に応答して対応の回路ブロックから読出され
たデータ信号をテストデータバスへ伝達する出力素子と
で構成したため、複数の回路ブロックに共通にテストデ
ータバスが設けられていても正確に各回路ブロックへテ
ストデータ信号を印加することができ、またデータ信号
の衝突を伴うことなく(回路ブロックから出力されデー
タ信号をテストデータバスを介して伝達することができ
る。
【0389】請求項36に係る発明に従えば、請求項3
5のテスト制御回路が、回路ブロック特定情報を含む書
込指示信号の印加ごとに出力信号の論理状態が変化する
回路素子と、この回路素子の出力信号と書込指示信号と
により第1および第2のラッチ指示信号を発生するゲー
ト手段とを備えているため、1つの書込指示信号から2
つのラッチ動作制御信号を生成することができ、テスト
のための制御信号入力端子数を低減することができる。
5のテスト制御回路が、回路ブロック特定情報を含む書
込指示信号の印加ごとに出力信号の論理状態が変化する
回路素子と、この回路素子の出力信号と書込指示信号と
により第1および第2のラッチ指示信号を発生するゲー
ト手段とを備えているため、1つの書込指示信号から2
つのラッチ動作制御信号を生成することができ、テスト
のための制御信号入力端子数を低減することができる。
【0390】請求項37に係る発明に従えば、請求項3
6の装置において、回路素子をT型フリップフロップで
構成したため、簡易な回路構成で容易に書込指示信号の
印加ごとにその出力信号の論理状態が変化する回路素子
を実現することができる。
6の装置において、回路素子をT型フリップフロップで
構成したため、簡易な回路構成で容易に書込指示信号の
印加ごとにその出力信号の論理状態が変化する回路素子
を実現することができる。
【0391】請求項38に係る発明に従えば、請求項3
6の回路素子は、テストデータ書込指示信号を分周する
分周回路で構成してため、簡易な回路構成で容易に書込
指示信号に同期してその出力信号の論理状態が変化する
回路素子を実現することができる。
6の回路素子は、テストデータ書込指示信号を分周する
分周回路で構成してため、簡易な回路構成で容易に書込
指示信号に同期してその出力信号の論理状態が変化する
回路素子を実現することができる。
【0392】請求項39に係る発明に従えば、請求項3
5の装置において、出力素子を3状態バッファで構成し
たため、テストデータバス上での複数の回路ブロックか
ら出力されるデータ信号の衝突を確実に防止することが
できる。
5の装置において、出力素子を3状態バッファで構成し
たため、テストデータバス上での複数の回路ブロックか
ら出力されるデータ信号の衝突を確実に防止することが
できる。
【0393】請求項40に係る発明に従えば、請求項3
5の出力素子をパスゲートトランジスタで構成したた
め、この出力素子の構成要素数を低減することができ、
応じてテスト制御回路の占有面積を低減することができ
る。
5の出力素子をパスゲートトランジスタで構成したた
め、この出力素子の構成要素数を低減することができ、
応じてテスト制御回路の占有面積を低減することができ
る。
【0394】請求項41に係る発明に従えば、テストデ
ータバスは回路ブロックに印加されるべきテストデータ
信号を伝達する入力バスと回路ブロックから読出された
データ信号を出力する出力バスとの共通バス構成とした
ため、バス専有面積およびテストデータ入出力端子数を
低減することができる。
ータバスは回路ブロックに印加されるべきテストデータ
信号を伝達する入力バスと回路ブロックから読出された
データ信号を出力する出力バスとの共通バス構成とした
ため、バス専有面積およびテストデータ入出力端子数を
低減することができる。
【0395】請求項42に係る発明に従えば、回路ブロ
ックに印加すべきテストデータ信号を伝達する入力バス
と、回路ブロックから出力されたデータ信号を伝達する
出力バスとを別々のバスで構成したため、テストデータ
信号の印加とデータ信号の観測とを並行して行なうこと
ができ、テスト時間を短縮することができる。
ックに印加すべきテストデータ信号を伝達する入力バス
と、回路ブロックから出力されたデータ信号を伝達する
出力バスとを別々のバスで構成したため、テストデータ
信号の印加とデータ信号の観測とを並行して行なうこと
ができ、テスト時間を短縮することができる。
【0396】請求項43に係る発明に従えば、請求項3
4の装置において、テスト制御回路の入力段にシフトレ
ジスタラッチを設け、第1のデータラッチ信号に従って
テストデータ信号をこのシフトレジスタラッチに順次ラ
ッチするように構成したため、1つの回路ブロックに対
し、1つのラッチ指示信号で複数の入力ノードに対する
データ信号をラッチすることができ、テストデータバス
上のデータ信号のラッチ動作に必要とされる制御信号の
数を低減することができ、応じて制御信号入力端子の数
を低減することができる。
4の装置において、テスト制御回路の入力段にシフトレ
ジスタラッチを設け、第1のデータラッチ信号に従って
テストデータ信号をこのシフトレジスタラッチに順次ラ
ッチするように構成したため、1つの回路ブロックに対
し、1つのラッチ指示信号で複数の入力ノードに対する
データ信号をラッチすることができ、テストデータバス
上のデータ信号のラッチ動作に必要とされる制御信号の
数を低減することができ、応じて制御信号入力端子の数
を低減することができる。
【0397】請求項44に係る発明に従えば、請求項3
5または43の装置において、第2のラッチ指示信号お
よびテストモード指示信号を複数の回路ブロックのテス
ト制御回路に共通に与えるように構成したため、テスト
データ印加のための制御信号の入力端子数を低減するこ
とができるとともに、複数の回路ブロックに対し同じ態
様でテストデータ信号を印加することができ、複数の回
路ブロックを並行してテスト動作させることができる。
5または43の装置において、第2のラッチ指示信号お
よびテストモード指示信号を複数の回路ブロックのテス
ト制御回路に共通に与えるように構成したため、テスト
データ印加のための制御信号の入力端子数を低減するこ
とができるとともに、複数の回路ブロックに対し同じ態
様でテストデータ信号を印加することができ、複数の回
路ブロックを並行してテスト動作させることができる。
【0398】請求項45に係る発明に従えば、複数の回
路ブロックのうちの特定の回路ブロックと他の回路ブロ
ックから分離するための回路ブロック指定信号を発生す
る回路を、直列データ伝搬経路形成するように相互接続
されるデータレジスタと、このデータレジスタの格納デ
ータをデコードして回路ブロック特定信号を発生するデ
コーダとで構成したため各回路ブロックに対し分離制御
信号を印加するための制御信号入力端子を設ける必要が
なく、また回路ブロック指定用のデータ信号はデータ入
力端子から直列的にデータレジスタへ伝達されるため、
テスト専用に用いられる入力端子を低減することができ
る。
路ブロックのうちの特定の回路ブロックと他の回路ブロ
ックから分離するための回路ブロック指定信号を発生す
る回路を、直列データ伝搬経路形成するように相互接続
されるデータレジスタと、このデータレジスタの格納デ
ータをデコードして回路ブロック特定信号を発生するデ
コーダとで構成したため各回路ブロックに対し分離制御
信号を印加するための制御信号入力端子を設ける必要が
なく、また回路ブロック指定用のデータ信号はデータ入
力端子から直列的にデータレジスタへ伝達されるため、
テスト専用に用いられる入力端子を低減することができ
る。
【0399】請求項46に係る発明に従えば、アドレス
デコーダからの転送指示信号に従って回路ブロック指定
信号を機能回路ブロックへ入力しており、この転送制御
のために制御信号を外部から与える必要がなく、端子数
を低減することができる。
デコーダからの転送指示信号に従って回路ブロック指定
信号を機能回路ブロックへ入力しており、この転送制御
のために制御信号を外部から与える必要がなく、端子数
を低減することができる。
【0400】請求項47に係る発明に従えば、請求項4
5の装置において、直列データ伝搬経路を形成するデー
タレジスタの最終段のデータレジスタの出力信号はテス
ト出力端子を介して外部へ与えられるように構成してい
るため、回路ブロック選択用データレジスタのテストを
行なうことができる。
5の装置において、直列データ伝搬経路を形成するデー
タレジスタの最終段のデータレジスタの出力信号はテス
ト出力端子を介して外部へ与えられるように構成してい
るため、回路ブロック選択用データレジスタのテストを
行なうことができる。
【0401】請求項48に係る発明に従えば、CPUか
らデータレジスタへ回路ブロック指定用データをロード
し、このデータレジスタのデータをデコードして回路ブ
ロック指定信号を生成して機能回路ブロックへ伝達して
いるため、このような回路ブロック指定用のデータ信号
を外部から印加する必要がなく、テストのための端子数
が低減される。また、データレジスタに保持されたデー
タをデコードして回路ブロック指定信号を生成している
ため、少ないビット数で数多くの機能回路ブロックを指
定することができ、小規模の回路構成で大規模な半導体
集積回路装置における回路ブロックの指定を行なうこと
ができる。また、回路ブロックそれぞれに対し外部から
論理制御用の回路ブロック指定信号を印加する必要がな
く、テスト専用に用いられる端子数を低減することがで
きる。
らデータレジスタへ回路ブロック指定用データをロード
し、このデータレジスタのデータをデコードして回路ブ
ロック指定信号を生成して機能回路ブロックへ伝達して
いるため、このような回路ブロック指定用のデータ信号
を外部から印加する必要がなく、テストのための端子数
が低減される。また、データレジスタに保持されたデー
タをデコードして回路ブロック指定信号を生成している
ため、少ないビット数で数多くの機能回路ブロックを指
定することができ、小規模の回路構成で大規模な半導体
集積回路装置における回路ブロックの指定を行なうこと
ができる。また、回路ブロックそれぞれに対し外部から
論理制御用の回路ブロック指定信号を印加する必要がな
く、テスト専用に用いられる端子数を低減することがで
きる。
【0402】請求項49に係る発明に従えば、請求項4
8の装置において、複数のデータレジスタに対応して設
けられ、プロセサからの回路ブロック特定データ信号を
イネーブル信号に応答して対応のデータレジスタに伝達
する複数のゲートをさらに設けたため、正確なタイミン
グでプロセッサからの回路ブロック特定データをデータ
レジスタへ格納することができる。
8の装置において、複数のデータレジスタに対応して設
けられ、プロセサからの回路ブロック特定データ信号を
イネーブル信号に応答して対応のデータレジスタに伝達
する複数のゲートをさらに設けたため、正確なタイミン
グでプロセッサからの回路ブロック特定データをデータ
レジスタへ格納することができる。
【0403】請求項50に係る発明に従えば、請求項4
9の装置において、イネーブル信号を外部から印加する
ように構成したため、データ転送タイミングを外部で制
御することができ、制御動作の進行状況を外部で知るこ
とができる。
9の装置において、イネーブル信号を外部から印加する
ように構成したため、データ転送タイミングを外部で制
御することができ、制御動作の進行状況を外部で知るこ
とができる。
【0404】請求項51に係る発明に従えば、請求項4
9の装置において、イネーブル信号をプロセサのアドレ
ス信号を受けるアドレスデコーダから発生するように構
成したため、外部からイネーブル信号を印加する必要が
なく、テスト専用の信号入力端子数を低減することがで
きる。また、プロセッサの制御の下にイネーブル信号を
生成することができ、データレジスタへのデータ書込み
をすべてプロセッサの制御の下に実行することができ、
正確にタイミングを内部で確立して回路ブロック特定デ
ータをデータレジスタにロードすることができる。
9の装置において、イネーブル信号をプロセサのアドレ
ス信号を受けるアドレスデコーダから発生するように構
成したため、外部からイネーブル信号を印加する必要が
なく、テスト専用の信号入力端子数を低減することがで
きる。また、プロセッサの制御の下にイネーブル信号を
生成することができ、データレジスタへのデータ書込み
をすべてプロセッサの制御の下に実行することができ、
正確にタイミングを内部で確立して回路ブロック特定デ
ータをデータレジスタにロードすることができる。
【0405】請求項52に係る発明に従えば、請求項4
8の装置において、データ転送指示信号を外部から与え
るように構成しているため、外部で、特定の回路ブロッ
クの入出力ノードがアクセス可能とされた状態を知るこ
とができる。
8の装置において、データ転送指示信号を外部から与え
るように構成しているため、外部で、特定の回路ブロッ
クの入出力ノードがアクセス可能とされた状態を知るこ
とができる。
【0406】請求項53に係る発明に従えば、周辺回路
に含まれるデータレジスタを回路ブロック選択用データ
を格納するためのレジスタとして利用し、その回路ブロ
ック選択用データレジスタの出力をデコードして、回路
ブロック選択信号を生成しているため、回路ブロック選
択のためのデータレジスタを新たに設ける必要がなく、
テスト制御回路の構成要素数を低減することができる。
に含まれるデータレジスタを回路ブロック選択用データ
を格納するためのレジスタとして利用し、その回路ブロ
ック選択用データレジスタの出力をデコードして、回路
ブロック選択信号を生成しているため、回路ブロック選
択のためのデータレジスタを新たに設ける必要がなく、
テスト制御回路の構成要素数を低減することができる。
【0407】請求項54に係る発明に従えば、請求項5
3の装置において、回路ブロック選択用のデータレジス
タそれぞれに対応して設けられるゲート回路と、ゲート
回路の出力信号を第1の入力に受け、第2の入力に前段
のデータレジスタの出力を受けるセレクタとを設け、テ
ストモード時にはこのセレクタを用いて所定数の回路ブ
ロック選択用のデータレジスタが直列データ伝搬経路を
形成するように構成し、またアドレスデコーダからの出
力信号によりゲート回路のイネーブル/ディスエーブル
を制御しかつさらにデータレジスタなどに対しても読出
指示信号に応答してイネーブルされたデータレジスタの
データをデータバスに伝達するリードゲートをさらに設
けたために、所定数のデータレジスタをテストモード時
の回路ブロック指定用データ格納のために用いることが
でき、また通常動作時にプロセッサが一時的にデータを
格納するためのレジスタとしても利用することができ、
周辺回路の機能に悪影響を及ぼすことなく回路ブロック
選択用データレジスタを構成することができる。また、
セレクタによりデータレジスタを直列データ伝搬経路を
構成するように回路ブロック選択用データレジスタを接
続することにより、外部から1つのデータ入力端子を介
して回路ブロック指定用データ信号を回路ブロック選択
用データレジスタへ格納することができ、回路ブロック
指定用のデータ入力のための端子数を低減することがで
きる。また、デコーダを用いて回路ブロック選択信号を
生成しているため、各回路ブロックに対し外部から分離
のための制御信号を印加する必要がなく、制御信号入力
端子数を低減することができる。
3の装置において、回路ブロック選択用のデータレジス
タそれぞれに対応して設けられるゲート回路と、ゲート
回路の出力信号を第1の入力に受け、第2の入力に前段
のデータレジスタの出力を受けるセレクタとを設け、テ
ストモード時にはこのセレクタを用いて所定数の回路ブ
ロック選択用のデータレジスタが直列データ伝搬経路を
形成するように構成し、またアドレスデコーダからの出
力信号によりゲート回路のイネーブル/ディスエーブル
を制御しかつさらにデータレジスタなどに対しても読出
指示信号に応答してイネーブルされたデータレジスタの
データをデータバスに伝達するリードゲートをさらに設
けたために、所定数のデータレジスタをテストモード時
の回路ブロック指定用データ格納のために用いることが
でき、また通常動作時にプロセッサが一時的にデータを
格納するためのレジスタとしても利用することができ、
周辺回路の機能に悪影響を及ぼすことなく回路ブロック
選択用データレジスタを構成することができる。また、
セレクタによりデータレジスタを直列データ伝搬経路を
構成するように回路ブロック選択用データレジスタを接
続することにより、外部から1つのデータ入力端子を介
して回路ブロック指定用データ信号を回路ブロック選択
用データレジスタへ格納することができ、回路ブロック
指定用のデータ入力のための端子数を低減することがで
きる。また、デコーダを用いて回路ブロック選択信号を
生成しているため、各回路ブロックに対し外部から分離
のための制御信号を印加する必要がなく、制御信号入力
端子数を低減することができる。
【0408】請求項55に係る発明に従えば、請求項5
3の装置において、回路ブロック選択用のデータレジス
タの最終段のレジスタのテストデータをテストデータ出
力端子へ出力するとともに、セレクタの初段の第2の入
力へデータ入力端子へ接続するように構成したため、回
路ブロック指定用のデータ信号を1つのデータ入力端子
を介して回路ブロック選択用データレジスタへ格納する
ことができ、データ入力端子数を低減することができる
とともに、入出力端子を用いテストデータをセレクタお
よびデータレジスタへ印加することにより、回路ブロッ
ク選択用データレジスタのテストを実施することができ
る。
3の装置において、回路ブロック選択用のデータレジス
タの最終段のレジスタのテストデータをテストデータ出
力端子へ出力するとともに、セレクタの初段の第2の入
力へデータ入力端子へ接続するように構成したため、回
路ブロック指定用のデータ信号を1つのデータ入力端子
を介して回路ブロック選択用データレジスタへ格納する
ことができ、データ入力端子数を低減することができる
とともに、入出力端子を用いテストデータをセレクタお
よびデータレジスタへ印加することにより、回路ブロッ
ク選択用データレジスタのテストを実施することができ
る。
【0409】請求項56に係る発明に従えば、プロセッ
サがアクセス可能な周辺回路に含まれる複数のデータレ
ジスタのうち所定数のデータレジスタを回路ブロック選
択用データレジスタとして利用しかつこの回路ブロック
選択用データレジスタへプロセッサから回路ブロック特
定データをロードし、回路デコーダにより回路ブロック
選択用データレジスタからのデータ信号をデコードして
回路ブロック選択信号を生成するように構成したため、
回路規模を低減することができるとともに、回路ブロッ
ク特定データがプロセッサから内部で生成されており、
外部から回路ブロック特定データを印加する必要がな
く、テスト専用の端子数を低減することができる。ま
た、回路ブロック選択用データレジスタからのデータ信
号をデコードして回路ブロック選択信号を生成している
ため、小規模な回路で多くの回路ブロックを特定する回
路ブロック選択信号を生成することができ、また外部か
ら各回路ブロックへ分離のための制御信号を印加する必
要がなく、テスト専用の制御信号入力端子数を低減する
ことができる。
サがアクセス可能な周辺回路に含まれる複数のデータレ
ジスタのうち所定数のデータレジスタを回路ブロック選
択用データレジスタとして利用しかつこの回路ブロック
選択用データレジスタへプロセッサから回路ブロック特
定データをロードし、回路デコーダにより回路ブロック
選択用データレジスタからのデータ信号をデコードして
回路ブロック選択信号を生成するように構成したため、
回路規模を低減することができるとともに、回路ブロッ
ク特定データがプロセッサから内部で生成されており、
外部から回路ブロック特定データを印加する必要がな
く、テスト専用の端子数を低減することができる。ま
た、回路ブロック選択用データレジスタからのデータ信
号をデコードして回路ブロック選択信号を生成している
ため、小規模な回路で多くの回路ブロックを特定する回
路ブロック選択信号を生成することができ、また外部か
ら各回路ブロックへ分離のための制御信号を印加する必
要がなく、テスト専用の制御信号入力端子数を低減する
ことができる。
【0410】請求項57に係る発明に従えば、回路ブロ
ック選択用データレジスタのそれぞれに対応して設けら
れる書込ゲートは、プロセッサからのアドレス信号を受
けるアドレスデコーダの出力に応じてイネーブルし、そ
の書込ゲートを介してデータバスから書込データを回路
ブロック選択用データレジスタへ書込むように構成して
いるため、通常動作時において、その周辺回路に対しプ
ロセッサがアクセスしてデータを維持格納することがで
きるとともに、テスト動作時においても通常動作時と同
様にして回路ブロック特定データを回路ブロック選択用
データレジスタへ格納することができる。
ック選択用データレジスタのそれぞれに対応して設けら
れる書込ゲートは、プロセッサからのアドレス信号を受
けるアドレスデコーダの出力に応じてイネーブルし、そ
の書込ゲートを介してデータバスから書込データを回路
ブロック選択用データレジスタへ書込むように構成して
いるため、通常動作時において、その周辺回路に対しプ
ロセッサがアクセスしてデータを維持格納することがで
きるとともに、テスト動作時においても通常動作時と同
様にして回路ブロック特定データを回路ブロック選択用
データレジスタへ格納することができる。
【0411】請求項58に係る発明に従えば、請求項5
7の装置おいて、さらに回路ブロック選択用データレジ
スタの出力部に、プロセッサからのリード指示信号に応
答して回路ブロック選択用データレジスタのデータをデ
ータバスに伝達しかつテストモード指示信号によりディ
スエーブル状態にされるリードゲートを設けたため、こ
の回路の選択用データレジスタを通常動作モード時にお
いても利用することができるとともに、テスト動作時お
いて誤ってこの回路ブロック選択用データレジスタをデ
ータバスへ伝達されるのを確実に防止することができ
る。
7の装置おいて、さらに回路ブロック選択用データレジ
スタの出力部に、プロセッサからのリード指示信号に応
答して回路ブロック選択用データレジスタのデータをデ
ータバスに伝達しかつテストモード指示信号によりディ
スエーブル状態にされるリードゲートを設けたため、こ
の回路の選択用データレジスタを通常動作モード時にお
いても利用することができるとともに、テスト動作時お
いて誤ってこの回路ブロック選択用データレジスタをデ
ータバスへ伝達されるのを確実に防止することができ
る。
【0412】請求項59に係る発明に従えば、回路ブロ
ック選択用のデータレジスタへは、カウンタからのカウ
ント値を回路ブロック指定用データとしてロードするよ
うに構成したため、簡易な回路構成で多数の回路ブロッ
クを指定することができ、また内部で回路ブロック選択
用データが生成されかつこのカウント値(回路ブロック
選択用データレジスタに格納されたデータ)がデコード
されて回路ブロック選択用信号が発生されているため、
外部からこれらの信号およびデータを印加する必要がな
く、テスト制御に用いられる端子数を大幅に低減するこ
とができる。
ック選択用のデータレジスタへは、カウンタからのカウ
ント値を回路ブロック指定用データとしてロードするよ
うに構成したため、簡易な回路構成で多数の回路ブロッ
クを指定することができ、また内部で回路ブロック選択
用データが生成されかつこのカウント値(回路ブロック
選択用データレジスタに格納されたデータ)がデコード
されて回路ブロック選択用信号が発生されているため、
外部からこれらの信号およびデータを印加する必要がな
く、テスト制御に用いられる端子数を大幅に低減するこ
とができる。
【0413】請求項60に係る発明に従えば、複数の回
路ブロックのテスト動作時にテストデータ信号を伝達す
るための信号配線を形成するテスト配線と、通常動作モ
ード時に複数の回路ブロック間でデータ信号を伝達する
信号配線を構成する通常配線とをそれぞれ別の配線層と
かつ通常配線の上層にテスト配線層を設けるように構成
したため、通常配線およびテスト配線それぞれ独立にレ
イアウトおよび最適化を行なうことができ、回路設計が
容易となるとともに設計変更にも容易に対処することが
できる。
路ブロックのテスト動作時にテストデータ信号を伝達す
るための信号配線を形成するテスト配線と、通常動作モ
ード時に複数の回路ブロック間でデータ信号を伝達する
信号配線を構成する通常配線とをそれぞれ別の配線層と
かつ通常配線の上層にテスト配線層を設けるように構成
したため、通常配線およびテスト配線それぞれ独立にレ
イアウトおよび最適化を行なうことができ、回路設計が
容易となるとともに設計変更にも容易に対処することが
できる。
【図1】 この発明の第1の実施例である半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図2】 この発明の第1の実施例の変更例を示す図で
ある。
ある。
【図3】 この発明の第2の実施例である半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図4】 この発明の第3の実施例である半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図5】 この発明の第4の実施例である半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図6】 図5に示すスルーラッチの構成の一例を示す
図である。
図である。
【図7】 この発明の第5の実施例である半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図8】 この発明の第6の実施例である半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図9】 この発明の第7の実施例である半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図10】 この発明の第8の実施例である半導体集積
回路装置の構成を概略的に示す図である。
回路装置の構成を概略的に示す図である。
【図11】 この発明による半導体集積回路装置のテス
ト方法を示すフロー図である。
ト方法を示すフロー図である。
【図12】 この発明の第9の実施例である半導体集積
回路装置の構成を概略的に示す図である。
回路装置の構成を概略的に示す図である。
【図13】 図12に示すテスト制御回路の構成を示す
図である。
図である。
【図14】 図12に示すテスト制御回路の第2の構成
を示す図である。
を示す図である。
【図15】 図14に示すテスト制御回路の動作を示す
信号波形図である。
信号波形図である。
【図16】 図12に示すテスト制御回路の第3の構成
を示す図である。
を示す図である。
【図17】 図16に示すT型フリップフロップの動作
を示す信号波形図である。
を示す信号波形図である。
【図18】 図16に示すテスト制御回路の動作を示す
信号波形図である。
信号波形図である。
【図19】 図12に示すテスト制御回路の第4の構成
を示す図である。
を示す図である。
【図20】 図19に示す分周器の構成の一例を示す図
である。
である。
【図21】 図20に示す分周器の動作を示す信号波形
図である。
図である。
【図22】 図12に示すテスト制御回路の第5の構成
を示す図である。
を示す図である。
【図23】 この発明の第9の実施例の変更例を示す図
である。
である。
【図24】 図23に示すテスト制御回路の動作を示す
信号波形図である。
信号波形図である。
【図25】 この発明の第10の実施例の半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図26】 図25に示すテスト制御回路の構成を示す
図である。
図である。
【図27】 図25に示すテスト制御回路の第2の構成
を示す図である。
を示す図である。
【図28】 図25に示す回路ブロック(A)に対して
設けられたテスト制御回路の第3の構成を示す図であ
る。
設けられたテスト制御回路の第3の構成を示す図であ
る。
【図29】 図25に示す回路ブロック(B)に対して
設けられたテスト制御回路の第3の構成を示す図であ
る。
設けられたテスト制御回路の第3の構成を示す図であ
る。
【図30】 図25に示すテスト制御回路の第3の構成
を示す図である。
を示す図である。
【図31】 図25に示すテスト制御回路の第4の構成
を示す図である。
を示す図である。
【図32】 図25に示すテスト制御回路の第5の構成
を示す図である。
を示す図である。
【図33】 この発明の第10の実施例の変更例を示す
図である。
図である。
【図34】 この発明の第11の実施例の半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図35】 図30に示す回路ブロック選択制御回路の
第1の構成を示す図である。
第1の構成を示す図である。
【図36】 図30に示す回路ブロック選択制御回路の
第2の構成を示す図である。
第2の構成を示す図である。
【図37】 図30に示す回路ブロック選択制御回路の
第3の構成を示す図である。
第3の構成を示す図である。
【図38】 図30に示す回路ブロック選択制御回路の
第4の構成を示す図である。
第4の構成を示す図である。
【図39】 図30に示す回路ブロック選択制御回路の
第5の構成を示す図である。
第5の構成を示す図である。
【図40】 図30に示す回路ブロック選択制御回路の
第6の構成を示す図である。
第6の構成を示す図である。
【図41】 図30に示す回路ブロック選択制御回路の
第6の構成の一部を示す図である。
第6の構成の一部を示す図である。
【図42】 図34に示す回路ブロック選択制御回路の
第6の構成の一部を示す図である。
第6の構成の一部を示す図である。
【図43】 この発明の第12の実施例の半導体集積回
路装置の配線構造を示す図である。
路装置の配線構造を示す図である。
【図44】 従来の半導体集積回路装置の構造を示す図
である。
である。
【図45】 従来の半導体集積回路装置の他の構造を示
す図である。
す図である。
【図46】 従来の半導体集積回路装置のさらに他の構
造を示す図である。
造を示す図である。
1a,1b,1ca,1cb,1f,1d,1cc,1
e セレクタ、2a,2b,2c,2d,2e,2f
回路ブロック、3ab,3bc 内部ノード、5a,5
b,5ca,5cb,5cc,5ga,5gb テスト
データ入力端子、6a,6b,6c セレクタ選択入力
端子、7a,7b,7c,7f,7ga,7gb テス
トデータ出力端子、8,8a,8b,8c,8d デー
タ入力端子、9a,9b,9c データ出力端子、10
a,10b スルーラッチ、16a 出力バッファ、2
1a セレクタ、30a,30b テストデータ、40
a,40b テスト制御回路、51a,51b,52
a,52b ラッチ、53a,53b セレクタ、54
a,54b 3状態バッファ、55a,55b パスゲ
ートトランジスタ、56a,56b T型フリップフロ
ップ、57aa,57ab,57ba,57bb ゲー
ト回路、59a,59b 分周器、58a,58b シ
フトレジスタラッチ、30aa,30ba テストデー
タ入力バッファ、30ab,30bb テストデータ出
力バッファ、60a,60b テスト制御回路、70
テストデータバス、61a,62a,61b,62b
ラッチ、63a,63b セレクタ、64a,64b
3状態出力バッファ、65a,65b パスゲートトラ
ンジスタ、67aa,67ab,67ba,67bb
ゲート回路、69a,69b 分周器、68a,68b
シフトレジスタラッチ、70a テストデータ入力バ
ス、70b テストデータ出力端子、900 半導体集
積回路装置(機能回路ブロック)、920 中央処理装
置(CPU)、930 レジスタ群、950 回路ブロ
ック選択制御回路、80 回路ブロック選択用データレ
ジスタ、81 データ入力端子、83 データ出力端
子、82 回路デコーダ(回路ブロック選択用デコー
ダ)、84 転送ゲート、80a〜80hデータレジス
タ(D型フリップフロップ)、86a〜86h ゲート
回路、85a〜85h 1ビットデータレジスタ(D型
フリップフロップ)、86a〜86h ゲート回路、8
7,87a,87b テストモード信号入力端子、88
カウンタ、90 ブロック選択用データレジスタ、90
a〜90h D型フリップフロップ、91 書込ゲー
ト、91a〜91h ゲート回路、92 選択回路、9
2a〜92h セレクタ、99a〜99h D型フリッ
プフロップ、93a〜93h ゲート回路、94a〜9
4h ゲート回路、95a〜95h 3状態出力バッフ
ァ、110,110a,110b,110c テスト配
線、120,120a,120b,120c 通常配
線、900 半導体集積回路装置(機能回路ブロッ
ク)、920 中央処理装置(CPU)、930 レジ
スタ群、950 回路ブロック選択制御回路、960
周辺回路、922 アドレスデコーダ、960 周辺回
路。
e セレクタ、2a,2b,2c,2d,2e,2f
回路ブロック、3ab,3bc 内部ノード、5a,5
b,5ca,5cb,5cc,5ga,5gb テスト
データ入力端子、6a,6b,6c セレクタ選択入力
端子、7a,7b,7c,7f,7ga,7gb テス
トデータ出力端子、8,8a,8b,8c,8d デー
タ入力端子、9a,9b,9c データ出力端子、10
a,10b スルーラッチ、16a 出力バッファ、2
1a セレクタ、30a,30b テストデータ、40
a,40b テスト制御回路、51a,51b,52
a,52b ラッチ、53a,53b セレクタ、54
a,54b 3状態バッファ、55a,55b パスゲ
ートトランジスタ、56a,56b T型フリップフロ
ップ、57aa,57ab,57ba,57bb ゲー
ト回路、59a,59b 分周器、58a,58b シ
フトレジスタラッチ、30aa,30ba テストデー
タ入力バッファ、30ab,30bb テストデータ出
力バッファ、60a,60b テスト制御回路、70
テストデータバス、61a,62a,61b,62b
ラッチ、63a,63b セレクタ、64a,64b
3状態出力バッファ、65a,65b パスゲートトラ
ンジスタ、67aa,67ab,67ba,67bb
ゲート回路、69a,69b 分周器、68a,68b
シフトレジスタラッチ、70a テストデータ入力バ
ス、70b テストデータ出力端子、900 半導体集
積回路装置(機能回路ブロック)、920 中央処理装
置(CPU)、930 レジスタ群、950 回路ブロ
ック選択制御回路、80 回路ブロック選択用データレ
ジスタ、81 データ入力端子、83 データ出力端
子、82 回路デコーダ(回路ブロック選択用デコー
ダ)、84 転送ゲート、80a〜80hデータレジス
タ(D型フリップフロップ)、86a〜86h ゲート
回路、85a〜85h 1ビットデータレジスタ(D型
フリップフロップ)、86a〜86h ゲート回路、8
7,87a,87b テストモード信号入力端子、88
カウンタ、90 ブロック選択用データレジスタ、90
a〜90h D型フリップフロップ、91 書込ゲー
ト、91a〜91h ゲート回路、92 選択回路、9
2a〜92h セレクタ、99a〜99h D型フリッ
プフロップ、93a〜93h ゲート回路、94a〜9
4h ゲート回路、95a〜95h 3状態出力バッフ
ァ、110,110a,110b,110c テスト配
線、120,120a,120b,120c 通常配
線、900 半導体集積回路装置(機能回路ブロッ
ク)、920 中央処理装置(CPU)、930 レジ
スタ群、950 回路ブロック選択制御回路、960
周辺回路、922 アドレスデコーダ、960 周辺回
路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 21/822 H01L 27/04 T (72)発明者 橋爪 毅 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 湯佐 晃和 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 滝本 功 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内
Claims (61)
- 【請求項1】 各々が、所定の機能を実行する第1およ
び第2の回路ブロックと、 前記第1および第2の回路ブロックの間に設けられ、前
記第1の回路ブロックの出力ノードからの出力データ信
号を受ける第1の入力と、テスト動作時に外部から与え
られるテストデータ信号を受ける第2の入力と、前記第
2の回路ブロックの入力ノードおよびテストデータ出力
端子にデータ信号を伝達する出力ノードとを有し、テス
トモード指示信号に応答して前記第2の入力に与えられ
たデータ信号を該出力に伝達するセレクタを備える、半
導体集積回路装置。 - 【請求項2】 前記テストデータ信号は、前記第1の回
路ブロックへ通常動作時に与えられる入力データを受け
るデータ入力端子を介して前記セレクタの第2の入力に
与えられる、請求項1記載の半導体集積回路装置。 - 【請求項3】 前記第2の回路ブロックの出力ノードと
データ出力端子との間に設けられ、前記セレクタの出力
データ信号と前記第2の回路ブロックの出力データ信号
の一方を、回路ブロック指定信号を含むテストモード指
示信号に応答して選択的に前記データ出力端子へ伝達す
る第2のセレクタをさらに備える、請求項1記載の半導
体集積回路装置。 - 【請求項4】 前記セレクタの出力と前記第2の回路ブ
ロック入力ノードとの間に接続され、前記テストモード
信号に応答して前記セレクタの出力と前記第2の回路ブ
ロックの入力ノードとを電気的に切り離す回路手段をさ
らに備える、請求項1記載の半導体集積回路装置。 - 【請求項5】 前記回路手段は、前記テストモード信号
の活性化時ラッチ状態となり、前記テストモード信号の
非活性化時にスルー状態となるラッチを備える、請求項
4記載の半導体集積回路装置。 - 【請求項6】 各々が、入力ノードと出力ノードとを有
し、前記入力ノードに与えられたデータに所定の処理を
施して出力する複数の回路ブロックと、 前記複数の回路ブロックの相互接続経路のすべてに介挿
され、各々が関連の2つの回路ブロックのうちの第1の
回路ブロックの出力ノードから与えられるデータ信号を
受ける第1の入力と、テストモード時に与えられるテス
トデータ信号を受ける第2の入力と、関連の2つの回路
ブロックの第2の回路ブロックの入力ノードおよびテス
トデータを出力する端子にデータ信号を与える出力とを
有し、テストモード指示信号と回路ブロック指定信号と
に従って前記第1および第2の入力に与えられたデータ
信号の一方を選択的に該出力に伝達する複数のセレクタ
を備える、半導体集積回路装置。 - 【請求項7】 前記テストデータ出力端子は、前記複数
の回路ブロックのうち1つの回路ブロックの外部から与
えられるデータを受けるデータ入力端子および外部へデ
ータを出力するデータ出力端子に通常動作時に接続され
ない入力ノードおよび出力ノードの数の和の最大値以上
設けられる、請求項6記載の半導体集積回路装置。 - 【請求項8】 通常動作時に外部から与えられるデータ
を受けるデータ入力端子と前記データ入力端子から通常
動作時データ信号を受ける回路ブロックの入力ノードと
の間に各々が設けられ、対応のデータ入力端子からのデ
ータ信号を受ける第1の入力と、テストモード時に印加
されるテストデータを受ける第2の入力と、テストモー
ド指示信号の活性化時前記第2の入力に与えられたテス
トデータ信号を出力に伝達する複数の入力セレクタをさ
らに備える、請求項6または7に記載の半導体集積回路
装置。 - 【請求項9】 前記複数のセレクタのうち、互いに異な
る回路ブロックに対して設けられたセレクタが直列デー
タ伝搬経路を形成するように第2の入力と出力とが相互
接続される、請求項6記載の半導体集積回路装置。 - 【請求項10】 前記複数の入力セレクタのうち互いに
異なる回路ブロックに設けられた入力セレクタが直列デ
ータ伝搬経路を形成するように第2の入力と出力とが相
互接続される、請求項8記載の半導体集積回路装置。 - 【請求項11】 装置外部へデータ信号を出力するため
の複数のデータ出力端子と、 前記複数のデータ出力端子と通常動作時にその出力ノー
ドからデータ信号を対応のデータ出力端子へ伝達する回
路ブロックとの間の相互接続経路に設けられ、対応の回
路ブロックの出力ノードから出力されるデータ信号を受
ける第1の入力と、別の回路ブロックに設けられたセレ
クタが出力するデータ信号を受ける第2の入力と、活性
状態のテストモード指示信号と非活性状態の回路ブロッ
ク指定信号とに応答して、第2の入力に与えられたデー
タ信号を該出力に伝達する複数の出力セレクタをさらに
備える、請求項7記載の半導体集積回路装置。 - 【請求項12】 前記複数の出力セレクタのうち、異な
る回路ブロックに設けられた出力セレクタは、第2の入
力と出力とが、直列データ伝搬経路を形成するように相
互接続される、請求項11記載の半導体集積回路装置。 - 【請求項13】 各前記セレクタの出力と対応の回路ブ
ロックの入力ノードとの間に設けられ、テストモード指
示信号と回路ブロック指定信号とに応答して、対応のセ
レクタの出力と前記対応の回路ブロックの入力ノードと
の間の信号伝搬経路を分離する複数の分離素子をさらに
備える、請求項6記載の半導体集積回路装置。 - 【請求項14】 各前記分離素子は、与えられたデータ
信号を通過させるスルー状態と、与えられたデータ信号
を該データ信号の変化に関わらず接続的にラッチして出
力するラッチ状態にするスルーラッチにより構成され
る、請求項13記載の半導体集積回路装置。 - 【請求項15】 内部データ信号をバッファ処理してデ
ータ出力端子を介して装置外部へ伝達する出力バッファ
と、 前記出力バッファの入力と前記複数の回路ブロックのう
ちの通常動作時にデータ信号を前記出力バッファへ伝達
する出力回路ブロックとの間に設けられ、前記出力回路
ブロックの出力ノードからのデータ信号を受ける第1の
入力と、テストモード時に与えられるテストデータ信号
を受ける第2の入力と、少なくともテストモード指示信
号に応答して前記第2の入力に与えられたデータ信号を
該出力に伝達する出力セレクタと、 前記出力セレクタの出力と前記出力バッファの入力との
間に設けられ、前記少なくともテストモード指示信号に
応答して、前記セレクタの出力と前記出力バッファの入
力とを分離する分離素子をさらに備え、 前記出力セレクタの出力は、前記分離素子の入力および
装置外部へテストデータを出力するテストデータ出力端
子に結合される、請求項6記載の半導体集積回路装置。 - 【請求項16】 固定データを第1の入力に受けかつ前
記セレクタの出力を第2の入力に受け、前記テストモー
ド指示信号に応答して前記固定データを前記第2の回路
ブロックへ伝達する第2のセレクタをさらに含む、請求
項1記載の半導体集積回路装置。 - 【請求項17】 前記複数の分離素子の各々は、固定デ
ータを第1の入力に受け、対応のセレクタの出力するデ
ータ信号を第2の入力に受け、前記少なくともテストモ
ード指示信号に応答して前記固定データを出力するセレ
クタを備える、請求項13または15に記載の半導体集
積回路装置。 - 【請求項18】 前記複数の回路ブロックの各々は、該
出力ノードに設けられる対応のセレクタとともに基本単
位として設計ライブラリに再利用可能に登録される、請
求項6記載の半導体集積回路装置。 - 【請求項19】 複数の第1の入力ノードと、 前記複数の第1の入力ノードに対応する複数の第2の入
力ノードと第1の出力ノードとを有し、前記第2の入力
ノードに印加されたデータ信号に所定の処理を施して前
記第1の出力ノードに出力する機能回路と、 テストデータ入力ノードと、 機能ブロック指定信号入力ノードと、 テストモード指定信号入力ノードと、 前記機能ブロック指定信号と前記テストモード指定信号
とに応答して選択制御信号を生成するゲートと、 前記機能回路の第1の出力ノードに対応して設けられ、
対応の第1の出力ノードからのデータ信号を受ける第1
の入力と、前記テストデータ入力ノードからのテストデ
ータを受ける第2の入力とを有し、前記ゲートからの選
択制御信号に応答して第1および第2の入力に与えられ
たデータ信号の一方を選択して該出力に伝達するセレク
タと、 前記セレクタの出力に対応して設けられる第2の出力ノ
ードと、 前記セレクタの出力に対応して設けられるテストデータ
出力ノードとを有する単位回路ブロックを少なくとも1
つ備える、半導体集積回路装置。 - 【請求項20】 前記機能回路は、複数の第1の出力ノ
ードを有し、前記セレクタは前記複数の第1の出力ノー
ド各々に対応して設けられ、前記テストデータ入力ノー
ドおよび前記テストデータ出力ノードは前記複数のセレ
クタ各々に対応して設けられる、請求項19に記載の半
導体集積回路装置。 - 【請求項21】 各々が所定の機能を実行する複数の回
路ブロックを有する半導体集積回路装置のテスト方法で
あって、 前記半導体集積回路装置へ外部からデータ信号を与えて
通常動作させるステップと、 前記通常動作を停止させかつ前記複数の回路ブロックの
うち特定の回路ブロックを他の回路ブロックから分離す
るステップと、 前記特定の回路ブロックに外部からデータ信号を印加し
て該特定の回路ブロックの出力データ信号の観測を行な
い、前記特定の回路ブロックが正常に所定の機能を実行
しているか否かを該観測結果に従って判断するステップ
と、 前記特定の回路ブロックが正常と判断されたとき、前記
特定の回路ブロックの分離状態を開放して前記複数の回
路ブロックを相互接続して前記半導体集積回路装置を再
び通常動作させるステップを備える、半導体集積回路装
置のテスト方法。 - 【請求項22】 各々が所定の機能を実行する複数の回
路ブロックと、 前記複数の回路ブロックの各々に対応して設けられ、対
応の回路ブロックに対するテストデータを伝達するテス
トデータバスと、 前記複数の回路ブロックの各々と対応のテストデータバ
スの間に設けられ、テストモード動作時に対応のテスト
データバスと対応の回路ブロックとの間でテストデータ
の授受を行なう複数のテスト制御回路とを備える、半導
体集積回路装置。 - 【請求項23】 各前記テスト制御回路は、 第1のラッチ指示信号に応答して対応のテストデータバ
ス上のテストデータ信号をラッチする第1のラッチと、 第2のラッチ指示信号に応答して、前記第1のラッチの
出力データ信号をラッチする第2のラッチと、 他の回路ブロックからのデータ信号を受ける第1の入力
と、前記第2のラッチの出力するデータ信号を受ける第
2の入力とを有し、テストモード指示信号に応答して前
記第2の入力に与えられたデータ信号を選択して対応の
回路ブロックの対応の入力ノードへ印加するセレクタ
と、 テストデータの出力指示信号の活性化時、対応の回路ブ
ロックの出力ノードから出力されたテストデータ信号を
対応のテストデータバスへ伝達しかつ前記テストデータ
出力指示信号の非活性化時前記対応の回路ブロックの出
力ノードと前記対応のテストデータバスとを分離する出
力素子とを備える、請求項22に記載の半導体集積回路
装置。 - 【請求項24】 前記テスト制御回路は、 テストデータ書込指示信号の印加ごとにその出力信号の
論理状態が変化する回路素子と、 前記回路素子の出力信号と前記テストデータ書込指示信
号とに応答して前記第1および第2のラッチ指示信号を
発生するゲート手段とを備える、請求項23記載の半導
体集積回路装置。 - 【請求項25】 前記回路素子はT型フリップフロップ
である、請求項24記載の半導体集積回路装置。 - 【請求項26】 前記回路素子は、前記テストデータ書
込指示信号を所定の比で分周する分周回路を備える、請
求項24記載の半導体集積回路装置。 - 【請求項27】 前記出力素子は、前記テストデータ出
力指示信号の非活性化時出力ハイインピーダンス状態と
なる3状態バッファである、請求項23記載の半導体集
積回路装置。 - 【請求項28】 前記出力素子は、前記テストデータ出
力指示信号の活性化時導通状態となるパスゲートトラン
ジスタである、請求項23記載の半導体集積回路装置。 - 【請求項29】 前記テストデータバスは、対応の回路
ブロックに対して印加すべきテストデータ信号を伝達す
る入力バスと、 前記入力バスと同じバス線により実現されて対応の回路
ブロックから出力されたテストデータ信号を伝達する出
力バスを含む、請求項22記載の半導体集積回路装置。 - 【請求項30】 前記テストデータバスは、 対応の回路ブロックに印加すべきテストデータ信号を伝
達する入力バスと、 前記入力バスと別に設けられ、対応の回路ブロックから
出力されるテストデータ信号を伝達する出力バスを含
む、請求項22記載の半導体集積回路装置。 - 【請求項31】 前記複数の回路ブロックの各々は、複
数の入力ノードを有し、各前記テスト制御回路は、 前記複数の入力ノード各々に対応して設けられる複数の
レジスタを含み、前記テストデータバス上のテストデー
タ信号を第1のデータラッチ信号に従って順次転送する
シフトレジスタラッチと、 前記複数の入力ノード各々に対応して設けられ、対応の
レジスタの出力のデータ信号を第2のデータラッチ信号
に応答してラッチする複数の第2のラッチと、 前記複数の入力ノード各々に対応して設けられ、別の回
路ブロックから出力されるデータ信号を受ける第1の入
力と、対応の第2のラッチの出力するデータ信号を受け
る第2の入力とを有し、テストモード指示信号に応答し
て前記第2の入力へ与えられたデータ信号を対応の回路
ブロックの入力ノードへ伝達する複数のセレクタとを備
える、請求項22記載の半導体集積回路装置。 - 【請求項32】 前記第1のラッチ指示信号、前記第2
のラッチ指示信号および前記テストモード指示信号を、
前記複数の回路ブロックのテスト制御回路へ共通に与え
られる、請求項23または31に記載の半導体集積回路
装置。 - 【請求項33】 前記テストデータ書込指示信号は、前
記複数の回路ブロックのテスト制御回路へ共通に印加さ
れる、請求項24記載の半導体集積回路装置。 - 【請求項34】 各々が所定の機能を実行する複数の回
路ブロックと、 前記複数の回路ブロック各々に共通に設けられて各前記
回路ブロックに対するテストデータを伝達するテストデ
ータバスと、 前記複数の回路ブロックの各々と前記テストデータバス
の間に設けられ、テストモード動作時に前記テストデー
タバスと対応の回路ブロックとの間でテストデータ信号
の授受を行なう複数のテスト制御回路とを備える、半導
体集積回路装置。 - 【請求項35】 各前記テスト制御回路は、 回路ブロック特定情報を含む第1のラッチ指示信号に応
答して前記テストデータバス上のテストデータ信号をラ
ッチする第1のラッチと、 第2のラッチ指示信号に応答して前記第1のラッチの出
力データ信号をラッチする第2のラッチと、 他の回路ブロックから与えられるデータ信号を受ける第
1の入力と、前記第2のラッチの出力するデータ信号を
受ける第2の入力とを有し、テストモード指示信号に応
答して前記第2の入力に与えられたデータ信号を選択し
て対応の回路ブロックの入力ノードへ印加するセレクタ
と、 回路ブロック特定情報を含むテストデータ出力指示信号
の活性化時、対応の回路ブロックの出力ノードから出力
されたテストデータ信号を前記テストデータバスへ伝達
しかつ前記テストデータ出力指示信号の非活性化時前記
対応の回路ブロックの出力ノードと前記テストデータバ
スとを分離する出力素子とを備える、請求項34記載の
半導体集積回路装置。 - 【請求項36】 各前記テスト制御回路は、回路ブロッ
ク特定情報を含むテストデータ書込指示信号の印加ごと
に出力信号の論理状態が変化する回路素子と、 前記回路素子の出力信号と前記テストデータ書込指示信
号とに応答して前記第1および第2のラッチ指示信号を
発生するゲート手段をさらに備える、請求項35記載の
半導体集積回路装置。 - 【請求項37】 前記回路素子は、T型フリップフロッ
プである、請求項36記載の半導体集積回路装置。 - 【請求項38】 前記回路素子は、前記テストデータ書
込指示信号を所定の比で分周する分周回路を備える、請
求項36記載の半導体集積回路装置。 - 【請求項39】 前記出力素子は、前記テストデータ出
力指示信号の非活性化時出力ハイインピーダンス状態と
なる3状態バッファである、請求項35記載の半導体集
積回路装置。 - 【請求項40】 前記出力素子は、前記テストデータ出
力指示信号の活性化時導通状態となるパスゲートトラン
ジスタを備える、請求項35記載の半導体集積回路装
置。 - 【請求項41】 前記テストデータバスは、 前記複数の回路ブロックに対して印加すべきテストデー
タ信号を伝達する入力バスと、 前記入力バスと同じバス線により構成され、各前記回路
ブロックから出力されたテストデータ信号を伝達する出
力バスとを含む、請求項34記載の半導体集積回路装
置。 - 【請求項42】 前記テストデータバスは、 前記複数の回路ブロックに印加すべきテストデータ信号
を伝達する入力バスと、 前記入力バスと別に設けられ、各前記回路ブロックから
出力されるテストデータ信号を伝達する出力バスとを含
む、請求項34記載の半導体集積回路装置。 - 【請求項43】 前記複数の回路ブロックの各々は複数
の入力ノードを有し、 各前記テスト制御回路は、 前記複数の入力ノード各々に対応して設けられるレジス
タを含み、前記テストデータバス上のテストデータ信号
を回路ブロック特定情報を含む第1のデータラッチ信号
に従って順次転送するシフトレジスタラッチと、 前記複数の入力ノード各々に対応して設けられ、対応の
レジスタラッチするデータ信号を第2のラッチ指示信号
に応答してラッチする複数の第2のラッチと、 前記複数の入力ノード各々と前記複数の第2のラッチ各
々とに対応して設けられ、別の回路ブロックの出力する
データ信号を受ける第1の入力と、対応の第2のラッチ
が出力するデータ信号を受ける第2の入力とを有し、テ
ストモード指示信号に応答して前記第2の入力へ与えら
れたデータ信号を対応の回路ブロックの対応の入力ノー
ドへ伝達する複数のセレクタとを備える、請求項34記
載の半導体集積回路装置。 - 【請求項44】 前記第2のラッチ指示信号およびテス
トモード指示信号は前記複数の回路ブロックのテスト制
御器回路へ共通に与えられる、請求項35または43に
記載の半導体集積回路装置。 - 【請求項45】 各々が所定の機能を実行する複数の回
路ブロックを含む機能論理回路ブロックと、 制御動作および算術論理演算処理を行なうプロセサと、 直列データ伝達経路を形成するように入力ノードと出力
ノードとが相互接続される複数のデータレジスタと、 前記複数のデータレジスタへテスト動作モード時に回路
ブロック特定データを印加するためのテストデータ入力
端子と、 前記複数のデータレジスタの出力データをデコードし、
前記複数の回路ブロックの1つを指定する信号を発生
し、かつデータ転送指示信号に応答して前記デコード結
果出力を回路ブロック選択信号として発生する回路選択
信号発生回路と、 セレクタを含み、前記回路選択信号発生回路からの回路
ブロック選択信号が指定する回路ブロックを他の回路ブ
ロックから分離しかつ該指定された回路ブロックの入力
ノードおよび出力ノードをともに外部からアクセス可能
な状態に設定する手段とを備える、半導体集積回路装
置。 - 【請求項46】 前記データ転送指示信号は、前記プロ
セサから出力される少なくともメモリ装置のアドレスを
指定するアドレス信号をデコードするデコーダから発生
される、請求項45記載の半導体集積回路装置。 - 【請求項47】 前記複数のデータレジスタの最終段の
データレジスタの出力するデータ信号を受けて外部へ出
力するテストデータ出力端子をさらに含む、請求項45
記載の半導体集積回路装置。 - 【請求項48】 複数のデータレジスタと、 前記複数のデータレジスタへ、テスト動作モード時に回
路ブロック特定データを与えてそこに格納する機能を有
するプロセサと、 前記複数のデータレジスタの出力データをデコードし、
前記複数の回路ブロックの1つを指定する信号を発生
し、かつデータ転送指示信号に応答して、前記デコード
結果出力を回路ブロック選択信号として発生する選択信
号発生回路と、 セレクタを含み、前記選択信号発生回路からの回路ブロ
ック選択信号が指定する回路ブロックを他の回路ブロッ
クから分離しかつ該指定された回路ブロックの入力ノー
ドおよび出力ノードをともに外部からアクセス可能状態
とする手段とを備える、半導体集積回路装置。 - 【請求項49】 前記複数のデータレジスタに対応して
設けられ、前記プロセサから与えられる回路ブロック特
定データを受け、かつイネーブル信号に応答して該受け
た回路ブロック特定データを対応のデータレジスタへ並
列に伝達する複数のゲートをさらに含む、請求項48記
載の半導体集積回路装置。 - 【請求項50】 前記イネーブル信号は、外部から与え
られる、請求項49記載の半導体集積回路装置。 - 【請求項51】 前記プロセサから与えられる、少なく
ともメモリ装置のアドレスを指定するアドレス信号をデ
コードするアドレスデコーダをさらに備え、前記アドレ
スデコーダは前記プロセサから特定のアドレス信号が与
えられたとき前記イネーブル信号を発生する、請求項4
9記載の半導体集積回路装置。 - 【請求項52】 前記データ転送指示信号は、外部から
与えられる、請求項48記載の半導体集積回路装置。 - 【請求項53】 各々が所定の機能を実行する複数の回
路ブロックと、 演算処理および制御を行なうプロセサと、 前記プロセサがアクセス可能なデータ保持用の複数のデ
ータレジスタを含む周辺回路と、 前記周辺回路の複数のデータレジスタの所定数のデータ
レジスタからなる回路ブロック選択用レジスタと、 前記所定数のデータレジスタ各々に対応して設けられ、
テストモード指示信号に応答して前記所定数のデータレ
ジスタが直列データ伝搬経路を形成するように前記所定
数のレジスタの出力ノードと入力ノードとを相互接続し
て、回路ブロック特定データを伝達する所定数のセレク
タと、 前記テストモード指示信号に応答して、前記所定数のデ
ータレジスタの出力をデコードして回路ブロック特定信
号を生成し、信号伝送指示信号に応答して、前記回路ブ
ロック特定信号を伝達する選択信号発生回路と、 前記選択信号発生回路からの回路ブロック特定信号に応
答して、該特定された回路ブロックをその回路ブロック
から分離し、該特定された回路ブロックの入力ノードお
よび出力ノードをともに外部からアクセス可能とする分
離/接続手段を備える、半導体集積回路装置。 - 【請求項54】 前記プロセサからの、前記複数のレジ
スタを含む記憶回路のアドレスを指定するアドレス信号
をデコードするアドレスデコーダと、 前記アドレスデコーダからの前記所定数のレジスタを指
定する信号と前記プロセサからの書込指示信号とに応答
してイネーブルされ、前記プロセサから書込データバス
上に伝達された書込データを伝達する所定数の書込ゲー
トとをさらに備え、 前記所定数のセレクタは、前段のデータレジスタの出力
を第1の入力に受けかつ対応の書込ゲートの出力するデ
ータ信号を第2の入力に受け、前記テストモード指示信
号に応答して該第2の入力に与えられたデータ信号を対
応のデータレジスタへ伝達し、 前記所定数のレジスタのそれぞれに対応して設けられ、
前記テストモード指示信号の活性化時イネーブルされ、
対応のデータレジスタの出力するデータ信号を前記選択
信号発生回路へ伝達する回路選択信号伝達ゲートと、 前記所定数のデータレジスタそれぞれに対応して設けら
れ、前記テストモード指示信号の非活性化時前記プロセ
サからの読出指示信号に応答して活性化され、対応のデ
ータレジスタの出力するデータ信号を前記データバスへ
伝達する読出ゲートをさらに備える、請求項53記載の
半導体集積回路装置。 - 【請求項55】 前記所定数のレジスタの直列伝搬経路
における最終段のデータレジスタの出力データ信号を受
けて装置外部へ出力するテストデータ出力端子、およ
び、 前記所定数のセレクタの初段のセレクタの第2の入力に
テストデータ信号を印加するためのテストデータ入力端
子をさらに備える、請求項53記載の半導体集積回路装
置。 - 【請求項56】 演算処理および制御を行なうプロセサ
と、 前記プロセサがアクセス可能な複数のデータレジスタを
含む周辺回路、 各々が所定の機能を実行する複数の回路ブロックと、 前記複数のデータレジスタの所定数のデータレジスタか
らなる回路ブロック選択レジスタと、 テストモード時、前記所定数のレジスタへ前記プロセサ
から制御された回路ブロック特定データを書込む書込ゲ
ートと、 前記テストモード時、前記所定数のデータレジスタの出
力データ信号を伝達する伝達ゲートと、 前記伝達ゲートからのデータ信号をデコードして、前記
複数の回路ブロックから特定の回路ブロックを指定する
回路ブロック特定信号を生成する回路デコーダと、 テストモード動作時、前記回路デコーダの出力信号に従
って前記特定された回路ブロックを他の回路ブロックか
ら分離しかつ該特定された回路ブロックの入力ノードお
よび出力ノードをともに外部からアクセス可能状態に設
定する分離/接続手段を備える、半導体集積回路装置。 - 【請求項57】 前記セレクタからのアドレス信号が前
記所定数のデータレジスタを指定するとイネーブル信号
を出力するアドレスデコーダをさらに備え、 前記書込ゲートは、前記イネーブル信号と前記プロセサ
からの書込指示信号とに応答して前記プロセサからデー
タバス上に伝達されたデータ信号を前記所定数のデータ
レジスタ各々へ伝達する、前記所定数のデータレジスタ
各々に対応して設けられる論理ゲートを含む、請求項5
6記載の半導体集積回路装置。 - 【請求項58】 前記プロセサからの読出指示信号に応
答して、前記所定数のレジスタの出力するデータ信号を
前記データバスへ伝達する読出ゲートをさらに備え、前
記読出ゲートは、前記テストモード動作時ディスエーブ
ル状態とされる、請求項57記載の半導体集積回路装
置。 - 【請求項59】 各々が所定の機能を実行する複数の回
路ブロックと、 複数のデータレジスタと、 前記複数のデータレジスタの各々に対応する出力ビット
を有し、テストモード指示信号に応答してそのカウント
値が変更されるカウンタと、 前記複数のデータレジスタの出力するデータ信号をデコ
ードして前記複数の回路ブロックの1つを回路ブロック
を特定する信号を出力する回路デコーダと、 演算処理および制御を行なうプロセサと、 前記回路デコーダからの回路ブロック特定信号とテスト
モード指示信号とに応答して、前記複数の回路ブロック
のうち前記特定された回路ブロックを他の回路ブロック
から分離しかつ該特定された回路ブロックの入力ノード
および出力ノードを外部からともにアクセス可能とする
分離/接続手段を備える、半導体集積回路装置。 - 【請求項60】 前記回路デコーダからの回路ブロック
特定信号を前記分離/接続手段へ伝達する転送ゲート
と、 前記プロセサからのデータ転送指示を示す特定のアドレ
ス信号をデコードして前記転送ゲートをイネーブルする
信号を発生するアドレスデコーダをさらに備える、請求
項59記載の半導体集積回路装置。 - 【請求項61】 各々が所定の機能を実行する複数の回
路ブロックと、 前記複数の回路ブロック間でテストデータ信号を伝達す
る信号配線と、 通常動作モード時、前記複数の回路ブロック間でデータ
信号を転送する通常配線とを備え、 前記通常配線と前記テスト配線と異なるレベルの配線層
で構成されかつ前記テスト配線は、前記通常配線層の上
層に形成される、半導体集積回路装置。
Priority Applications (2)
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JP6221712A JPH0886836A (ja) | 1994-09-16 | 1994-09-16 | 半導体集積回路装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6221712A JPH0886836A (ja) | 1994-09-16 | 1994-09-16 | 半導体集積回路装置 |
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Publication Number | Publication Date |
---|---|
JPH0886836A true JPH0886836A (ja) | 1996-04-02 |
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ID=16771092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6221712A Pending JPH0886836A (ja) | 1994-09-16 | 1994-09-16 | 半導体集積回路装置 |
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Country | Link |
---|---|
JP (1) | JPH0886836A (ja) |
KR (1) | KR960011446A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100346178B1 (ko) * | 1998-04-15 | 2002-08-01 | 닛본 덴기 가부시끼가이샤 | 어드레스디코딩회로 및 어드레스디코딩방법 |
US7051254B2 (en) | 2001-06-12 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device |
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100450661B1 (ko) * | 1997-10-22 | 2004-12-17 | 삼성전자주식회사 | 집적회로 |
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1994
- 1994-09-16 JP JP6221712A patent/JPH0886836A/ja active Pending
-
1995
- 1995-09-15 KR KR1019950030290A patent/KR960011446A/ko active IP Right Grant
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100346178B1 (ko) * | 1998-04-15 | 2002-08-01 | 닛본 덴기 가부시끼가이샤 | 어드레스디코딩회로 및 어드레스디코딩방법 |
US6460091B1 (en) | 1998-04-15 | 2002-10-01 | Nec Corporation | Address decoding circuit and method for identifying individual addresses and selecting a desired one of a plurality of peripheral macros |
US7051254B2 (en) | 2001-06-12 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device |
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KR960011446A (ko) | 1996-04-20 |
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