JPH0886836A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 少ないハードウエア量で実現されたテスト容
易化構成を備える半導体集積回路装置を提供する。 【構成】 回路ブロック２ａ，２ｂ，２ｃの間の内部ノ
ード３ａｂ，３ｂｃに、第１の入力に対応の回路ブロッ
クの出力信号を受け、第２の入力にテストデータ信号を
受け、その出力が次段の回路ブロックの入力ノードに接
続されかつテストデータ出力端子７ａ，７ｂに接続され
る２入力１出力のセレクタ１ａ，１ｂを設ける。セレク
タ１ａ，１ｂの入力選択状態はセレクタ選択入力６ａ，
６ｂを介して与えられる選択制御信号により決定され
る。内部ノードに２入力１出力のセレクタを挿入するこ
とにより半導体集積回路装置９００内の任意の内部ノー
ドをすべて外部からアクセス可能とすることができ、回
路ブロック単体およびセレクタのテストを実行すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に、各々が所定の機能を実行する複数の回路ブ
ロックを含む半導体集積回路装置のテスト容易化のため
の構成に関する。

【０００２】

【従来の技術】半導体微細化技術の進展に伴って半導体
素子の高集積化が可能となってきている。この結果、１
つの半導体チップ上には、演算処理および制御処理を行
なう中央処理装置（ＣＰＵ）、データを記憶するメモリ
装置およびレジスタ群ならびに所定の演算処理を行なう
複数の回路ブロックを含む（演算または論理）機能ブロ
ックが搭載されるのが一般的となってきている。

【０００３】複数の回路ブロックは、各々が所定の機能
を実行するものであればよく、加算、減算、乗算および
除算のそれぞれを実行する回路単位であってもよく、ま
た信号変換処理を行なう回路のように比較的大きな回路
ブロックであってもよい。このような、１つの半導体チ
ップ上にＣＰＵおよび複数の回路ブロックが搭載される
半導体集積回路装置の例としては、ゲートアレイまたは
スタンダードセル方式で形成されるディジタル信号プロ
セサ（ＤＳＰ）、ＣＰＵの制御の下に各種演算を高速で
行なって必要な制御を行なうコントローラなどがある。

【０００４】このような複数の回路ブロックが搭載され
た半導体集積回路装置を設計および製作する場合、一般
に、回路ブロックごとに設計が行なわれる。これらの回
路ブロックを相互接続することにより半導体集積回路装
置が作製される。回路ブロックごとの機能を検証するた
めのテストデータは、各回路ブロック設計段階において
準備されているため存在する。しかしながら、半導体集
積回路装置全体としての動作および機能を検証する場
合、以下の理由のため、各回路ブロックごとに準備され
ているテストデータを用いることはできない。外部から
アクセスすることができる回路ブロックは限られてお
り、すべての回路ブロックに外部からアクセスすること
はできず、そのような外部から遮断された回路ブロック
に対してはテストデータを適用することができない。ま
た、半導体集積回路装置として作製された場合、各回路
ブロック単位での動作条件と半導体集積回路装置全体と
しての動作条件が少し異なる。回路ブロックを相互接続
するための配線の抵抗および寄生容量などの影響を受け
るためである。

【０００５】したがって、半導体集積回路装置全体とし
て正確に動作するか否かを知るためには、半導体集積回
路装置として作製した後、各回路ブロックごとにそれぞ
れ機能検証用に準備されたテストデータを印加する必要
が生じる。この場合、半導体チップの外部データ信号入
力端子からテスト対象となる回路ブロックなどの入力ノ
ードまでの経路および、このテスト対象となる回路ブロ
ックの出力ノードから半導体チップの外部データ信号出
力端子までの経路を活性化（信号伝搬可能状態）とする
必要がある。すなわち、半導体集積回路装置の内部ノー
ド（外部データ入出力端子に直接接続されないノード）
に対し可観測性および可制御性を与える必要がある。

【０００６】図４４は、従来の半導体集積回路装置の構
成を概略的に示す図である。図４４において、半導体集
積回路装置は、複数の各々が所定の機能を実行する回路
ブロック（Ａ，Ｂ，Ｃ）２ａ、２ｂ、および２ｃと、回
路ブロック（Ａ）２ａに通常動作時にデータ信号を与え
るデータ入力端子８と、回路ブロック（Ｃ）２ｃからの
出力データ信号を装置外部へ出力するデータ出力端子９
を含む。

【０００７】半導体集積回路装置は、さらに、回路ブロ
ック間の内部ノード３ａｂおよび３ｂｃに設けられた２
入力１出力のセレクタ１ａおよび１ｂを含む。回路ブロ
ック（Ａ）２ａと回路ブロック（Ｂ）２ｂの間の内部ノ
ード３ａｂに設けられるセレクタ１ａは、その第１の入
力に回路ブロック（Ａ）２ａの出力ノードから出力され
るデータ信号を受け、第２の入力に装置外部からテスト
データ入力端子５ａを介して与えられるテストデータを
受け、セレクタ選択入力端子６ａを介して外部から与え
られるセレクタ制御信号に応答してこの第１および第２
の入力に与えられたデータ信号の一方をその出力から回
路ブロック（Ｂ）２ｂの入力ノードへ伝達する。

【０００８】回路ブロック（Ｂ）２ｂと回路ブロック
（Ｃ）２ｃの間の内部ノード３ａｃに設けられたセレク
タ１ｂは、その第１の入力に回路ブロック（Ｂ）２ｂの
出力ノードから出力するデータ信号を受け、その第２の
入力にテストデータ入力端子５ｂを介して与えられるテ
ストデータ信号を受け、セレクタ選択入力端子６ｂを介
して与えられるセレクタ選択信号に従ってその第１およ
び第２の入力に与えられた信号の一方を回路ブロック
（Ｃ）２ｃの入力ノードへ伝達する。

【０００９】回路ブロック（Ａ）２ａの出力ノードはま
た、テストデータ出力端子７ａに接続され、回路ブロッ
ク（Ｂ）２ｂの出力ノードはまたテストデータ出力端子
７ｂに接続される。

【００１０】図４４において、端子５ａ、５ｂ、６ａ、
６ｂ、７ａ、７ｂ、８および９はすべて装置外部とデー
タの入出力を行なう端子である。以下の説明において
は、「端子」は装置外部とデータの入出力を行なう部分
を示し、「ノード」は、装置内部でデータ信号の伝達さ
れる部分を示すものとして用いる。次に動作について説
明する。

【００１１】通常動作モード時においては、セレクタ１
ａおよび１ｂは、第１の入力に与えられた対応の回路ブ
ロック２ａおよび２ｂからのデータ信号をその出力に伝
達する状態に設定される。この状態においては、データ
入力端子８に与えられたデータ信号は回路ブロック
（Ａ，Ｂ，Ｃ）２ａ、２ｂおよび２ｃにより所定の処理
を施されてデータ出力端子９から出力される。

【００１２】テスト動作時においては、各回路ブロック
単位でテスト動作が実行される。回路ブロック（Ａ）２
ａのテスト時においては、データ入力端子８にテストデ
ータ信号が印加される。回路ブロック（Ａ）２ａからの
出力データ信号はテストデータ出力端子７ａを介して外
部へ伝達される。このとき、セレクタ１ａおよび１ｂの
状態は任意である。これにより、回路ブロック（Ａ）の
入力ノードおよび出力ノードが外部からアクセス可能と
なり、回路ブロック（Ａ）２ａが正常に動作しているか
否かを識別することができる。

【００１３】回路ブロック（Ｂ）２ｂのテスト動作を行
なう場合には、セレクタ１ａは、セレクタ選択入力端子
６ａからの制御信号により、テストデータ入力端子５ａ
から第２の入力へ与えられたテストデータ信号を、その
出力から回路ブロック（Ｂ）２ｂの入力ノードへ伝達す
る。回路ブロック（Ｂ）２ｂはこのセレクタ１ａの第２
の入力を介して与えられたテストデータ信号に所定の処
理を施して出力する。回路ブロック（Ｂ）２ｂからの出
力データはテストデータ出力端子７ｂを介して外部でモ
ニタされる。

【００１４】回路ブロック（Ｃ）２ｃのテストを行なう
場合、セレクタ１ｂは、セレクタ選択入力端子６ｂを介
して与えられる制御信号により、その第２の入力へテス
トデータ入力端子５ｂを介して与えられたテストデータ
を選択してその出力に伝達する状態に設定される。回路
ブロック（Ｃ）は、このセレクタ１ｂから与えられたテ
ストデータに所定の処理を施した後データ出力端子９を
介して出力データ信号を出力する。

【００１５】上述のように、回路ブロック間に外部から
与えられるテストデータ信号と回路ブロックから出力さ
れる出力データ信号の一方を選択するセレクタを設ける
ことにより、回路ブロック間の内部ノードの可観測性お
よび可制御性の実現を図っている。

【００１６】図４５は、従来の半導体集積回路装置の他
の構成を示す図である。図４５において、半導体集積回
路装置９００は、４つの回路ブロック（Ａ，Ｂ，Ｃ，
Ｄ）２ａ、２ｂ、２ｃおよび２ｄを含む。回路ブロック
（Ａ）２ａと回路ブロック（Ａ）２ｂの間の内部ノード
３ａｂにはセレクタ１ａが設けられ、回路ブロック
（Ｂ）２ｂと回路ブロック（Ｃ）２ｃの間の内部ノード
３ｂｃにはセレクタ１ｂａが設けられ、回路ブロック
（Ａ）２ａと回路ブロック（Ｃ）２ｃの間の内部ノード
３ａｃにはセレクタ１ｂｂが設けられる。回路ブロック
（Ｄ）２ｄには、スキャンレジスタ４ａ〜４ｅが設けら
れる。

【００１７】回路ブロック（Ａ）２ａは、データ入力端
子８ｂおよび８ｃを介して外部からのデータ信号を入力
し、その第１の出力ノードは、テストデータ出力端子７
ａａおよびセレクタ１ａの第１の入力に接続され、第２
の出力ノードは、内部ノード３ａｃを介してセレクタ１
ｂｄの第１の入力に接続され、第３の出力ノードは内部
ノード３ａｄを介してスキャンレジスタ４ａに接続され
る。セレクタ１ａは、第２の入力にテストデータ入力端
子５ａを介して与えられるテストデータを受け、セレク
タ選択入力端子６ａを介して与えられる選択制御信号に
従ってその第１および第２の入力に与えられた信号の一
方をその出力に伝達する。セレクタ１ａの出力はテスト
データ出力端子７ａｂおよび回路ブロック（Ｂ）の第２
の入力ノードに接続される。回路ブロック（Ｂ）の第１
の入力ノードは、データ入力端子８ａに接続される。回
路ブロック（Ｂ）２ｂの第１の出力ノードは、テストデ
ータ出力端子７ｂに接続されかつセレクタ１ｂａの第１
の入力に接続される。回路ブロック（Ｂ）２ｂの第２の
出力ノードはデータ出力端子９ｂに接続される。

【００１８】セレクタ１ｂａは、第２の入力にテストデ
ータ入力端子５ｂａを介して与えられたテストデータを
受け、セレクタ選択入力端子６ｂａを介して与えられる
選択制御信号に従ってその第１および第２の入力に与え
られた信号の一方を選択して回路ブロック（Ｃ）２ｃの
第１の入力ノードおよびテストデータ出力端子７ｂａに
出力する。

【００１９】セレクタ１ｂｂは、第１の入力に回路ブロ
ック（Ａ）２ａから内部ノード３ａｃに与えられた信号
を受け、第２の入力にテストデータ入力端子５ｂａを介
して与えられたテストデータを受け、セレクタ選択入力
端子６ｂａを介して与えられる制御信号に従って第１お
よび第２の入力端子に与えられた信号の一方をテストデ
ータ出力端子７ｂａおよび回路ブロック（Ｃ）２ｃの第
３の入力ノードへ与える。

【００２０】回路ブロック（Ｃ）２ｃの第２の入力ノー
ドはスキャンレジスタ４ｂからの信号を受ける。回路ブ
ロック（Ｃ）２ｃの出力ノードはデータ出力端子９ａに
接続される。

【００２１】回路ブロック（Ｄ）２ｄは、スキャンレジ
スタ４ｂおよび４ｃを介してデータ入力端子８ｄおよび
８ｅを介して与えられるデータ信号を入力する（通常動
作モード時）。また回路ブロック（Ｄ）２ｄはスキャン
レジスタ４ａを介してデータを第１の入力ノードに受け
る。回路ブロック（Ｄ）２ｄの第１および第２の出力ノ
ードはスキャンレジスタ４ｅおよび４ｄに接続される。

【００２２】スキャンレジスタ４ａ〜４ｅはテスト動作
モード時にはスキャンパスを形成し、スキャン入力端子
ＳＩを介して与えられるスキャンデータを順次伝達して
スキャン出力端子ＳＯへ出力する。このスキャンレジス
タ４ａ〜４ｅは、スキャンインデータおよびスキャンア
ウトデータの転送と半導体集積回路装置内の内部ノード
またはデータ入出力端子との間でのデータの授受が可能
である。次に動作について説明する。

【００２３】通常動作モード時においては、セレクタ１
ａ、１ｂａおよび１ｂｂは、内部ノード３ａｂ、３ｂ
ｃ、および３ａｃ上のデータ信号を選択する状態に設定
される。スキャンレジスタ４ａ〜４ｅは、回路ブロック
２ｄが内部ノード３ａｄ、データ入出力端子８ｄおよび
８ｅ、データ出力端子９ｃならびに内部ノード３ｄｃと
データの授受を行なう状態に設定される。この状態にお
いては、回路ブロック（Ａ〜Ｄ）２ａ〜２ｄは、それぞ
れデータ入力端子８ａ〜８ｅに与えられたデータ信号に
所定の処理を施してデータ出力端子９ａ〜９ｃからその
処理後のデータ信号を出力する。

【００２４】テスト動作モード時においては、回路ブロ
ック単位でテスト動作が実行される。回路ブロック
（Ａ）２ａのテストを行なう場合、セレクタ１ｂｂは内
部ノード３ａｃ上の信号を選択する状態に設定される。
スキャンレジスタ４ａが、回路ブロック（Ａ）から内部
ノード３ａｄ上に出力されたデータ信号をラッチする状
態に設定される。この状態においては、データ入力端子
８ｂおよび８ｃからテストデータを回路ブロック（Ａ）
２ａへ印加し、回路ブロック（Ａ）からの出力データが
テストデータ出力端子７ａａ、７ｂｂへセレクタ１ａ，
１ｂｂにより出力され、また内部ノード３ａｄ上に与え
られたデータがスキャンレジスタ４ａ〜４ｅを介してス
キャンアウト端子ＳＯから読出される。

【００２５】回路ブロック（Ｂ）２ｂのテストを行なう
場合、セレクタ１ａはテストデータ入力端子５ａからの
テストデータを選択する状態に設定される。テストデー
タは、セレクタ１ａおよびデータ入力端子８ａを介して
回路ブロック（Ｂ）２ｂへ印加され、処理結果を示すデ
ータ信号はテストデータ出力端子７ｂおよびデータ出力
端子９ｂ上に出力される。

【００２６】回路ブロック（Ｃ）２ｃのテストを行なう
場合には、セレクタ１ｂａがテストデータ入力端子５ｂ
ａからのテストデータを選択する状態に設定される。ま
たセレクタ１ｂｂがテストデータ入力端子５ｂｂからの
テストデータを選択する状態に設定される。さらに、ス
キャンレジスタ４ｅがテストデータをラッチして回路ブ
ロック（Ｃ）２ｃへ伝達する状態に設定される。これ
は、スキャンイン端子ＳＩを介してテストデータをスキ
ャンレジスタ４ａ〜４ｅを介して伝達することにより実
現される。セレクタ１ｂａおよび１ｂｂを介してテスト
データ入力端子５ｂａおよび５ｅｂから与えられたテス
トデータに従って回路ブロック（Ｃ）２ｃが動作し、出
力端子９ａ上にその処理結果を示すデータ信号が出力さ
れる。

【００２７】回路ブロック（Ｄ）２ｄのテスト動作を行
なう場合には、スキャンレジスタ４ａ〜４ｃを介してテ
ストデータがセットされる。これらのスキャンレジスタ
４ａ〜４ｃにセットされたテストデータが回路ブロック
（Ｄ）２ｄに印加され、その処理結果を示すデータ信号
のスキャンレジスタ４ｅおよび４ｄにラッチされる。こ
のスキャンレジスタ４ｅおよび４ｄにラッチされたデー
タ信号はスキャンアウト端子ＳＯを介して順次出力され
る。

【００２８】この図４５に示す構成の場合、内部ノード
に対してセレクタを配置し、このテスト対象となる回路
ブロックに設けられたセレクタをテストデータ選択状態
とすることによりテスト対象となる回路ブロックの入力
ノードおよび出力ノードを外部からアクセス可能（可観
測および可制御）としている。

【００２９】また回路ブロック（Ｄ）２ｄに対しスキャ
ンパスを設けることにより、スキャンレジスタ４ａ〜４
ｅにデータをラッチすることができ、回路ブロック
（Ｄ）２ｄの内部ノードの可観測性および可制御性を実
現している。

【００３０】図４６は、従来の半導体集積回路装置のさ
らに他の構成を示す図である。図４６において、半導体
集積回路装置９００は、３つの回路ブロック（Ａ、Ｂ、
Ｃ）２ａ、２ｂおよび２ｃを内部に含む。回路ブロック
（Ａ）２ａはデータ入力端子８ｆ〜８ｈから入力データ
を受け、回路ブロック（Ｃ）２ｃは、データ出力端子９
ｄ〜９ｆへ出力データを出力する。

【００３１】半導体集積回路装置において回路ブロック
単位でテストを実行する場合、他の回路ブロックの動作
の影響を受けることなくテスト対象となる回路ブロック
を他の回路ブロックから分離してテストをする必要があ
る。このため、外部からブロック選択分離制御信号ＴＭ
Ａ、ＴＭＢおよびＴＭＣを回路ブロック（Ａ、Ｂ、Ｃ）
２ａ、２ｂおよび２ｃへそれぞれ与え、テスト対象とな
る回路ブロックを他の回路ブロックから分離する。図４
４および図４５に示す構成の場合、セレクタは単にテス
トデータ入力端子と内部ノードの一方を選択して次段の
回路ブロックへ伝達しているだけであり、そのためテス
ト対象となる回路ブロックがテストデータに従って動作
する場合においても、他の回路ブロックが動作し、正確
に回路ブロックの特性を識別することができなくなると
いう問題が生じる。しかしながら図４６に示すように、
分離制御信号ＴＭＡ、ＴＭＢおよびＴＭＣを用いて確実
にテスト対象となる回路ブロックを他の回路ブロックか
ら分離することにより、他の回路ブロックからの影響を
排除し、テスト対象となる回路ブロックの特性を特定す
る。

【００３２】

【発明が解決しようとする課題】図４４に示す半導体集
積回路装置の構成の場合、セレクタ１ａおよび１ｂの出
力は、外部から観測することはできないため、セレクタ
１ａおよび１ｂが正確に動作しているか否かを判断する
ことはできない。また、この図４４に示す半導体集積回
路装置の構成の場合、セレクタ１ａおよび１ｂを介して
回路ブロック（ＢおよびＣ）２ｂおよび２ｃへそれぞれ
テストデータが伝達されているため、回路ブロック
（Ａ）２ａと回路ブロック（Ｂ）２ｂの間の内部ノード
３ａｂの信号伝搬経路に異常があるか否かを識別するこ
とはできず、また同様回路ブロック（Ｂ）２ｂと回路ブ
ロック（Ｃ）２ｃとの間の内部ノード３ｂｃにおいて異
常があるか否かを識別することはできない。

【００３３】図４５に示す半導体集積回路装置の構成の
場合、回路ブロック間の効率的な信号伝搬経路を形成す
ることおよび効率的にセレクタを配置することに何ら考
慮を払うことなく、内部ノードに対して場あたり的にセ
レクタが設けられる。このため、セレクタの数が不必要
に増加し、セレクタを配置するために、回路ブロック間
の信号配線の設計が煩雑となるという問題が生じる。ま
た、半導体集積回路装置の設計変更を行なう場合、この
変更された設計に対応してまた内部ノードにセレクタを
設ける必要が生じ、設計変更に柔軟に対応することがで
きなくなるという問題が生じ、また不必要な信号伝搬経
路が形成され、効率的に信号伝搬経路を配線することが
できず、配線占有面積が増大する問題があった。

【００３４】このようなセレクタを内部ノードすべてに
設けることによる信号伝搬経路の作製およびセレクタの
制御の複雑化を防止するために、スキャンレジスタ４ａ
〜４ｅを用いるスキャンパスが形成される。しかしなが
ら、スキャンパスを用いる場合、各回路ブロック間の入
力ノードを接続するスキャンパスを形成するため、信号
配線の効率は改善されるものの、テストデータの伝達は
シリアルに実行されるため（スキャンレジスタを介し
て）、テストデータのテスト対象となる回路ブロックへ
の印加および収集に長時間を有し、テスト時間が長くな
る。またテスト対象となる回路ブロックに所望のテスト
データを転送するためには、印加すべきテストデータ配
列を考慮してスキャンパス（スキャンレジスタで構成さ
れる経路）へ印加する必要が生じ、テストデータの作製
に手間がかかるという問題があった。

【００３５】図４５に示す半導体集積回路装置のテスト
動作時において、セレクタをすべてをテストデータ入力
端子からのデータを伝達する状態を設定した場合、テス
トデータ入力端子に印加されるテストデータを、テスト
対象となる回路ブロックと異なる回路ブロックに対して
は固定データとすることによりテスト対象となる回路ブ
ロックと他の回路ブロックとを分離することが考えられ
る。しかしながら、たとえば回路ブロック（Ａ）２ａの
テストを行なう場合、セレクタ１ｂｂは、内部ノード３
ａｃ上の信号電位を選択してテストデータ出力端子７ｂ
ｂへ出力する必要が生じる。このセレクタ１ｂｂの出力
は回路ブロック（Ｃ）２ｃへ伝達されているため、回路
ブロック（Ｃ）２ｃがこのセレクタ１ｂｂの出力に従っ
て動作し、完全に回路ブロック（Ａ）２ａと回路ブロッ
ク（Ｃ）２ｃとを分離することができず、回路ブロック
（Ａ）２ａのテスト動作に対して回路ブロック（Ｃ）２
ｃの動作が及ぼす影響を完全に排除することができない
という問題が生じる。

【００３６】また、図４６に示す半導体集積回路装置の
場合、回路ブロック（Ａ〜Ｃ）２ａ〜２ｃそれぞれに対
し回路ブロックを分離するための分離制御信号ＴＭＡ〜
ＴＭＣが与えられる。この場合、外部から分離制御信号
が印加されるため、回路ブロックの数が増加した場合、
回路ブロックを選択的に分離するための制御信号入力端
子の数が増加し、応じて半導体集積回路装置９００のチ
ップ占有面積が増大するという問題が生じる。

【００３７】それゆえ、この発明の目的は、改良された
テスト容易化構成を備える半導体集積回路装置を提供す
ることである。

【００３８】この発明の他の目的は、容易かつ正確に回
路ブロック単位でのテストを行なうことのできる半導体
集積回路装置を提供することである。

【００３９】この発明のさらに他の目的は、テスト設計
を効率的に行なうことのできる半導体集積回路装置を提
供することである。

【００４０】この発明のさらに他の目的は、テスト専用
に用いられる端子数の少ない半導体集積回路装置を提供
することである。

【００４１】この発明のさらに他の目的は、容易に装置
全体のデバッグを行なうことのできる半導体集積回路装
置を提供することである。

【００４２】この発明のさらに他の目的は、テスト専用
に用いられる回路の占有面積の小さな半導体集積回路装
置を提供することである。

【００４３】

【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、各々が所定の機能を実行する第１および
第２の回路ブロックと、それら第１および第２の回路ブ
ロックの間に設けられ、第１の入力に第１の回路ブロッ
クの出力データ信号を受け、第２の入力にテストデータ
信号を受け、その出力が第２の回路ブロックの入力ノー
ドおよびテストデータ出力端子にテストデータ信号を伝
達するセレクタを備える。このセレクタは、テストモー
ド指示信号に応答して第２の入力に与えられたデータ信
号を該出力に伝達する。

【００４４】請求項２に係る半導体集積回路装置は、請
求項１の半導体集積回路装置において、第１の回路ブロ
ックの通常動作時に与えられるデータ信号を受けるデー
タ入力端子を介してセレクタの第２の入力へテストデー
タ信号が印加される。

【００４５】請求項３に係る半導体集積回路装置は、請
求項１の半導体集積回路装置において、第２の回路ブロ
ックの出力ノードとデータ出力端子との間に設けられ、
前記セレクタの出力データ信号と第２の回路ブロックの
出力するデータ信号の一方をテストモード指示信号に応
答して選択的にデータ出力端子へ伝達する第２のセレク
タをさらに備える。このテストモード指示信号は、回路
ブロックを特定するブロック指定信号を含む。

【００４６】請求項４に係る半導体集積回路装置は、請
求項１の半導体集積回路装置において、セレクタの出力
と第２の回路ブロックの入力ノードとの間に接続され、
テストモード指示信号に応答してセレクタの出力と第２
の回路ブロックの入力ノードとを電気的に切り離す回路
手段を備える。

【００４７】請求項５に係る半導体集積回路装置は、請
求項４に係る半導体集積回路装置において、回路手段
は、テストモード指示信号の活性化時にラッチ状態とさ
れ、テストモード指示信号の非活性化時にスルー状態と
されるスルーラッチにより構成される。

【００４８】請求項６に係る半導体集積回路装置は、各
々が入力ノードと出力ノードとを有し、該入力ノードに
与えられたデータ信号に所定の処理を施して出力ノード
に出力する複数の回路ブロックと、それら複数の回路ブ
ロックの相互接続経路のすべてに介挿され、各々が、関
連の２つの回路ブロックのうちの第１の回路ブロックの
出力ノードからのデータ信号を受ける第１の入力と、テ
ストモード時に印加されるテストデータ信号を受ける第
２の入力と、関連の２つの回路ブロックの第２の回路ブ
ロックの入力ノードおよびテストデータ出力端子にデー
タ信号を与える出力とを有し、テストモード指示信号と
回路ブロック指定信号とに従って第１および第２の入力
に与えられたデータ信号の一方を選択的に該出力に伝達
する複数のセレクタを備える。

【００４９】請求項７に係る半導体集積回路装置は、請
求項６の半導体集積回路装置において、テストデータ出
力端子は、１つの回路ブロックのデータ入力端子および
データ出力端子に接続されない入力ノードおよび出力ノ
ードの数の最大値以上設けられる。

【００５０】請求項８に係る半導体集積回路装置は、請
求項６または７の装置がさらに、データ入力端子と、こ
のデータ入力端子から通常動作時にデータ信号を受ける
回路ブロックの入力ノードとの間に設けられる複数のセ
レクタを含む。これら複数のセレクタの各々は、対応の
データ入力端子からのデータ信号を受ける第１の入力
と、テストデータ信号を受ける第２の入力とを有し、テ
ストモード指示信号の活性化時その第２の入力に与えら
れたデータ信号を該出力に伝達する複数の入力セレクタ
をさらに備える。

【００５１】請求項９に係る半導体集積回路装置は、請
求項６の装置において、複数のセレクタのうち、異なる
回路ブロックの出力ノードに設けられたセレクタのそれ
ぞれの第２の入力と出力は直列データ伝搬経路を形成す
るように相互接続される。

【００５２】請求項１０に係る半導体集積回路装置は、
請求項８の装置において、複数の入力セレクタの異なる
回路ブロックに設けられた入力セレクタは、それぞれの
第２の入力と出力とが直列データ伝搬経路を形成するよ
うに相互接続される。

【００５３】請求項１１に係る半導体集積回路装置は、
請求項６の装置がさらに、複数のデータ出力端子と、こ
の複数のデータ出力端子と通常動作時にその出力ノード
からデータ信号をデータ出力端子へ伝達する回路ブロッ
クとの間の相互接続経路に設けられ、対応の回路ブロッ
クの出力ノードからのデータ信号を受ける第１の入力
と、別の回路ブロックに設けられたセレクタの出力する
データ信号を受ける第２の入力とを有する複数の出力セ
レクタを備える。

【００５４】これら複数の出力セレクタの各々は、活性
状態のテストモード指示信号と非活性状態の回路ブロッ
ク指定信号とに応答して第２の入力に与えられたデータ
信号をその出力に伝達する。

【００５５】請求項１２に係る半導体集積回路装置は、
請求項１１の装置において、複数の出力セレクタのう
ち、異なる回路ブロックに対して設けられた出力セレク
タは、それぞれの第２の入力と出力とが直列データ伝搬
経路を形成するように相互接続される。

【００５６】請求項１３に係る半導体集積回路装置は、
請求項６の装置がさらに、各セレクタの出力と対応の回
路ブロックの入力ノードとの間に設けられ、テストモー
ド指示信号と回路ブロック指定信号とに応答して対応の
セレクタの出力ノードと対応の回路ブロックの入力ノー
ドとの間の信号伝搬経路を遮断する複数の分離素子を備
える。

【００５７】請求項１４に係る半導体集積回路装置は、
請求項１３の装置において、分離素子は、活性状態のテ
ストモード指示信号と非活性状態の回路ブロック指定信
号とに応答してラッチ状態となり、それ以外にスルー状
態となるスルーラッチにより構成される。

【００５８】請求項１５に係る半導体集積回路装置は、
請求項６の装置が、さらに、内部データ信号をバッファ
処理してデータ出力端子へ伝達する出力バッファと、こ
の出力バッファと通常動作時にこの出力バッファへデー
タ信号を伝達する出力回路ブロックとの間に設けられ、
出力回路ブロックの出力ノードから与えられるデータ信
号を受ける第１の入力と、テストデータ信号を受ける第
２の入力とを有し、少なくともテストモード指示信号に
応答してその第２の入力に与えられたデータ信号を該出
力に伝達する出力セレクタと、この出力セレクタの出力
ノードと出力バッファの入力ノードとの間に設けられ、
少なくともテストモード指示信号に応答して出力セレク
タと出力バッファとを分離する分離素子を備える。出力
セレクタの出力は、分離素子の入力およびテストデータ
出力端子に結合される。

【００５９】請求項１６に係る半導体集積回路装置は、
請求項１の装置がさらに、固定データを受ける第１の入
力とセレクタの出力するデータ信号を受ける第２の入力
とを有し、テストモード指示信号に応答して固定データ
を第２の回路ブロックへ伝達する第２のセレクタをさら
に含む。

【００６０】請求項１７に係る半導体集積回路装置は、
請求項１３または１５の装置において、複数の分離素子
の各々は、固定データを受ける第１の入力と、対応のセ
レクタの出力するデータ信号を受ける第２の入力とを有
し、少なくともテストモード指示信号に応答して固定デ
ータを出力するセレクタを備える。

【００６１】請求項１８に係る半導体集積回路装置は、
請求項７の装置において、複数の回路ブロックの少なく
とも１つは、その出力ノードに設けられた対応のセレク
タとともに基本単位として設計ライブラリに再利用可能
に登録される。

【００６２】請求項１９に係る半導体集積回路装置は、
複数の第１の入力ノードと、これら複数の第１の入力ノ
ードに対応する複数の第２の入力ノードと第１の出力ノ
ードとを有し、第２の入力ノードに印加されたデータ信
号に所定の処理を施して第１の出力ノードに出力する機
能回路と、テストデータ入力ノードと、機能ブロック指
定信号入力ノードと、テストモード指示信号入力ノード
と、機能ブロック指定信号とテストモード指定信号とに
応答して選択制御信号を生成するゲートと、機能回路の
第１の出力ノードに対応して設けられ、対応の第１の出
力ノードからのデータ信号を受ける第１の入力ノード
と、テストデータ入力ノードからのテストデータ信号を
受ける第２の入力とを有し、ゲートからの選択制御信号
に応答して第１および第２の入力に与えられたデータ信
号の一方を選択して出力するセレクタと、このセレクタ
の出力に対応して設けられる第２の出力ノードと、セレ
クタの出力に対応して設けられるテストデータ出力ノー
ドとを有する単位回路ブロックを少なくとも１つ備え
る。

【００６３】請求項２０に係る半導体集積回路装置は、
請求項１９の装置において、機能回路は、複数の第１の
出力ノードを有しており、セレクタはこれら複数の第１
の出力ノード各々に対応して設けられ、テストデータ入
力ノードおよびテストデータ出力ノードは、これら複数
のセレクタ各々に対応して設けられる。

【００６４】請求項２１に係る半導体集積回路装置のテ
スト方法は、各々が所定の機能を実行する複数の回路ブ
ロックを有する半導体集積回路装置のテスト方法であっ
て、この半導体集積回路装置を通常動作させるステップ
と、この通常動作を停止させかつ複数の回路ブロックの
うち特定の回路ブロックを他の回路ブロックから分離す
るステップと、この特定の回路ブロックに外部からデー
タ信号を印加してこの特定の回路ブロックからの出力デ
ータ信号の観測を行ない、該特定の回路ブロックが正常
に所定の機能を実現しているか否かを判断するステップ
と、この判断結果により特定の回路ブロックが正常と判
断されたとき、この特定の回路ブロックを分離状態から
開放して複数の回路ブロックを相互接続してこの半導体
集積回路装置をさらに通常動作させるステップを備え
る。

【００６５】請求項２２に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、こ
れら複数の回路ブロック各々に対応して設けられ、対応
の回路ブロックに対してテストデータ信号を伝達するテ
ストデータバスと、複数の回路ブロックの各々と対応の
テストデータバスの間に設けられ、テストモード動作時
に、対応のテストデータバスと対応の回路ブロックとの
間でテストデータ信号の授受を行なう複数のテスト制御
回路とを備える。

【００６６】請求項２３に係る半導体集積回路装置は、
請求項２２の装置において、テスト制御回路は、第１の
ラッチ指示信号に応答して対応のテストデータバス上の
テストデータ信号をラッチする第１のラッチと、第２の
ラッチ指示信号に応答して第１のラッチの出力データ信
号をラッチする第２のラッチと、他の回路ブロックから
のデータ信号を受ける第１の入力と第２のラッチの出力
するデータ信号を受ける第２の入力とを有し、テストモ
ード指示信号に応答してこの第２の入力に与えられたデ
ータ信号を選択して対応の回路ブロックの対応の入力ノ
ードへ印加するセレクタと、テストデータ出力指示信号
の活性化時、対応の回路ブロックの出力ノードから出力
されたテストデータ信号を対応のテストデータバスへ伝
達する出力素子とを備える。この出力素子は、テストデ
ータ出力指示信号の非活性化時対応の回路ブロックの出
力ノードと対応のテストデータバスとを分離する。

【００６７】請求項２４に係る半導体集積回路装置は、
請求項２３の装置におけるテスト制御回路が、テストデ
ータ書込指示信号の印加ごとにその出力信号の論理状態
が変化する回路素子と、この回路素子の出力データ信号
とテストデータ書込指示信号とに応答して第１および第
２のラッチ指示信号を発生するゲート手段とを備える。

【００６８】請求項２５に係る半導体集積回路装置は、
請求項２４の回路素子が、Ｔ型フリップフロップで構成
される。

【００６９】請求項２６に係る半導体集積回路装置は、
請求項２４の回路素子が、テストデータ書込指示信号を
所定の比で分周する分周回路で構成される。

【００７０】請求項２７に係る半導体集積回路装置は、
請求項２３の装置において、出力素子が、テストデータ
出力指示信号の非活性化時出力ハイインピーダンス状態
となる３状態バッファで構成される。

【００７１】請求項２８に係る半導体集積回路装置は、
請求項２３の装置における出力素子が、テストデータ出
力指示信号の活性化時導通状態とされるパスゲートトラ
ンジスタで構成される。

【００７２】請求項２９に係る半導体集積回路装置は、
請求項２２の装置において、テストデータバスが対応の
回路ブロックに対して印加すべきテストデータ信号を伝
達する入力バスと、この入力バスと同じバス線により構
成され、対応の回路ブロックから出力されたテストデー
タ信号を伝達する出力バスとを含む。

【００７３】請求項３０に係る半導体集積回路装置は、
請求項２２のテストデータバスが、対応の回路ブロック
に印加すべきテストデータ信号を伝達する入力バスと、
この入力バスと別に設けられ、対応の回路ブロックから
出力されるテストデータ信号を伝達する出力バスを含
む。

【００７４】請求項３１に係る半導体集積回路装置は、
請求項２２の装置のテスト制御回路は、対応の回路ブロ
ックの複数の入力ノード各々に対応して設けられるレジ
スタを有し、テストデータバス上のテストデータ信号を
第１のデータラッチ指示信号に従って順次転送するシフ
トレジスタラッチと、これら複数の入力ノード各々に対
応して設けられ、対応のレジスタの保持するデータ信号
を第２のラッチ指示信号に応答してラッチする複数の第
２のラッチと、対応の回路ブロックの複数の入力ノード
各々に対応して設けられ、別の回路ブロックの出力する
データ信号を受ける第１の入力と、対応の第２のラッチ
の出力するデータ信号を受ける第２の入力とを有し、テ
ストモード指示信号に応答してこの第２の入力へ与えら
れたデータ信号を対応の回路ブロックの対応の入力ノー
ドへ伝達する複数のセレクタを備える。

【００７５】請求項３２に係る半導体集積回路装置は、
請求項２３または３１の装置において、第１のラッチ指
示信号、第２のラッチ指示信号およびテストモード指示
信号の入力にテストデータ出力指示信号が、複数の回路
ブロックのテスト制御回路へ共通に与えられる。

【００７６】請求項３３に係る半導体集積回路装置は、
請求項２４の装置において、テストデータ書込指示信号
が、複数の回路ブロックのテスト制御回路へ共通に印加
される。

【００７７】請求項３４に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、こ
れら複数の回路ブロック各々に共通に設けられ、各回路
ブロックに対するテストデータを伝達するテストデータ
バスと、複数の回路ブロックの各々とこのテストデータ
バスの間に設けられ、テストモード動作時に、テストデ
ータバスと対応の回路ブロックとの間でテストデータ信
号の授受を行なう複数のテスト制御回路を備える。

【００７８】請求項３５に係る半導体集積回路装置は、
請求項３４の装置のテスト制御回路は、回路ブロック特
定情報を含む第１のラッチ指示信号に応答してテストデ
ータバス上のテストデータをラッチする第１のラッチ
と、第２のラッチ指示信号に応答して第１のラッチの保
持するデータ信号をラッチする第２のラッチと、他の回
路ブロックからのデータ信号を受ける第１の入力と、第
２のラッチの出力するデータ信号を受ける第２の入力と
を有し、テストモード指示信号に応答してこの第２の入
力に与えられたデータ信号を選択して対応の回路ブロッ
クの入力ノードへ印加するセレクタと、回路ブロック特
定情報を含むテストデータ出力指示信号の活性化時、対
応の回路ブロックの出力ノードから出力されたテストデ
ータ信号をテストデータ伝達バスへ伝達する出力素子を
備える。この出力素子は、テストデータ出力指示信号の
非活性化時対応の回路ブロックの出力ノードとテストデ
ータバスとを分離する。

【００７９】請求項３６に係る半導体集積回路装置は、
請求項３５のテスト制御回路は、回路ブロック特定情報
を含むテストデータ書込指示信号の印加ごとにこの出力
信号の論理状態が変化する回路素子と、この回路素子の
出力信号とテストデータ書込指示信号とに応答して第１
および第２のラッチ指示信号を発生するゲート手段をさ
らに備える。

【００８０】請求項３７に係る半導体集積回路装置は、
請求項３６の回路素子がＴ型フリップフロップで構成さ
れる。

【００８１】請求項３８に係る半導体集積回路装置は、
請求項３６の回路素子は、テストデータ書込指示信号を
所定の比で分周する分周回路で構成される。

【００８２】請求項３９に係る半導体集積回路装置は、
請求項３５の出力素子が、テストデータ出力指示信号の
非活性化時出力ハイインピーダンス状態とされる３状態
バッファで構成される。

【００８３】請求項４０に係る半導体集積回路装置は、
請求項３５の出力素子が、テストデータ出力指示信号の
活性化時導通状態とされ、テストデータ出力指示信号の
非活性化時非導通状態状態とされるパスゲートトランジ
スタで構成される。

【００８４】請求項４１に係る半導体集積回路装置は、
請求項３４の装置において、テストデータバスが、複数
の回路ブロックに対して印加すべきテストデータ信号を
伝達する入力バスと、この入力バスと同じバス線により
構成され、各回路ブロックから出力されたテストデータ
信号を伝達する出力バスとを含む。

【００８５】請求項４２に係る半導体集積回路装置は、
請求項３４の装置のテストデータバスが、複数の回路ブ
ロックに印加すべきテストデータ信号を伝達する入力バ
スと、この入力バスと別に設けられ、各回路ブロックか
ら出力されるテストデータ信号を伝達する出力バスとを
含む。

【００８６】請求項４３に係る半導体集積回路装置は、
請求項３４の装置のテスト制御回路が、対応の回路ブロ
ックの複数の入力ノードそれぞれに対応して設けられる
レジスタを含み、テストデータバス上のテストデータ信
号を回路特定情報を含む第１のデータラッチ指示信号に
従って順次転送するシフトレジスタラッチと、対応の回
路ブロックの複数の入力ノード各々に対応して設けら
れ、対応のレジスタを保持するデータ信号を第２のラッ
チ指示信号に応答してラッチする複数の第２のラッチ
と、対応の回路ブロックの複数の入力ノード各々に対応
して設けられて別の回路ブロックの出力するデータ信号
を受ける第１の入力と、対応の第２のラッチの出力する
データ信号を受ける第２の入力とを有し、テストモード
指示信号に応答して第２の入力へ与えられたデータ信号
を対応の回路ブロックの対応の入力ノードへ伝達する複
数のセレクタを備える。

【００８７】請求項４４に係る半導体集積回路装置は、
請求項４３の装置において第２のラッチ指示信号および
テストモード指示信号を複数の回路ブロックのテスト制
御器回路へ共通に与えられる。

【００８８】請求項４５に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、演
算処理および制御を行なうプロセサと、直列データ伝達
経路を形成するように入力ノードと出力ノードとが相互
接続される複数のデータレジスタと、これら複数のデー
タレジスタへテスト動作モード時に回路ブロック特定デ
ータを伝達するためのテストデータ入力端子と、これら
複数のデータレジスタの出力データ信号をデコードし、
これら複数の回路ブロックのうちの１つを指定する信号
を発生し、かつデータ転送指示信号に応答してこの指定
信号を回路ブロック選択信号として伝達する選択信号発
生回路と、セレクタを含みこの選択信号発生回路からの
回路ブロック選択信号が指定する回路ブロックを他の回
路ブロックから分離しかつ該指定された回路ブロックの
入力ノードおよび出力ノードをともに外部からアクセス
可能状態に設定する手段を備える。

【００８９】請求項４６に係る半導体集積回路装置は、
請求項４５の装置において、データ転送指示信号は、プ
ロセサから出力される少なくともメモリ装置のアドレス
を指定するアドレス信号をデコードするアドレスデコー
ダから発生される。

【００９０】請求項４７に係る半導体集積回路装置は、
請求項４５の装置において、複数のデータレジスタの最
終段のデータレジスタの出力するデータ信号を受けて外
部へ出力するテストデータ出力端子をさらに備える。

【００９１】請求項４８に係る半導体集積回路装置は、
並列に設けられる複数のデータレジスタと、各々が所定
の機能を実行する複数の回路ブロックと、演算処理およ
び制御処理を行なうプロセサと、複数のデータレジスタ
の出力データをデコードし、複数の回路ブロックのうち
の１つを指定する信号を発生する選択信号発生回路を含
む。プロセサは、また複数のデータレジスタへ回路ブロ
ック特定データを印加する機能を備える。

【００９２】この選択信号発生回路は、さらにデータ転
送指示信号に応答して、回路デコーダの出力信号を回路
ブロック選択信号として伝達する。請求項４８の装置は
さらに、セレクタを含み、選択信号発生回路からのブロ
ック選択信号が指定する回路ブロックを他の回路ブロッ
クから分離しかつ該指定された回路ブロックの入力ノー
ドおよび出力ノードをともに外部からアクセス可能状態
とする手段を備える。

【００９３】請求項４９に係る半導体集積回路装置は、
請求項４８の装置が、さらに、複数のデータレジスタに
対応して設けられ、プロセサからの回路ブロック特定デ
ータを受け、イネーブル信号に応答して回路ブロック特
定情報を対応のデータレジスタへ伝達する複数のゲート
をさらに含む。

【００９４】請求項５０に係る半導体集積回路装置は、
請求項４９の装置において、イネーブル信号が外部から
信号入力端子を介して印加される。

【００９５】請求項５１に係る半導体集積回路装置は、
請求項４９の装置がさらに、プロセサからの少なくとも
メモリ装置のアドレスを指定するアドレス信号をデコー
ドするアドレスデコーダをさらに備える。このアドレス
デコーダは、プロセサから特定のアドレス信号が与えら
れたときイネーブル信号を発生する。

【００９６】請求項５２に係る半導体集積回路装置は、
請求項４８の装置において、データ転送指示信号が外部
から信号入力端子を介して印加される。

【００９７】請求項５３に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、制
御処理および演算処理を行なうプロセサと、このプロセ
サがアクセス可能なデータ保持用の複数のデータレジス
タを含む周辺回路と、この周辺回路の複数のデータレジ
スタのうちの所定数のデータレジスタからなる回路ブロ
ック選択用データレジスタと、この所定数のデータレジ
スタ各々に対応して設けられ、テストモード指示信号に
応答してこの所定数のデータレジスタが直列データ伝搬
経路を形成するように所定数のデータレジスタの出力ノ
ードと入力ノードとを相互接続して回路ブロック特定デ
ータを伝達してこれら所定数のデータレジスタに格納す
る所定数のセレクタと、テストモード指示信号に応答し
て所定数のデータレジスタの出力するデータ信号をデコ
ードして回路ブロック特定信号を生成し、かつ、信号伝
送指示信号に応答してこの回路ブロック特定信号を選択
する信号発生回路と、この回路ブロック特定信号に応答
して、複数の回路ブロックのうち特定された回路ブロッ
クを他の回路ブロックから分離しこの特定された回路ブ
ロックを外部から入力ノードおよび出力ノードともにア
クセス可能とする分離／接続手段を備える。

【００９８】請求項５４に係る半導体集積回路装置は、
請求項５３の装置がさらに、複数のデータレジスタを含
む記憶回路のアドレスを指定するアドレス信号をデコー
ドするアドレスデコーダと、このアドレスデコーダから
の所定数のレジスタ指定信号とプロセサからの書込指示
信号に応答してイネーブルされ、プロセサからの書込デ
ータバス上へ伝達された書込データを所定数のデータレ
ジスタへ伝達するゲートを含む。所定数のセレクタは、
前段のデータレジスタの出力するデータ信号を第１の入
力に受けかつ第２の入力に対応のゲートの出力するデー
タ信号を受ける。

【００９９】請求項５４に係る半導体集積回路装置はさ
らに、所定数のデータレジスタの各データレジスタに設
けられ、テストモード指示信号の活性化時イネーブルさ
れ、対応のデータレジスタの出力データ信号を信号発生
回路へ伝達する回路選択信号伝達ゲートと、所定数のデ
ータレジスタの各データレジスタに対して設けられ、テ
ストモード指示信号の非活性化時プロセサからのリード
指示信号に応答して対応のデータレジスタの出力するデ
ータ信号をデータバスへ伝達するリードゲートをさらに
備える。

【０１００】請求項５５に係る半導体集積回路装置は、
請求項５３の装置が、さらに、所定数のレジスタの最終
段のレジスタの出力データ信号を受けるテストデータ出
力端子と、このセレクタの初段のデータレジスタへテス
トデータ信号を印加するテストデータ入力端子を備え
る。

【０１０１】請求項５６に係る半導体集積回路装置は、
論理演算処理および制御を行なうプロセサと、このプロ
セサがアクセス可能な複数のデータレジスタを含む周辺
回路と、これら複数のデータレジスタのうちの所定数の
データレジスタからなる回路ブロック選択用データレジ
スタと、各々が所定の機能を実行する複数の回路ブロッ
クと、テストモード時この所定数のデータレジスタへプ
ロセサから出力された回路ブロック特定データを書込む
書込ゲートと、テストモード時、所定数のデータレジス
タの出力するデータ信号を伝達する伝達ゲートと、この
伝達ゲートからのデータ信号をデコードして回路ブロッ
ク特定信号を生成する回路デコーダと、この回路デコー
ダからの回路ブロック特定信号とテストモード指示信号
に従って特定の回路ブロックを他の回路ブロックから分
離しかつ外部から該特定の回路ブロックの入出力ノード
をすべてアクセス可能とする分離／接続手段を備える。

【０１０２】請求項５７に係る半導体集積回路装置は、
請求項５６の装置がさらに、プロセサから出力されるア
ドレス信号が所定数のデータレジスタを指定するときイ
ネーブル信号を出力するアドレスデコーダを備える。書
込ゲートは、所定数のデータレジスタ各々に対応して設
けられ、このイネーブル信号とプロセサからの書込指示
信号とに応答してプロセサからデータバス上に伝達され
たデータを対応のデータレジスタへ伝達する論理ゲート
を含む。

【０１０３】請求項５８に係る半導体集積回路装置は、
請求項５７の装置がさらに、プロセサからの読出指示信
号に応答して所定数のデータレジスタの出力データ信号
をデータバスへ伝達するリードゲートを備える。このリ
ードゲートは、テストモード指示信号に従ってディスエ
ーブル状態とされる。

【０１０４】請求項５９に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、複
数のデータレジスタと、これら複数のデータレジスタに
対応する出力ビット値を有し、テストモード指示信号に
応答してそのカウント値が変更されかつそのカウント値
が複数のデータレジスタへ格納されるカウンタと、デー
タレジスタの出力するデータ信号をデコードして複数の
回路ブロックのうちの１つの回路ブロックを特定する信
号を発生する回路デコーダと、この回路ブロック特定信
号に応答して、該特定された回路ブロックを他の回路ブ
ロックから分離するとともにこの特定された回路ブロッ
クの入力ノードおよび出力ノードを外部からアクセス可
能状態に設定する分離／接続手段を備える。

【０１０５】請求項６０に係る半導体集積回路装置は、
請求項５９の装置がさらに、回路デコーダからの回路ブ
ロック特定信号を分離／接続手段へ転送する転送ゲート
と、プロセサからのデータ転送指示を示す特定のアドレ
ス信号をデコードして転送ゲートをイネーブルする信号
を発生するアドレスデコーダをさらに備える。

【０１０６】請求項６１に係る半導体集積回路装置は、
各々が所定の機能を実行する複数の回路ブロックと、複
数の回路ブロック間でテストデータ信号を伝達するため
のテスト配線と、通常動作モード時に複数の回路ブロッ
ク間でデータを転送する通常配線とを備える。この通常
配線とこのテスト配線とが異なるレベルの配線層であり
かつテスト配線は通常配線の上層に形成される。

【０１０７】

【作用】請求項１の装置においては、第１および第２の
回路ブロック間の間に設けられたセレクタは、第２の回
路ブロックのテスト動作時には、第２の入力に与えられ
たテストデータを選択して第２の回路ブロックへ与え、
第１の回路ブロックのテスト動作時には、この第１の回
路ブロックから出力されたデータ信号を選択して出力す
る。セレクタの出力するデータ信号はテストデータ出力
端子にも伝達される。第１および第２の回路ブロック間
のノードが、これら第１および第２の回路ブロックのテ
スト時に重複して利用されており、第１および第２の回
路ブロックのテストの解析により、第１および第２の回
路ブロック間のノードのテストを行なうことができる。

【０１０８】また、セレクタの切換により、第１および
第２の回路ブロックの入力ノードおよび／または出力ノ
ードはともに外部からアクセス可能となり、回路ブロッ
ク単体のテストを実行することができる。また、出力セ
レクタはデータ入力端子およびデータ出力端子に接続さ
れるため、セレクタ自身のテストも実行することができ
る。

【０１０９】請求項２に係る装置においては、通常動作
時に第１の回路ブロックへ印加されるデータ信号を受け
るデータ入力端子を介してテストデータ信号がセレクタ
の第２の入力へ与えられるため、通常のデータ入力端子
をテストデータ入力端子として利用することができ、テ
スト専用のデータ入力端子数を低減する。

【０１１０】請求項３に係る装置においては、第２のセ
レクタが第２の回路ブロックから出力されるデータ信号
と第１および第２の回路ブロックの間に設けられたセレ
クタの出力とを受け、テストモード指示信号に応答して
この与えられたデータ信号のうち一方をデータ出力端子
へ伝達する。これにより、データ出力端子を通常動作モ
ード時に第２の回路ブロックから出力されるデータ信号
を出力する端子とし、テストモード時には、第１の回路
ブロックからのテストデータ信号を出力するテストデー
タ出力端子としてテスト専用の出力端子数を低減する。

【０１１１】請求項４に係る装置においては、セレクタ
の出力と第２の回路ブロックの入力ノードとの間に設け
られた回路手段は、テストモード時には遮断状態とな
り、これにより第１の回路ブロックのテスト動作時に第
２の回路ブロックを非動作状態とすることができ、この
第２の回路ブロックの発生するノイズを抑制して第１の
回路ブロックのテストを実行することができる。

【０１１２】請求項５に係る装置においては、この分離
用の回路手段がスルー状態とラッチ状態とを有するスル
ーラッチより構成される。これにより、確実にセレクタ
の出力と第２の回路ブロックの入力ノードとを容易に簡
易な回路構成で分離することができる。

【０１１３】請求項６に係る装置においては、回路ブロ
ックの相互接続経路にすべてセレクタが挿入される。こ
のセレクタはそれぞれ、第１の入力に対応の回路ブロッ
クの出力するデータ信号を受けて第２の入力にテストデ
ータ信号を受ける。このセレクタの入力の選択は、テス
トモード指示信号と対応の回路ブロック指定信号とによ
り設定される。すべてのセレクタが規則性をもって配置
されるため、テスト設計が容易となり、かつすべての内
部ノードへ外部からアクセすることができる。

【０１１４】請求項７に係る装置においては、テストデ
ータ出力端子は、１つの回路ブロックのデータ入力端子
およびデータ出力端子に接続されない入力ノードおよび
出力ノードの数の和の最大値以上設けられており、必要
最少限のテストデータ出力端子数で、すべての内部ノー
ドの状態を装置外部で観測することができる。

【０１１５】請求項８に係る装置においては、データ入
力端子とこのデータ入力端子と通常動作時にこのデータ
入力端子からデータ信号を受ける回路ブロックの入力ノ
ードとの間に複数のセレクタが設けられ、これら複数の
セレクタの各々は第１の対応のデータ入力端子からのデ
ータ信号を受け、第２の入力にテストデータ信号を受
け、テストモード指示信号の活性化時に第２の入力へ与
えられたデータ信号をその出力を介して対応の回路ブロ
ックの入力ノードへ伝達する。入力端子に対して規則性
をもってセレクタが配置され、このセレクタの制御はテ
ストモード指示信号のみに従って行なわれ、容易にセレ
クタの規則配置が実現され、テスト設計が容易となる。

【０１１６】請求項９に係る装置においては、複数のセ
レクタのうち、異なる回路ブロックに設けられたセレク
タが直列データ伝搬経路を形成するように第２の入力と
出力とが相互接続される。これにより、テストデータ信
号は、直列データ伝搬経路を介して伝達され、テストデ
ータ入力端子およびテストデータ出力端子を複数の回路
ブロックのテストデータ入力端子および出力端子として
利用することができ、テストデータ入出力端子数を低減
することができる。

【０１１７】請求項１０に係る装置においては、入力セ
レクタの対応の回路ブロックに設けられた入力セレクタ
は第２の入力と出力とが直列データ伝搬経路を形成する
ように相互接続されており、複数の回路ブロックに対す
るテストデータ信号がこの直列データ伝搬経路を介して
伝達され、テストデータ入力端子が複数の回路ブロック
に利用されるため、テストデータ入力端子数を低減す
る。

【０１１８】請求項１１に係る装置において、出力セレ
クタは出力回路ブロックからの出力データ信号と別の回
路ブロックからのデータ信号を受けてデータ出力端子へ
伝達するため、各セレクタは複数の回路ブロックからの
テストデータ信号を共通にデータ出力端子へ伝達するこ
とができ、応じてテストデータ出力端子数を低減するこ
とができる。

【０１１９】請求項１２に係る装置においては、複数の
出力セレクタのうち異なる回路ブロックに設けられた出
力セレクタは第２の入力と出力とが直列データ伝搬経路
を形成する様に相互接続され、複数の入力ブロックから
のテストデータ信号を１つのデータ出力端子へ伝達する
ため、テストデータ出力端子数を低減する。

【０１２０】請求項１３に係る装置においては、セレク
タの出力と対応の回路ブロックの入力ノードとの間に設
けられ、テストモード指示信号とブロック指定信号とに
従って対応のセレクタの出力と対応の回路ブロックの入
力ノードとの間の信号伝搬経路を遮断するため、これら
の対応の回路ブロックの動作がテスト対象となる回路ブ
ロックへ及ぼす影響を抑制することができる。

【０１２１】請求項１４に係る装置においては、分離素
子がスルーラッチで構成され、簡易な構成で分離素子を
実現できる。

【０１２２】請求項１５に係る装置においては、出力セ
レクタと出力バッファの間に設けられた分離素子は、テ
ストモード時にこの出力セレクタと出力バッファとを分
離し、大きな駆動力を有する出力バッファがテスト対象
となる回路ブロックに及ぼす影響を抑制する。

【０１２３】請求項１６に係る装置においては、第２の
セレクタは、テストモード時に固定データを第２の回路
ブロックへ伝達し、第２の回路ブロックの動作を防止し
ており、第１の回路ブロックのテスト動作時に第２の回
路ブロックが第１の回路ブロックへ及ぼす影響を排除す
る。

【０１２４】請求項１７に係る装置において、分離素子
は、テストモード指示信号に従って固定データを出力
し、対応の回路ブロックの入力ノードへ与えており、テ
スト対象となる回路ブロック以内の回路ブロックの動作
を防止し、これによりテスト対象となる回路ブロックの
みを動作させてテスト対象となる回路ブロックのテスト
を行なうことができる。

【０１２５】請求項１８に係る装置においては、複数の
回路ブロックの少なくとも１つは出力ノードに設けられ
た対応のセレクタとともに基本単位として設計ライブラ
リに再利用可能に登録されており、これにより設計変更
時ライブラリに登録された基本単位を利用することがで
き、テスト設計および設計変更が容易となる。

【０１２６】請求項１９に係る装置においては、機能回
路とその関連のセレクタと入出力ノードが基本回路ブロ
ックとして用いられ、基本回路ブロックを要素として設
計変更を容易に行なうことができるとともに、この基本
回路ブロックを組合わせることにより集積回路装置を構
築することができ、テスト設計が容易となる。

【０１２７】請求項２０に係る装置においては、複数の
データ出力端子各々に対してセレクタが設けられてお
り、この多出力回路ブロックにおいてもセレクタが効率
的に配置された回路ブロックを用いることができ、設計
変更およびテスト設計が容易となる。

【０１２８】請求項２１のテスト方法においては、装置
全体を通常動作させた状態で装置の動作を停止させて、
テスト対象回路ブロックを他の回路ブロックから分離
し、このテスト対象回路ブロックへ外部からアクセスし
てテストデータの印加および出力データの観測を行な
う。この特定の回路ブロックのテストの後装置全体を再
び通常動作させる。したがって、チップ全体のデバッグ
を容易に実現することができる。

【０１２９】請求項２２に係る装置においては、複数の
回路ブロックそれぞれに対してテストデータバスが設け
られており、複数の回路ブロックそれぞれに対し同時に
テストデータ信号の印加、および観測を行なうことがで
き、テスト時間を短縮することができる。

【０１３０】請求項２３に係る装置においては、テスト
制御回路は、テストデータバスがテストデータ信号をラ
ッチする第１のラッチと、この第１のラッチの出力する
データ信号をラッチする第２のラッチと、この第２のラ
ッチが出力するデータ信号と他の回路ブロックからのデ
ータ信号とを受けるセレクタとで構成しているため、正
確かつ高速で対応の回路ブロックへ、テストモード時に
テストデータ信号を印加することができる。

【０１３１】請求項２４に係る装置においては、テスト
制御回路内の回路素子は、１つの書込指示信号から第１
および第２のラッチ指示信号を生成しており、ラッチ制
御タイミングを決定する制御信号を入力する端子を制御
することができる。

【０１３２】請求項２５の装置においては、回路素子が
Ｔ型フリップフロップで構成されており、簡易な構成で
正確に第１および第２のラッチ指示信号を生成すること
ができる。

【０１３３】請求項２６に係る装置においては、回路素
子が分周回路で構成されており、書込指示信号に従って
正確なタイミングで第１および第２のラッチ指示信号を
生成することができる。

【０１３４】請求項２７に係る装置においては、出力素
子として３状態バッファが用いられているために、必要
なときにのみ対応の回路ブロックからテストデータバス
へデータを出力をすることができ、正確にテスト結果を
示す信号を必要なときだけ対応のテストデータバスへ転
送することができる。

【０１３５】請求項２８に係る装置においては、出力素
子がパスゲートトランジスタで構成されているため、テ
スト制御回路の構成要素数および占有面積を低減するこ
とができる。

【０１３６】請求項２９に係る装置においては、テスト
データバスが入力バスと出力バスの共通バスで構成され
ているため、バスの占有面積およびテストデータ入出力
端子数を低減することができる。

【０１３７】請求項３０に係る装置においては、テスト
データバスは、入力バスと出力バスとが別々に設けられ
ているため、テストデータ印加と回路ブロックからのテ
ストデータの収集とを同時に平行して行なうことがで
き、テスト時間を短縮することができる。

【０１３８】請求項３１の装置においては、テスト回路
内のシフトレジスタにより、回路ブロックの入力ノード
へ印加されるデータをラッチしているため、データラッ
チのタイミング制御が容易となるとともに、このシフト
レジスタの動作制御に必要とされる端子数は１つです
み、テスト制御信号のための端子数が低減される。

【０１３９】請求項３２の装置においては、第１のラッ
チ指示信号、第２のラッチ指示信号、テストモード指示
信号およびデータ出力指示信号が複数の回路ブロックに
共通に与えられ、複数の回路ブロックは同じタイミング
で同時に動作してテストデータ信号の入力および出力を
行なうことができ、テスト動作の制御が容易となるとと
もに、テスト制御信号の入力端子数の低減することがで
きる。

【０１４０】請求項３３の装置においては、請求項２４
のテストデータ書込指示信号が複数の回路ブロックに共
通に与えられ、複数の回路ブロックが共通に与えられテ
ストデータ書込指示信号に従って同じタイミングでテス
トデータ信号のラッチを行ない、テストデータ印加のた
めの制御タイミングの制御が容易となりかつラッチ動作
を制御するための信号入力端子数を低減することができ
る。

【０１４１】請求項３４の装置においては、複数の回路
ブロックに共通にテストデータバスが設けられており、
テストデータ信号入出力端子数を低減する。

【０１４２】請求項３５の装置においては、テスト制御
回路の第１のラッチ、回路ブロック特定情報を含む第１
のラッチ指示信号に応答してテストデータ信号をラッチ
しており、正確に時分割的に各回路ブロックへ与えるべ
きテストデータ信号をラッチさせることができる。ま
た、出力素子は回路ブロック特定情報を含むテストデー
タ出力指示信号に従って対応の回路ブロックからのデー
タ信号をテストデータバスへ出力しており、正確に時分
割的に回路ブロックからのテストデータ信号をテストデ
ータバスへ伝達して収集するこどがてきる。

【０１４３】請求項３６の装置においては、回路素子
は、回路ブロック特定情報を含むテストデータ書込指示
信号の印加に応答して第１および第２のラッチにラッチ
動作を指定する第１および第２のラッチ指示信号を生成
しており、ラッチ動作を制御するための信号入力端子数
を低減するこどができる。

【０１４４】請求項３７の装置においては、請求項３６
の装置における回路素子がＴ型フリップフロップであ
り、簡易な回路構成で正確にかつ容易に第１および第２
のラッチ指示信号を生成することができる。

【０１４５】請求項３８の装置においては、請求項３６
の回路素子がテストデータ書込指示信号を所定の比で分
周する分周回路で構成されており、容易にかつ正確なタ
イミングでテストデータ書込指示信号に従って第１およ
び第２のラッチをラッチ動作させることができる。

【０１４６】請求項３９に係る装置においては、請求項
３５の出力素子が、３状態バッファで構成されており、
対応の回路ブロックからのテストデータ信号を時分割的
に正確にデータ信号の衝突を伴なうことなくテストデー
タバスへ転送することができる。

【０１４７】請求項４０に係る装置においては、請求項
３５の出力素子がパスゲートトランジスタで構成されて
おり、テスト制御回路の素子数および占有面積を低減す
ることができる。

【０１４８】請求項４１に係る装置においては、テスト
データバスが入力バスと出力バスとの共通バスで構成さ
れており、バス占有面積を低減することができる。

【０１４９】請求項４２に係る装置においては、テスト
データバスは入力バスと出力データバスとが別々に設け
られており、時分割的に複数の回路ブロックへのテスト
データ信号の印加を複数の回路ブロックからの処理後の
データ信号の出力と並列して行なうことができ、テスト
時間を短縮することができる。

【０１５０】請求項４３に係る装置においては、請求項
３４の装置のテスト制御回路の入力段がシフトレジスタ
で構成されており、このシフトレジスタは回路ブロック
特定情報を含むデータラッチ指示信号に従ってデータを
シフトしラッチしており、テストデータ信号印加に必要
とされる制御信号に必要な端子数を低減することができ
る。

【０１５１】請求項４４に係る装置においては、請求項
３５または４３の装置において内部のラッチ指示信号お
よびテストモード指示信号が複数の回路ブロックのテス
ト制御回路へ共通に与えられており、複数の回路ブロッ
クを同じタイミングで並列にテスト動作をさせることが
でき、テストデータ信号の印加のタイミング制御が容易
となるとともに、これらの動作に必要とされる制御信号
を入力するための端子数を低減することができる。

【０１５２】請求項４５に関する装置においては、デー
タレジスタのテストデータ信号をデコードして複数の回
路ブロックのうちの１つを指定する回路ブロック選択信
号を生成し、この回路ブロック選択信号に従ってその回
路ブロックから１つの回路ブロックを他の回路ブロック
から分離し、かつ外部からアクセス可能に設定している
ため、複数の回路ブロックの数よりも少ないビット数の
データレジスタを用いて回路ブロック特定信号を生成す
ることができ、回路ブロック分離のための制御信号入力
端子数を低減することができる。また、複数の回路ブロ
ックのうち特定の回路ブロックが他の回路ブロックから
分離されてかつ外部からアクセス可能とされているた
め、特定の回路ブロックのテストを容易に行なうことが
できる。

【０１５３】請求項４６に係る装置においては、請求項
４５のデータ転送指示信号が、プロセサからの内部信号
が特定のアドレスを示すときアドレスデコーダから内部
で発生されており、データ転送指示信号を外部から印加
する必要はなく、テスト専用の入力端子数を低減するこ
とができる。

【０１５４】請求項４７に係る装置においては、請求項
４５の複数のデータレジスタの最終段のデータレジスタ
の出力するデータ信号がテストデータ出力端子へ転送さ
れており、テストデータ入力端子からテストデータ信号
を複数のデータレジスタの直列データ伝搬経路を巡回さ
せることにより、複数のデータレジスタのテストを行な
うことができる。

【０１５５】請求項４８に係る装置においては、複数の
回路ブロックと同じ半導体チップに搭載されたプロセッ
サから複数のレジスタに、回路ブロック特定データ信号
がロードされ、この複数のデータレジスタにロードされ
た回路データ特定データ信号がデコードされて回路ブロ
ック特定信号が生成されてる。したがって、回路ブロッ
クの数が増大しても少ないビット数で回路ブロック特定
信号を内部で生成することができ、回路ブロックの分離
および選択のための回路構成機能および占有面積を低減
することができる。また、回路ブロック特定データは同
一の半導体チップに搭載されたプロセッサから生成され
ているため、外部から各回路ブロックに対して印加する
必要はなく、テスト専用に用いられる入力端子数を大幅
に低減することができる。

【０１５６】請求項４９にかかる装置においては、請求
項４２の装置がさらに、イネーブル信号に応答してイネ
ーブルされてプロセッサからの回路ブロック特定データ
信号をデータレジスタにロードしており、データレジス
タへのデータロードタイミングを正確に設定することが
でき、誤った回路ブロック特定データがデータレジスタ
にロードされるのを防止することができる。

【０１５７】請求項５０に係る装置においては、請求項
４９のイネーブル信号が外部から印加されており、外部
からデータレジスタへの回路ブロック特定データのロー
ドタイミングを制御することができ、テスト動作の進行
を内部で制御することができる。

【０１５８】請求項５１に係る装置においては、請求項
４９のイネーブル信号がプロセッサから特定のアドレス
信号を受けたとき、アドレスデコーダが生成しており、
プロセッサの制御のもとにデータレジスタへの回路ブロ
ックの特定データのロードを制御することができ、外部
からイネーブル信号を入力する端子が不要となり、テス
ト専用の端子数が低減される。

【０１５９】請求項５２に係る装置においては、請求項
４９のデータ転送指示信号が外部から与えられており、
複数の回路ブロックにおける選択的分離および接続を外
部から制御することができ、テスト動作進行状況を外部
で知ることができる。

【０１６０】請求項５３に係る装置においては、回路ブ
ロック特定用のデータ信号を格納するレジスタが周辺回
路のレジスタを利用して構成されており、回路ブロック
特定用信号を発生するための回路の専用面積を低減する
ことができる。また、テスト動作時には、セレクタによ
りこれら回路ブロック選択用のデータレジスタが直列デ
ータ伝達経路を形成するように構成されており、１つの
テストデータ入力端子を用いて回路ブロック特定用デー
タ信号をデータレジスタにロードすることができる。

【０１６１】請求項５４の装置においては、請求項５３
の装置がさらに、同一半導体チップに搭載されたプロセ
ッサから出力される特定のアドレス信号に応答してアド
レスデコーダがイネーブル信号を生成し、データレジス
タの各々に対してプロセッサから出力された書込データ
をデータレジスタに格納している。通常動作時にプロセ
ッサが処理データを格納するためにこのデータレジスタ
を用いる場合においては、アドレス信号により、プロセ
ッサの書込データがデータレジスタへ書込まれる。ま
た、データレジスタの出力に設けられたリードゲートに
より、テスト動作時にデータバス上にデータレジスタか
らのデータが出力されるのを防止することができ、テス
ト動作時に、データレジスタを回路ブロック特定の信号
を構成するために利用することができる。

【０１６２】請求項５５に係る装置においては、請求項
５３の所定数のデータレジスタの最終段はデータレジス
タの出力データ信号がテストデータ出力端子へ伝達され
ており、これによりデータレジスタのテストを行なうこ
とができる。

【０１６３】請求項５６に関する装置においては、周辺
回路のデータレジスタを回路ブロック特定用のデータ格
納用レジスタとして利用しているため、回路ブロックの
分離および選択動作に用いられる回路の占有面積を低減
することができる。また、同一半導体チップ上に搭載さ
れたプロセッサが回路ブロック特定データをデータレジ
スタへ書込ゲートを介して書込んでいるため、回路ブロ
ック特定のためのデータを入力するための端子が不要と
なる。特に、データレジスタの格納データをデコードし
て回路ブロック指定信号を生成しており、回路ブロック
の数よりはるかに少ないビットのデータ信号を用いて回
路ブロック特定信号を生成することができ、回路規模お
よび占有面積を低減することができる。また、回路ブロ
ックそれぞれに対し分離／選択制御信号を入力する端子
が不要となり、テスト専用に用いられる端子数を低減す
ることができる。

【０１６４】請求項５７に係る装置においては、請求項
５６の装置がさらにアドレスデコーダが、プロセッサが
複数のレジスタを指定するアドレス信号を生成したとき
にイネーブル信号を生成しており、書込ゲートがこのイ
ネーブル信号に応答してデータバスをプロセッサが出力
したデータをデータレジスタへ書込んでおり、プロセッ
サの制御のもとに内部で回路ブロック特定データ信号の
データレジスタへのロードを行なうことができ、外部テ
スト装置の負荷が軽減される。

【０１６５】請求項５８に係る装置においては、請求項
５７の装置に加えてさらに、データレジスタのデータを
データバスへ通常動作モード時に出力するリードゲート
がテストモード動作時にはディスエーブルされ、データ
レジスタをデータバスから分離して回路ブロック特定の
ためのデータレジスタとして確実に利用することができ
る。

【０１６６】請求項５９に係る装置においては、複数の
データレジスタにカウンタからのカウント値がロードさ
れ、この複数のデータレジスタの保持するデータ信号が
デコードされて回路ブロック特定信号が生成され、この
回路データ特定信号に従って回路ブロックの分離／選択
が行なわれている。したがって、各回路ブロックに対し
て外部から分離／選択制御のための信号を印加する必要
はなく、テスト専用の端子数が低減される。またカウン
タを用いて回路ブロック特定データを生成するだけであ
り、回路構成は簡略化される。

【０１６７】請求項６０の装置においては、請求項５９
の装置においてプロセッサから特定のアドレス信号が出
力されたときアドレスデコーダがイネーブル信号を生成
し、このイネーブル信号により回路ブロック特定信号が
伝達されており、内部で回路ブロック特定信号の伝送タ
イミングを制御することができ、外部からこの伝送タイ
ミング制御信号を印加する必要がなく、テスト専用端子
数が低減される。

【０１６８】請求項６１の装置においては、上層配線よ
りテスト配線が形成されており、通常配線およびテスト
配線はそれぞれ独立にレイアウトを決定して最適化を行
なうことができる。またテスト配線は上層配線層だけで
あり、通常配線に対し影響を及ぼさないため、テスト設
計を容易に変更することができる。

【０１６９】

【実施例】

［実施例１］図１は、この発明の第１の実施例である半
導体集積回路装置の構成を概略的に示す図である。この
図１において、半導体集積回路装置９００は、３つの回
路ブロック（Ａ、Ｂ、Ｃ）２ａ、２ｂおよび２ｃを含
む。回路ブロック（Ａ）２ａは、その入力ノードがデー
タ入力端子８に接続され、回路ブロック（Ｃ）２ｃは、
その出力ノードがデータ出力端子９に接続される。デー
タ入力端子８およびデータ出力端子９は、それぞれ１ビ
ット単位でのデータの入力および出力を行なう端子であ
ってもよく、また回路ブロック（Ａ）、（Ｂ）および
（Ｃ）２ａ、２ｂおよび２ｃのそれぞれの構成に従っ
て、複数ビットを並列に出力する端子であってもよい。
以下の説明においては、説明を簡単にするために、デー
タ入力端子８およびデータ出力端子９は１ビットデータ
信号を入力および出力するように説明する。これは、テ
ストデータ信号についても同様である。

【０１７０】また「端子」は半導体集積回路装置９００
の外部からアクセス可能な回路点を示すが、この場合
は、半導体集積回路装置９００とは別に処理装置などの
機能回路が同じ半導体チップ上に搭載されている場合、
その「端子」は半導体チップ上の半導体集積回路装置９
００が機能回路とデータの入力または出力を行なう回路
点ではなく、パッケージ収納時における外部ピン端子に
直接接続される回路点である。

【０１７１】図１における半導体集積回路装置はさら
に、回路ブロック（Ａ）２ａと回路ブロック（Ｂ）２ｂ
の間の内部ノード３ａｂに設けられたセレクタ１ａと、
回路ブロック（Ｂ）２ｂと回路ブロック（Ｃ）２ｃの間
の内部ノード３ｂｃに設けられたセレクタ１ｂを含む。
セレクタ１ａは、その第１の入力に回路ブロック（Ａ）
２ａの出力ノードから出力されるデータ信号を受け、そ
の第２の入力にテストデータ入力端子５ａを介して与え
られるテストデータ信号を受け、その出力が回路ブロッ
ク（Ｂ）２ｂの入力ノードおよびテストデータ出力端子
７ａに接続される。セレクタ１ａはセレクタ選択入力端
子６ａを介して与えられるセレクタ選択信号によりその
第１および第２の入力に与えられるデータ信号の一方を
出力に伝達する。

【０１７２】セレクタ１ｂは、第１の入力に回路ブロッ
ク（Ｂ）２ｂの出力ノードからのデータ信号を、第２の
入力にテストデータ入力端子５ｂを介して与えられるテ
ストデータ信号を受ける。セレクタ１ｂの出力は回路ブ
ロック（Ｃ）２ｃの入力ノードに接続されるとともに、
テストデータ出力端子７ｂに接続される。セレクタ１ｂ
は、セレクタ選択入力端子６ｂを介して与えられる選択
制御信号に従って第１および第２の入力へ与えられたデ
ータ信号の一方を出力に伝達する。セレクタ１ａおよび
１ｂは、すべての内部ノード３ａｂおよび３ｃにそれぞ
れ配置される。すなわち、セレクタ１ａおよび１ｂは、
第１の入力に対応の回路ブロックの出力するデータ信号
を受け、第２の入力にテストデータ信号を受け、その出
力がデータ出力端子および対応の次段の回路ブロックの
入力ノードに接続される。規則性をもってセレクタを配
置することにより、テスト設計が容易となる。次に、半
導体集積回路装置９００のテスト動作について説明す
る。

【０１７３】回路ブロック（Ａ）２ａのテストを行なう
場合には、セレクタ１ａは、セレクタ選択入力端子６ａ
からの選択制御信号により、第１の入力選択状態に設定
される。回路ブロック（Ａ）２ａの出力ノードはセレク
タ１ａを介してテストデータ出力端子７ａに結合され
る。データ入力端子８からテストデータ信号を印加する
ことにより、回路ブロック（Ａ）２ａが所定の処理を実
行し、その処理結果を示すデータ信号をセレクタ１ａを
介してテストデータ出力端子７ａに伝達する。これによ
って回路ブロック（Ａ）２ａ単体での機能をテストする
ためのテストデータを用いて半導体集積回路装置９００
内に組込まれた回路ブロック（Ａ）２ａのテストを実行
することができる。

【０１７４】回路ブロック（Ｂ）２ｂのテストを行なう
場合には、セレクタ１ａはセレクタ選択入力端子６ａか
らの選択制御信号により第２の入力選択状態に設定さ
れ、セレクタ１ｂがセレクタ選択入力端子６ｂからの選
択制御信号により、第１の入力選択状態に設定される。
これによりテストデータ入力端子５ａ→セレクタ１ａ→
回路ブロック（Ｂ）２ｂ→セレクタ１ｂ→テストデータ
出力端子７ｂの経路により、回路ブロック（Ｂ）の入力
ノードおよび出力ノードへ外部からアクセスすることが
でき、回路ブロック（Ｂ）２ｂのテストを行なうことが
できる。

【０１７５】回路ブロック（Ｃ）２ｃのテストを行なう
場合には、セレクタ１ｂがセレクタ選択入力端子６ｂか
らの選択制御信号により、第２の入力選択状態に設定さ
れる。テストデータ入力端子５ｂに与えられたテストデ
ータ信号がセレクタ１ｂを介して回路ブロック（Ｃ）２
ｃへ与えられ、回路ブロック（Ｃ）２ｃの処理結果を示
すデータ信号がデータ出力端子９へ伝達される。これに
より、回路ブロック（Ｃ）２ｃ単体に対して確定された
テストデータを用いて半導体集積回路装置９００に組込
まれた回路ブロック（Ｃ）２ｃのテストを行なうことが
できる。

【０１７６】回路ブロック（Ａ）２ａと回路ブロック
（Ｂ）２ｂの間の内部ノード３ａｂは以下のようにして
テストされる。すなわち、回路ブロック（Ａ）２ａのテ
スト動作時においては、データ入力端子８→回路ブロッ
ク（Ａ）２ａ→セレクタ１ａ→テストデータ出力端子７
ａのデータ伝達経路が確立される。回路ブロック（Ｂ）
２ｂのテスト動作時には、テストデータ入力端子５ａ→
セレクタ１ａ→回路ブロック（Ｂ）２ｂ→セレクタ１ｂ
→テストデータ出力端子７ｂのデータ伝達経路が確立さ
れる。内部ノード３ａｂは、回路ブロック（Ａ）２ａの
テスト動作時と回路ブロック（Ｂ）２ｂのテスト動作時
において共に使用されている。したがって、回路ブロッ
ク（Ａ）２ａおよび回路ブロック（Ｂ）２ｂのテスト結
果を解析することにより、内部ノード３ａｂがテストさ
れる。たとえば、回路ブロック（Ａ）２ａおよび回路ブ
ロック（Ｂ）２ｂがともに異常な場合に内部ノード３ａ
ｂに異常があると判定される。内部ノード３ｂｃは、回
路ブロック（Ｂ）２ｂおよび回路ブロック（Ｃ）２ｃの
テストで重複して用いられるため、同様に内部ノード３
ｂｃのテストを行なうことができる。セレクタ１ａおよ
び１ｂは、ともに第２の入力がテストデータ入力端子５
ａおよび５ｂに接続されてそれぞれの出力がテストデー
タ出力端子７ａおよび７ｂに接続されている。したがっ
てセレクタ１ａおよび１ｂはそれぞれ正常に動作してい
るか（正常に選択動作を行なっているか）を容易にテス
トすることができる。

【０１７７】以上のように、この第１の実施例に従え
ば、半導体集積回路装置の内部ノードに２入力１出力の
セレクタを挿入し、対応の後段回路ブロックの入力ノー
ドおよび第１の入力を対応の前段の回路ブロックの出力
ノードに接続し、第２の入力をテストデータ入力端子に
接続し、出力をテストデータ出力端子に接続するように
セレクタを設定すれば、半導体集積回路装置内のすべて
のノードを外部アクセス可能状態に設定することがで
き、各回路ブロックのテスト、回路ブロック間の内部ノ
ード、およびセレクタのテストを容易に実施することが
できる。

【０１７８】［変更例］図２は、この発明の第１の実施
例の第１の変更例を示す図である。図２において、半導
体集積回路装置９００は、３つの回路ブロック（Ａ、
Ｂ、Ｃ）２ａ、２ｂおよび２ｃを含む。回路ブロック
（Ｃ）２ｃは２つの出力ノードを有し、図１に示す構成
と異なる。回路ブロックの名称の付与の簡略化のため、
半導体集積回路装置内の各回路ブロックは、常に回路ブ
ロック（Ａ）から始まって命名されるものとする。

【０１７９】回路ブロック（Ａ）２ａと回路ブロック
（Ｂ）２ｂの間の内部ノード３ａｂにセレクタ１ａが挿
入され、回路ブロック（Ｂ）２ｂと回路ブロック（Ｃ）
２ｃの間の内部ノード３ｂにセレクタ１ｂが挿入され
る。セレクタ１ａは第１の入力に回路ブロック（Ａ）２
ａの出力するデータ信号を受け、その第２の入力がデー
タ信号入力端子８ａに接続される。このデータ信号入力
端子８ａは、回路ブロック（Ａ）２ａに通常動作時にデ
ータ信号を与える。セレクタ１ｂは、第１の入力に、回
路ブロック（Ｂ）２ｂの出力するデータ信号を受け、そ
の第２の入力が回路ブロック（Ａ）２ａに通常動作時に
データ信号を与えるデータ入力端子８ｂに接続される。
セレクタ１ａおよび１ｂはそれぞれセレクタ選択入力端
子６ａおよび６ｂを介して与えられる選択制御信号によ
り選択状態が設定される。

【０１８０】半導体集積回路装置９００はさらに、回路
ブロック（Ｃ）２ｃとデータ信号出力端子９ａの間に介
挿されるセレクタ１ｃａと、回路ブロック（Ｃ）２ｃと
データ信号出力端子９ｂの間に介挿されるセレクタ１ｃ
ｂをさらに含む。セレクタ１ｃａは、その第１の入力に
回路ブロック２ａおよび２ｂの間の内部ノード３ａｂ上
のデータ信号を受ける。以下の説明において、特に回路
ブロックの名称が必要でない場合には、単に参照番号の
みを付して回路ブロックを特定する。

【０１８１】セレクタ１ｃａは、また回路ブロック２ｃ
の第１の出力ノードから出力されるデータ信号を第２の
入力に受け、その出力がデータ信号出力端子９ａに接続
される。セレクタ１ｃｂは、その第１の入力に内部ノー
ド３ｂｃ上のデータ信号を受け、第２の入力に回路ブロ
ック２ｃを出力するデータ信号を受ける。セレクタ１ｃ
ａおよび１ｃｂは、セレクタ選択入力端子６ｃを介して
与えられる選択制御信号によりその選択状態が決定され
る。次に動作について説明する。

【０１８２】回路ブロック２ａのテストを行なう場合、
セレクタ１ａは第１の入力選択状態に設定され、かつセ
レクタ１ｃａが第２の入力選択状態に設定される。この
場合、データ信号入力端子８ａに与えられたテストデー
タ信号は、回路ブロック２ａで処理を受けた後、セレク
タ１ａおよび１ｃａを介してデータ信号出力端子９ａに
出力される。回路ブロック２ｂのテスト動作時において
は、セレクタ１ａが第２の入力選択状態に設定され、セ
レクタ１ｂが第１の入力選択状態に設定され、セレクタ
１ｃｂが第２の入力選択状態に設定される。この状態に
おいては、データ信号入力端子８ｂに与えられたテスト
データ信号が回路ブロック２ｂで処理を受け、その処理
結果を示すデータ信号がセレクタ１ｂおよび１ｃｂを介
してデータ信号出力端子９ｂに伝達される。

【０１８３】回路ブロック２ｃのテスト動作時において
は、セレクタ１ｂが第２の入力選択状態に設定され、セ
レクタ１ｃａおよび１ｃｂは第１の入力設定状態に設定
される。この状態において、データ信号入力端子８ｂか
らテストデータ信号が入力され、セレクタ１ｂを介して
回路ブロック２ｃに与えられる。回路ブロック２ｃの処
理結果を示すデータ信号はセレクタ１ｃａおよび１ｃｂ
を介してデータ信号出力端子９ａおよび９ｂへ出力され
る。内部ノード３ａｂおよび３ｂｃのテストも図１に示
す構成と同様にして実現される。

【０１８４】テストデータ入力端子と通常動作時に与え
られるデータ信号を受けるデータ入力端子とが同じ端子
を用いて構成され、またテストデータ信号出力端子およ
び通常動作時に処理結果を示すデータ信号を出力するデ
ータ信号出力端子とが同じ端子を用いて構成される。こ
れにより、半導体集積回路装置の端子数を低減すること
ができる。

【０１８５】［実施例２］図３は、この発明の第２の実
施例である半導体集積回路装置の構成を示す図である。
図３において、半導体集積回路装置は、６個の回路ブロ
ック（Ａ〜Ｆ）２ａ〜２ｆを含む。この半導体集積回路
装置は、回路ブロック２ａの入力ノードｃ１に接続され
るデータ入力端子８ａと、回路ブロック２ａの入力ノー
ドａ１およびａ２にそれぞれ接続されるデータ入力端子
８ｂおよび８ｃと、回路ブロック２ｂの入力ノードｂ２
に接続されるデータ入力端子８ｄと、回路ブロック２ｄ
の出力ノードｂ２に接続されるデータ出力端子９ａと、
回路ブロック２ｃの出力ノードｃ５に接続されるデータ
出力端子９ｂと、回路ブロック２ｅの出力ノードｅ３に
接続されるデータ出力端子９ｃを含む。

【０１８６】図３に示す半導体集積回路装置９００の構
成において、任意の２つの回路ブロックの間の相互接続
経路（内部ノード）に、２入力１出力のセレクタが介挿
される。セレクタ１ｅは、その第１の入力に、回路ブロ
ック２ａの出力ノードｅ３からのデータ信号を受け、そ
の第２の入力のテストデータ入力端子５ａからのテスト
データ信号を受け、その出力は回路ブロック２ｃの入力
ノードｃおよび回路ブロック２ｂの入力ノードｂ１に接
続される。セレクタ１ａは、選択制御信号Ｔ＆！Ａによ
りその入力選択状態が決定される。この選択制御信号Ｔ
＆！Ａは、テストモード指示信号Ｔと、回路ブロック指
定信号Ａの反転信号！Ａの論理積を示す。この回路ブロ
ック指定信号Ａの発生態様については後に詳細に説明す
る。制御信号！Ａは、回路ブロック（Ａ）２ａが指定さ
れたときには、論理“０”となる。セレクタ１ａは、選
択制御信号Ｔ＆！Ａが論理“１”のときに、テストデー
タ入力端子５ａから第２の入力に与えられたテストデー
タ信号を選択して出力し、選択制御信号Ｔ＆！Ａが論理
“０”のときには、回路ブロック（Ａ）２ａの出力ノー
ドａ３から第１の入力に与えられたデータ信号を選択し
て出力する。セレクタ１ａの出力は、また、テストデー
タ出力端子７ａに接続される。

【０１８７】セレクタ１ｂは、回路ブロック（Ｂ）２ｂ
の出力ノードｂ３から出力されるデータ信号を第１の入
力に受け、第２の入力にテストデータ入力端子５ｂから
与えられるテストデータ信号を受ける。セレクタ１ｂの
出力は、テストデータ出力端子７ｂ、回路ブロック
（Ｃ）２ｃの入力ノードｃ３、および回路ブロック
（Ｆ）２ｆの入力ノードｆ２に接続される。セレクタ１
ｂは選択制御信号Ｔ＆！Ｂが論理“１”のときに、第２
の入力に与えられたテストデータ信号を選択し、選択制
御信号Ｔ＆！Ｂが論理“０”のときには、回路ブロック
（Ｂ）２ｂからその第１の入力に与えられた信号を選択
して出力する。

【０１８８】セレクタ１ｃａは、回路ブロック（Ｃ）の
出力ノードｃ４から出力されるデータ信号を受ける第１
の入力と、テストデータ入力端子５ｃａから与えられる
テストデータ信号を受ける第２の入力と、回路ブロック
（Ｄ）２ｄの入力ノードｄ１に接続されかつ後に説明す
るセレクタ１ｆの第２の入力に接続される出力とを有す
る。セレクタ１ｃａは、選択制御信号Ｔ＆！Ｃが論理
“１”のときは、第２の入力にテストデータ入力端子５
ｃを介して与えられたテストデータ信号を選択して出力
し、選択制御信号Ｔ＆！Ｃが論理“０”のときには、回
路ブロック（Ｃ）２ｃの出力ノードｃ４から第１の入力
に与えられたデータ信号を選択して出力する。

【０１８９】セレクタ１ｃｂは、回路ブロック（Ｃ）２
ｃの出力ノードｃ６からの出力データ信号を受ける第１
の入力と、テストデータ入力端子５ｃｂから与えられた
データ信号を受ける第２の入力と、回路ブロック（Ｅ）
２ｅの入力ノードｅ１、回路ブロック（Ｆ）２ｆの入力
ノードｆ１およびテストデータ信号出力端子７ｃに接続
される出力とを有する。セレクタ１ｃｂは、選択制御信
号Ｔ＆！Ｃが論理“１”のときには、その第２の入力を
テストデータ入力端子５ｃから与えられたテストデータ
信号を選択して出力し、選択制御信号Ｔ＆！Ｃが論理
“０”のときには、回路ブロック（Ｃ）２ｃの出力ノー
ドｃ６からその第１の入力に与えられたデータ信号を選
択して出力する。

【０１９０】セレクタ１ｆは、回路ブロック（Ｆ）２ｆ
の出力ノードのｆ３から出力されるデータ信号を受ける
第１の入力と、セレクタ１ｃａの出力するデータ信号を
受ける第２の入力と、回路ブロック（Ｅ）２ｅの入力ノ
ードｅ２およびテストデータ出力端子７ｆに接続される
出力とを有する。セレクタ１ｆは、選択制御信号Ｔ＆！
Ｆが論理“１”のときは、その第２の入力へ与えられた
データ信号を選択して出力し、選択制御信号Ｔ＆！Ｆが
論理“０”のときには、その第１の入力に与えられたデ
ータ信号を選択して出力する。

【０１９１】セレクタ１ｃａとセレクタ１ｆはその入力
が異なる回路ブロック（ＣおよびＦ）２ｃおよび２ｆに
接続される。この異なる回路ブロックに対して設けられ
たセレクタの出力と第２の入力とを直列データ伝搬経路
を形成する様に相互接続することによりテストデータ信
号入出力端子５ｃａおよび７ｆをセレクタ１ｃａとセレ
クタ１ｆで利用することができ、テストデータ信号出力
端子の数を低減することもできる。このテストデータ出
力端子の数を１つの回路ブロックについて可観測かつ可
制御でないノードの数の最大値以上に設定する。これに
より、必要最小限のテストデータ出力端子の数を用いて
セレクタを多重化して利用することができる。上述のよ
うに、任意の２つの回路ブロックの間に２入力１出力の
セレクタを設け、セレクタの出力を対応の回路ブロック
の入力ノードおよびテストデータ出力端子または異なる
回路ブロックのセレクタの第２の入力に接続することに
より、セレクタの配置に規則性が得られ、セレクタの配
置すなわちテスト設計が容易となる。次に図３に示す装
置における回路ブロックのテストを実施する方法につい
て説明する。

【０１９２】回路ブロック（Ｃ）２ｃのテストを実施す
る場合について説明する。回路ブロック（Ｃ）２ｃの可
観測かつ可制御でないノード（外部端子に接続されない
ノード）は、入力ノードｃ２およびｃ３ならびに出力ノ
ードｃ４およびｃ６である。テストモード指示信号Ｔを
論理“１”のテストモード指示状態に設定し、回路ブロ
ック（Ｃ）２ｃに対する回路ブロック指定信号Ｃを論理
“１”とする。 回路ブロック指定信号Ａ、Ｂおよび
Ｆの論理は“０”の状態に維持する。この条件のもとで
は、選択制御信号Ｔ＆！Ｃが論理“０”となり、選択制
御信号Ｔ＆！Ａ、Ｔ＆！ＢおよびＴ＆！Ｆが論理“１”
となる。セレクタ１ａ、１ｂおよび１ｆが第２の入力に
与えられたデータ信号を選択する状態に設定され、セレ
クタ１ｃａおよび１ｃｂが第１の入力に与えられたデー
タ信号を選択する状態に設定される。回路ブロック
（Ｃ）２ｃは、入力ノードｃ２はセレクタ１ａを介して
テストデータ入力端子５ａに結合され、入力ノードｃ３
は、セレクタ１ｂを介してテストデータ入力端子５ｂに
結合され、出力ノードｃ４は、セレクタ１ｃａおよび１
ｆを介してテストデータ出力端子７ｆに結合され、出力
ノードｃ６は、セレクタ１ｃｄを介してテストデータ出
力端子７ｃに結合される。回路ブロック（Ｃ）２ｃの出
力ノードｃ１〜ｃ６のすべてが可観測および可制御とな
り、回路ブロック（Ｃ）２ｃへ外部からテストデータ信
号の入出力を行なうことができ、回路ブロック（Ｃ）２
ｃの単体の設計時に準備されかつ確立されたテストデー
タを用いて回路ブロック（Ｃ）２ｃのテストを実施する
ことができる。

【０１９３】なおすなわち、回路ブロック♯のテストを
行なう場合、回路ブロック指定信号♯を論理“１”の状
態に設定し、回路ブロック♯の出力ノードに設けられた
セレクタをテストデータ選択状態とすることにより、半
導体集積回路装置９００内の任意の回路ブロックの入出
力ノードをすべて可観測かつ可制御とすることができ
る。

【０１９４】上述のように、任意の回路ブロック間の相
互接続回路に２入力１出力のセレクタを設け、セレクタ
の選択制御信号としてテストモード指示信号と対応の回
路ブロックを指定する回路ブロック指定信号の反転信号
とを用いることにより、半導体集積回路装置９００内の
内部ノードをすべて外部からアクセス可能状態に設定す
ることができる。これにより各回路ブロックに対して回
路ブロック単体のテスト時の確立されたテストデータを
用いてテストを実施することができる。

【０１９５】また、異なる回路ブロックの出力ノードに
設けられたセレクタの出力と第２の入力とを直接運搬経
路を形成するように相互接続することにより、テストデ
ータ入力／出力端子を複数の回路ブロックにより共用す
ることができ、テストデータ入力／出力端子数を低減す
ることができる。また、セレクタは規則性をもって配置
されるため、テスト設計が容易となり、設計変更に柔軟
に対応することができる。対応する２つの回路ブロック
間の内部ノードのテストについては、２つの回路ブロッ
クのテストにより該内部ノードが重複して利用されるた
め、内部ノードのテストをおこなうことができる。ま
た、さらにセレクタは第２の入力がテストデータ信号を
受けかつその出力がテストデータ出力端子に結合される
ため、セレクタのテストを実施することができる。

【０１９６】［実施例３］図４は、この発明の半導体集
積回路装置の第３の実施例の構成を示す図である。この
図４に示す半導体集積回路装置の構成においては、それ
ぞれ内部ノード（データ入出力端子に接続される内部ノ
ードを含む）に２入力１出力のセレクタが介挿される。
回路ブロックの出力ノードに接続されるセレクタは、選
択制御信号としてテストモード指示信号と対応の回路ブ
ロック指定信号の反転信号の論理積による得られる信号
を受ける。データ入力端子に与えられたデータ信号を受
けるセレクタは、テストモード指示信号のみを選択制御
信号として受ける。異なる回路ブロックに対して設けら
れたセレクタは多重化（出力と第２の入力とが直接デー
タ伝搬経路を形成する様に相互接続される）される。他
のセレクタの配置の規則は、図３に示す第２の実施例の
セレクタ配置の規則と同じである。

【０１９７】図４において、半導体集積回路装置９００
は、データ入力端子８ａ〜８ｄ、データ出力端子９ａ〜
９ｃ、および回路ブロック（Ａ〜Ｆ）２ａ〜２ｆを含
む。

【０１９８】セレクタ１ｇａは、その第１の入力にデー
タ入力端子８ａからのデータ信号を受け、その第２の入
力にテストデータ入力端子５ｇからのテストデータ信号
を受け、その出力が回路ブロック（Ｃ）２ｃの入力ノー
ドｃ１に接続され、かつセレクタ１ｇｂの第２の入力に
接続される。セレクタ１ｇｂは、その第１の入力にデー
タ入力端子８ｂからのデータ信号を受け、第２の入力に
セレクタ１ｇａの出力データ信号を受け、その出力が回
路ブロック（Ａ）２ａの入力ノードａ１およびセレクタ
１ｇｄの第２の入力に接続される。セレクタ１ｇｄは、
その第１の入力にデータ入力端子８ｄからのデータ信号
を受け、その出力が回路ブロック（Ｂ）２ｂの入力ノー
ドｂ２およびテストデータ出力端子７ｇｂに接続され
る。セレクタ１ｇｃは、その第１の入力にデータ入力端
子８ｃからのデータ信号を受け、その第２の入力はテス
トデータ入力端子５ｇｂに接続される。セレクタ１ｇｃ
の出力は、回路ブロック（Ａ）２ａの入力ノードａ２お
よびテストデータ出力端子７ｇａに接続される。

【０１９９】セレクタ１ｇａ〜１ｇｂはテストモード指
示信号Ｔが論理“１”にあり、テストモードを指定して
いるときには、その第２の入力に与えられたデータ信号
を選択して出力する。

【０２００】セレクタ１ａは、その第１の入力が回路ブ
ロック（Ａ）２ａの出力ノードａ３に接続され、その第
２の入力がテストデータ入力端子５ａに接続され、その
出力が回路ブロック（Ｃ）２ｃの入力ノードｃ２、およ
び回路ブロック（Ｂ）２ｂの入力ノードｂ１に接続され
る。セレクタ１ａは、選択制御信号Ｔ＆！Ａによりその
入力選択状態が決定される。

【０２０１】セレクタ１ｂは、その第１の入力が回路ブ
ロック（Ｂ）２ｂの出力ノードｂ３に接続され、その第
２の入力がテストデータ入力端子５ｂに接続され、その
出力はテストデータ出力端子７ｂ、回路ブロック（Ｃ）
２ｃの入力ノードｃ３および回路ブロック（Ｆ）２ｆの
入力ノードｆ２に接続される。セレクタ１ｂは、選択制
御信号Ｔ＆！Ｂによりその入力選択状態が決定される。

【０２０２】セレクタ１ｃａは、その第１の入力が回路
ブロック（Ｃ）２ｃの出力ノードｃ４に接続され、その
第２の入力がテストデータ入力端子５ｃｂに接続され、
その出力が回路ブロック（Ｄ）２ｄの入力ノードｄ１お
よびセレクタ１ｆの第２の入力に接続される。セレクタ
１ｃａは、選択制御信号Ｔ＆！Ｃによりその入力選択状
態が決定される。

【０２０３】セレクタ１ｃｃは、その第１の入力が回路
ブロック（Ｃ）２ｃの出力ノードｃ６に接続され、その
第２の入力はテストデータ入力端子５ｃａに接続され、
その出力は回路ブロック（Ｅ）２ｅの入力ノードｅ１、
回路ブロック（Ｆ）２ｆの入力ノードｆ１、およびテス
トデータ出力端子７ｃに接続される。セレクタ１ｃｃ
は、セレクタ１ｃａと同様、選択制御信号Ｔ＆！Ｃによ
りその入力選択状態が決定される。

【０２０４】セレクタ１ｆは、第１の入力が回路ブロッ
ク（Ｆ）２ｆの出力ノードｆ３に接続され、その第２の
入力がセレクタ１ｃａの出力に接続され、その出力が回
路ブロック（Ｅ）２ｅの入力ノードｅ２およびテストデ
ータ出力端子７ｆに接続される。セレクタ１ｆは、選択
制御信号Ｔ＆！Ｆにより、その入力選択状態が決定され
る。

【０２０５】セレクタ１ｃｂは、その第１の入力が回路
ブロック（Ｃ）２ｃの出力ノードｃ５に接続され、その
第２の入力がテストデータ入力端子５ｃｃに接続され、
その出力はセレクタ１ｅの第２の入力およびデータ出力
端子９ｂに接続される。セレクタ１ｃｄは、選択制御信
号Ｔ＆！Ｃにより入力選択状態が決定される。

【０２０６】セレクタ１ｄは、その第１の入力が回路ブ
ロック（Ｄ）２ｄの出力ノードｄ２に接続され、その出
力がセレクタ１ｅの第２の入力接続されかつデータ出力
端子９ａに接続される。セレクタ１ｄは、選択制御信号
Ｔ＆！Ｄによりその入力選択状態が決定される。

【０２０７】セレクタ１ｅは、その第１の入力が回路ブ
ロック（Ｅ）２ｅの出力ノードｅ３に接続され、その第
２の入力がセレクタ１ｄの出力に接続され、その出力が
テストデータ出力端子７ｅおよびデータ出力端子９ｃに
接続される。セレクタ１ｅは選択制御信号Ｔ＆！Ｅによ
りその入力選択状態が決定される。

【０２０８】セレクタ１ａ、１ｂ、１ｃａ、１ｃｂ、１
ｃｃ、１ｄ、１ｅおよび１ｆは、選択制御信号Ｔ＆！♯
（♯は回路ブロック指定信号）の論理が“１”のとき
に、その第２の入力へ与えられた信号を選択して出力す
る。

【０２０９】この図４に示す半導体集積回路装置の構成
の場合、すべてのノードに対して２入力１出力のセレク
タが配置される。回路ブロックの出力ノードに配置され
るセレクタへは、選択制御信号Ｔ＆！♯が与えられる。
異なる回路ブロックに対して用いられたセレクタは多重
化される。データ入力端子に設けられるセレクタは、テ
ストモード指示信号を選択制御信号として受ける。した
がって、セレクタの配置の規則性がより改善されてお
り、よりテスト設計が容易となり、設計変更に対しても
柔軟に対応することができる。次に回路ブロックのテス
ト方法について説明する。

【０２１０】テストモード時においては、テストモード
指示信号Ｔが論理“１”に設定される。このように、入
力端子８ａ〜８ｄに接続されるセレクタ１ｇａ〜１ｇｄ
がすべて第２の入力選択状態に設定される。回路ブロッ
ク（Ａ）２ａに対しては、以下のようにして、テストが
実施される。回路ブロック指定信号Ａのみが“１”に設
定され、残りの回路ブロック指定信号Ｂ〜Ｆはすべて論
理“０”に設定される。回路ブロック（Ａ）２ａは出力
ノードａ３に対して設けられセレクタ１ａが第１の入力
ノード選択状態とされ、残りの他の回路ブロックの出力
ノードに設けられたセレクタは、第２の入力に与えられ
たデータ信号を選択する状態に設定される。回路ブロッ
ク（Ａ）２ａは入力ノードａ１に対しては、テストデー
タ入力端子５ｇａ、セレクタ１ｇａおよび１ｇｂを介し
てテストデータ信号が印加され、入力ノードａ２に対し
ては、セレクタ１ｇｃを介してテストデータ入力端子５
ｇｂからテストデータ信号が印加される。この回路ブロ
ック（Ａ）２ａの出力ノードａ３から出力されるデータ
信号はセレクタ１ａを介してテストデータ出力端子７ａ
に出力される。これにより、回路ブロック（Ａ）２ａ単
体のテストデータを用いてこの回路ブロック（Ａ）２ａ
のテストを実施することができる。

【０２１１】回路ブロック（Ｂ）２ｂのテスト時におい
ては、入力ノードｂ１には、テストデータ入力端子５ａ
およびセレクタ１ａを介してテストデータ信号が印加さ
れ、入力ノードｂ２に対しては、テストデータ入力端子
５ｇａ、セレクタ１ｇａ、１ｇｂおよび１ｇｄを介して
テストデータ信号が印加される。回路ブロック（Ｂ）２
ｂの動作結果を示すデータ信号は、その出力ノードｂ３
からセレクタ１ｂを介してテストデータ出力端子７ｂに
出力される。

【０２１２】回路ブロック（Ｃ）２ｃのテストを実施す
る場合には、入力ノードｃ１へは、テストデータ信号が
テストデータ入力端子５ｇａおよびセレクタ１ｇａを介
して与えられ、入力ノードｃ２には、テストデータ入力
端子５ａおよびセレクタ１ａを介してテストデータ信号
が印加され、入力ノードｃ３には、テストデータ入力端
子５ｂおよびセレクタ１ｂを介してテストデータ信号が
印加される。回路ブロック（Ｃ）２ｃの出力ノードｃ４
からのデータ信号は、セレクタ１ｃａおよび１ｆを介し
てテストデータ出力端子７ｆに伝達され、出力ノードｃ
５からのデータ信号はセレクタ１ｃｂを介してデータ出
力端子９ｂに伝達され、出力ノードｃ６からのデータ信
号は、セレクタ１ｃｃを介してテストデータ出力端子７
ｃに出力される。

【０２１３】回路ブロック（Ｄ）２ｄのテスト実施にお
いては、テストデータ信号がテストデータ入力端子５ｃ
ｂからセレクタ１ｃａを介して入力ノードｄ１に印加さ
れる。回路ブロック（Ｄ）２ｄから出力されるデータ信
号は、出力ノードｄ２からセレクタ１ｄを介してデータ
出力端子９ａに伝達される。

【０２１４】回路ブロック（Ｅ）２ｅのテストの実施の
場合には、入力ノードｅ１に対するテストデータ信号は
テストデータ入力端子５ｃａからセレクタ１ｃｃを介し
て印加され、入力ノードｅ２に対しては、テストデータ
信号がテストデータ入力端子５ｃｂおよびセレクタ１ｃ
ａ，１ｆを介して印加される。回路ブロック（Ｅ）２ｅ
から出力されるデータ信号は出力ノードｅ３からセレク
タ１ｅを介してデータ出力端子９ｃへ伝達される。

【０２１５】回路ブロック（Ｆ）２ｆのテスト時には、
入力ノードｆ１がテストデータ入力端子５ｃａへセレク
タ１ｃｃを介して結合され、入力ノードｆ２がセレクタ
１ｂを介してテストデータ入力端子５ｂに結合され、出
力ノードｆ３がセレクタ１ｆを介してテストデータ出力
端子７ｆに結合される。

【０２１６】以上のようにして、半導体集積回路装置９
００のすべての内部ノードに対してテスト動作時には外
部からアクセス可能となり、回路ブロック単体に対して
確立されたテストデータを用いて各回路ブロックのテス
トを実施することができる。

【０２１７】以上のように、この第３の実施例の構成に
従えば、半導体集積回路装置のすべての内部ノードに対
して２入力１出力のセレクタを設け、このセレクタの配
置に対し規則性をもたせたため、すべてのノードが可観
測かつ可制御となるとともに、テストデータ入出力端子
数を低減することができ、またテスト設計が容易となる
とともに設計変更に柔軟に対応することができる。ま
た、回路ブロック間の相互接続回路（内部ノード）につ
いては、２つの回路ブロックのテスト結果を利用するこ
とによりテストすることができる。

【０２１８】［実施例４］図５は、この発明の第４の実
施例である半導体集積回路装置の構成を示す図である。
図５においては２つの回路ブロック（Ａ、Ｂ）２ａおよ
び２ｂを代表的に示す。この図５に示す半導体集積回路
装置の構成においては、２つの回路ブロック２ａおよび
２ｂの間の接続経路に挿入されたセレクタ１ａの出力と
回路ブロック（Ｂ）２ｂの入力ノードｂ１の間にスルー
ラッチ１０ａが挿入される。スルーラッチ１０ａは、制
御信号φＳを受けるクロック入力Ｋと、セレクタ１ａの
出力からのデータ信号を受ける入力Ｄと、回路ブロック
（Ｂ）２ｂの入力ノードｂ１に接続される出力Ｑを有す
る。スルーラッチ１０ａは、制御信号φＳが第１の論理
状態のときにスルー状態とされ、その入力Ｄに与えられ
たデータ信号を出力Ｑを介して出力する。制御信号φＳ
の第２の論理状態のときには、このスルーラッチ１０ａ
はラッチ状態となり、制御信号φＳの第２の論理状態遷
移前の入力Ｄに与えられたデータ信号をラッチして入力
Ｄと出力Ｑと分離するとともに、そのラッチ信号を出力
Ｑから持続的に出力する。このスルーラッチ１０ａに与
えられる制御信号φＳは、通常動作モード時において
は、スルーラッチ１０ａはスルー状態に設定し、テスト
動作モード時において回路ブロック（Ａ）２ａまたはセ
レクタ１ａのテストが行なわれる場合には、スルーラッ
チ１０ａをラッチ状態に設定する。回路ブロック（Ｂ）
２ｂのテストが実施される場合には、このスルーラッチ
１０ａはスルー状態に設定される。セレクタ１ａへセレ
クタ選択端子６ａを介して選択制御信号Ｔ＆！Ａが与え
られる場合、制御信号φＳとしては、信号Ｔ＆Ａを用
い、この制御信号φＳ（Ｔ＆Ａ）の論理“０”のときの
スルー状態に設定するように構成することにより所望の
状態にスルーラッチ１０ａを設定することができる。

【０２１９】図６は、図５に示すスルーラッチ１０ａの
構成の一例を示す図である。図６のスルーラッチ１０ａ
は、制御信号φＳを反転し、反転制御信号！φＳを生成
するインバータ１１と、制御信号φＳおよび！φＳに応
答して導通するトランスミッションゲート１２と、信号
線１３上のデータ信号をラッチするたとえば２段のイン
バータで構成されるラッチ１４を含む。トランスミッシ
ョンゲート１２は、ｐチャネルＭＯＳトランジスタ（絶
縁ゲート型電界効果トランジスタ）とｎチャネルＭＯＳ
トランジスタの並列接続により構成され、制御信号φＳ
が論理“０”のときのトランスミッションゲート１２が
導通状態とされ、制御信号φＳが論理“１”のときに遮
断状態とされる。トランスミッションゲート１２が導通
状態のときにこのスルーラッチ１０ａがスルー状態とさ
れ、トランスミッションゲート１２が遮断状態のときに
このスルーラッチ１０ａがラッチ状態とされる。

【０２２０】図５に示すように、セレクタ１ａの出力と
次段の対応の回路ブロック（Ｂ）２ｂの入力ノードとの
間にスルーラッチ１０ａを設けることにより以下の利点
が得られる。テスト対象が回路ブロック（Ａ）２ａの場
合は、スルーラッチ１０ａはラッチ状態とされる。これ
により、回路ブロック（Ｂ）２ｂの入力ノードｂ１のデ
ータ信号はその論理が変化せず、一定の状態に保持され
る。これにより、回路ブロック（Ｂ）２ｂの動作（内部
回路素子のトランジスタのスイッチング動作）を防止す
ることができ、回路ブロック（Ｂ）２ｂの動作によるノ
イズの発生を抑制することができ、正確にテスト対象と
なる回路ブロック２ａはセレクタ１ａのテストを実施す
ることができる。セレクタ１ａがテスト対象のときスル
ーラッチ１０ａがラッチ状態とされてもよい。

【０２２１】［実施例５］図７は、この発明の第５の実
施例である半導体集積回路装置の構成を示す図である。
図７に示す半導体集積回路装置の構成においては、２つ
の回路ブロック（ＡおよびＢ）２ａおよび２ｂを代表的
に示す。この半導体集積回路装置９００は、さらにデー
タ出力端子９ｃへデータ信号を出力する出力バッファ１
６ａを含む。先の実施例と同様、内部ノードには、セレ
クタ１ａａおよび１ａｂが挿入される。セレクタ１ａａ
は、第１の入力が回路ブロック（Ａ）の出力ノードａ３
からのデータ信号を受けるように接続され、その第２の
入力がテストデータ入力端子５ａｂからのテストデータ
信号を受けるように接続される。セレクタ１ａｂは、そ
の第１の入力が、回路ブロック（Ａ）２ａの出力ノード
ａ４からのデータ信号を受けるように接続され、その第
２の入力がテストデータ入力端子５ａａからのテストデ
ータ信号を受けるように接続される。セレクタ１ａａお
よび１ａｂは、セレクタ選択入力端子６ａに与えられる
選択制御信号に従ってその入力選択状態が決定される。
セレクタ１ａａの出力は回路ブロック（Ｂ）２ｂの入力
ノードｂ１とテストデータ出力端子７ａに接続される。

【０２２２】セレクタ１ａｂと出力バッファ１６ａの間
にスルーラッチ１０ｂが挿入される。スルーラッチ１０
ｂは制御信号φＳをクロック入力ノードＫに受け、その
入力Ｄにセレクタ１ａｂの出力するデータ信号を受け、
その出力Ｑが出力バッファ１６ａの入力に接続される。
スルーラッチ１０ｂは、回路ブロック（ＡおよびＢ）２
ａおよび２ｂならびにセレクタ１ａａおよび１ａｂのテ
スト動作時においては、ラッチ状態に設定される。出力
バッファ１６ａのテスト動作時および通常動作時におい
ては、このスルーラッチ１０ｂはスルー状態に設定され
る。出力バッファ１６ａは、データ出力端子９ｃに接続
される外部配線を高速で駆動する必要があり、比較的大
きな駆動力を有する。したがって、出力バッファ１６ａ
が動作したときには、比較的大きなスイッチングノイズ
（データ出力端子９ｃにおけるリンギングおよび電源電
圧の変動など）が生じるおそれがある。したがって、こ
の回路ブロック２ａおよび２ｂならびにセレクタ１ａａ
および１ａｂのテスト動作時において、スルーラッチ１
０ｂをラッチ状態に設定し、出力バッファ１６ａの動作
を禁止することにより、このテスト動作時における出力
バッファ１６ａのスイッチング動作に起因するノイズの
発生を抑制することができ、正確に回路ブロックまたは
セレクタのテストを正確に実施することができる。

【０２２３】［実施例６］図８は、この発明の第６の実
施例である半導体集積回路装置の構成を示す図である。
図８においては、２つの回路ブロック（ＡおよびＢ）２
ａおよび２ｂを代表的に示す。図８において２つの回路
ブロック（ＡおよびＢ）２ａおよび２ｂの間の相互接続
経路に２つのセレクタ１ａおよび２１ａが挿入される。
セレクタ１ａは、その第１の入力に回路ブロック２ａの
出力ノードａ３からのデータ信号を受け、その第２の入
力に、テストデータ入力端子５ａからのテストデータ信
号を受ける。セレクタ２１ａは、その第１の入力にセレ
クタ１ａの出力からのデータ信号を受け、その第２の入
力に固定データ（論理“１”または“０”）のデータを
受ける。セレクタ１ａの出力は、またテストデータ出力
端子７ａに接続され、セレクタ２１ａの出力は、回路ブ
ロック（Ｂ）２ｂの入力ノードｂ１に接続される。セレ
クタ１ａは、セレクタ選択入力端子６ａａからの選択制
御信号によりその入力選択状態が設定され、セレクタ２
１ａは、セレクタ選択入力端子６ａｂからの選択制御信
号によりその入力選択状態が決定される。次に動作につ
いて説明する。

【０２２４】回路ブロック（Ａ）２ａのテストを実施す
る場合、セレクタ１ａは、第１の入力選択状態に設定さ
れ、セレクタ２１ａは第２の入力選択状態に設定され
る。この状態においては、回路ブロック２ａの出力ノー
ドａ２がセレクタ１ａを介してテストデータ出力端子７
ａに結合される。回路ブロック２ｂの入力ノードｂ１へ
は、固定データ（論理“１”または“０”）が与えられ
る。この状態においては、回路ブロック２ｂにおいて
は、内部のスイッチングトランジスタが動作せず、回路
ブロック（Ｂ）２ｂの内部状態が一定に保持される。こ
れにより、回路ブロック（Ａ）２ａのテスト実施時にお
いて回路ブロック（Ｂ）２ｂからのノイズ発生を抑制す
ることができる。

【０２２５】回路ブロック（Ｂ）２ｂのテスト動作時に
おいては、セレクタ１ａが第２の入力選択状態、セレク
タ２１ａが第１の入力選択状態にそれぞれ設定され、テ
ストデータ入力端子５ａからのテストデータ信号が回路
ブロック（Ｂ）２ｂの入力ノードｂ１へ与えられる。こ
のとき、回路ブロック（Ａ）２ａの動作を禁止する場合
には、この回路ブロック２ａの入力ノードａ１およびａ
２の前段にセレクタ２１ａと同様の構成のセレクタが設
けられればよい。すなわち、この図８に示す構成におい
て出力変化抑止用のセレクタを先の図１ないし図４に示
すセレクタの出力に接続することにより、ある回路ブロ
ックのテスト動作時において他の回路ブロックをすべて
非動作状態とすることができ、正確に回路ブロック単体
のテストを実施することができる。

【０２２６】［実施例７］図９は、この発明の第７の実
施例である半導体集積回路装置の構成を示す図である。
図９においては、２つの回路ブロック（ＡおよびＢ）２
ａおよび２ｂと１つ出力バッファ１６ａを代表的に示
す。複数の回路ブロックおよび複数の出力バッファが設
けられている場合においても同様にこの構成を拡張する
ことができる。

【０２２７】回路ブロック（Ａ）２ａと回路ブロック
（Ｂ）２ｂの間の相互接続経路にセレクタ１ａａが挿入
され、回路ブロック（Ａ）２ａと出力バッファ１６ａの
間にセレクタ１ａｂおよび２１ａが挿入される。セレク
タ１ａａはその第１の入力が回路ブロック２ａの出力ノ
ードａ３からのデータ信号を受け、その第２の入力にテ
ストデータ入力端子５ａｂからのテストデータ信号を受
ける。セレクタ１ａａの出力はテストデータ出力端子７
ａａおよび回路ブロック２ｂの入力ノードｂ１に接続さ
れる。

【０２２８】セレクタ１ａｂは、その第１の入力に回路
ブロック２ａの出力ノードａ４からのデータ信号を受
け、その第２の入力にテストデータ入力端子５ａａから
のテストデータ信号を受ける。セレクタ１ａｂの出力
は、テストデータ出力端子７ａｂに接続されかつセレク
タ２１ａの第１の入力に接続される。セレクタ２１ａの
第２の入力は固定データ（論理“１”または“０”）が
与えられる。セレクタ２１ａの出力へは出力バッファ１
６ａの入力に接続される。セレクタ１ａａ、１ａｂおよ
びセレクタ２１ａへは、セレクタ選択入力端子６ａから
の選択制御信号が共通に与えられるように示される。セ
レクタ２１ａへは、別のセレクタ選択入力端子から選択
制御信号が印加され、回路ブロック（Ａ）２ａのテスト
を実施する場合に回路ブロック（Ａ）２ａと出力バッフ
ァ１６ａとを分離するとともに、出力バッファ１６ａ単
体のテストが実施されるように構成されてもよい。以下
の説明においては、単に出力バッファ１６ａの動作は回
路ブロック（Ｂ）２ｂの動作に対して影響を及ぼす場合
についてのみ考案される。回路ブロック（Ａ）２ａのテ
ストを実施する場合には、セレクタ１ａａおよび１ａｂ
が第１の入力選択状態に設定される。テスト時、回路ブ
ロック（Ａ）２ａへは、データ入力端子８ａおよび８ｂ
からのテストデータ信号が入力ノードａ１およびａ２へ
与えられ、出力ノードａ３およびａ４からのデータ信号
はセレクタ１ａａおよび１ａｂを介してテストデータ出
力端子７ａａおよび７ａｂへ出力される。

【０２２９】回路ブロック（Ｂ）２ｂのテストを実施す
る場合、セレクタ１ａａ、１ａｂおよび２１ａは第２の
入力選択状態に設定される。出力バッファ１６ａには、
セレクタ２１ａから固定データ（論理“１”または
“０”）が与えられ、出力バッファ１６ａのスイッチン
グ動作が禁止される。この状態において、回路ブロック
（Ｂ）２ｂの入力ノードｂ１へテストデータ入力端子５
ａｂからセレクタ１ａａを介してテストデータ信号が印
加される。回路ブロック（Ｂ）２ｂからのテストデータ
信号は出力ノードｂ３およびｂ４を介してデータ出力端
子９ａおよび９ｂを介して出力される。

【０２３０】テスト動作時において大きな駆動力を有
し、リンギングなどのノイズ発生の原因となる出力バッ
ファ１６ａを不動作状態とすることにより、正確にテス
ト対象となる回路ブロックのテストを実施することがで
きる。

【０２３１】［実施例８］図１０は、この発明の第８の
実施例である半導体集積回路装置の構成を示す図であ
る。図１０において、半導体集積回路装置に含まれる複
数の回路ブロックのうちの１つの回路ブロックに関連す
る単位ブロックの構成を示す。図１０において、単位ブ
ロック９１０は、所定の処理を行なう機能回路ブロック
（先の実施例で説明した回路ブロックに相当する）２ｃ
と、この機能回路ブロック２ｃの入力ノードｃ１〜ｃ３
それぞれに対応する第１の入力ノードＣ１〜Ｃ３と、機
能回路ブロック２ｃの出力ノードｃ４〜ｃ６それぞれに
対応する第１の出力ノードｃ４〜ｃ６と、出力ノードｃ
４〜ｃ６それぞれに対応して設けられるセレクタ１ｃ
ａ、１ｃｂおよび１ｃｃと、セレクタ１ｃａ〜１ｃｃそ
れぞれに対するテストデータ入力ノードＴＩ１、ＴＩ２
およびＴＩ３と、セレクタ１ｃａ〜１ｃｃそれぞれに対
するテストデータ出力ノードＴＯ１、ＴＯ２およびＴＯ
３と、テストモード指示信号入力ノードＴと、回路ブロ
ック指定信号入力ノードＣを含む。

【０２３２】この単位ブロック９１０はさらに、テスト
モード指示信号Ｔおよび回路ブロック指定信号Ｃをゲー
ト処理してセレクタ１ｃａ〜１ｃｃへ共通の選択制御信
号Ｔ＆！Ｃを生成するゲート回路２２を含む。このゲー
ト回路２２は、ノードＴに与えられたテストモード指示
信号Ｔを受ける正入力とノードＣに与えられた回路ブロ
ック指定信号Ｃを負の入力に受ける論理積ゲート（ＡＮ
Ｄゲート）により構成される。

【０２３３】各回路ブロックの出力ノードには、それぞ
れ規則性をもってセレクタが配置されている。この単位
ブロック９１０を用いて半導体集積回路装置全体を構成
することにより、集積回路装置の設計が容易となる。特
に、この機能回路ブロック２ｃは機能が検証された場合
には、セレクタとともに単位ブロック９１０をライブラ
リとして登録しておくことにより、セルベースでの設
計、階層設計などの方法に従って半導体集積回路装置全
体を設計する際、この登録されたライブラリから必要な
単位ブロック９１０を読出すことにより、半導体集積回
路装置の設計が容易となる。また回路設計変更に対して
も単位ブロックにおいて実施し、この変更された回路ブ
ロックをライブラリとして登録しておくことによって容
易に設計変更に対しても柔軟に対応することができる。

【０２３４】［実施例９］図１１は、この発明に従って
構成された半導体集積回路装置のテスト方法を示すフロ
ー図である。先の実施例において説明したように、この
発明に従う半導体集積回路装置は、各回路ブロックを他
の回路ブロックから分離して外部からアクセスすること
ができる。これにより、半導体集積回路装置を回路ブロ
ック単位でテストすることができる。以下のこの発明に
従う半導体集積回路装置のテスト方法について説明す
る。

【０２３５】半導体集積回路装置に適当な入力データを
印加して通常動作させる（セレクタはすべて対応の回路
ブロックの出力ノードまたはデータ入力端子からのデー
タ信号を選択する状態に設定されている）（ステップＳ
１）。

【０２３６】この通常動作において、特に詳細に内部の
ノードの信号状態（各回路ブロックの動作状態）の解析
を望むサイクル（たとえば信号動作条件の厳しいサイク
ル）において、半導体集積回路装置の動作を停止させる
（データ入力端子に印加されるデータ信号はその時の状
態を保持する）（ステップＳ２）。

【０２３７】この状態において、特に解析を行なうべき
特定の回路ブロックを選択して（セレクタを用いて）、
他の回路ブロックから分離しかつこの特定の回路ブロッ
クの入出力ノードをすべて可観測かつ可制御状態に設定
する。このとき、特定の回路ブロックの出力するデータ
信号は、通常動作時の状態を保持しており、この特定の
回路ブロックの出力するデータ信号を観測する。この観
測された出力データ信号が正確な論理レベルに設定され
ているかなどを判別し、この特定の回路ブロックの出力
データ信号に異常があるか否かを判定する。異常がある
と判定された場合、この外部から特定の回路ブロックに
対し、特定の回路ブロック単体に対し確立されたテスト
データ信号を印加し、特定の回路ブロックを動作させて
その出力データ信号を観測する。半導体集積回路装置に
組込まれた回路ブロックが正常に動作しているか否かの
識別が実行される（デバックモード）。特に特定の回路
ブロックにおいて検出された異常が致命的なものの場合
には、その異常原因を解析し、その原因を取除くために
半導体集積回路装置の設計変更（配線レイアウトの変更
等）が行なわれる（デバックモード）。

【０２３８】特定の回路ブロックにおいて検出された異
常が致命的なものでなく、半導体集積回路装置全体とし
て、他の回路ブロックの異常との相互作用により異常が
生じると判定された場合には、デバックモードを終了
し、この特定の回路ブロックを他の回路ブロックと再び
相互接続する（ステップＳ３）。この状態において、再
び半導体集積回路装置を通常動作させ、他の回路ブロッ
クに対する上と同様のデバック処理が実行される（ステ
ップＳ４）。上述の一連の動作を半導体集積回路装置の
回路ブロックすべてに対し行なうことにより、半導体チ
ップ全体としてのテスト時に、回路ブロック単体に対し
て確立されたテストデータを用いてテストし、デバック
を行なうことができる。

【０２３９】［テストデータ入出力のための第２の構
成］ ［実施例１０］図１２は、本発明の第１０の実施例であ
る半導体集積回路装置の構成を概略的に示す図である。
図１２において、２つの回路ブロック（ＡおよびＢ）２
ａおよび２ｂを代表的に示す。図１０において、回路ブ
ロック２ａおよび２ｂそれぞれに対し、テストデータ入
出力バス３０ａおよび３０ｂが配置される。テストデー
タ入出力バス３０ａは、テストデータ入出力端子３５ａ
に接続され、このテストデータ入出力端子３５ａを介し
て外部とテストデータ信号の入出力を行なう。テストデ
ータ入出力バス３０ｂは、テストデータ入出力端子３５
ｂに接続され、このテストデータ入出力端子３５ｂを介
してテストデータ信号の出力を行なう。

【０２４０】回路ブロック（Ａ）２ａとテストデータ入
出力バス３０ａの間にテストデータの入出力を制御する
ためのテスト制御回路４０ａが設けられ、回路ブロック
（Ｂ）２ｂとテストデータ入出力バス３０ｂの間に回路
ブロック（Ｂ）２ｂに対するテストデータ信号の入出力
を制御するためのテスト制御回路４０ｂが設けられる。
テスト制御回路４０ａおよび４０ｂは、その構成を後に
詳細に説明するが、外部から与えられる制御信号Ｓ１
ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、Ｓ２およびＳ３に従って
テストデータ信号の入出力を行なう。この外部制御信号
はテスト制御回路４０ａおよび４０ｂに共通に与えられ
る。したがって、回路ブロック２ａおよび２ｂは、並列
にテストデータ信号の入力および出力を行なうことがで
きる。

【０２４１】回路ブロック２ａおよび２ｂの各々は２つ
の入力ノードＩＮ１とＩＮ２と２つの出力ノードＯＵＴ
１およびＯＵＴ２を有するように示される。これらの入
力ノードおよび出力ノードの数は任意である。以下の説
明においては、説明を簡単とするため２つの入力ノード
および２の出力ノードを回路ブロックが有するものとし
て説明する。テストデータ入出力バス３０ａおよび３０
ｂはそれぞれ、対応の回路ブロック２ａおよび２ｂに対
し時分割的に印加すべき入力データ信号を伝達するとと
もに、対応の回路ブロック２ａおよび２ｂからの出力デ
ータ信号を時分割的に受けて伝達する。

【０２４２】この図１２に示す構成の場合、回路ブロッ
ク２ａおよび２ｂは、同時にテスト動作を実行すること
ができ、半導体集積回路装置のテスト時間を大幅に短縮
することができる。また回路ブロック２ａおよび２ｂは
それぞれテスト動作時に他の回路からブロックから分離
されて動作するため、回路ブロック単体に対し確立され
たテストデータを用いて回路ブロックのテストを実施す
ることができる。

【０２４３】また、テストデータ入出力バスを用いてテ
ストデータ信号を時分割的に伝達することにより、１つ
の回路ブロックに対し１つのテストデータ入出力端子を
設けるだけでよく、テストデータ入出力端子数を低減す
ることができる（スキャンパス方式の場合スキャンイン
端子とスキャンアウト端子の２つ必要とされる）。

【０２４４】［テスト制御回路の具体的構成１］図１３
は、図１２に示すテスト制御回路４０ａおよび４０ｂの
具体的構成を示す図である。図１３において、テスト制
御回路４０ａおよび４０ｂは同じ内部回路構成を備え、
対応するものには同じ参照番号を付す。図１３におい
て、テスト制御回路４０ａは、テストデータバス３０ａ
により時分割的に与えられるテストデータ信号を第１の
ラッチ指示信号Ｓ１ＡおよびＳ１Ｂに応答してラッチす
る第１のラッチ５１ａおよび５１ｂと、第２のラッチ指
示信号Ｓ２に応答して第１のラッチ（Ｌ１）５１ａおよ
び５１ｂがラッチし出力するデータ信号をラッチする第
２のラッチ（Ｌ２）５２ａおよび５２ｂと、テストモー
ド指示信号Ｓ３（Ｔ）に応答して第２のラッチ５２ａお
よび５２ｂがラッチし出力するデータ信号を選択して回
路ブロック２ａの入力ノードＩＮ１およびＩＮ２へ伝達
するセレクタ（ＳＥＬ）５３ａおよび５３ｂを含む。セ
レクタ５３ａおよび５３ｂの他方入力へ他の回路ブロッ
クからのデータ信号が与えられる。

【０２４５】テスト制御回路４０ａは、さらに、出力指
示信号Ｓ１Ｃに応答して回路ブロック２ａの出力ノード
ＯＵＴ１から出力されるデータ信号をテストデータバス
３０ａへ伝達する３状態バッファ５４ａと、回路ブロッ
ク２ａの出力ノードＯＵＴ２から出力されるデータ信号
をデータ出力指示信号Ｓ１Ｄに応答してテストデータバ
ス３０ａ上に転送する３状態バッファ５４ｂを含む。回
路ブロック２ａの出力ノードＯＵＴ１およびＯＵＴ２は
また他の回路ブロックの入力ノードに接続される。第１
のラッチ指示信号Ｓ１ＡおよびＳ１Ｂは時分割的に活性
状態とされ、またデータ出力指示信号Ｓ１ＣおよびＳ１
Ｄも時分割的に活性状態とされる。

【０２４６】テスト制御回路４０ｂは、このテスト制御
回路４０ａと同一の回路構成を備え、かつ同じ制御信号
を受ける。これにより、テスト制御回路４０ａおよび４
０ｂを並行して同じタイミングで動作させることがてき
る。次に動作について説明する。

【０２４７】（１） テストモード指定：テストモード
の指定はテストモード指定信号Ｓ３をたとえばＨレベル
に設定する。このときには、外部制御信号Ｓ１Ａ、Ｓ１
Ｂ、Ｓ１ＣおよびＳ１ＤはすべてＬレベルに設定する。
ここで、信号のＨレベルは論理“１”に対応させ、Ｌレ
ベルは論理“０”に対応させる。この状態において、セ
レクタ５３ａおよび５３ｂが第２のラッチ５２ａおよび
５２ｂが出力するデータ信号を選択する状態に設定され
る。すなわち、回路ブロック２ａおよび２ｂは、すべて
他の回路ブロックから分離され、各回路ブロック２ａお
よび２ｂの入出力ノードから外部からアクセス可能（可
観測かつ可制御）の状態に設定される。ラッチ５２ａお
よび５２ｂにテストデータ信号がラッチされた後、信号
Ｓ３（Ｔ）が論理“１”に設定されてもよい。

【０２４８】（２） 入力データラッチ１：次に、第１
のラッチ指示信号Ｓ１ＡをＨレベルに設定する。残りの
信号Ｓ１Ｂ、Ｓ２、Ｓ１ＣおよびＳ１ＤはＬレベルであ
る。なお、テストモード動作時においては、テストモー
ド指示信号Ｓ３は特に断りのないかぎりＨレベルに設定
される。この状態において、第１のラッチ５１ａがテス
トデータバス３０ａおよび３０ｂにそれぞれ伝達された
テストデータ信号をラッチする。

【０２４９】（３） テストデータ信号ラッチ２：次に
ラッチ指示信号Ｓ１ＢをＨレベルとし、信号Ｓ１Ａ、Ｓ
２、Ｓ１ＣおよびＳ１ＤはＬレベルに設定する。この状
態においては、データバス３０ａおよび３０ｂ上にそれ
ぞれ伝達されたテストデータ信号がラッチ５１ｂにラッ
チされる。テストデータ入出力バスは３０ａおよび３０
ｂ上に時分割的に伝達されるテストデータを指示信号Ｓ
１ＡおよびＳ１Ｂにより共通してラッチ５１ａおよび５
１ｂにラッチさせることにより、正確なタイミングで必
要なデータを確実にラッチするこどができる。必要な入
力テストデータ信号がラッチされた後に対応の回路ブロ
ックに対するテストデータ信号の印加が行なわれる。

【０２５０】（４） 入力データ信号印加：第２のラッ
チ指示信号Ｓ２がＨレベルとされ、信号Ｓ１Ａ、Ｓ１
Ｂ、Ｓ１ＣおよびＳ１ＤはＬレベルに維持される。これ
により、ラッチ５２ａおよび５２ｂがラッチ５１ａおよ
び５１ｂがラッチし出力するデータ信号をラッチすると
ともに、セレクタ５３ａおよび５３ｂを介して対応の回
路ブロックの入力ノードＩＮ１およびＩＮ２へテストデ
ータ信号を印加する。

【０２５１】（５） 印加データ保持：信号Ｓ１Ａ、Ｓ
１Ｂ、Ｓ２、Ｓ１ＣおよびＳ１ＤをすべてＬレベルに保
持する。この状態において、第２のラッチ５２ａおよび
５２ｂがラッチ状態に維持され、持続的にこのラッチし
たデータ信号が対応の回路ブロックの入力ノードＩＮ１
およびＩＮ２へ印加される。この状態において、各回路
ブロック２ａおよび２ｂが動作し、その動作結果を示す
信号が出力ノードＯＵＴ１およびＯＵＴ２に現れる。

【０２５２】（６） データ信号出力１：出力指示信号
Ｓ１ＣをＨレベルとし、信号Ｓ１Ａ、Ｓ１Ｂ、Ｓ２、お
よびＳ１ＤをＬレベルに維持する。この状態において、
それぞれ出力ハイインピーダンス状態に設定されていた
３状態インバータバッファ５４ａが動作し、その出力ノ
ードＯＵＴ１に現れたデータ信号を増幅して対応のテス
トデータ入出力バス３０ａおよび３０ｂに伝達する。

【０２５３】（７） データ信号出力２：次いで、出力
指示信号Ｓ１ＤをＨレベルとし、信号Ｓ１Ａ、Ｓ１Ｂ、
Ｓ２、およびＳ１ＣをＬレベルに設定する。３状態バッ
ファ５４ａが出力ハイインピーダンス状態となり、３状
態バッファ５４ｂが動作状態となり出力ノードＯＵＴ２
に現れたデータ信号を増幅してテストデータ入出力バス
３０ａおよび３０ｂに伝達する。

【０２５４】ラッチを用いてテストデータ信号を対応の
回路ブロックに印加し、時分割的に３状態バッファを動
作状態とすることにより、後に説明するように、１クロ
ックでテストデータ信号の印加およびその出力データ信
号の観測を行なうことができ、複数の回路ブロックが同
時に動作するため、１クロックサイクル内で半導体集積
回路装置内の回路ブロックのテストをすべて完了するこ
とができる。

【０２５５】［テスト制御回路の具体的構成２］図１４
は、この発明に従う半導体集積回路装置のテスト制御回
路の他の構成を示す図である。図１４に示すテスト制御
回路４０ａおよび４０ｂは、図１３に示すテスト制御回
路の構成において出力段に設けられた３状態バッファ５
４ａおよび５４ｂに代えて、制御信号Ｓ１ＣおよびＳ１
Ｄに応答して導通するパスゲートトランジスタ５５ａお
よび５５ｂが用いられる。他の構成は図１３に示すテス
ト制御回路のそれと同じであり、対応するものには同一
の参照番号を付す。この図１４に示す構成の場合、信号
Ｓ１ＣおよびＳ１ＤがＬレベルの場合、パスゲートトラ
ンジスタ５５ａおよび５５ｂは遮断状態であり、信号Ｓ
１ＣおよびＳ１ＤがそれぞれＨレベルとなればパスゲー
トトランジスタ５５ａおよび５５ｂが導通状態とされ
る。したがって、図１３に示すテスト制御回路と同じ動
作および効果が得られる。この図１４に示す構成はさら
に、１つの出力ノードに対し１つのパスゲートトランジ
スタが設けられるだけであり、テスト制御回路の素子数
を低減することができ、また占有面積を低減することが
できる。

【０２５６】図１５は、この図１３および図１４に示す
テスト制御回路の動作時における信号の発生態様を示す
図である。クロック信号ＣＬＫはたとえばシステムクロ
ックである。このクロック信号ＣＬＫの１クロックサイ
クル内において、信号Ｓ１Ａ、Ｓ１Ｂ、Ｓ２を順次活性
状態とすることにより、入力データ信号の対応の回路ブ
ロックへの印加が実行される。対応の回路ブロックが動
作し、その出力データ信号の状態が確定後、信号Ｓ１Ｃ
およびＳ１Ｄを順次Ｈレベルとすることにより、データ
信号が対応のデータ入出力バスに伝達される。したがっ
て、１クロックサイクル内において、テストデータ信号
の印加および観測を実現することができる。

【０２５７】［テスト制御回路の具体的構成３］図１６
は、図１２に示すテスト制御回路の第３の具体的構成を
示す図である。回路ブロック２ａに対して設けられるテ
スト制御回路４０ａおよび回路ブロック２ｂに対して設
けられるテスト制御回路４０ｂは、ともに同じ構成を備
えかつ同じ制御信号を受けるため、図１６においては、
回路ブロック（Ａ）２ａに対して設けられたテスト制御
回路４０ａのみを示す。

【０２５８】図１６において、テスト制御回路４０ａ
は、制御信号Ｓ１Ａの立上がりごとにその出力信号の論
理状態が変化するＴ型フリップフロップ（ＴＦＦ）５６
ａと、制御信号Ｓ１ＡとＴ型フリップフロップ５６ａの
出力を受けるゲート回路５７ａａと、制御信号Ｓ１Ａと
Ｔ型フリップフロップ５６ａの出力信号を受けるゲート
回路５７ａｂと、ゲート回路５７ａａの出力信号に応答
してテストデータ入出力バス３０ａ上のデータ信号を取
込みラッチする第１のラッチ５１ａと、ゲート回路５７
ａｂからの出力信号に応答してラッチ５１ａが出力する
データ信号をラッチする第２のラッチ５２ａと、ラッチ
５２ａの出力するデータ信号と他の回路ブロックからの
データ信号を受け、テストモード指示信号Ｓ３（Ｔ）に
応答してこのラッチ５２ａからのデータ信号を入力ノー
ドＩＮ１へ伝達するセレクタ（ＳＥＬ）５３ａとを含
む。ゲート回路５７ａａはその両入力に与えられた信号
がともにＨレベルのときにＨレベル（活性状態）のラッ
チ指示信号をラッチ５１ａへ与える。ゲート回路５７ａ
ｂは、Ｔ型フリップフロップ５６ａの出力信号がＬレベ
ルにあり、制御信号Ｓ１ＡがＨレベルのときにＨレベル
の活性状態のラッチ指示信号を第２のラッチ５２ａに与
える。

【０２５９】入力ノードＩＮ２に対しても、同様に、制
御信号Ｓ１Ｂの立上がりごとにその出力信号の論理状態
が変化するＴ型フリップフロップ（ＴＦＦ）５６ｂと、
制御信号Ｓ１ＢとＴ型フリップフロップ５６ａの出力信
号を受けるゲート回路５７ｂａと、制御信号Ｓ１ＢとＴ
型フリップフロップ５６ｂの出力信号を受けるゲート回
路５７ｂｂと、ゲート回路５７ｂａの出力信号に応答し
てテストデータ入出力バス３０ａ上のテストデータ信号
を取込んでラッチするラッチ５１ｂと、ゲート回路５７
ｂｂからの出力信号に応答してラッチ５１ｂがラッチし
出力するデータ信号を取込みラッチしかつ出力するラッ
チ５２ｂと、ラッチ５２ｂの出力するデータ信号と他の
回路ブロックからのデータ信号とを受け、テストモード
指示信号Ｓ３（Ｔ）の活性化時にラッチ５２ｂからのデ
ータ信号を対応の入力ノードＩＮ２へ伝達するセレクタ
（ＳＥＬ）５３ｂを含む。ゲート回路５７ｂａは、制御
信号Ｓ１ＢおよびＴ型フリップフロップ５６ｂの出力信
号がともにＨレベルのときにＨレベルの活性状態のラッ
チ指示信号をラッチ５１ｂへ与える。ゲート回路５７ｂ
ｂは、制御信号Ｓ１ＢがＨレベルにあり、かつフリップ
フロップ５６ｂの出力信号がＬレベルのときにＨレベル
の活性状態のラッチ指示信号をラッチ５２ｂへ与える。

【０２６０】テスト制御回路４０ａはさらに、出力指示
信号Ｓ１Ｃに応答して導通し、出力ノードＯＵＴ１に現
れたデータ信号をテストデータ入出力バス３０ａ上へ伝
達するパスゲートトランジスタ５５ａと、出力指示信号
Ｓ１Ｄに応答して導通し、出力ノードＯＵＴ２からのデ
ータ信号をテストデータ入出力バス３０ａへ伝達するパ
スゲートトランジスタ５５ｂを含む。次に動作について
説明する。

【０２６１】Ｔ型フリップフロップ５６ａおよび５６ｂ
は、その入力に与えられる信号が立上がるごとにその出
力信号の論理状態が変化する。図１７に、Ｔ型フリップ
フロップ５６ａの動作波形を示す。Ｔ型フリップフロッ
プ５６ａおよび５６ｂは、テストモード指示信号Ｓ３
（Ｔ）によりリセットされる。このＴ型フリップフロッ
プ５６ａおよび５６ｂはセット優先型フリップフロップ
の構成を備える。したがって、テストモード指示信号Ｓ
３がＨレベルの活性状態にあり、テストモードを指定し
ている場合においては、制御信号Ｓ１ＡおよびＳ１Ｂの
状態の変化に従ってＴ型フリップフロップ５６ａおよび
５６ｂの出力信号の論理状態が変化する。

【０２６２】フリップフロップ５６ａおよび５６ｂの動
作は、同じであり、図１７を参照して、Ｔ型フリップフ
ロップ５６ａの動作について説明する。制御信号Ｓ１Ａ
がＨレベルに立上がると、テストモード指示信号Ｓ３に
よりリセットされた出力信号（ＴＦＦ）がＨレベルに立
上がる。ゲート回路５７ａａは、制御信号Ｓ１Ａとこの
Ｔ型フリップフロップ５６ａの出力信号とを受けてＨレ
ベルの信号（ＬＩ）を出力する。このゲート回路５７ａ
ａからラッチ５１ａへラッチ指示信号が与えられる。制
御信号Ｓ１ＡがＬレベルに立下がると、ゲート回路５７
ａａの出力信号（ＬＩ）がＬレベルに立下り、ラッチ５
１ａはラッチ状態となる。次に、制御信号Ｓ１ＡがＨレ
ベルに立上がると、Ｔ型フリップフロップ５６ａの出力
信号がＨレベルからＬレベルに立下がる。これにより、
ゲート回路５７ａｂの出力信号（ＬＩ）がＨレベルに立
上がり、ラッチ５２ａがラッチ５１ａの出力するデータ
信号を取込みラッチする。

【０２６３】１つの制御信号を用いて２つのラッチ５１
ａおよび５２ａのラッチ動作を制御することができ、制
御信号入力端子数を低減することができる。次に、図１
８に示す動作波形図を参照して、この図１６に示すテス
ト制御回路の動作について説明する。

【０２６４】テストモード時において、テストモード指
示信号Ｓ３がＨレベルとされ、セレクタ５３ｂがラッチ
（Ｌ２）５２ａおよび５２ｂの出力するデータ信号を選
択する状態に設定される。この活性状態のテストモード
指示信号Ｓ３によりＴ型フリップフロップ５６ａおよび
５６ｂがリセットされ、その出力信号がＬレベルに初期
化される。

【０２６５】制御信号Ｓ１ＡがまずＨレベルに立上が
り、Ｔ型フリップフロップ５６ａの出力信号がＨレベル
に立上がる。それにより、ラッチ５１ａにおけるラッチ
動作が行なわれ、テストデータ入出力バス３０ａ上のテ
ストデータ信号がラッチ５１ａに取込まれてラッチされ
る。次いで制御信号Ｓ１ＢがＨレベルとされ、フリップ
フロップ５６ｂの出力信号がＬレベルとなり、ゲート回
路５７ｂａの出力信号がＨレベルとされ、ラッチ５１ｂ
においてラッチ動作が行なわれる。

【０２６６】次いで、制御信号Ｓ１ＡおよびＳ１Ｂがと
もにＨレベルに立上げられると、フリップフロップ５６
ａおよび５６ｂの出力信号がＬレベルに立下がり、ゲー
ト回路１５７ａｂ，５７ｂｂの出力信号がＨレベルに立
上がり、ラッチ５２ａおよび５２ｂがラッチ動作を行な
い、ラッチしたデータ信号をセレクタ５３ａおよび５３
ｂを介して入力ノードＩＮ１およびＩＮ２へ印加する。
回路ブロック２ａが与えられたテストデータ信号に従っ
て所定の処理を実行する。

【０２６７】データ信号読出しは先の実施例と同様であ
り、データ読出指示信号Ｓ１ＣおよびＳ１Ｄを順次Ｈレ
ベルとすることにより、パスゲートトランジスタ５５ａ
および５５ｂが順次導通し、テストデータ入出力バス３
０ａ上に出力ノードＯＵＴおよびＯＵＴ２からのデータ
信号が順次伝達される。

【０２６８】このラッチ指示信号を発生するために、Ｔ
型フリップフロップを用いることにより、先に図１３お
よび図１４に示した第２のラッチ指示信号Ｓ２を入力す
る端子が不要となり、制御信号入力端子数を低減するこ
とができる。

【０２６９】［テスト制御回路の具体的構成４］図１９
は、図１２に示すテスト制御回路の第４の具体的構成を
示す図である。図１９においても、回路ブロック２ａに
対して設けられるテスト制御回路と回路ブロック２ｂに
対して設けられるテスト制御回路４０ｂとは同じ回路構
成を備えており、また同様の制御信号を受けるため、回
路ブロック２ａに対するテスト制御回路４０ａのみを示
す。この図１９に示すテスト制御回路４０ａは、図１６
に示すテスト制御回路の構成において、Ｔ型フリップフ
ロップ５６ａおよび５６ｂに代えて分周器５９ａおよび
５９ｂが用いられる。この図１９に示すテスト制御回路
の他の構成は図１６に示すテスト制御回路のそれと同じ
であり、対応する部分には同一の参照番号を付す。分周
器５９ａおよび５９ｂの分周比は適当な数に設定され
る。分周器５９ａおよび５９ｂの分周比が２の場合には
Ｔ型フリップフロップを用いる場合と同様の動作が実現
される。分周器５９ａおよび５９ｂの分周比がそれより
大きい場合、複数の回路ブロックにおいて、入力ノード
の数が異なる場合、制御信号Ｓ１ＡおよびＳ１Ｂを、入
力ノードの数の最も多い回路ブロックへのデータ印加を
考慮して設定し、各回路ブロックへは対応のデータ入出
力バスへそれぞれ所定のタイミングで書込テストデータ
信号を伝達することにより、入力ノード数の多い回路ブ
ロックにおけるテストデータの印加と入力ノード数の少
ない回路ブロックのデータの印加期間を異ならせること
により、同じタイミングで制御信号を発生して各回路ブ
ロックへ必要なテストデータ信号を書込みかつ同じタイ
ミングで各回路ブロックへテストデータ信号を印加する
ことができる。

【０２７０】図２０は、分周器５９ａおよび５９ｂの構
成の一例を示す図である。図２０には、分周器５９ａの
構成を代表的に示す。図２０において、分周器５９ａ
は、制御信号Ｓ１Ａとテストモード指示信号Ｓ３を受け
るゲート回路６１と、ゲート回路６１の出力信号をクロ
ック入力Ｋに受け、その反転出力！Ｑがデータ入力Ｄに
接続され、その出力Ｑから出力信号が出力されるＤ型フ
リップフロップを備える。このＤ型フリップフロップ６
３のリセット入力ＲＥＳＥＴへは、またテストモード指
示信号Ｓ３が与えられる。ゲート回路６１は、その両入
力に与えられる信号がともにＨレベルのときにＨレベル
の信号を出力する。Ｄ型フリップフロップ６０は、クロ
ック入力Ｋに与えられる信号の立上りエッジでその入力
Ｄに与えられた信号を取込みラッチする。次にこの図２
０に示す分周器５９ａの動作をその動作波形図である図
２１を参照して説明する。

【０２７１】テストモード指示信号Ｓ３がＨレベルのと
きゲート回路６１がイネーブルされるとともに、Ｄ型フ
リップフロップ６０がリセットされ、その出力ＱがＬレ
ベル、その反転出力！ＱがＬレベルに設定される。制御
信号Ｓ１ＡがＨレベルに立上がると、そのときに与えら
れた入力Ｄの信号がラッチされ、出力Ｑからの信号がＨ
レベルに立上がる。そのとき反転出力！Ｑの出力信号は
Ｌレベルとなる。次に再び制御信号Ｓ１ＡがＨレベルに
立上がると、入力Ｄへ与えられたＨレベルの信号に従っ
てその出力ＱがＬレベルに立上がる。すなわち、この分
周器５９ａは分周比２で制御信号Ｓ１Ａを分周してい
る。この図２０に示す分周器５９ａを用いた場合、先に
図１６において示したＴ型フリップフロップを用いてテ
スト制御回路を構成した場合と同様の動作が実現され
る。

【０２７２】なお、分周比２の分周器を構成する場合、
１ビット２進カウンタを用いても実現することができ
る。

【０２７３】［テスト制御回路の具体的構成５］図２２
は、図１２に示すテスト制御回路の第５の具体的構成を
示す図である。図２２においても、回路ブロック２ａに
対して設けられるテスト制御回路４０ａと回路ブロック
２ｂに対して設けられるテスト制御回路４０ｂとはとも
に同じ回路構成を備えるため、回路ブロック２ａに対す
るテスト制御回路４０ａの構成のみが示される。図２０
に示すテスト制御回路４０ａにおいては、初段のラッチ
５８ａおよび５８ｂがシフトレジスタを構成する。すな
わち制御信号Ｓ１Ａに従ってラッチ５８ａはそのラッチ
データをラッチ５８ｂへ伝達する。他の回路構成は図１
３に示すテスト制御回路のそれと同じであり、対応する
部分には同一の参照番号を付す。この図２２に示すテス
ト制御回路の構成の場合、図１３に示すラッチ指示信号
Ｓ１Ｂを与えるための入力端子は必要とされない。した
がって、制御信号入力端子数を低減することができる。
次に動作について簡単に説明する。

【０２７４】テストデータ入出力バス３０ａ上には、テ
ストデータ信号が時分割的に与えられる。このとき、ま
ず入力ノードＩＮ２に対するテストデータが伝達され
る。このときに制御信号Ｓ１Ａが活性状態のＨレベルと
され、ラッチ５８ａがこのデータ信号を取込みラッチす
る。次いで、テストデータ入出力バス３０ａ上に入力ノ
ードＩＮ１に与えるべきデータ信号が与えられ、制御信
号Ｓ１ＡがＨレベルの活性状態とされる。ラッチ５８ａ
がテストデータ入出力バス３０ａ上のデータ信号をラッ
チするとともに、先にラッチしていたデータ信号をラッ
チ５０ｂへ伝達する。これにより、ラッチ５８ａおよび
５８ｂにはそれぞれ入力ノードＩＮ１およびＩＮ２にそ
れぞれに与えるべきデータ信号がラッチされる。ラッチ
５８ａおよび５８ｂにデータ信号がラッチされた後に
は、第２のラッチ指示信号Ｓ２がＨレベルの活性状態と
され、回路ブロック２ａに対するテストデータ信号の印
加が行なわれる。その後の動作は、先の実施例において
説明したものと同じである。

【０２７５】この第５の回路構成に従えば、制御信号入
出力端子数の低減のみならず回路構成を簡略化すること
ができる。

【０２７６】［第１０の実施例の変更例］図２３は、こ
の発明の第１０の実施例の変更例の構成を示す図であ
る。図２３に示す構成においては、回路ブロック２ａお
よび２ｂそれぞれに対応して設けられるテストデータバ
スが、入力データ信号を伝達するテストデータ入力バス
と、対応の回路ブロックから出力されるデータ信号を伝
達するテストデータ出力バスに分離される。すなわち、
回路部２ａに対しては、テストデータ出力バス３０ａａ
およびテストデータ入力バス３０ａｂが設けられ、回路
ブロック２ｂに対しては、テストデータ出力バス３０ｂ
ａおよびテストデータ入力データバス３０ｂｂが設けら
れる。テストデータ出力バス３０ａａおよび３０ｂａは
それぞれテストデータ出力端子３５ａａおよび３５ｂａ
に接続され、テストデータ入力バス３０ａｂおよび３０
ｂｂはテストデータ入力端子３５ａｂおよび３５ｂｂに
接続される。テスト制御回路４０ａおよび４０ｂの構成
は、先に図１３ないし図２２に示したのと同様の回路構
成を利用することができ、データ入力用のラッチがテス
トデータ入力バスに結合され、出力部の３状態バッファ
またはパスゲートトランジスタがテストデータ出力バス
に結合される。データバス３０ａａ、３０ａｂ、３０ｂ
ａおよび３０ｂｂにはテストデータ信号が時分割態様で
伝達される。この図２３に示す構成に従えば、図２４に
示すように、入力データバス３０ａａおよび３０ｂａか
ら回路ブロック２ａおよび２ｂへのテストデータの印加
と平行して、回路ブロック２ａおよび２ｂからデータ信
号をデータバス３０ａｂおよび３０ｂｂ上へ伝達してデ
ータ信号の観測を行なうことができる。これにより、デ
ータ印加とデータ観測を並列的に行なうことができ、テ
スト時間の短縮が可能となる。

【０２７７】［実施例１１］図２５は、この発明の第１
１の実施例である半導体集積回路装置の全体の構成を示
す図である。図２５においても、半導体集積回路に含ま
れる複数の回路ブロックとして２つの回路ブロック（Ａ
およびＢ）２ａおよび２ｂを代表的に示す。回路ブロッ
ク２ａに対しては、テスト制御回路６０ａが設けられ、
回路ブロック２ｂに対してはテスト制御回路６０ｂが設
けられる。回路ブロック２ａおよび２ｂに対して共通に
テストデータ入出力バス７０が設けられる。テストバス
７０に対しては、テストデータ入出力端子７１を介して
時分割的にデータ信号の授受が実行される。すべての回
路ブロックに対して共通に１つのデータバスが設けられ
るだけであり、テストデータ信号を印加および観測する
ための端子数を大幅に低減することができる。

【０２７８】テスト制御回路６０ａおよび６０ｂは時分
割的に動作状態とされる。このときテスト制御回路６０
ａおよび６０ｂに対しそれぞれ独立に動作制御信号を印
加する必要はなく、回路ブロック指定信号とデータラッ
チ動作制御信号とから各回路ブロックのテスト制御回路
に対して必要な動作制御信号を印加することができ、テ
スト制御回路を駆動するための制御信号入出力端子数は
それほど増加しない。

【０２７９】［テスト制御回路の具体的構成１］図２６
は、図２５に示すテスト制御回路の具体的構成を示す図
である。図２６において、回路ブロック２ａに対して設
けられたテスト制御回路６０ａは、ラッチ指示信号Ｓ１
Ａに応答してテストデータ入出力バス７０上にデータ信
号を取込みラッチするラッチ５１ａと、制御信号Ｓ１Ｂ
に従ってテストデータ入出力バス７０上のデータ信号を
ラッチするラッチ（Ｌ１）５１ｂと、第２のラッチ指示
信号Ｓ２に応答してラッチ５１ａおよび５１ｂの出力す
るデータ信号を取込みラッチするラッチ５２ａおよび５
２ｂと、ラッチ５２ａの出力データ信号と他の回路ブロ
ックからのデータ信号とを受け、テストモード指示信号
Ｓ３の活性化時にラッチ５１ａからのデータ信号を選択
して入力ノードＩＮ１へ伝達するセレクタ（ＳＥＬ）５
３ａと、ラッチ５２ｂの出力するデータ信号と他の回路
ブロックからのデータ信号とを受け、テストモード指示
信号Ｓ３の活性化時にこのラッチ５２ｂからのデータ信
号を選択して入力ノードＩＮ２へ伝達するセレクタ（Ｓ
ＥＬ）５３ｂと、制御信号Ｓ１Ｃに応答して作動状態と
され、出力ノードＯＵＴ１から与えられたデータ信号を
増幅してデータ入出力バス７０へ伝達する３状態バッフ
ァ５４ａと、制御信号Ｓ１Ｄに応答して作動状態とさ
れ、出力ノードＯＵＴ２からのデータ信号を増幅してデ
ータバス７０へ出力する３状態バッファ５４ｂを含む。
このテスト制御回路６０ａの構成は、図１３に示すテス
ト制御回路４０ａの構成と同じである。

【０２８０】テスト制御回路６０ｂも、テスト制御回路
６０ａと同様の構成を備え、制御信号Ｓ１Ｅに応答して
データバス７０ａ上のデータ信号をラッチするラッチ６
１ａと、制御信号Ｓ１Ｆに応答してデータバス７０上の
データ信号をラッチするラッチ６１ｂと、第２のラッチ
指示信号Ｓ２に応答してラッチ６１ａおよび６１ｂの出
力するデータ信号をラッチするラッチ６２ａおよび６２
ｂと、ラッチ６２ａの出力するデータ信号と他の回路ブ
ロックからのデータ信号とを受け、テストモード指示信
号Ｓ３の活性化時にこのラッチ６２ａからのデータ信号
を選択して回路ブロック２ｂの入力ノードＩＮ１へ伝達
するセレクタ６３ａと、ラッチ６２ｂの出力するデータ
信号と他の回路ブロックからのデータ信号とを受け、テ
ストモード指示信号Ｓ３の活性化時にこのラッチ６２ｂ
からのデータ信号を選択して回路ブロック２ｂの入力ノ
ードＩＮ２へ伝達するセレクタ６３ｂと、制御信号Ｓ１
Ｂに応答して作動状態とされ、出力ノードＯＵＴ１から
のデータ信号を増幅してテストデータ入出力バス７０へ
伝達する３状態バッファ６４ａと、制御信号Ｓ１Ｈに応
答して作動状態とされ、出力ノードＯＵＴ２からのデー
タ信号を増幅してデータバス７０へ伝達する３状態バッ
ファ６４ｂを含む。この図２６に示すテスト制御回路６
０ｂの構成も、図１３に示すテスト制御回路の構成と実
質的に同じである。単に与えられる制御信号Ｓ１Ｅ、Ｓ
１Ｆ、Ｓ１Ｂ、およびＳ１Ｈの発生態様が異なるだけで
ある。

【０２８１】回路ブロック（Ａ）２ａのテストは、先に
図１２ないし図２３において示したものと同じようにし
て制御信号Ｓ１Ａ、Ｓ１Ｂ、Ｓ１Ｃ、およびＳ１Ｄ、ラ
ッチ指示信号Ｓ２およびＳ３を発生することにより実現
される。

【０２８２】回路ブロック（Ｂ）２ｂのテストを行なう
場合には、制御信号Ｓ１Ｂ、Ｓ１Ｆ、Ｓ２、およびＳ３
ならびに制御信号Ｓ１ＧおよびＳ１Ｈをテスト制御回路
６０ａに与えられた制御信号Ｓ１Ａ、Ｓ１Ｂ、Ｓ２、お
よびＳ３ならびに制御信号Ｓ１ＣおよびＳ１Ｄと同じシ
ーケンスで発生する。制御信号Ｓ１Ａ、Ｓ１Ｂ、Ｓ１
Ｅ、およびＳ１Ｆの順に活性状態とした後、制御信号Ｓ
２を活性状態とすることにより、回路ブロック（Ａ）２
ａと回路ブロック（Ｂ）２ｂに対し同時にテストデータ
信号を印加してテスト動作を実施させることができる。
データ信号の読出時においては、テストデータ読出指示
信号Ｓ１Ｃ、Ｓ１Ｄ、Ｓ１Ｇ、およびＳ１Ｈの順にこれ
らの制御信号を順次活性状態とすることによりテストデ
ータ入出力バス７０上に時分割的にテストデータ信号が
伝達される。

【０２８３】［テスト制御回路の具体的構成２］図２７
は、図２５に示すテスト制御回路の第２の具体的構成を
示す図である。この図２７に示すテスト制御回路の構成
においては、図２６に示すテスト制御回路６０ａおよび
６０ｂの構成において３状態バッファ５４ａ、５４ｂ、
６４ａおよび６４ｂに代えて、パスゲートトランジスタ
５５ａ、５５ｂ、６５ａ、６５ｂが利用される。他の構
成は、図２６に示す回路構成と同じであり、対応する部
分に同一の参照番号を付す。この図２７に示すテスト制
御回路６０ａおよび６０ｂの構成において、テストデー
タ信号の印加および観測は図２６に示すテスト制御回路
の構成と同様にして実行することができる。３状態バッ
ファに代えてパスゲートトランジスタを用いているた
め、テスト制御回路の構成素子数および専有面積を低減
することができる。

【０２８４】［テスト制御回路の具体的構成３］図２８
および図２９は図２５に示すテスト制御回路の第３の具
体的構成を示す図である。図２８には、回路ブロック
（Ａ）２ａに対して設けられたテスト制御回路６０ａの
構成を示し、図２９に回路ブロック（Ｂ）２ｂに対して
設けられたテスト制御回路６０ｂの構成を示す。図２８
に示すテスト制御回路６０ａは、ラッチ５１ａ、５２
ａ、５１ｂおよび５２ｂに対しラッチ指示信号を発生す
るために、Ｔ型フリップフロップ５６ａおよび５６ｂを
利用する、Ｔ型フリップフロップ５６ａは、制御信号Ｓ
１Ａを受ける。Ｔ型フリップフロップ５６ａの出力はゲ
ート回路５７ａｂおよび５７ａａに与えられる。ゲート
回路５７ａａおよび５７ａｂのそれぞれはまた制御信号
Ｓ１Ａも受ける。Ｔ型フリップフロップ５６ｂは、制御
信号Ｓ１Ｂを受ける。このＴ型フリップフロップ５６ｂ
の出力はゲート回路５７ａｂおよび５７ｂｂへ与えられ
る。ゲート回路５７ａｂおよび５７ｂｂはまた、制御信
号Ｓ１Ｂも受ける。ゲート回路５７ａａおよび５７ｂｂ
はそれぞれ両入力に与えられた信号がともにＨレベルの
ときに活性状態のラッチ指示信号をラッチ５１ａおよび
５１ｂに与える。ゲート回路５７ａｂは、制御信号Ｓ１
ＡがＨレベルであり、フリップフロップ５６ａの出力信
号がＬレベルのときに活性状態のラッチ指示信号をラッ
チ５２ａへ与える。ゲート回路５７ｂｂは制御信号Ｓ１
ＢがＨレベルにあり、Ｔ型フリップフロップ５６ｂの出
力信号がＬレベルのときにＨレベルの活性状態のラッチ
指示信号をラッチ５２ｂへ与える。他の構成は、図２７
に示すテスト制御回路６０ａのそれと同じであり、対応
する部分には同一の参照番号を付す。

【０２８５】図２９に示すテスト制御回路６０ｂは、テ
スト制御回路６０ａと同様、制御信号Ｓ１ＥおよびＳ１
Ｆをそれぞれ受けるＴ型フリップフロップ６６ａおよび
６６ｂを含む。フリップフロップ６６ａの出力信号はゲ
ート回路６７ａａおよび６７ａｂへ与えられ、フリップ
フロップ６６ｂの出力信号はゲート回路６７ｂａおよび
６７ｂｂへ与えられる。ゲート回路６７ａａは、制御信
号Ｓ１Ｅおよびフリップフロップ６６ａの出力信号がと
もにＨレベルのときにＨレベルのラッチ指示信号をラッ
チ６１ａへ与える。ゲート回路６７ａｂは、制御信号Ｓ
１ＥがＨレベルにあり、Ｔ型フリップフロップ６６ａの
出力信号がＬレベルのときに活性状態のＨレベルのラッ
チ指示信号をラッチ６２ａへ与える。ゲート回路６７ｂ
ａは、制御信号Ｓ１ＦおよびＴ型フリップフロップ６６
ｂの出力信号がともにＨレベルのときに活性状態（Ｈレ
ベル）のラッチ指示信号をラッチ６１ｂへ与える。ゲー
ト回路６７ｂｂは、制御信号Ｓ１ＦがＨレベルになり、
Ｔ型フリップフロップ６６ｂの出力信号がＬレベルのと
きに活性状態のＨレベルのラッチ指示信号をラッチ６２
ｂへ与える。この制御回路６０ｂの他の構成は、図２７
に示すテスト制御回路６０ｂのそれと同じであり、対応
する部分には同一の参照番号を付す。

【０２８６】図２８および図２９に示すテスト制御回路
の構成は、実質的に図１６に示すテスト制御回路４０ａ
のそれと同じである。テスト制御回路６０ａおよび６０
ｂが時分割的に活性状態とされる点を除いて先に図１６
において示したテスト制御回路４０ａのそれと同じ動作
が実施される。したがって、その詳細な動作説明は省略
する。

【０２８７】この図２８および図２９に示すテスト制御
回路の構成においては、Ｔ型フリップフロップを利用し
て１つの制御信号から内部で２つの制御信号（ラッチ指
示信号）を発生している。これによりテスト用制御信号
入力端子の数を低減することができる。

【０２８８】［テスト制御回路の具体的構成４］図３０
および図３１は、図２５に示すテスト制御回路の第４の
具体的構成を示す図である。この図３０および図３１に
示すテスト制御回路６０ａおよび６０ｂの構成において
は、図２８および図２９に示すテスト制御回路の構成に
含まれるＴ型フリップフロップ５６ａ、５６ｂ、６６ａ
および６６ｂに代えて、分周器５９ａ、５９ｂ、６９
ａ、および６９ｂが用いられる。他の構成は図２８およ
び図２９に示す構成であり、対応する部分には同一の参
照番号を付す。この図３０および図３１に示す構成にお
いても、１つの制御信号から２つのラッチ指示信号を生
成することができ、テスト用制御信号入力端子の数を低
減することができる。この図３０および図３１の回路の
構成および動作は実質的に図１９ないし図２１に示すも
のと同じであり、その詳細説明は省略する。

【０２８９】単に分周器５９ａ、５９ｂ、６９ａおよび
６９ｂが時分割的に活性状態とされる点が異なっている
だけである。すなわち、回路ブロック（Ａ）２ａまたは
回路ブロック（Ｂ）２ｂに対するテストのみが実施され
る場合には、一方のテスト制御回路６０ａまたは６０ｂ
が活性状態とされるだけである。分周器５９ａ、５９
ｂ、６９ａおよび６９ｂに代えて、１ビット２進カウン
タが用いられてもよい。

【０２９０】この図３０および図３１に示す構成に従え
ば、図１９に示すテスト制御回路の構成と同様の効果を
実現することができる。

【０２９１】［テスト制御回路の具体的構成５］図３２
は、図２５に示すテスト制御回路の第５の具体的構成を
示す図である。図３２において、テスト制御回路６０ａ
は、その初段のラッチ５８ａおよび５８ｂが、制御信号
Ｓ１Ａに従ってテストデータ入出力バス７０上のテスト
データ信号をラッチしかつ順次シフトするシフトレジス
タを構成する。テスト制御回路６０ｂにおいても同様こ
の初段のラッチ６８ａおよび６８ｂが制御信号Ｓ１Ｂに
応答してテストデータ入出力バス７０上のデータ信号を
ラッチしシフトする。

【０２９２】このラッチ５２ａ、５２ｂ、６２ａ、６２
ｂおよびセレクタ５３ａ、５３ｂ、６３ａおよび６３ｂ
の構成は、図２７に示すテスト制御回路のそれと同じで
ある。また出力段には、３状態バッファ５４ａ、５４ｂ
がテスト制御回路６０ａに設けられ、３状態バッファ６
４ａおよび６４ｂがテスト制御回路６０ｂに設けられ
る。この図３２に示すテスト制御回路６０ａおよび６０
ｂの構成は、実質的に図２２に示すテスト制御回路の構
成および動作と同じであり、その動作の詳細説明は省略
する。

【０２９３】この図３２に示すテスト制御回路の構成に
従えば、１つの制御信号により２つのラッチのラッチ動
作を制御することができ、応じてラッチ制御のための制
御信号入力端子の数を低減することができる。

【０２９４】［変更例］図３３は、この発明の第１１の
実施例の半導体集積回路装置の変更例の構成を示す図で
ある。図３３において、テストデータ入出力バス７０
は、入力テストデータ信号を伝達するテストデータ入力
バス７０ｂと、このテストデータ入力バス７０ｂと別に
設けられ、テスト対象とされた回路ブロックから出力さ
れるデータ信号を伝達するテストデータ出力バス７０ａ
を含む。テストデータ入力バス７０ｂはテストデータ入
力端子７１ｂに接続され、テストデータ出力バス７０ａ
はテストデータ出力端子７１ａに接続される。この図３
３に示す構成の場合、ある１つの回路ブロックに対しテ
ストデータ信号を印加するとき、別のまたは同じ回路ブ
ロックからのテストデータ信号を読出すことができる。
テストデータ信号の印加とテストデータ信号の観測を並
列して実行することができる。複数の回路ブロック（Ａ
およびＢ）２ａおよび２ｂにおいてパイプライン的にテ
ストデータ信号の印加およびテストデータ信号の観測を
実施することができ、テスト時間を短縮することができ
る。

【０２９５】［回路ブロック選択信号発生部の構成］図
３４は、この発明の第１２の実施例である半導体集積回
路装置の全体の構成を概略的に示す図である。半導体集
積回路装置９１０では、通常、機能論理ブロック９００
と制御および必要な演算処理を行なう中央処理装置（Ｃ
ＰＵ）９２０とが同じ半導体チップに搭載される。機能
回路ブロック（集積回路装置）９００は、複数の各々が
所定の機能を実行する回路ブロック２ａ〜２ｄを含む。
この機能回路ブロック９００は、先の実施例において説
明した半導体集積回路装置の構成に対応する。すなわ
ち、機能回路ブロック９００において、各内部ノードを
外部からアクセス可能とするために、その内部にセレク
タが配置される。そのセレクタの接続形態を制御するこ
とにより機能回路ブロック９００内の内部ノードをすべ
て外部からアクセス可能とする。

【０２９６】半導体集積回路装置９１０は、さらに、Ｃ
ＰＵ９２０に対し必要な処理を実行するために必要とさ
れる命令およびデータを格納する主メモリとして機能す
るメモリ素子９４０と、ＣＰＵ９２０が演算処理する上
において一時的に処理データを格納するために用いられ
る複数のレジスタを含むレジスタ群９３０を含む。この
メモリ素子９４０は、ＣＰＵ９２０に対する命令（プロ
グラム）を格納する命令メモリであってもよく、また処
理に必要とされるデータのみを格納するデータメモリで
あってもよい。レジスタ群９３０は、レジスタファイル
を構成してもよく、また単に一時的にデータを格納する
ために用いられるデータレジスタであってもよい。

【０２９７】半導体集積回路装置９１０はさらに、ＣＰ
Ｕ９２０の制御の下にテスト動作モード時においてその
機能回路ブロック９００における回路ブロック２ａ〜２
ｄの分離および接続を制御するための回路ブロック制御
信号♯を発生する回路ブロック制御回路９５０を含む。
同じ半導体チップ内に搭載されたＣＰＵ９２０の制御の
下に回路ブロック指定信号を発生することにより、外部
から各回路ブロック２ａ〜２ｄそれぞれに対し回路ブロ
ック分離接続のための制御信号を印加する必要はなく、
外部のテスト専用の入力端子数を低減することができ
る。次にこの回路ブロック選択制御回路９５０の構成に
ついて説明する。

【０２９８】［回路ブロック選択制御回路の構成１］図
３５は、図３４に示す回路ブロック選択制御回路の構成
を概略的に示す図である。図３５において、回路ブロッ
ク選択制御回路９５０は複数の回路ブロックのうちの特
定の回路ブロックを指定するデータを格納するための回
路ブロック選択用データレジスタ８０と、この回路ブロ
ック選択用データレジスタ８０に格納されたデータをデ
コードし、回路ブロック選択信号を生成する回路ブロッ
ク選択用デコーダ（以下、回路デコーダと称す）８２
と、アドレスデコーダ９２２からのイネーブル信号に応
答して回路デコーダ８２からの回路ブロック指定信号を
機能回路ブロック９００へ伝達する転送ゲート８４を含
む。

【０２９９】アドレスデコーダ９２２は、図３４に示す
メモリ素子９４０のアドレス指定およびレジスタ群９３
０に含まれる特定のレジスタを指定するために、ＣＰＵ
９２０から生成されたアドレス信号をデコードする。こ
のアドレスデコーダ９２２を用いて回路ブロック選択信
号伝達タイミングを決定することにより、この回路ブロ
ック選択制御回路９５０の動作をすべてＣＰＵ９２０の
制御の下に実施することができる。

【０３００】回路ブロック選択用データレジスタ８０
は、複数個（図において８個）の１ビットデータレジス
タ（Ｄ型フリップフロップ）８０ａ〜８０ｈを含む。こ
のＤ型フリップフロップ８０ａ〜８０ｈが、直列データ
伝搬経路を形成するようにその出力Ｑと入力Ｄとが相互
接続される。初段のＤ型フリップフロップ８０ｈの入力
Ｄは、テストデータ入力端子８１に接続される。最終段
のＤ型フリップフロップ８０ａの出力Ｑはテストデータ
出力端子８３に接続される。このテストデータ出力端子
８３は、回路ブロック選択用データレジスタ８０のテス
トを行なうために利用される。Ｄ型フリップフロップ８
０ａ〜８０ｈのクロック入力Ｋへは、ＣＰＵ９２０から
制御信号線９２３を介してクロック信号ＣＫが与えられ
る。これによりテストデータ入力端子８１から与えられ
た回路ブロック指定用データ信号がＤ型フリップフロッ
プ（データレジスタと以下称す）８０ａ〜８０ｈに順次
格納される。回路デコーダ８２は、データレジスタから
の相補データＱおよび！Ｑを受けてデコードし、複数の
回路ブロックそれぞれに設けられた出力信号線のうちの
いずれかを選択状態（Ｈレベルの活性状態）とする。

【０３０１】転送ゲート８４は、機能回路ブロック９０
０に含まれる回路ブロックそれぞれに対応して設けられ
るゲート回路８４ａ〜８４ｄを含む。ゲート回路８４ａ
〜８４ｄはそれぞれの第１の入力に回路デコーダ８２か
らの回路ブロック選択信号を受けそれぞれの第２の入力
にアドレスデコーダ９２２からイネーブル信号を受け
る。次に動作について説明する。

【０３０２】通常動作時においては、アドレスデコーダ
９２２から転送ゲート８４に与えられる信号は論理
“０”にあり、転送ゲート８４は遮断状態にある。また
回路ブロック制御用データ設定用の入力端子８１は、接
地電位に固定される。このとき、回路ブロック選択用デ
ータレジスタ８０のＤ型フリップフロップ（データレジ
スタ）８０ａ〜８０ｈに格納されるデータがすべて論理
“０”の場合には、回路ブロック選択用デコーダ８２か
らの出力信号はすべて論理“０”とされ、ブロック選択
制御信号♯はすべて論理“０”となるように設定されて
いてもよい。これにより、アドレスデコーダ９２２から
誤って活性状態のイネーブル信号が出力されても機能回
路ブロック９００において回路ブロックの誤った選択的
分離が生じるのを抑制することができる。

【０３０３】テスト動作時においては、入力端子８１
へ、回路ブロック指定用のデータ信号が順次与えられ
る。ＣＰＵ９２０から信号線９２３上に与えられるクロ
ック信号ＣＫに同期して、回路ブロック選択用データレ
ジスタ８０において、Ｄ型フリップフロップ８０ｈから
順次Ｄ型フリップフロップ８０ａへデータがシフトイン
される。データレジスタ８０において回路ブロック指定
用のデータがセットされた後、回路デコーダ８２がこの
データレジスタ８０からの回路ブロック指定用データを
デコードし、そのデコード結果を示す信号を出力する。
このときまた回路デコーダ８２は、ＣＰＵ９２０からの
活性化信号によりそのデコードタイミングが決定される
構成が利用されてもよい。回路デコーダ８２は、単にス
タティックに動作してデコード動作を行なうように構成
されていてもよい。回路デコーダ８２の出力する回路ブ
ロック指定信号が確定状態とされると、ＣＰＵ９２０か
ら特定の通常動作モード時においては使用されないアド
レス信号がアドレスデコーダ９２２へ与えられる。アド
レスデコーダ９２２は、回路ブロック選択信号を転送す
る命令に対応する特定のアドレス信号が与えられると、
転送ゲート８４へイネーブル信号を与える。それにより
転送ゲート８４のゲート回路８４ａ〜８４ｄがすべてバ
ッファ回路として動作し、回路デコーダ８２から与えら
れたブロック選択信号を機能回路ブロック９００へ回路
ブロック選択信号♯として伝達する。これにより、機能
回路ブロック９００においては、先に図１ないし図１０
において説明したようにセレクタが選択的にその入力選
択状態が決定され、特定の回路ブロック指定信号により
指定された回路ブロックが他の回路ブロックから分離さ
れ、その特定の回路ブロックの入出力ノードから外部が
アクセス可能状態に設定される。

【０３０４】回路ブロック選択用データレジスタ８０の
テストを行なう場合には、Ｄ型フリップフロップ８０ｈ
〜８０ａが直列データ伝搬経路を形成しているため、デ
ータ入．端子８１から、ＣＰＵ９２０から出力されるク
ロック信号ＣＫに同期してＤ型フリップフロップ８０ｈ
〜８０ａへ順次所定のパターンを有するデータ信号を転
送し、最終段のＤ型フリップフロップ８０ａの出力Ｑを
データ出力端子８３を介して外部へ出力する。データ入
力端子８１を介して順次与えられたデータ信号のパター
ンと同じパターンを有するデータ信号がこの出力端子８
３を介して出力されたか否かを外部で観察することによ
りこの回路ブロック選択用データレジスタ８０が正常で
あるか否かのテストを実施することができる。

【０３０５】この図３５に示す構成においては、回路ブ
ロック選択のためのデータレジスタは８ビットのＤ型フ
リップフロップを持っている。したがって、最大２５６
個の回路ブロックを指定することができる。ただしデー
タ（００…０）の場合すべての回路ブロックが相互接続
される場合には、回路ブロックの指定は最大２５５とな
る。これにより、機能回路９００において数多くの回路
ブロックが含まれる場合においても、１つのデータ入力
端子８１を用いて８ビットデータレジスタを用いて回路
ブロックの指定を行なうことができ、各回路ブロックに
対しブロック指定用の信号を入力するためのテスト専用
端子を設ける必要がなく、端子数を大幅に低減すること
ができる。

【０３０６】［回路ブロック選択制御回路の構成２］図
３６は、図３４に示す回路ブロック選択制御回路の第２
の構成を示す図である。図３６において、回路ブロック
選択用データレジスタ８０は、並列に設けられたデータ
レジスタ（Ｄ型フリップフロップ）８５ａ〜８５ｈと、
Ｄ型フリップフロップ８５ａ〜８５ｈそれぞれに対応し
て設けられるゲート回路８６ａ〜８６ｈを含む。ゲート
回路８６ａ〜８６ｈのそれぞれの第１の入力には、ＣＰ
Ｕ９２０からデータバス９２５に与えられる８ビットデ
ータバスの対応のバス線が接続される。ゲート回路８６
ａ〜８６ｈのそれぞれの第２の入力は、アドレスデコー
ダ９２２からの出力信号が与えられる。回路デコーダ８
２は、図３５に示す構成と同じであり、回路ブロック選
択用データレジスタ８０からの回路ブロック制御データ
信号をデコードし、回路ブロック選択信号を生成する。
回路デコーダ８２からの回路ブロック選択信号を機能回
路ブロック９００へ伝達する転送ゲート８４は、一例と
して４つのゲート回路８４ａ〜８４ｄを含み、それぞれ
の第１の入力に回路デコーダ８２からの回路ブロック選
択信号が与えられ、それぞれの第２の入力にテストモー
ド信号入力端子８７を介してテストモード指示信号が与
えられる。次に動作について説明する。

【０３０７】アドレスデコーダ９２２は、ＣＰＵ９２０
から回路ブロックの選択的分離を示す特定のアドレス信
号が与えられたとき活性状態の信号をゲート回路８６ａ
〜８６ｈのそれぞれの第２の入力へ与える。これにより
ゲート回路８６ａ〜８６ｈがイネーブルされバッファ回
路として動作する。このときまたＣＰＵ９２０は、デー
タバス９２５上に回路ブロック指定用データ信号を伝達
し、ゲート回路８６ａ〜８６ｈのそれぞれの第１の入力
へ与える。ゲート回路８６ａ〜８６ｈの出力信号が確定
すると、ＣＰＵ９２０からクロック信号線９２３へクロ
ック信号ＣＫが与えられ、データレジスタ（Ｄ型フリッ
プフロップ）８５ａ〜８５ｈが対応のゲート回路８６ａ
〜８６ｈから与えられたデータ信号を取込みラッチす
る。次に、回路デコーダ８２がこのＤ型フリップフロッ
プ８５ａ〜８５ｈから与えられるデータ信号をデコード
し、複数の回路ブロック（図示の例においては４つの回
路ブロック）のうちの１つを指定する回路ブロック指定
信号を生成して転送ゲート８４へ与える。テストモード
信号入力端子８７から次いでテストモード指示信号が印
加され、転送ゲート８４のゲート回路８４ａ〜８４ｄが
すべてイネーブルされ、機能回路ブロック９００へ特定
の回路ブロックを指定する回路ブロック選択信号が伝達
され、特定の回路ブロックの選択的分離が行なわれる。

【０３０８】図３６に示す構成においては、回路ブロッ
ク選択用データレジスタ８０には、ＣＰＵ９２０から回
路ブロック指定用データがロードされている。したがっ
て、外部から回路ブロック選択用のデータ信号を入力す
る必要がなく、テスト専用の端子数をテストモード信号
入力端子８７の１個にまで低減することができる。

【０３０９】また外部から転送ゲート８０のイネーブル
／ディスエーブルを制御する構成とすることにより正確
に機能回路ブロック９００における特定の回路ブロック
の選択的分離タイミングを制御することができ、外部で
特定の回路ブロックが入力ノードおよび出力ノードのす
べてがアクセス可能状態になったタイミングを知ること
ができ、特定の回路ブロックのテスト実施タイミングを
容易に知ることができる。

【０３１０】［回路ブロック選択制御回路の具体的構成
３］図３７は、図３４に示す回路ブロック選択制御回路
の第３の具体的構成を示す図である。図３７に示す回路
ブロック選択制御回路９５０の構成においては、ＣＰＵ
９２０からのアドレス信号をデコードするアドレスデコ
ーダは利用されない。回路ブロック選択用データレジス
タ８０は、図３６に示す回路ブロック選択用データレジ
スタと同じ構成を備える。この回路ブロック選択用デー
タレジスタ８０の初段のゲート回路８６ａ〜８６ｈのそ
れぞれの第２の入力には、テスト信号入力端子８７ａを
介してテストモード指示信号が与えられる。ゲート回路
８６ａ〜８６ｈのそれぞれの第１の入力へは、ＣＰＵ９
２０からテストデータバス９２５を介して並列に回路ブ
ロック指定用データ信号が与えられる。転送ゲート８４
も、図３６に示す転送ゲート８４と同じ構成を備え、テ
スト信号入力端子８７ｂを介してテストモード指示信号
が与えられる。このテストモード指示信号入力端子８７
ａおよび８７ｂへ与えられるテストモード指示信号は同
じ信号であってもよく、また別々の信号であってもよ
い。また、テストモード信号入力端子８７ａから与えら
れる信号を所定期間遅延して転送ゲート８４へ与える構
成がまた利用されてもよい。

【０３１１】図３７に示す構成においては、外部から回
路ブロック選択用データレジスタ８０の初段のゲート回
路８６ａ〜８６ｈのイネーブル／ディスエーブルを制御
している。したがって、図３６のアドレスデコーダ９２
２が誤って活性信号をゲート回路８６ａ〜８６ｈへ与
え、回路デコーダ８２が不必要なときに誤動作するのを
防止することができる。この図３７に示す回路ブロック
選択制御回路の構成および動作は図３６に示すものと実
質的に同じであり、その詳細説明は省略する。

【０３１２】［回路ブロック選択制御回路の具体的構成
４］図３８は図３４に示す回路ブロック選択制御回路９
５０の第４の具体的構成を示す図である。図３８におい
て、回路ブロック選択制御回路９５０は、データ設定用
入力端子８９から与えられる信号に応答してカウントア
ップまたはカウントダウン動作を行なうカウンタ８８
と、カウンタ８８のカウンタ値をラッチする回路ブロッ
ク選択用データレジスタ８０と、回路ブロック選択用デ
ータレジスタ８０のラッチし出力するデータ信号をデコ
ードして回路ブロック選択信号を生成する回路ブロック
選択用デコード（回路デコーダ）８２と、回路デコーダ
８２からの回路ブロック選択信号を機能回路ブロック９
００へ回路ブロック指定信号♯として伝達する転送ゲー
ト８４を含む。

【０３１３】回路ブロック選択用データレジスタ８０
は、カウンタ８８の出力ビットそれぞれに対応して並列
に設けられるデータレジスタ（Ｄ型フリップフロップ）
８５ａ〜８５ｈを含む。Ｄ型フリップフロップ８５ａ〜
８５ｈはＣＰＵ９２０から信号線９２３上に与えられる
クロック信号ＣＫに応答して、カウンタ８８からの対応
の出力カウントビット値を取込みラッチする。

【０３１４】回路デコーダ８２および転送ゲート８４
は、図３５に示す回路デコーダ８２および転送ゲート８
４と同じ構成を備える。次に動作について説明する。

【０３１５】通常動作時おいては、データ設定用入力端
子８９へは、論理“０”の固定データが与えられる。こ
の状態においては、カウンタ８８のカウンタ値は０に設
定される。この状態においては、ＣＰＵ９２０から信号
線９２３へクロック信号ＣＫが出力されまたアドレスデ
コーダ９２２が活性状態の信号を転送ゲート８４へ与え
たとしても、回路ブロック選択信号♯は、特定の回路ブ
ロックを指定する状態には設定されない。システムモー
ドが指定され、すべての回路ブロックが相互接続され
る。

【０３１６】テスト動作時においては、データ設定用入
力端子８９からテスト対象となる回路ブロックを指定す
るようにパルス状の信号が与えられ、カウンタ８８がこ
のパルス状の信号に応答してカウント動作を行ない、特
定のテスト対象となる回路ブロックを指定するカウント
値がカウンタ８８に設定される。

【０３１７】回路ブロック選択用データレジスタ８０
は、ＣＰＵ９２０からのクロック信号ＣＫに応答してこ
のカウンタ８８から出力されるカウント値を取込みラッ
チし、回路デコーダ８２へ与える。回路デコーダ８２の
出力信号が確定状態とされると、ＣＰＵ９２０が、回路
ブロック分離を指定する特定のアドレス信号をアドレス
デコーダ９２２へ与え、応じてアドレスデコーダ９２２
が活性状態の信号を転送ゲート８４へ与える。これによ
り、転送ゲート８４からの信号により機能回路ブロック
９００において、テスト対象となる回路ブロックの分離
が実施される。

【０３１８】上述の説明においては、カウンタ８８は、
通常動作時には、そのカウントビット値がすべて０に設
定されるように説明したが、これに代えてカウンタ８８
の出力部にゲート回路が設けられており、カウンタ８８
はそのカウント値を維持し、単に回路ブロック選択用デ
ータレジスタ８８へ伝達されるビット値がこの通常動作
時において端子８９から与えられる論理“０”の固定デ
ータにより、“０”のビット値が回路ブロック選択用デ
ータレジスタ８へ与えられる構成が利用されてもよい。

【０３１９】カウンタ８８を用いて回路ブロック指定用
データを生成することにより、ＣＰＵ９２０が回路ブロ
ック制御データを発生する必要はなく、ＣＰＵ９２０の
負荷が軽減される。また、内部のカウンタ８８のカウン
ト値が外部の制御の下に設定されるため、外部で確実に
いずれの回路ブロックが分離状態に設定されているかを
容易に知ることができる。

【０３２０】［回路ブロック選択制御回路の具体的構成
５］図３９および４０は図３４に示す回路ブロック選択
制御回路９５０の第５の具体的構成を示す図である。図
３９および４０は併せて１枚の図面を構成しており、図
３９および４０にわたって連続して延びる信号線は、同
じアルファベット文字で識別する。

【０３２１】図３９および４０に示す回路ブロック選択
制御回路９５０は、周辺回路９６０に含まれる複数のデ
ータレジスタ（たとえば図３４に示すレジスタ群９３
０）のうちの所定数のデータレジスタを回路ブロック選
択用データレジスタとして利用する。

【０３２２】図３９において、回路ブロック選択制御回
路は、周辺回路９６０に含まれる複数のデータレジスタ
のうちの所定数（図示の例においては８個）のデータレ
ジスタ（Ｄ型フリップフロップ）９０ａ〜９０ｈを含む
回路ブロック選択用データレジスタ９０と、通常動作時
このデータレジスタ９０へＣＰＵ９２０からのデータを
書込むための書込ゲート９１と、書込ゲート９１からの
データと回路ブロック選択用データの一方を選択してデ
ータレジスタ９０へ伝達する選択回路９２を含む。

【０３２３】書込ゲート９１は、Ｄ型フリップフロップ
９０ａ〜９０ｈそれぞれに対応して設けられる３入力ゲ
ート回路９１ａ〜９１ｈを含む。ゲート回路９１ａ〜９
１ｈの各々は第１の入力に、データバス９３０上に並列
に出力される書込データ信号を受け、それぞれの第２の
入力にアドレスデコーダ９２２からの信号を受け、それ
ぞれの第３の入力にＣＰＵ９２０から出力されるデータ
書込および読出を示すリード／ライト信号Ｒ／！Ｗを受
ける。ゲート回路９１ａ〜９１ｈは、リード／ライト信
号Ｒ／！ＷがＬレベルにあり、データ書込みを示すとき
イネーブルされ、アドレスデコーダ９２２の出力信号が
このデータレジスタ９０を指定するときにデータバス９
３０上に与えられたデータを選択回路９２へ伝達する。

【０３２４】選択回路９２は、ゲート回路９１ａ〜９１
ｈおよびデータレジスタ（Ｄ型フリップフロップ）９０
ａ〜９０ｈに対応して設けられる２入力１出力のセレク
タ９２ａ〜９２ｈを含む。セレクタ９２ａ〜９２ｈの各
々は、その第１の入力に対応のゲート回路９１ａ〜９１
ｈの出力データ信号を受け、それぞれの第２の入力に前
段のＤ型フリップフロップ９０ｄ〜９０ｈの出力するデ
ータ信号を受ける。初段のセレクタ９２ｈの第２の入力
へは、データ入力端子１００を介して回路ブロックを指
定するデータ信号が与えられる。セレクタ９２ａ〜９２
ｈは、図４０に示すテストモード指定信号入力端子１０
２を介して与えられる信号の論理により、その入力選択
状態が決定される。端子１０２に与えられる信号が論理
“０”になり、テストモードを指定している場合には、
セレクタ９２ａ〜９２ｈは第２の入力に与えられたデー
タ信号を選択してその出力に伝達する状態に設定され
る。この状態においては、Ｄ型フリップフロップ９０ｈ
〜９０ａがセレクタ９２ｈ〜９２ａを介して直列データ
伝搬経路を形成する。通常動作時（端子１０２に与えら
れる信号が論理“０”の非活性化時）においては、セレ
クタ９２ａ〜９２ｈは、それぞれの第１の入力へ与えら
れるゲート回路９１ａ〜９１ｈの出力するデータ信号を
選択してそれぞれの出力へ伝達する。

【０３２５】選択回路９０における最終段のＤ型フリッ
プフロップ９０ａの出力はまたテストデータ出力端子１
０１に接続される。これにより、所定数のデータレジス
タからなる回路ブロック選択用データレジスタ９０のテ
ストを実施することができる。

【０３２６】図４０において、回路ブロック選択制御回
路９５０はさらに、Ｄ型フリップフロップ９０ａ〜９０
ｈそれぞれに対応して設けられ、端子１０２から与えら
れる信号が論理“１”のときにバッファとして機能して
対応のＤ型フリップフロップ９０ａ〜９０ｈの出力する
データ信号を通過させるゲート回路９３ａ〜９３ｈを含
む。これらのゲート回路９３ａ〜９３ｈの出力する信号
は回路デコーダ８２へ与えられる。

【０３２７】この回路ブロック選択用データレジスタ９
０に含まれるＤ型フリップフロップ９０ａ〜９０ｈを通
常動作時においてＣＰＵ９２０が一時的にデータを格納
するためのデータレジスタとして利用するために、さら
に、Ｄ型フリップフロップ９０ａ〜９０ｈそれぞれに対
応して設けられ、端子１０２へ与えられる信号が論理
“０”のときにイネーブルされてバッファとして機能す
るゲート回路９４ａ〜９４ｈと、ゲート回路９４ａ〜９
４ｈそれぞれに対応して設けられ、ＣＰＵ９２０からの
リード／ライト信号Ｒ／！Ｗが論理“１”にありデータ
読出モードを示すときにイネーブルされて対応のゲート
回路９４ａ〜９４ｈの出力するデータ信号をデータバス
９３０へ並列に出力する３状態バッファ９５ａ〜９５ｈ
とが設けられる。

【０３２８】回路デコーダ８２からの回路ブロック選択
信号を機能回路ブロック９００へ伝達する転送ゲート８
４は、アドレスデコーダ９２２からの信号によりイネー
ブルされるゲート回路８４ａ〜８４ｄを含む。次に動作
について説明する。

【０３２９】通常動作時においては、入力端子１０２へ
与えられる信号は、論理“０”に設定され、選択回路９
２に含まれるセレクタ９２ａ〜９２ｈは、それぞれの第
１の入力に与えられるデータ信号を選択して出力する状
態に設定される。また、ゲート回路９３ａ〜９３ｈがす
べてディスエーブルされ、Ｌレベルの信号を出力して回
路デコーダ８２へ与えられる。回路デコーダ８２は、こ
の状態においては、その出力信号線をすべてＬレベルに
設定する。したがって、転送ゲート８４は、アドレスデ
コーダ９２２からの信号によりイネーブルされても、機
能回路ブロック９００へ伝達される回路ブロック選択信
号は、特定の回路ブロックを指定してはおらず、機能回
路ブロック９００に含まれる回路ブロックはすべて相互
接続された状態に維持される。

【０３３０】ＣＰＵ９２０の通常動作時において、この
データレジスタ９０を利用する場合、以下の動作が行な
われる。データレジスタ９０へデータを書込む場合、Ｃ
ＰＵ９２０は、リード／ライト信号Ｒ／！ＷをＬレベル
（論理“０”）の状態に設定し、次いでアドレスデコー
ダ９２２へこのデータレジスタ９０を特定するアドレス
信号を与える。アドレスデコーダ９２２からのデコーダ
信号がＨレベル（論理“１”）の状態になると、書込ゲ
ート９１のゲート回路９１ａ〜９１ｈがすべてバッファ
として動作し、データバス９３０およびＣＰＵ９２０か
ら伝達されたデータ信号（８ビット並列データ）を選択
回路９２へ伝達する。選択回路９２は、この書込ゲート
９１からのデータ信号をデータレジスタ９０へ伝達する
状態に設定されており（端子１０２からの信号は論理
“０”にある）、これによりデータレジスタ９０のＤ型
フリップフロップ９０ａ〜９０ｈにＣＰＵ９２０からデ
ータバス９３０へ伝達されたデータが格納される。この
とき図４０に示す３状態バッファ９５ａ〜９５ｈはすべ
てディスエーブル状態にあり、出力ハイインピーダンス
状態に設定されている。データレジスタ９０へのデータ
の格納は、ＣＰＵ９２０からのクロック信号ＣＫにより
実現される。

【０３３１】データ読出時においては、ＣＰＵ９２０か
らのリード／ライト信号Ｒ／！ＷがＨレベル（論理
“１”）に設定され、図４０に示す３状態バッファ９５
ａ〜９５ｈがイネーブル状態とされ、データレジスタ９
０に格納されたデータがデータバス９３０に伝達され
る。このとき書込ゲート９１は、リード／ライト信号Ｒ
／！ＷがＨレベル（論理“１”）にあり、ディスエーブ
ル状態にされ、Ｌレベルの信号を出力している。ＣＰＵ
９２０からのクロック信号ＣＫは非活性状態を維持しデ
ータレジスタ９０へのデータの書込みは禁止される。こ
の通常動作モード時においてデータの読出しを行なうた
めに、またアドレスデコーダ９２２からデコード信号が
ゲート回路９４ａ〜９４ｈへ与えられる構成が利用され
てもよい。

【０３３２】テスト動作モードを行なう場合には、端子
１０２へ与えられる信号がＨレベル（論理“１”）の状
態に設定され、選択回路９２に含まれるセレクタ９２ａ
〜９２ｈがすべて第２の入力に与えられたデータ信号を
選択する状態に設定される。この状態において、データ
入力端子１００から回路ブロックを特定するデータ信号
が順次印加され、ＣＰＵ９２０からのクロック信号ＣＫ
に従ってこの端子１００から与えられたデータ信号がＤ
型フリップフロップおよびセレクタからなる直列データ
伝搬経路を介して順次伝搬され、最終的にＤ型フリップ
フロップ９０ａ〜９０ｈに回路ブロックを特定するデー
タが格納される。一方、図４０に示すゲート回路９３ａ
〜９３ｈが、端子１０２からの論理“１”（Ｈレベル）
の信号に従ってイネーブルされ、このデータレジスタ９
０に格納された回路ブロック特定用データを回路デコー
ダ８２へ伝達する。回路デコーダ８２が、ゲート回路９
３ａ〜９３ｈを介して与えられたデータ信号をデコード
し、回路ブロックを特定する回路ブロック選択信号を生
成する。次いでアドレスデコーダ９２２が、ＣＰＵ９２
０から与えられるテストモード時の回路ブロック分離を
示す特定のアドレス信号に従って論理“１”（Ｈレベ
ル）の信号を発生して転送ゲート８４へ与える。これに
より転送ゲート８４を介して機能回路ブロック９００へ
回路ブロック指定信号が印加される。

【０３３３】この図３９および図４０に示す構成に従え
ば、回路ブロック特定用のデータを格納しておくための
データレジスタとして既に周辺回路９６０に設けられて
いるデータレジスタを利用しているため、新たに専用の
データレジスタを設ける必要がなく、回路専有面積を低
減することができる。

【０３３４】またさらに、データレジスタ９０の最終段
のＤ型フリップフロップ９０ａの出力信号を出力端子１
０１を介して読出すことにより、この周辺回路９６０に
含まれるデータレジスタうちの所定数のデータレジスタ
のテストを実施することができる。

【０３３５】［回路ブロック選択制御回路の具体的構成
６］図４１および４２は、図３４に示す回路ブロック選
択制御回路９５０の第６の具体的構成を示す図である。
図４１および４２は、併せて１枚の図面を構成してお
り、図４１および４２にわたって連続する信号線は同じ
アルファベット文字により識別する。

【０３３６】図４１および４２に示す回路ブロック選択
制御回路の構成においては、図３９および４０に示す構
成と異なり、書込ゲート９１と回路ブロック選択用デー
タレジスタ９０の間には通常動作時におけるデータ信号
とテストモード時における回路ブロック特定用データと
を選択するための選択回路は設けられていない。

【０３３７】書込ゲート９１は、図３９に示す構成と同
様データバス９３０上のデータを第１の入力に受け、ア
ドレスデコーダ９２２からのデコード信号をそれぞれ第
２の入力に受け、それぞれの第３の入力にＣＰＵ９２０
からのリード／ライト信号Ｒ／！Ｗを受けるゲート回路
９１ａ〜９１ｈを含む。

【０３３８】回路ブロック選択用データレジスタ９０
は、ゲート回路９１ａ〜９１ｈそれぞれに対応して設け
られ、対応のゲート回路の出力信号を入力Ｄに受けるＤ
型フリップフロップ９９ａ〜９９ｈを含む。Ｄ型フリッ
プフロップ９９ａ〜９９ｈはそれぞれのクロック入力Ｋ
にＣＰＵ９２０からのクロック信号ＣＫを受ける。

【０３３９】回路ブロック選択制御回路はさらに、図４
２に示すように、通常動作時にこのデータレジスタ９０
からのデータ信号をデータバス９３０へ伝達するための
ゲート回路９４ａ〜９４ｈおよび３状態バッファ９５ａ
〜９５ｈと、テストモード動作時において、このデータ
レジスタ９０がラッチして出力するデータ信号を回路デ
コータ８２へ与えるゲート回路９３ａ〜９３ｈを含む。
この図４２に示す構成は、図４ に示す構成と同様であ
る。この図４２に示す構成においては、回路デコーダ８
２からブロック指定信号♯を機能回路ブロック９００へ
伝達するための伝送ゲートは設けられていない。次に動
作について説明する。

【０３４０】通常動作時においては、テストモード信号
入力端子１０２へ与えられる信号は論理“０”にあり、
ゲート回路９３ａ〜９３ｈはディスエーブル状態とさ
れ、ゲート回路９４ａ〜９４ｈがイネーブルされてバッ
ファとして機能する。このとき、回路デコーダ８２へは
ゲート回路９３ａ〜９３ｈからすべてＬレベル（論理
“０”）の信号が与えられる。このときには、回路デコ
ーダ８２から出力される信号はいずれの回路ブロックを
も特定せず、すべての回路ブロック指定信号はＬレベル
に設定される。これにより機能回路ブロック９００にお
いては、すべての回路ブロックが相互接続されて通常動
作を実行する。

【０３４１】データレジスタ９０へ通常動作時において
データを書込む場合には、ＣＰＵ９２０が、リード／ラ
イト信号Ｒ／！ＷをＬレベル（論理“０”）に設定し、
かつアドレスデコーダ９２２へこのデータレジスタ９０
を特定するアドレス信号を与える。アドレスデコーダ９
２２からの信号が論理“１”（Ｈレベル）となり、ゲー
ト回路９１ａ〜９１ｈがバッファとして動作し、ＣＰＵ
９２０からデータバス９３０へ与えられたデータをデー
タレジスタ９０へ書込む。データレジスタ９０へ通常動
作時においてＣＰＵ９２０からのデータが書込まれて
も、図４２に示すゲート回路９３ａ〜９３ｈはディスエ
ーブル状態であり、回路デコーダ８２の出力信号は変化
しない。

【０３４２】このデータレジスタ９０からデータを読出
す場合にはＣＰＵ９２０がリード／ライト信号Ｒ／！Ｗ
を論理“１”（Ｈレベル）に設定し、３状態バッファ９
５ａ〜９５ｈを動作状態とする。これによりデータレジ
スタ９０に格納されたデータがデータバス９３０へ伝達
される。

【０３４３】テストモード動作を行なう場合には、テス
トモード信号入力端子１０２へ与えられる信号が論理
“１”（Ｈレベル）に設定される。これにより、図４２
に示すゲート回路９４ａ〜９４ｈはディスエーブル状態
とされ、ゲート回路９３ａ〜９３ｈがイネーブル状態と
される。データレジスタ９０へ通常動作モード時と同様
にして、ＣＰＵ９２０から回路ブロックを特定するデー
タ信号が書込まれる。このデータレジスタ９０に書込ま
れたデータ信号はゲート回路９３ａ〜９３ｈを介して回
路デコーダ８２へ与えられる。回路デコーダ８２は、そ
の与えられたデータ信号をデコードし、特定の回路ブロ
ックを指定する信号を生成して機能回路ブロック９００
に与える。これにより機能回路ブロック９００において
は、特定された回路ブロックの分離が行なわれる。

【０３４４】データレジスタ９０のテストを行なう場合
には、テストデータをデータレジスタ９０へＣＰＵ９２
０の制御の下に書込んだ後、端子１０２へ与えられる信
号を論理“０”（Ｌレベル）の状態に維持したままリー
ド／ライト信号Ｒ／！ＷをＨレベルとして３状態バッフ
ァ９５ａ〜９５ｈを介してデータバス９３０上にこのデ
ータレジスタ９０に格納されたデータ信号を読出す。こ
のデータバス９３０へ読出されたデータを外部へ出力す
ることにより、データレジスタ９０のテストを実行する
ことができる。

【０３４５】図４１および４２に示す構成においては、
選択回路９１および転送ゲート８４が設けられていない
ため、回路ブロック選択制御回路の構成を簡略化しかつ
規模をさらに低減することができる。また、回路ブロッ
ク特定のためのデータ信号がＣＰＵ９２０からデータレ
ジスタ９０へ格納されており、外部から回路ブロック特
定のためのデータ信号を印加する必要がなく、単にテス
トモードを指定する信号入力端子１０２が用いられてい
るだけであり、テスト専用に用いられる端子数を大幅に
低減することができる。

【０３４６】なお、図３６ないし図４２に示す回路ブロ
ック選択制御回路の構成において、データレジスタ９０
に含まれる記憶素子としてＤ型フリップフロップを用い
ている。しかしながら、このデータレジスタに含まれる
記憶素子としては、データの書込および読出を行なえる
構成であればよく、Ｄ型フリップフロップと異なる記憶
素子が用いられてもよい。

【０３４７】［配線構造］図４３は、この発明に従う半
導体集積回路装置の配線構造を概略的に示す図である。
図４３（Ａ）において、半導体集積回路装置は、通常動
作時にデータ信号を伝達する信号線に用いられる通常配
線１２０と、この通常配線１２０の上層に形成され、テ
スト動作時にテスト信号を伝達する経路に用いられるテ
スト配線１１０を含む。このテスト配線１１０は、デー
タ信号入力端子からセレクタの第２の入力へ至る信号線
の経路、セレクタの出力からデータ信号出力端子へ至る
経路に用いられる。機能回路ブロック内部の信号配線
は、通常配線１２０を用いて形成される。また回路ブロ
ックの出力ノードからセレクタの第１の入力およびセレ
クタの出力から回路ブロックの入力ノードへ至る経路に
も通常配線１２０が用いられる。

【０３４８】図３に示すような構成においては、内部ノ
ードを可観測かつ可制御状態とするために複数のテスト
用配線が必要とされる。このテスト用配線は接続される
セレクタの数がそれぞれにおいて異なり、また配線長も
異なる。したがってテスト用データ入力端子から各回路
ブロックの入力ノードまたは回路ブロックの出力ノード
からテスト用データ出力端子へ至る配線経路における信
号伝搬遅延の値が異なる。このテスト用配線を形成する
場合には、通常配線のレイアウトをも考慮する必要があ
り、信号タイミング（信号伝搬遅延、入出力特性におい
て信号立上がりまたは立下がり遅延等）についてすべて
考慮してテスト用配線を行なうのは極めて困難である。

【０３４９】そこで、図４３（Ｂ）に示すように、通常
動作時のデータ信号を伝達する通常配線１２０として、
第１層アルミニウム配線１２０ｂおよび１２０ｃと第２
層アルミニウム配線１２０ａを用いて配線のレイアウト
を行なう。図４３（Ｂ）においては、通常信号配線１２
０ｂおよび１２０ｃは、それぞれ半導体基板１３０の表
面の活性領域（素子形成領域）１３０ｃおよび１３０ｂ
に接続されるように示される。この通常配線１２０にお
いて信号配線のレイアウトを最適化する。

【０３５０】テストデータ信号を伝達するためのテスト
用配線１１０としては、図４３（Ｂ）に示すように、こ
の通常配線１２４の上層の第３層アルミニウム配線層１
１０ｂおよび１１０ｃと第４層アルミニウム配線層１１
０ａを用いて配線のレイアウトを行なう。このときセレ
クタの先に説明した挿入の規則に従って配線レイアウト
を行なう。次いで、テスト配線１１０を、このテストデ
ータ入力端子から各回路ブロックの入力ノードまでの信
号伝搬遅延および各回路ブロックの出力ノードからテス
トデータ信号出力端子までの信号伝搬遅延を考慮してテ
スト配線１１０の最適化を行なう。ここで、図４３
（Ｂ）においては、第４層アルミニウム配線層１１０ａ
（テスト配線１１０に含まれる）は、半導体基板１３０
の表面に形成された活性領域１３０ａに接続されるよう
に示される。

【０３５１】通常配線１２０においてまず信号配線の最
適化を行なう。次いで、セレクタをその挿入の規則に従
って各回路ブロック間の内部ノードに挿入テスト配線１
１０により配線する。次いでこの配線結果に従ってテス
ト配線１１０の最適化を行なう。テスト配線１１０と通
常配線１２０とはそれぞれ別々の配線層により形成され
ているため、このテスト配線１１０の最適化は通常配線
１２０の配線レイアウトと独立に行なうことができる。
また、テスト配線１１０の最適化が通常配線１２０のレ
イアウトに対し影響を及ぼすこともない。

【０３５２】テスト動作時においては、テスト配線１１
０は、信号伝搬遅延等を考慮した配線レイアウトを有し
ているため、各回路ブロックの信号の入出力タイミング
をも併せたテストを行なうこともできる。テスト結果ま
たは仕様変更により配線の変更を行なう必要がある場
合、テスト配線１１０および通常配線１２０は、それぞ
れ独立に配線されているため、通常配線１２０またはテ
スト配線１１０の一方の必要とされる配線のみを再配線
するだけでよく、設計変更に対し容易に対応することが
できる。

【０３５３】

【発明の効果】以上のように、この発明に従えば、回路
ブロック単位でテストを行なうことができ、またテスト
専用入出力端子数が少なく設計変更および配線の最適化
を容易に実施することのできる半導体集積回路装置を得
ることができる。

【０３５４】すなわち、請求項１に係る発明に従えば、
第１および第２の回路ブロックの間に、第１の入力が第
１の回路ブロックの出力ノードに接続され、第２の入力
がテストデータ入力端子に接続され、その出力が第２の
回路ブロックの入力ノードおよびテストデータ出力端子
に接続される２入力１出力のセレクタを挿入したため
に、第１および第２の回路ブロックの間の内部ノードの
テストを行なうことができるとともにセレクタ自身のテ
ストをも行なうことができ、かつ第１および第２の回路
ブロックの内部ノードを外部からアクセス可能とするこ
とができ、回路ブロック単体のテストを実施することが
できる。

【０３５５】請求項２に係る発明においては、請求項１
の装置において、テストデータは、通常動作時に処理デ
ータを受けるデータ入力端子を介してセレクタの第２の
入力へ与えられており、テスト専用に用いられる入力端
子数を低減することができる。

【０３５６】請求項３に係る発明においては、第２の回
路ブロックの出力ノードとデータ出力端子との間に、第
１および第２の回路ブロックの間に挿入されたセレクタ
の出力するデータ信号と第２の回路ブロックが出力する
データ信号の一方を選択的にデータ出力端子へ伝達する
第２のセレクタを設けたため、テストデータ出力端子と
通常動作時に用いられるデータ出力端子とを共有するこ
とができ、テスト専用に用いられる出力端子数を低減す
ることができる。

【０３５７】請求項４に係る発明においては、請求項１
の装置において、セレクタの出力と第２の回路ブロック
の入力ノードとの間にテストモード動作時にセレクタの
出力と第２の回路ブロックの入力ノードとを電気的に切
り離す回路手段を設けたため、第１の回路ブロックのテ
スト動作時に、第２の回路ブロックを非動作状態とする
ことができ第１の回路のブロックの動作に対し第２の回
路ブロックが及ぼす影響を排除することができる。

【０３５８】請求項５に係る発明においては、請求項４
に係る回路手段としてスルーラッチを用いたため、簡易
な回路構成で確実にセレクタの出力と第２の回路ブロッ
クの入力ノードとを電気的に切り離すことができる。

【０３５９】請求項６に係る発明においては、複数の回
路ブロック間のすべての相互接続経路に、対応の回路ブ
ロックの出力するデータ信号を受ける第１の入力と、テ
ストデータ信号を受ける第２の入力と、後段の対応の回
路ブロックの入力ノードとテストデータ出力端子に結合
される２入力１出力のセレクタを挿入し、このセレクタ
の入力選択状態をテストモード指示信号に従って決定す
るように構成したため、規則性を持ってセレクタを挿入
することができ、テスト設計が容易となるとともに、す
べての内部ノードを可観測かつ可制御状態に設定するこ
とができる。

【０３６０】請求項７に係る発明においては、テストデ
ータ出力端子は、１つの回路ブロックのデータ入力端子
およびデータ出力端子に接続されない入力ノードおよび
出力ノードの数を最大値以上設けることにより、必要最
小限のテストデータ出力端子数ですべての内部ノードの
状態を外部で観測することが可能となる。

【０３６１】請求項８に係る発明においては、データ入
力端子とこのデータ入力端子からデータ信号を受ける回
路ブロックの入力ノードとの間に複数のセレクタを設
け、この複数のセレクタの各々を、第１の入力に対応の
データ入力端子からのデータ信号を受けかつ第２の入力
にテストデータ信号を受け、テストモード指示信号の活
性化時にその第２の入力に与えられたデータ信号をその
出力に伝達しているため、入力段に設けられた回路ブロ
ックに対しても規則性を持ってセレクタを配置すること
ができ、入力段の回路ブロックのテスト設計が容易とな
る。

【０３６２】請求項９に係る発明においては、請求項６
に係る装置において、異なる回路ブロックに設けられた
セレクタは、その第２の入力と出力が直列データ伝搬経
路を形成するように相互接続されており、これにより、
テストデータ入出力端子数を低減することができる。

【０３６３】請求項１０に係る発明においては、請求項
８に係る装置において、複数の入力セレクタの異なる回
路ブロックに設けられた入力セレクタが、第２の入力と
出力とが直接データ伝搬経路を形成するように相互接続
されており、この入力セレクタに対してテストデータ信
号を印加する端子数を低減することができる。

【０３６４】請求項１１に係る発明において、請求項６
の装置において、データ出力端子と通常動作時にこのデ
ータ出力端子にデータ信号を出力する出力回路ブロック
の間に２入力１出力のセレクタを挿入しこのセレクタの
第１の入力に対応の出力回路ブロックのデータ信号を与
え、また第２の入力に別の回路ブロックからの出力デー
タ信号を与え、このセレクタの入力選択状態をテストモ
ード指示信号と回路ブロック指定信号とに従って決定し
ており、複数の回路ブロックがデータ出力端子をテスト
データ出力端子として利用することができ、テストデー
タ出力端子の数を低減することができる。

【０３６５】請求項１２に係る発明においては、請求項
４の装置において複数のデータ出力端子が設けられてお
り、その複数のデータ出力端子それぞれに対応して設け
られた出力セレクタが、異なる回路ブロックに対して設
けられた出力セレクタは第２の入力と出力とが直列され
た伝搬経路を形成するように相互接続されており、セレ
クトデータ出力端子を複数の回路ブロックで利用するこ
とができ、よりテストデータ出力端子数を低減すること
ができる。

【０３６６】請求項１３に係る発明においては、請求項
６の装置において、セレクタの出力と対応の回路ブロッ
クの入力ノードとの間にテストモード動作時に対応する
セレクトの出力と回路ブロックの入力ノードとの間の信
号伝搬経路を遮断する分離素子を設けたため、前段の回
路ブロックのテスト動作時に後段の回路ブロックを不動
作状態とし、この後段の回路はテスト対象となる回路ブ
ロックに対する影響を排除することができる。

【０３６７】請求項１４に係る発明においては、請求項
１３の分離素子としてスルーラッチを用いたので簡易な
構成で確実に信号伝搬経路を遮断できる。

【０３６８】請求項１５に係る発明においては、データ
出力端子へ外部データを出力する出力バッファの前段に
対応の出力回路ブロックの出力するデータ信号を第１の
入力に受け、第２の入力にテストデータ信号受けるとと
もにその出力がテストデータ出力端子に接続される２入
力１出力の出力セレクタを設け、かつこの出力セレクタ
の出力と出力バッファの入力との間にテストモード動作
時に出力セレクタと出力バッファとを分離する分離素子
とを設け、この出力バッファの入力の信号の変化を禁止
するように構成したため、出力バッファを不動作状態と
することができ、テスト対象の回路ブロックの動作時に
出力バッファの動作が及ぼす影響を完全に排除すること
ができる。

【０３６９】請求項１６に係る発明においては、この分
離素子として、固定データを第１の入力に受け、前段の
セレクタの出力を第２の入力に受け、テストモード指示
信号に従って固定データを第２の回路ブロックに伝達す
る第２のセレクタをさらに請求項１の装置において設け
たため、第１の回路ブロックのテスト動作時に第２の回
路ブロックを不動作状態とすることができ、第２の回路
ブロックの動作の影響が第１の回路ブロックのテスト動
作に及ぼすのを防止することができる。

【０３７０】請求項１７に係る装置において、請求項１
３または１５の装置において、分離素子の各々は、固定
データを第１の入力に受け、対応のセレクタの出力する
データ信号を第２の入力に受け、テストモード動作時に
固定データを出力するセレクタで構成したため、確実に
後段の回路ブロックの入力ノードを一定値論理レベルの
信号に設定することができ、応じて後段の回路ブロック
を不動作状態とすることができ、テスト対象となる回路
ブロックのみを動作させてテストを行なうことができ
る。

【０３７１】請求項１８に係る発明においては、請求項
６の装置において、複数の回路ブロックのうちの少なく
とも１つはその出力ノードに設けられた対応のセレクタ
とともに基本単位としてライブラリーに再利用可能に登
録されており、半導体集積回路装置の設計時にライブラ
リーを利用して設計することができ、テスト設計が容易
となるとともに、また設計変更に対しても別のライブラ
リーを利用することにより容易に対応することができ
る。

【０３７２】請求項１９に係る発明においては、機能回
路ブロックの出力ノードに配置された２入力１出力のセ
レクタ、テストデータ信号入出力端子、機能回路ブロッ
クの入力ノードに対応する第１の入力ノードおよび出力
セレクタに対応する出力ノードと、テスト制御信号入力
ノードとを１つの単位ブロックとして構成したため、単
位ブロックを用いて半導体集積回路装置の設計を行なう
ことにより設計が容易となり、またこの回路ブロックを
ライブラリーとして登録することにより、新たな装置の
設計および設計変更が容易となる。

【０３７３】請求項２０に係る発明において、請求項１
９の装置において、機能回路が複数の入力ノードを有し
ており、これら複数の出力ノードそれぞれに２入力１出
力のセレクタを配置しているため、多出力回路ブロック
に対してもセレクタが効率的に配置された単位ブロック
を用いて設計することができ、設計変更およびテスト設
計が容易となる。

【０３７４】請求項２１に係る発明においては、半導体
集積回路装置を通常動作させ、次いでこの通常動作を停
止させて複数の回路ブロックのうちの特定の回路ブロッ
クを他の回路ブロックから分離し、この特定の回路ブロ
ックに外部からアクセスしてその出力データ信号の観測
を行ない、かつこの特定の回路ブロックに新たなデータ
信号を印加しかつ出力データ信号を観測し、その特定の
回路ブロックに関するデータ信号の印加および観測の
後、半導体集積回路装置を通常動作させているため、半
導体チップレベルにおいて半導体集積回路装置のデバッ
グを容易に行なうことができる。

【０３７５】請求項２２に係る発明においては、複数の
回路ブロック各々に対応してテストデータ信号を伝達す
るテストデータバスを配置し、対応のテストデータバス
と回路ブロックの間にテストデータ信号の入出力を制御
するテスト制御回路を設けたため、複数の回路ブロック
において同時にテストデータ信号の印加および観測を行
なうことができ、テスト期間を大幅に短縮することがで
きる。また、バスを用いてテストデータ信号を伝達して
いるため、回路ブロックの入出力ノードそれぞれに対応
してテストデータ入出力のための端子を設ける必要がな
く、テストデータ入出力端子数を低減することができ
る。

【０３７６】請求項２３に係る発明においては、請求項
２２のテスト制御回路を、第１のラッチ指示信号に応答
してテストデータバス用のデータをラッチする第１のラ
ッチと、第２のラッチ指示信号に応答してこの第１のラ
ッチの出力するデータ信号をラッチする第２のラッチ
と、テストモード指示信号に従って第２のラッチの出力
するデータ信号を選択して対応の回路ブロックの入力ノ
ードへ伝達するセレクタと、出力モード指示信号に応答
して対応の回路ブロックの出力ノードから出力されるデ
ータ信号をテストデータバスへ伝達する出力素子とで構
成したため、正確にかつ高速で対応の回路ブロックをテ
スト動作モード時にテストデータ信号を印加することが
できるとともに、対応の回路ブロックから出力データ信
号を対応のテストデータバスへ読出して外部で観測する
ことができる。

【０３７７】請求項２４に係る発明に従えば、請求項２
３に係る装置において、テストデータ書込指示信号の印
加ごとにその出力信号状態が変化する回路素子と、この
回路素子の出力信号とテストデータ書込指示信号とに従
って第１および第２のラッチ指示信号を発生するゲート
手段とを用いているため、第１および第２のラッチのラ
ッチ動作を制御するための制御信号入力端子が１つで済
み、テスト用の信号入力端子数を低減することができ
る。

【０３７８】請求項２５に係る発明に従えば、請求項２
４の装置において、回路素子をＴ型フリップフロップで
構成したため、簡易な回路構成で確実にテストデータ書
込指示信号に従って第１および第２のラッチ指示信号を
生成することができる。

【０３７９】請求項２６に係る発明に従えば、請求項２
４の装置において、回路素子をテストデータ書込指示信
号を所定の比で分周する分周回路を用いて構成したた
め、簡易な回路構成で、書込指示信号に同期して第１お
よび第２のラッチ指示信号を生成することができる。

【０３８０】請求項２７に係る発明に従えば、請求項２
３の装置において、出力素子を出力ハイインピーダンス
状態となる３状態バッファで構成したため、対応の回路
ブロックからの出力データ信号が誤ってテストデータバ
スへ伝達されるのを確実に防止することができる。

【０３８１】請求項２８に係る発明に従えば、請求項２
３の出力素子はパスゲートトランジスタで構成したた
め、出力素子を１個のトランジスタで構成することがで
き、テスト制御回路の構成素子数を低減し、応じて回路
規模を低減することができる。

【０３８２】請求項２９に係る発明に従えば、テストデ
ータバスを対応の回路ブロックに印加すべきテストデー
タ信号を伝達する入力バスと対応の回路ブロックから出
力されたテストデータ信号を伝達する出力バスとを同じ
バス線により構成したため、テストデータ信号の入出力
のための端子が１つで済み、テスト専用に用いられる端
子数を低減することができる。

【０３８３】また、請求項３０に係る発明によれば、テ
ストデータバスを対応の回路ブロックに印加すべきテス
トデータ信号を伝達する入力バスとこの入力バスと別に
設けられる、対応の回路ブロックから出力されるテスト
データ信号を伝達する出力バスとで構成したため、回路
ブロックに対するテストデータ信号の印加と回路ブロッ
クからのデータ信号の読出しとを並列に行なうことがで
き、テスト時間を短縮することができる。

【０３８４】請求項３１のテスト制御回路においては、
シフトレジスタラッチによりテストデータバスを介して
伝達される対応の回路ブロックへ印加されるデータ信号
をラッチするように構成したため、回路ブロックの入力
ノード数が増加しても１つのシフト制御信号で印加され
るべきテストデータ信号をラッチすることができ、テス
トのために用いられる制御信号の入力端子数を低減する
ことができる。

【０３８５】請求高３２に係る発明においては、請求項
２３または３１の装置において、第１のラッチ指示信
号、第２のラッチ指示信号、テストモード指示信号およ
びテストデータ出力指示信号が複数の回路ブロックのテ
スト制御回路へ共通に与えられており、１クロックサイ
クル内ですべての回路ブロックへテストデータ信号の印
加およびテストデータ信号の観測を行なうことができ、
複数の回路ブロックを同時に同じタイミングで動作させ
ることができる。これにより、テスト時間を大幅に短縮
することができる。

【０３８６】請求項３３に係る装置においては、請求項
２４の装置において、テストデータ書込指示信号が複数
の回路ブロックのテスト制御回路へ共通に印加され、複
数の回路ブロックにおいて同時にこのテストデータ信号
の印加を行なうことができ、テストデータ印加に要する
時間を大幅に短縮することができる。

【０３８７】請求項３４の発明に従えば、テストデータ
信号を伝達するデータバスを複数の回路ブロックすべて
に共通に設けたため、複数の回路ブロックへのテストデ
ータ信号の印加および複数の回路ブロックからのデータ
信号の観測のための端子数を大幅に低減することができ
る。

【０３８８】請求項３５に係る発明に従えば、請求項３
０の装置において、テスト制御回路は、ブロック特定情
報を含む第１のラッチ指示信号に応答してテストデータ
バスのデータをラッチする第１のラッチと、第２のラッ
チ指示信号に応答して第１のラッチがラッチし出力する
データ信号をラッチする第２のラッチと、テストモード
指示信号に応答してこのラッチがラッチし出力するテス
トデータ信号を対応の回路ブロックの入力ノードに伝達
するセレクタと、回路ブロック特定情報を含むデータ出
力指示信号に応答して対応の回路ブロックから読出され
たデータ信号をテストデータバスへ伝達する出力素子と
で構成したため、複数の回路ブロックに共通にテストデ
ータバスが設けられていても正確に各回路ブロックへテ
ストデータ信号を印加することができ、またデータ信号
の衝突を伴うことなく（回路ブロックから出力されデー
タ信号をテストデータバスを介して伝達することができ
る。

【０３８９】請求項３６に係る発明に従えば、請求項３
５のテスト制御回路が、回路ブロック特定情報を含む書
込指示信号の印加ごとに出力信号の論理状態が変化する
回路素子と、この回路素子の出力信号と書込指示信号と
により第１および第２のラッチ指示信号を発生するゲー
ト手段とを備えているため、１つの書込指示信号から２
つのラッチ動作制御信号を生成することができ、テスト
のための制御信号入力端子数を低減することができる。

【０３９０】請求項３７に係る発明に従えば、請求項３
６の装置において、回路素子をＴ型フリップフロップで
構成したため、簡易な回路構成で容易に書込指示信号の
印加ごとにその出力信号の論理状態が変化する回路素子
を実現することができる。

【０３９１】請求項３８に係る発明に従えば、請求項３
６の回路素子は、テストデータ書込指示信号を分周する
分周回路で構成してため、簡易な回路構成で容易に書込
指示信号に同期してその出力信号の論理状態が変化する
回路素子を実現することができる。

【０３９２】請求項３９に係る発明に従えば、請求項３
５の装置において、出力素子を３状態バッファで構成し
たため、テストデータバス上での複数の回路ブロックか
ら出力されるデータ信号の衝突を確実に防止することが
できる。

【０３９３】請求項４０に係る発明に従えば、請求項３
５の出力素子をパスゲートトランジスタで構成したた
め、この出力素子の構成要素数を低減することができ、
応じてテスト制御回路の占有面積を低減することができ
る。

【０３９４】請求項４１に係る発明に従えば、テストデ
ータバスは回路ブロックに印加されるべきテストデータ
信号を伝達する入力バスと回路ブロックから読出された
データ信号を出力する出力バスとの共通バス構成とした
ため、バス専有面積およびテストデータ入出力端子数を
低減することができる。

【０３９５】請求項４２に係る発明に従えば、回路ブロ
ックに印加すべきテストデータ信号を伝達する入力バス
と、回路ブロックから出力されたデータ信号を伝達する
出力バスとを別々のバスで構成したため、テストデータ
信号の印加とデータ信号の観測とを並行して行なうこと
ができ、テスト時間を短縮することができる。

【０３９６】請求項４３に係る発明に従えば、請求項３
４の装置において、テスト制御回路の入力段にシフトレ
ジスタラッチを設け、第１のデータラッチ信号に従って
テストデータ信号をこのシフトレジスタラッチに順次ラ
ッチするように構成したため、１つの回路ブロックに対
し、１つのラッチ指示信号で複数の入力ノードに対する
データ信号をラッチすることができ、テストデータバス
上のデータ信号のラッチ動作に必要とされる制御信号の
数を低減することができ、応じて制御信号入力端子の数
を低減することができる。

【０３９７】請求項４４に係る発明に従えば、請求項３
５または４３の装置において、第２のラッチ指示信号お
よびテストモード指示信号を複数の回路ブロックのテス
ト制御回路に共通に与えるように構成したため、テスト
データ印加のための制御信号の入力端子数を低減するこ
とができるとともに、複数の回路ブロックに対し同じ態
様でテストデータ信号を印加することができ、複数の回
路ブロックを並行してテスト動作させることができる。

【０３９８】請求項４５に係る発明に従えば、複数の回
路ブロックのうちの特定の回路ブロックと他の回路ブロ
ックから分離するための回路ブロック指定信号を発生す
る回路を、直列データ伝搬経路形成するように相互接続
されるデータレジスタと、このデータレジスタの格納デ
ータをデコードして回路ブロック特定信号を発生するデ
コーダとで構成したため各回路ブロックに対し分離制御
信号を印加するための制御信号入力端子を設ける必要が
なく、また回路ブロック指定用のデータ信号はデータ入
力端子から直列的にデータレジスタへ伝達されるため、
テスト専用に用いられる入力端子を低減することができ
る。

【０３９９】請求項４６に係る発明に従えば、アドレス
デコーダからの転送指示信号に従って回路ブロック指定
信号を機能回路ブロックへ入力しており、この転送制御
のために制御信号を外部から与える必要がなく、端子数
を低減することができる。

【０４００】請求項４７に係る発明に従えば、請求項４
５の装置において、直列データ伝搬経路を形成するデー
タレジスタの最終段のデータレジスタの出力信号はテス
ト出力端子を介して外部へ与えられるように構成してい
るため、回路ブロック選択用データレジスタのテストを
行なうことができる。

【０４０１】請求項４８に係る発明に従えば、ＣＰＵか
らデータレジスタへ回路ブロック指定用データをロード
し、このデータレジスタのデータをデコードして回路ブ
ロック指定信号を生成して機能回路ブロックへ伝達して
いるため、このような回路ブロック指定用のデータ信号
を外部から印加する必要がなく、テストのための端子数
が低減される。また、データレジスタに保持されたデー
タをデコードして回路ブロック指定信号を生成している
ため、少ないビット数で数多くの機能回路ブロックを指
定することができ、小規模の回路構成で大規模な半導体
集積回路装置における回路ブロックの指定を行なうこと
ができる。また、回路ブロックそれぞれに対し外部から
論理制御用の回路ブロック指定信号を印加する必要がな
く、テスト専用に用いられる端子数を低減することがで
きる。

【０４０２】請求項４９に係る発明に従えば、請求項４
８の装置において、複数のデータレジスタに対応して設
けられ、プロセサからの回路ブロック特定データ信号を
イネーブル信号に応答して対応のデータレジスタに伝達
する複数のゲートをさらに設けたため、正確なタイミン
グでプロセッサからの回路ブロック特定データをデータ
レジスタへ格納することができる。

【０４０３】請求項５０に係る発明に従えば、請求項４
９の装置において、イネーブル信号を外部から印加する
ように構成したため、データ転送タイミングを外部で制
御することができ、制御動作の進行状況を外部で知るこ
とができる。

【０４０４】請求項５１に係る発明に従えば、請求項４
９の装置において、イネーブル信号をプロセサのアドレ
ス信号を受けるアドレスデコーダから発生するように構
成したため、外部からイネーブル信号を印加する必要が
なく、テスト専用の信号入力端子数を低減することがで
きる。また、プロセッサの制御の下にイネーブル信号を
生成することができ、データレジスタへのデータ書込み
をすべてプロセッサの制御の下に実行することができ、
正確にタイミングを内部で確立して回路ブロック特定デ
ータをデータレジスタにロードすることができる。

【０４０５】請求項５２に係る発明に従えば、請求項４
８の装置において、データ転送指示信号を外部から与え
るように構成しているため、外部で、特定の回路ブロッ
クの入出力ノードがアクセス可能とされた状態を知るこ
とができる。

【０４０６】請求項５３に係る発明に従えば、周辺回路
に含まれるデータレジスタを回路ブロック選択用データ
を格納するためのレジスタとして利用し、その回路ブロ
ック選択用データレジスタの出力をデコードして、回路
ブロック選択信号を生成しているため、回路ブロック選
択のためのデータレジスタを新たに設ける必要がなく、
テスト制御回路の構成要素数を低減することができる。

【０４０７】請求項５４に係る発明に従えば、請求項５
３の装置において、回路ブロック選択用のデータレジス
タそれぞれに対応して設けられるゲート回路と、ゲート
回路の出力信号を第１の入力に受け、第２の入力に前段
のデータレジスタの出力を受けるセレクタとを設け、テ
ストモード時にはこのセレクタを用いて所定数の回路ブ
ロック選択用のデータレジスタが直列データ伝搬経路を
形成するように構成し、またアドレスデコーダからの出
力信号によりゲート回路のイネーブル／ディスエーブル
を制御しかつさらにデータレジスタなどに対しても読出
指示信号に応答してイネーブルされたデータレジスタの
データをデータバスに伝達するリードゲートをさらに設
けたために、所定数のデータレジスタをテストモード時
の回路ブロック指定用データ格納のために用いることが
でき、また通常動作時にプロセッサが一時的にデータを
格納するためのレジスタとしても利用することができ、
周辺回路の機能に悪影響を及ぼすことなく回路ブロック
選択用データレジスタを構成することができる。また、
セレクタによりデータレジスタを直列データ伝搬経路を
構成するように回路ブロック選択用データレジスタを接
続することにより、外部から１つのデータ入力端子を介
して回路ブロック指定用データ信号を回路ブロック選択
用データレジスタへ格納することができ、回路ブロック
指定用のデータ入力のための端子数を低減することがで
きる。また、デコーダを用いて回路ブロック選択信号を
生成しているため、各回路ブロックに対し外部から分離
のための制御信号を印加する必要がなく、制御信号入力
端子数を低減することができる。

【０４０８】請求項５５に係る発明に従えば、請求項５
３の装置において、回路ブロック選択用のデータレジス
タの最終段のレジスタのテストデータをテストデータ出
力端子へ出力するとともに、セレクタの初段の第２の入
力へデータ入力端子へ接続するように構成したため、回
路ブロック指定用のデータ信号を１つのデータ入力端子
を介して回路ブロック選択用データレジスタへ格納する
ことができ、データ入力端子数を低減することができる
とともに、入出力端子を用いテストデータをセレクタお
よびデータレジスタへ印加することにより、回路ブロッ
ク選択用データレジスタのテストを実施することができ
る。

【０４０９】請求項５６に係る発明に従えば、プロセッ
サがアクセス可能な周辺回路に含まれる複数のデータレ
ジスタのうち所定数のデータレジスタを回路ブロック選
択用データレジスタとして利用しかつこの回路ブロック
選択用データレジスタへプロセッサから回路ブロック特
定データをロードし、回路デコーダにより回路ブロック
選択用データレジスタからのデータ信号をデコードして
回路ブロック選択信号を生成するように構成したため、
回路規模を低減することができるとともに、回路ブロッ
ク特定データがプロセッサから内部で生成されており、
外部から回路ブロック特定データを印加する必要がな
く、テスト専用の端子数を低減することができる。ま
た、回路ブロック選択用データレジスタからのデータ信
号をデコードして回路ブロック選択信号を生成している
ため、小規模な回路で多くの回路ブロックを特定する回
路ブロック選択信号を生成することができ、また外部か
ら各回路ブロックへ分離のための制御信号を印加する必
要がなく、テスト専用の制御信号入力端子数を低減する
ことができる。

【０４１０】請求項５７に係る発明に従えば、回路ブロ
ック選択用データレジスタのそれぞれに対応して設けら
れる書込ゲートは、プロセッサからのアドレス信号を受
けるアドレスデコーダの出力に応じてイネーブルし、そ
の書込ゲートを介してデータバスから書込データを回路
ブロック選択用データレジスタへ書込むように構成して
いるため、通常動作時において、その周辺回路に対しプ
ロセッサがアクセスしてデータを維持格納することがで
きるとともに、テスト動作時においても通常動作時と同
様にして回路ブロック特定データを回路ブロック選択用
データレジスタへ格納することができる。

【０４１１】請求項５８に係る発明に従えば、請求項５
７の装置おいて、さらに回路ブロック選択用データレジ
スタの出力部に、プロセッサからのリード指示信号に応
答して回路ブロック選択用データレジスタのデータをデ
ータバスに伝達しかつテストモード指示信号によりディ
スエーブル状態にされるリードゲートを設けたため、こ
の回路の選択用データレジスタを通常動作モード時にお
いても利用することができるとともに、テスト動作時お
いて誤ってこの回路ブロック選択用データレジスタをデ
ータバスへ伝達されるのを確実に防止することができ
る。

【０４１２】請求項５９に係る発明に従えば、回路ブロ
ック選択用のデータレジスタへは、カウンタからのカウ
ント値を回路ブロック指定用データとしてロードするよ
うに構成したため、簡易な回路構成で多数の回路ブロッ
クを指定することができ、また内部で回路ブロック選択
用データが生成されかつこのカウント値（回路ブロック
選択用データレジスタに格納されたデータ）がデコード
されて回路ブロック選択用信号が発生されているため、
外部からこれらの信号およびデータを印加する必要がな
く、テスト制御に用いられる端子数を大幅に低減するこ
とができる。

【０４１３】請求項６０に係る発明に従えば、複数の回
路ブロックのテスト動作時にテストデータ信号を伝達す
るための信号配線を形成するテスト配線と、通常動作モ
ード時に複数の回路ブロック間でデータ信号を伝達する
信号配線を構成する通常配線とをそれぞれ別の配線層と
かつ通常配線の上層にテスト配線層を設けるように構成
したため、通常配線およびテスト配線それぞれ独立にレ
イアウトおよび最適化を行なうことができ、回路設計が
容易となるとともに設計変更にも容易に対処することが
できる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例である半導体集積回
路装置の構成を概略的に示す図である。

【図２】 この発明の第１の実施例の変更例を示す図で
ある。

【図３】 この発明の第２の実施例である半導体集積回
路装置の構成を概略的に示す図である。

【図４】 この発明の第３の実施例である半導体集積回
路装置の構成を概略的に示す図である。

【図５】 この発明の第４の実施例である半導体集積回
路装置の構成を概略的に示す図である。

【図６】 図５に示すスルーラッチの構成の一例を示す
図である。

【図７】 この発明の第５の実施例である半導体集積回
路装置の構成を概略的に示す図である。

【図８】 この発明の第６の実施例である半導体集積回
路装置の構成を概略的に示す図である。

【図９】 この発明の第７の実施例である半導体集積回
路装置の構成を概略的に示す図である。

【図１０】 この発明の第８の実施例である半導体集積
回路装置の構成を概略的に示す図である。

【図１１】 この発明による半導体集積回路装置のテス
ト方法を示すフロー図である。

【図１２】 この発明の第９の実施例である半導体集積
回路装置の構成を概略的に示す図である。

【図１３】 図１２に示すテスト制御回路の構成を示す
図である。

【図１４】 図１２に示すテスト制御回路の第２の構成
を示す図である。

【図１５】 図１４に示すテスト制御回路の動作を示す
信号波形図である。

【図１６】 図１２に示すテスト制御回路の第３の構成
を示す図である。

【図１７】 図１６に示すＴ型フリップフロップの動作
を示す信号波形図である。

【図１８】 図１６に示すテスト制御回路の動作を示す
信号波形図である。

【図１９】 図１２に示すテスト制御回路の第４の構成
を示す図である。

【図２０】 図１９に示す分周器の構成の一例を示す図
である。

【図２１】 図２０に示す分周器の動作を示す信号波形
図である。

【図２２】 図１２に示すテスト制御回路の第５の構成
を示す図である。

【図２３】 この発明の第９の実施例の変更例を示す図
である。

【図２４】 図２３に示すテスト制御回路の動作を示す
信号波形図である。

【図２５】 この発明の第１０の実施例の半導体集積回
路装置の構成を概略的に示す図である。

【図２６】 図２５に示すテスト制御回路の構成を示す
図である。

【図２７】 図２５に示すテスト制御回路の第２の構成
を示す図である。

【図２８】 図２５に示す回路ブロック（Ａ）に対して
設けられたテスト制御回路の第３の構成を示す図であ
る。

【図２９】 図２５に示す回路ブロック（Ｂ）に対して
設けられたテスト制御回路の第３の構成を示す図であ
る。

【図３０】 図２５に示すテスト制御回路の第３の構成
を示す図である。

【図３１】 図２５に示すテスト制御回路の第４の構成
を示す図である。

【図３２】 図２５に示すテスト制御回路の第５の構成
を示す図である。

【図３３】 この発明の第１０の実施例の変更例を示す
図である。

【図３４】 この発明の第１１の実施例の半導体集積回
路装置の構成を概略的に示す図である。

【図３５】 図３０に示す回路ブロック選択制御回路の
第１の構成を示す図である。

【図３６】 図３０に示す回路ブロック選択制御回路の
第２の構成を示す図である。

【図３７】 図３０に示す回路ブロック選択制御回路の
第３の構成を示す図である。

【図３８】 図３０に示す回路ブロック選択制御回路の
第４の構成を示す図である。

【図３９】 図３０に示す回路ブロック選択制御回路の
第５の構成を示す図である。

【図４０】 図３０に示す回路ブロック選択制御回路の
第６の構成を示す図である。

【図４１】 図３０に示す回路ブロック選択制御回路の
第６の構成の一部を示す図である。

【図４２】 図３４に示す回路ブロック選択制御回路の
第６の構成の一部を示す図である。

【図４３】 この発明の第１２の実施例の半導体集積回
路装置の配線構造を示す図である。

【図４４】 従来の半導体集積回路装置の構造を示す図
である。

【図４５】 従来の半導体集積回路装置の他の構造を示
す図である。

【図４６】 従来の半導体集積回路装置のさらに他の構
造を示す図である。

【符号の説明】

１ａ，１ｂ，１ｃａ，１ｃｂ，１ｆ，１ｄ，１ｃｃ，１
ｅ セレクタ、２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ
回路ブロック、３ａｂ，３ｂｃ 内部ノード、５ａ，５
ｂ，５ｃａ，５ｃｂ，５ｃｃ，５ｇａ，５ｇｂ テスト
データ入力端子、６ａ，６ｂ，６ｃ セレクタ選択入力
端子、７ａ，７ｂ，７ｃ，７ｆ，７ｇａ，７ｇｂ テス
トデータ出力端子、８，８ａ，８ｂ，８ｃ，８ｄ デー
タ入力端子、９ａ，９ｂ，９ｃ データ出力端子、１０
ａ，１０ｂ スルーラッチ、１６ａ 出力バッファ、２
１ａ セレクタ、３０ａ，３０ｂ テストデータ、４０
ａ，４０ｂ テスト制御回路、５１ａ，５１ｂ，５２
ａ，５２ｂ ラッチ、５３ａ，５３ｂ セレクタ、５４
ａ，５４ｂ ３状態バッファ、５５ａ，５５ｂ パスゲ
ートトランジスタ、５６ａ，５６ｂ Ｔ型フリップフロ
ップ、５７ａａ，５７ａｂ，５７ｂａ，５７ｂｂ ゲー
ト回路、５９ａ，５９ｂ 分周器、５８ａ，５８ｂ シ
フトレジスタラッチ、３０ａａ，３０ｂａ テストデー
タ入力バッファ、３０ａｂ，３０ｂｂ テストデータ出
力バッファ、６０ａ，６０ｂ テスト制御回路、７０
テストデータバス、６１ａ，６２ａ，６１ｂ，６２ｂ
ラッチ、６３ａ，６３ｂ セレクタ、６４ａ，６４ｂ
３状態出力バッファ、６５ａ，６５ｂ パスゲートトラ
ンジスタ、６７ａａ，６７ａｂ，６７ｂａ，６７ｂｂ
ゲート回路、６９ａ，６９ｂ 分周器、６８ａ，６８ｂ
シフトレジスタラッチ、７０ａ テストデータ入力バ
ス、７０ｂ テストデータ出力端子、９００ 半導体集
積回路装置（機能回路ブロック）、９２０ 中央処理装
置（ＣＰＵ）、９３０ レジスタ群、９５０ 回路ブロ
ック選択制御回路、８０ 回路ブロック選択用データレ
ジスタ、８１ データ入力端子、８３ データ出力端
子、８２ 回路デコーダ（回路ブロック選択用デコー
ダ）、８４ 転送ゲート、８０ａ〜８０ｈデータレジス
タ（Ｄ型フリップフロップ）、８６ａ〜８６ｈ ゲート
回路、８５ａ〜８５ｈ １ビットデータレジスタ（Ｄ型
フリップフロップ）、８６ａ〜８６ｈ ゲート回路、８
７，８７ａ，８７ｂ テストモード信号入力端子、８８
カウンタ、９０ ブロック選択用データレジスタ、９０
ａ〜９０ｈ Ｄ型フリップフロップ、９１ 書込ゲー
ト、９１ａ〜９１ｈ ゲート回路、９２ 選択回路、９
２ａ〜９２ｈ セレクタ、９９ａ〜９９ｈ Ｄ型フリッ
プフロップ、９３ａ〜９３ｈ ゲート回路、９４ａ〜９
４ｈ ゲート回路、９５ａ〜９５ｈ ３状態出力バッフ
ァ、１１０，１１０ａ，１１０ｂ，１１０ｃ テスト配
線、１２０，１２０ａ，１２０ｂ，１２０ｃ 通常配
線、９００ 半導体集積回路装置（機能回路ブロッ
ク）、９２０ 中央処理装置（ＣＰＵ）、９３０ レジ
スタ群、９５０ 回路ブロック選択制御回路、９６０
周辺回路、９２２ アドレスデコーダ、９６０ 周辺回
路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｔ (72)発明者 橋爪 毅 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 湯佐 晃和 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 滝本 功 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (61)

【特許請求の範囲】
1. 【請求項１】 各々が、所定の機能を実行する第１およ
   び第２の回路ブロックと、 前記第１および第２の回路ブロックの間に設けられ、前
   記第１の回路ブロックの出力ノードからの出力データ信
   号を受ける第１の入力と、テスト動作時に外部から与え
   られるテストデータ信号を受ける第２の入力と、前記第
   ２の回路ブロックの入力ノードおよびテストデータ出力
   端子にデータ信号を伝達する出力ノードとを有し、テス
   トモード指示信号に応答して前記第２の入力に与えられ
   たデータ信号を該出力に伝達するセレクタを備える、半
   導体集積回路装置。
2. 【請求項２】 前記テストデータ信号は、前記第１の回
   路ブロックへ通常動作時に与えられる入力データを受け
   るデータ入力端子を介して前記セレクタの第２の入力に
   与えられる、請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記第２の回路ブロックの出力ノードと
   データ出力端子との間に設けられ、前記セレクタの出力
   データ信号と前記第２の回路ブロックの出力データ信号
   の一方を、回路ブロック指定信号を含むテストモード指
   示信号に応答して選択的に前記データ出力端子へ伝達す
   る第２のセレクタをさらに備える、請求項１記載の半導
   体集積回路装置。
4. 【請求項４】 前記セレクタの出力と前記第２の回路ブ
   ロック入力ノードとの間に接続され、前記テストモード
   信号に応答して前記セレクタの出力と前記第２の回路ブ
   ロックの入力ノードとを電気的に切り離す回路手段をさ
   らに備える、請求項１記載の半導体集積回路装置。
5. 【請求項５】 前記回路手段は、前記テストモード信号
   の活性化時ラッチ状態となり、前記テストモード信号の
   非活性化時にスルー状態となるラッチを備える、請求項
   ４記載の半導体集積回路装置。
6. 【請求項６】 各々が、入力ノードと出力ノードとを有
   し、前記入力ノードに与えられたデータに所定の処理を
   施して出力する複数の回路ブロックと、 前記複数の回路ブロックの相互接続経路のすべてに介挿
   され、各々が関連の２つの回路ブロックのうちの第１の
   回路ブロックの出力ノードから与えられるデータ信号を
   受ける第１の入力と、テストモード時に与えられるテス
   トデータ信号を受ける第２の入力と、関連の２つの回路
   ブロックの第２の回路ブロックの入力ノードおよびテス
   トデータを出力する端子にデータ信号を与える出力とを
   有し、テストモード指示信号と回路ブロック指定信号と
   に従って前記第１および第２の入力に与えられたデータ
   信号の一方を選択的に該出力に伝達する複数のセレクタ
   を備える、半導体集積回路装置。
7. 【請求項７】 前記テストデータ出力端子は、前記複数
   の回路ブロックのうち１つの回路ブロックの外部から与
   えられるデータを受けるデータ入力端子および外部へデ
   ータを出力するデータ出力端子に通常動作時に接続され
   ない入力ノードおよび出力ノードの数の和の最大値以上
   設けられる、請求項６記載の半導体集積回路装置。
8. 【請求項８】 通常動作時に外部から与えられるデータ
   を受けるデータ入力端子と前記データ入力端子から通常
   動作時データ信号を受ける回路ブロックの入力ノードと
   の間に各々が設けられ、対応のデータ入力端子からのデ
   ータ信号を受ける第１の入力と、テストモード時に印加
   されるテストデータを受ける第２の入力と、テストモー
   ド指示信号の活性化時前記第２の入力に与えられたテス
   トデータ信号を出力に伝達する複数の入力セレクタをさ
   らに備える、請求項６または７に記載の半導体集積回路
   装置。
9. 【請求項９】 前記複数のセレクタのうち、互いに異な
   る回路ブロックに対して設けられたセレクタが直列デー
   タ伝搬経路を形成するように第２の入力と出力とが相互
   接続される、請求項６記載の半導体集積回路装置。
10. 【請求項１０】 前記複数の入力セレクタのうち互いに
    異なる回路ブロックに設けられた入力セレクタが直列デ
    ータ伝搬経路を形成するように第２の入力と出力とが相
    互接続される、請求項８記載の半導体集積回路装置。
11. 【請求項１１】 装置外部へデータ信号を出力するため
    の複数のデータ出力端子と、 前記複数のデータ出力端子と通常動作時にその出力ノー
    ドからデータ信号を対応のデータ出力端子へ伝達する回
    路ブロックとの間の相互接続経路に設けられ、対応の回
    路ブロックの出力ノードから出力されるデータ信号を受
    ける第１の入力と、別の回路ブロックに設けられたセレ
    クタが出力するデータ信号を受ける第２の入力と、活性
    状態のテストモード指示信号と非活性状態の回路ブロッ
    ク指定信号とに応答して、第２の入力に与えられたデー
    タ信号を該出力に伝達する複数の出力セレクタをさらに
    備える、請求項７記載の半導体集積回路装置。
12. 【請求項１２】 前記複数の出力セレクタのうち、異な
    る回路ブロックに設けられた出力セレクタは、第２の入
    力と出力とが、直列データ伝搬経路を形成するように相
    互接続される、請求項１１記載の半導体集積回路装置。
13. 【請求項１３】 各前記セレクタの出力と対応の回路ブ
    ロックの入力ノードとの間に設けられ、テストモード指
    示信号と回路ブロック指定信号とに応答して、対応のセ
    レクタの出力と前記対応の回路ブロックの入力ノードと
    の間の信号伝搬経路を分離する複数の分離素子をさらに
    備える、請求項６記載の半導体集積回路装置。
14. 【請求項１４】 各前記分離素子は、与えられたデータ
    信号を通過させるスルー状態と、与えられたデータ信号
    を該データ信号の変化に関わらず接続的にラッチして出
    力するラッチ状態にするスルーラッチにより構成され
    る、請求項１３記載の半導体集積回路装置。
15. 【請求項１５】 内部データ信号をバッファ処理してデ
    ータ出力端子を介して装置外部へ伝達する出力バッファ
    と、 前記出力バッファの入力と前記複数の回路ブロックのう
    ちの通常動作時にデータ信号を前記出力バッファへ伝達
    する出力回路ブロックとの間に設けられ、前記出力回路
    ブロックの出力ノードからのデータ信号を受ける第１の
    入力と、テストモード時に与えられるテストデータ信号
    を受ける第２の入力と、少なくともテストモード指示信
    号に応答して前記第２の入力に与えられたデータ信号を
    該出力に伝達する出力セレクタと、 前記出力セレクタの出力と前記出力バッファの入力との
    間に設けられ、前記少なくともテストモード指示信号に
    応答して、前記セレクタの出力と前記出力バッファの入
    力とを分離する分離素子をさらに備え、 前記出力セレクタの出力は、前記分離素子の入力および
    装置外部へテストデータを出力するテストデータ出力端
    子に結合される、請求項６記載の半導体集積回路装置。
16. 【請求項１６】 固定データを第１の入力に受けかつ前
    記セレクタの出力を第２の入力に受け、前記テストモー
    ド指示信号に応答して前記固定データを前記第２の回路
    ブロックへ伝達する第２のセレクタをさらに含む、請求
    項１記載の半導体集積回路装置。
17. 【請求項１７】 前記複数の分離素子の各々は、固定デ
    ータを第１の入力に受け、対応のセレクタの出力するデ
    ータ信号を第２の入力に受け、前記少なくともテストモ
    ード指示信号に応答して前記固定データを出力するセレ
    クタを備える、請求項１３または１５に記載の半導体集
    積回路装置。
18. 【請求項１８】 前記複数の回路ブロックの各々は、該
    出力ノードに設けられる対応のセレクタとともに基本単
    位として設計ライブラリに再利用可能に登録される、請
    求項６記載の半導体集積回路装置。
19. 【請求項１９】 複数の第１の入力ノードと、 前記複数の第１の入力ノードに対応する複数の第２の入
    力ノードと第１の出力ノードとを有し、前記第２の入力
    ノードに印加されたデータ信号に所定の処理を施して前
    記第１の出力ノードに出力する機能回路と、 テストデータ入力ノードと、 機能ブロック指定信号入力ノードと、 テストモード指定信号入力ノードと、 前記機能ブロック指定信号と前記テストモード指定信号
    とに応答して選択制御信号を生成するゲートと、 前記機能回路の第１の出力ノードに対応して設けられ、
    対応の第１の出力ノードからのデータ信号を受ける第１
    の入力と、前記テストデータ入力ノードからのテストデ
    ータを受ける第２の入力とを有し、前記ゲートからの選
    択制御信号に応答して第１および第２の入力に与えられ
    たデータ信号の一方を選択して該出力に伝達するセレク
    タと、 前記セレクタの出力に対応して設けられる第２の出力ノ
    ードと、 前記セレクタの出力に対応して設けられるテストデータ
    出力ノードとを有する単位回路ブロックを少なくとも１
    つ備える、半導体集積回路装置。
20. 【請求項２０】 前記機能回路は、複数の第１の出力ノ
    ードを有し、前記セレクタは前記複数の第１の出力ノー
    ド各々に対応して設けられ、前記テストデータ入力ノー
    ドおよび前記テストデータ出力ノードは前記複数のセレ
    クタ各々に対応して設けられる、請求項１９に記載の半
    導体集積回路装置。
21. 【請求項２１】 各々が所定の機能を実行する複数の回
    路ブロックを有する半導体集積回路装置のテスト方法で
    あって、 前記半導体集積回路装置へ外部からデータ信号を与えて
    通常動作させるステップと、 前記通常動作を停止させかつ前記複数の回路ブロックの
    うち特定の回路ブロックを他の回路ブロックから分離す
    るステップと、 前記特定の回路ブロックに外部からデータ信号を印加し
    て該特定の回路ブロックの出力データ信号の観測を行な
    い、前記特定の回路ブロックが正常に所定の機能を実行
    しているか否かを該観測結果に従って判断するステップ
    と、 前記特定の回路ブロックが正常と判断されたとき、前記
    特定の回路ブロックの分離状態を開放して前記複数の回
    路ブロックを相互接続して前記半導体集積回路装置を再
    び通常動作させるステップを備える、半導体集積回路装
    置のテスト方法。
22. 【請求項２２】 各々が所定の機能を実行する複数の回
    路ブロックと、 前記複数の回路ブロックの各々に対応して設けられ、対
    応の回路ブロックに対するテストデータを伝達するテス
    トデータバスと、 前記複数の回路ブロックの各々と対応のテストデータバ
    スの間に設けられ、テストモード動作時に対応のテスト
    データバスと対応の回路ブロックとの間でテストデータ
    の授受を行なう複数のテスト制御回路とを備える、半導
    体集積回路装置。
23. 【請求項２３】 各前記テスト制御回路は、 第１のラッチ指示信号に応答して対応のテストデータバ
    ス上のテストデータ信号をラッチする第１のラッチと、 第２のラッチ指示信号に応答して、前記第１のラッチの
    出力データ信号をラッチする第２のラッチと、 他の回路ブロックからのデータ信号を受ける第１の入力
    と、前記第２のラッチの出力するデータ信号を受ける第
    ２の入力とを有し、テストモード指示信号に応答して前
    記第２の入力に与えられたデータ信号を選択して対応の
    回路ブロックの対応の入力ノードへ印加するセレクタ
    と、 テストデータの出力指示信号の活性化時、対応の回路ブ
    ロックの出力ノードから出力されたテストデータ信号を
    対応のテストデータバスへ伝達しかつ前記テストデータ
    出力指示信号の非活性化時前記対応の回路ブロックの出
    力ノードと前記対応のテストデータバスとを分離する出
    力素子とを備える、請求項２２に記載の半導体集積回路
    装置。
24. 【請求項２４】 前記テスト制御回路は、 テストデータ書込指示信号の印加ごとにその出力信号の
    論理状態が変化する回路素子と、 前記回路素子の出力信号と前記テストデータ書込指示信
    号とに応答して前記第１および第２のラッチ指示信号を
    発生するゲート手段とを備える、請求項２３記載の半導
    体集積回路装置。
25. 【請求項２５】 前記回路素子はＴ型フリップフロップ
    である、請求項２４記載の半導体集積回路装置。
26. 【請求項２６】 前記回路素子は、前記テストデータ書
    込指示信号を所定の比で分周する分周回路を備える、請
    求項２４記載の半導体集積回路装置。
27. 【請求項２７】 前記出力素子は、前記テストデータ出
    力指示信号の非活性化時出力ハイインピーダンス状態と
    なる３状態バッファである、請求項２３記載の半導体集
    積回路装置。
28. 【請求項２８】 前記出力素子は、前記テストデータ出
    力指示信号の活性化時導通状態となるパスゲートトラン
    ジスタである、請求項２３記載の半導体集積回路装置。
29. 【請求項２９】 前記テストデータバスは、対応の回路
    ブロックに対して印加すべきテストデータ信号を伝達す
    る入力バスと、 前記入力バスと同じバス線により実現されて対応の回路
    ブロックから出力されたテストデータ信号を伝達する出
    力バスを含む、請求項２２記載の半導体集積回路装置。
30. 【請求項３０】 前記テストデータバスは、 対応の回路ブロックに印加すべきテストデータ信号を伝
    達する入力バスと、 前記入力バスと別に設けられ、対応の回路ブロックから
    出力されるテストデータ信号を伝達する出力バスを含
    む、請求項２２記載の半導体集積回路装置。
31. 【請求項３１】 前記複数の回路ブロックの各々は、複
    数の入力ノードを有し、各前記テスト制御回路は、 前記複数の入力ノード各々に対応して設けられる複数の
    レジスタを含み、前記テストデータバス上のテストデー
    タ信号を第１のデータラッチ信号に従って順次転送する
    シフトレジスタラッチと、 前記複数の入力ノード各々に対応して設けられ、対応の
    レジスタの出力のデータ信号を第２のデータラッチ信号
    に応答してラッチする複数の第２のラッチと、 前記複数の入力ノード各々に対応して設けられ、別の回
    路ブロックから出力されるデータ信号を受ける第１の入
    力と、対応の第２のラッチの出力するデータ信号を受け
    る第２の入力とを有し、テストモード指示信号に応答し
    て前記第２の入力へ与えられたデータ信号を対応の回路
    ブロックの入力ノードへ伝達する複数のセレクタとを備
    える、請求項２２記載の半導体集積回路装置。
32. 【請求項３２】 前記第１のラッチ指示信号、前記第２
    のラッチ指示信号および前記テストモード指示信号を、
    前記複数の回路ブロックのテスト制御回路へ共通に与え
    られる、請求項２３または３１に記載の半導体集積回路
    装置。
33. 【請求項３３】 前記テストデータ書込指示信号は、前
    記複数の回路ブロックのテスト制御回路へ共通に印加さ
    れる、請求項２４記載の半導体集積回路装置。
34. 【請求項３４】 各々が所定の機能を実行する複数の回
    路ブロックと、 前記複数の回路ブロック各々に共通に設けられて各前記
    回路ブロックに対するテストデータを伝達するテストデ
    ータバスと、 前記複数の回路ブロックの各々と前記テストデータバス
    の間に設けられ、テストモード動作時に前記テストデー
    タバスと対応の回路ブロックとの間でテストデータ信号
    の授受を行なう複数のテスト制御回路とを備える、半導
    体集積回路装置。
35. 【請求項３５】 各前記テスト制御回路は、 回路ブロック特定情報を含む第１のラッチ指示信号に応
    答して前記テストデータバス上のテストデータ信号をラ
    ッチする第１のラッチと、 第２のラッチ指示信号に応答して前記第１のラッチの出
    力データ信号をラッチする第２のラッチと、 他の回路ブロックから与えられるデータ信号を受ける第
    １の入力と、前記第２のラッチの出力するデータ信号を
    受ける第２の入力とを有し、テストモード指示信号に応
    答して前記第２の入力に与えられたデータ信号を選択し
    て対応の回路ブロックの入力ノードへ印加するセレクタ
    と、 回路ブロック特定情報を含むテストデータ出力指示信号
    の活性化時、対応の回路ブロックの出力ノードから出力
    されたテストデータ信号を前記テストデータバスへ伝達
    しかつ前記テストデータ出力指示信号の非活性化時前記
    対応の回路ブロックの出力ノードと前記テストデータバ
    スとを分離する出力素子とを備える、請求項３４記載の
    半導体集積回路装置。
36. 【請求項３６】 各前記テスト制御回路は、回路ブロッ
    ク特定情報を含むテストデータ書込指示信号の印加ごと
    に出力信号の論理状態が変化する回路素子と、 前記回路素子の出力信号と前記テストデータ書込指示信
    号とに応答して前記第１および第２のラッチ指示信号を
    発生するゲート手段をさらに備える、請求項３５記載の
    半導体集積回路装置。
37. 【請求項３７】 前記回路素子は、Ｔ型フリップフロッ
    プである、請求項３６記載の半導体集積回路装置。
38. 【請求項３８】 前記回路素子は、前記テストデータ書
    込指示信号を所定の比で分周する分周回路を備える、請
    求項３６記載の半導体集積回路装置。
39. 【請求項３９】 前記出力素子は、前記テストデータ出
    力指示信号の非活性化時出力ハイインピーダンス状態と
    なる３状態バッファである、請求項３５記載の半導体集
    積回路装置。
40. 【請求項４０】 前記出力素子は、前記テストデータ出
    力指示信号の活性化時導通状態となるパスゲートトラン
    ジスタを備える、請求項３５記載の半導体集積回路装
    置。
41. 【請求項４１】 前記テストデータバスは、 前記複数の回路ブロックに対して印加すべきテストデー
    タ信号を伝達する入力バスと、 前記入力バスと同じバス線により構成され、各前記回路
    ブロックから出力されたテストデータ信号を伝達する出
    力バスとを含む、請求項３４記載の半導体集積回路装
    置。
42. 【請求項４２】 前記テストデータバスは、 前記複数の回路ブロックに印加すべきテストデータ信号
    を伝達する入力バスと、 前記入力バスと別に設けられ、各前記回路ブロックから
    出力されるテストデータ信号を伝達する出力バスとを含
    む、請求項３４記載の半導体集積回路装置。
43. 【請求項４３】 前記複数の回路ブロックの各々は複数
    の入力ノードを有し、 各前記テスト制御回路は、 前記複数の入力ノード各々に対応して設けられるレジス
    タを含み、前記テストデータバス上のテストデータ信号
    を回路ブロック特定情報を含む第１のデータラッチ信号
    に従って順次転送するシフトレジスタラッチと、 前記複数の入力ノード各々に対応して設けられ、対応の
    レジスタラッチするデータ信号を第２のラッチ指示信号
    に応答してラッチする複数の第２のラッチと、 前記複数の入力ノード各々と前記複数の第２のラッチ各
    々とに対応して設けられ、別の回路ブロックの出力する
    データ信号を受ける第１の入力と、対応の第２のラッチ
    が出力するデータ信号を受ける第２の入力とを有し、テ
    ストモード指示信号に応答して前記第２の入力へ与えら
    れたデータ信号を対応の回路ブロックの対応の入力ノー
    ドへ伝達する複数のセレクタとを備える、請求項３４記
    載の半導体集積回路装置。
44. 【請求項４４】 前記第２のラッチ指示信号およびテス
    トモード指示信号は前記複数の回路ブロックのテスト制
    御器回路へ共通に与えられる、請求項３５または４３に
    記載の半導体集積回路装置。
45. 【請求項４５】 各々が所定の機能を実行する複数の回
    路ブロックを含む機能論理回路ブロックと、 制御動作および算術論理演算処理を行なうプロセサと、 直列データ伝達経路を形成するように入力ノードと出力
    ノードとが相互接続される複数のデータレジスタと、 前記複数のデータレジスタへテスト動作モード時に回路
    ブロック特定データを印加するためのテストデータ入力
    端子と、 前記複数のデータレジスタの出力データをデコードし、
    前記複数の回路ブロックの１つを指定する信号を発生
    し、かつデータ転送指示信号に応答して前記デコード結
    果出力を回路ブロック選択信号として発生する回路選択
    信号発生回路と、 セレクタを含み、前記回路選択信号発生回路からの回路
    ブロック選択信号が指定する回路ブロックを他の回路ブ
    ロックから分離しかつ該指定された回路ブロックの入力
    ノードおよび出力ノードをともに外部からアクセス可能
    な状態に設定する手段とを備える、半導体集積回路装
    置。
46. 【請求項４６】 前記データ転送指示信号は、前記プロ
    セサから出力される少なくともメモリ装置のアドレスを
    指定するアドレス信号をデコードするデコーダから発生
    される、請求項４５記載の半導体集積回路装置。
47. 【請求項４７】 前記複数のデータレジスタの最終段の
    データレジスタの出力するデータ信号を受けて外部へ出
    力するテストデータ出力端子をさらに含む、請求項４５
    記載の半導体集積回路装置。
48. 【請求項４８】 複数のデータレジスタと、 前記複数のデータレジスタへ、テスト動作モード時に回
    路ブロック特定データを与えてそこに格納する機能を有
    するプロセサと、 前記複数のデータレジスタの出力データをデコードし、
    前記複数の回路ブロックの１つを指定する信号を発生
    し、かつデータ転送指示信号に応答して、前記デコード
    結果出力を回路ブロック選択信号として発生する選択信
    号発生回路と、 セレクタを含み、前記選択信号発生回路からの回路ブロ
    ック選択信号が指定する回路ブロックを他の回路ブロッ
    クから分離しかつ該指定された回路ブロックの入力ノー
    ドおよび出力ノードをともに外部からアクセス可能状態
    とする手段とを備える、半導体集積回路装置。
49. 【請求項４９】 前記複数のデータレジスタに対応して
    設けられ、前記プロセサから与えられる回路ブロック特
    定データを受け、かつイネーブル信号に応答して該受け
    た回路ブロック特定データを対応のデータレジスタへ並
    列に伝達する複数のゲートをさらに含む、請求項４８記
    載の半導体集積回路装置。
50. 【請求項５０】 前記イネーブル信号は、外部から与え
    られる、請求項４９記載の半導体集積回路装置。
51. 【請求項５１】 前記プロセサから与えられる、少なく
    ともメモリ装置のアドレスを指定するアドレス信号をデ
    コードするアドレスデコーダをさらに備え、前記アドレ
    スデコーダは前記プロセサから特定のアドレス信号が与
    えられたとき前記イネーブル信号を発生する、請求項４
    ９記載の半導体集積回路装置。
52. 【請求項５２】 前記データ転送指示信号は、外部から
    与えられる、請求項４８記載の半導体集積回路装置。
53. 【請求項５３】 各々が所定の機能を実行する複数の回
    路ブロックと、 演算処理および制御を行なうプロセサと、 前記プロセサがアクセス可能なデータ保持用の複数のデ
    ータレジスタを含む周辺回路と、 前記周辺回路の複数のデータレジスタの所定数のデータ
    レジスタからなる回路ブロック選択用レジスタと、 前記所定数のデータレジスタ各々に対応して設けられ、
    テストモード指示信号に応答して前記所定数のデータレ
    ジスタが直列データ伝搬経路を形成するように前記所定
    数のレジスタの出力ノードと入力ノードとを相互接続し
    て、回路ブロック特定データを伝達する所定数のセレク
    タと、 前記テストモード指示信号に応答して、前記所定数のデ
    ータレジスタの出力をデコードして回路ブロック特定信
    号を生成し、信号伝送指示信号に応答して、前記回路ブ
    ロック特定信号を伝達する選択信号発生回路と、 前記選択信号発生回路からの回路ブロック特定信号に応
    答して、該特定された回路ブロックをその回路ブロック
    から分離し、該特定された回路ブロックの入力ノードお
    よび出力ノードをともに外部からアクセス可能とする分
    離／接続手段を備える、半導体集積回路装置。
54. 【請求項５４】 前記プロセサからの、前記複数のレジ
    スタを含む記憶回路のアドレスを指定するアドレス信号
    をデコードするアドレスデコーダと、 前記アドレスデコーダからの前記所定数のレジスタを指
    定する信号と前記プロセサからの書込指示信号とに応答
    してイネーブルされ、前記プロセサから書込データバス
    上に伝達された書込データを伝達する所定数の書込ゲー
    トとをさらに備え、 前記所定数のセレクタは、前段のデータレジスタの出力
    を第１の入力に受けかつ対応の書込ゲートの出力するデ
    ータ信号を第２の入力に受け、前記テストモード指示信
    号に応答して該第２の入力に与えられたデータ信号を対
    応のデータレジスタへ伝達し、 前記所定数のレジスタのそれぞれに対応して設けられ、
    前記テストモード指示信号の活性化時イネーブルされ、
    対応のデータレジスタの出力するデータ信号を前記選択
    信号発生回路へ伝達する回路選択信号伝達ゲートと、 前記所定数のデータレジスタそれぞれに対応して設けら
    れ、前記テストモード指示信号の非活性化時前記プロセ
    サからの読出指示信号に応答して活性化され、対応のデ
    ータレジスタの出力するデータ信号を前記データバスへ
    伝達する読出ゲートをさらに備える、請求項５３記載の
    半導体集積回路装置。
55. 【請求項５５】 前記所定数のレジスタの直列伝搬経路
    における最終段のデータレジスタの出力データ信号を受
    けて装置外部へ出力するテストデータ出力端子、およ
    び、 前記所定数のセレクタの初段のセレクタの第２の入力に
    テストデータ信号を印加するためのテストデータ入力端
    子をさらに備える、請求項５３記載の半導体集積回路装
    置。
56. 【請求項５６】 演算処理および制御を行なうプロセサ
    と、 前記プロセサがアクセス可能な複数のデータレジスタを
    含む周辺回路、 各々が所定の機能を実行する複数の回路ブロックと、 前記複数のデータレジスタの所定数のデータレジスタか
    らなる回路ブロック選択レジスタと、 テストモード時、前記所定数のレジスタへ前記プロセサ
    から制御された回路ブロック特定データを書込む書込ゲ
    ートと、 前記テストモード時、前記所定数のデータレジスタの出
    力データ信号を伝達する伝達ゲートと、 前記伝達ゲートからのデータ信号をデコードして、前記
    複数の回路ブロックから特定の回路ブロックを指定する
    回路ブロック特定信号を生成する回路デコーダと、 テストモード動作時、前記回路デコーダの出力信号に従
    って前記特定された回路ブロックを他の回路ブロックか
    ら分離しかつ該特定された回路ブロックの入力ノードお
    よび出力ノードをともに外部からアクセス可能状態に設
    定する分離／接続手段を備える、半導体集積回路装置。
57. 【請求項５７】 前記セレクタからのアドレス信号が前
    記所定数のデータレジスタを指定するとイネーブル信号
    を出力するアドレスデコーダをさらに備え、 前記書込ゲートは、前記イネーブル信号と前記プロセサ
    からの書込指示信号とに応答して前記プロセサからデー
    タバス上に伝達されたデータ信号を前記所定数のデータ
    レジスタ各々へ伝達する、前記所定数のデータレジスタ
    各々に対応して設けられる論理ゲートを含む、請求項５
    ６記載の半導体集積回路装置。
58. 【請求項５８】 前記プロセサからの読出指示信号に応
    答して、前記所定数のレジスタの出力するデータ信号を
    前記データバスへ伝達する読出ゲートをさらに備え、前
    記読出ゲートは、前記テストモード動作時ディスエーブ
    ル状態とされる、請求項５７記載の半導体集積回路装
    置。
59. 【請求項５９】 各々が所定の機能を実行する複数の回
    路ブロックと、 複数のデータレジスタと、 前記複数のデータレジスタの各々に対応する出力ビット
    を有し、テストモード指示信号に応答してそのカウント
    値が変更されるカウンタと、 前記複数のデータレジスタの出力するデータ信号をデコ
    ードして前記複数の回路ブロックの１つを回路ブロック
    を特定する信号を出力する回路デコーダと、 演算処理および制御を行なうプロセサと、 前記回路デコーダからの回路ブロック特定信号とテスト
    モード指示信号とに応答して、前記複数の回路ブロック
    のうち前記特定された回路ブロックを他の回路ブロック
    から分離しかつ該特定された回路ブロックの入力ノード
    および出力ノードを外部からともにアクセス可能とする
    分離／接続手段を備える、半導体集積回路装置。
60. 【請求項６０】 前記回路デコーダからの回路ブロック
    特定信号を前記分離／接続手段へ伝達する転送ゲート
    と、 前記プロセサからのデータ転送指示を示す特定のアドレ
    ス信号をデコードして前記転送ゲートをイネーブルする
    信号を発生するアドレスデコーダをさらに備える、請求
    項５９記載の半導体集積回路装置。
61. 【請求項６１】 各々が所定の機能を実行する複数の回
    路ブロックと、 前記複数の回路ブロック間でテストデータ信号を伝達す
    る信号配線と、 通常動作モード時、前記複数の回路ブロック間でデータ
    信号を転送する通常配線とを備え、 前記通常配線と前記テスト配線と異なるレベルの配線層
    で構成されかつ前記テスト配線は、前記通常配線層の上
    層に形成される、半導体集積回路装置。