JP5923525B2 - バス相互接続のためのバスクロック周波数スケーリング、ならびに関係するデバイス、システム、および方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 29
- 230000001360 synchronised effect Effects 0.000 claims description 30
- 230000004044 response Effects 0.000 claims description 25
- 230000000630 rising effect Effects 0.000 claims description 23
- 238000004891 communication Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000001413 cellular effect Effects 0.000 claims description 2
- 230000008859 change Effects 0.000 description 57
- 238000010586 diagram Methods 0.000 description 16
- 238000012508 change request Methods 0.000 description 9
- 238000012790 confirmation Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000006249 magnetic particle Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3209—Monitoring remote activity, e.g. over telephone lines or network connections
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Information Transfer Systems (AREA)
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Description
12 バス相互接続
14(0〜M) マスターデバイス
16(0〜M) マスターポート
18(0〜N) スレーブデバイス
20(0〜N) スレーブポート
21 半導体ダイ
22(0〜M) マスターポートバス
24(0〜N) スレーブポートバス
26 相互接続ネットワーク
28(0〜M) マスターポートインターフェース
30(0〜M) マスターポートキュー
32 アービタ
34(0〜N) スレーブポートキュー
36(0〜N) アドレス指定アービタ
38(0〜M) データ(読取り/書込み)アービタ
40(0〜N) スレーブポートインターフェース
42 コントローラ
44 バスクロック変更回路
46 バス相互接続クロック信号
48 クロックソース信号
50 クロック発生器
52(0〜M) クロック変更回路
54(0〜N) クロック変更回路
56(0〜M) マスターポートクロック信号
58(0〜N) スレーブポートクロック信号
60(0〜M) マスターポートトラフィックモニタ回路
62(0〜N) スレーブポートトラフィックモニタ回路
93 有限状態機械(FSM)
94 最大読取りレイテンシレジスタ
96 最大書込みレイテンシレジスタ
98 読取りヘッドルーム帯域幅レジスタ
100 書込みヘッドルーム帯域幅レジスタ
102 読取りトラフィックモニタ
104 書込みトラフィックモニタ
106 読取りトラフィック比較器
108 書込みトラフィック比較器
110 出力信号
112 OR論理
134 マルチプレクサ
135 クロックディバイダ
136 クロック変更クロックイネーブル信号
138 ブランチセル
140 FSM
142 クロック変更要求信号
144 ローカル状態機械クロック信号
146 クロック変更コマンド信号
148 クロック変更確認信号
150 クロックオフステータス信号
152 上限周波数信号
154 下限周波数信号
156 更新信号
160 プロセッサベースのシステム
162 電子デバイス
164 CPU
166 プロセッサ
168 キャッシュシステム
170 キャッシュ管理ユニット
172 キャッシュメモリ
174 システムバス
176 システムメモリ
178 入力デバイス
180 出力デバイス
182 ネットワークインターフェースデバイス
184 ディスプレイコントローラ
186 ネットワーク
187 アンテナ
188 プログラム記憶装置
190 データ記憶装置
192 ディスプレイ
194 メモリコントローラ
196 メモリ
198 ビデオプロセッサ
Claims (36)
- 複数のマスターポートの中の少なくとも1つのマスターポートを少なくとも1つのスレーブポートに接続するように構成可能な相互接続ネットワークと、
前記相互接続ネットワークをクロック制御するためにバス相互接続クロック信号を生成するように構成されたコントローラとを備え、
前記コントローラが、
前記少なくとも1つのマスターポートを介して通信されるトラフィックに関する少なくとも1つの第1の帯域幅情報を受信し、
前記少なくとも1つのスレーブポートを介して通信されるトラフィックに関する少なくとも1つの第2の帯域幅情報を受信し、
前記少なくとも1つのマスターポートを介して通信されるトラフィックに関する少なくとも1つのレイテンシ情報を受信し、
(a)前記少なくとも1つの第1の帯域幅情報と、個々の少なくとも1つの第1の帯域幅条件との比較、
(b)前記少なくとも1つの第2の帯域幅情報と、個々の少なくとも1つの第2の帯域幅条件との比較、及び
(c)前記少なくとも1つのレイテンシ情報と、個々のレイテンシ条件との比較
のうちの少なくとも(c)の比較を含む比較結果に基づいて前記バス相互接続クロック信号の周波数をスケーリングするように構成され、
前記個々のレイテンシ条件が、最大読取りレイテンシ閾値と最大書込みレイテンシ閾値とからなる、バス相互接続。 - 前記コントローラが、前記少なくとも1つの第1の帯域幅情報が前記個々の少なくとも1つの第1の帯域幅条件を満たすことと、前記少なくとも1つの第2の帯域幅情報が前記個々の少なくとも1つの第2の帯域幅条件を満たすこととに応答して、前記バス相互接続クロック信号の前記周波数を減少させるように構成される、請求項1に記載のバス相互接続。
- 前記コントローラが、少なくとも1つの第1のヘッドルーム帯域幅閾値よりも小さいという前記少なくとも1つの第1の帯域幅情報と、少なくとも1つの第2のヘッドルーム帯域幅閾値よりも小さいという前記少なくとも1つの第2の帯域幅情報とに応答して、前記バス相互接続クロック信号の前記周波数を減少させるように構成される、請求項2に記載のバス相互接続。
- 前記コントローラが、前記複数のマスターポートのすべてに対する前記少なくとも1つの第1の帯域幅情報が前記個々の少なくとも1つの第1の帯域幅条件を満たすことと、前記複数のスレーブポートのすべてに対する前記少なくとも1つの第2の帯域幅情報が前記個々の少なくとも1つの第2の帯域幅条件を満たすこととに応答して、前記バス相互接続クロック信号の前記周波数を減少させるようにさらに構成される、請求項2に記載のバス相互接続。
- 前記コントローラが、前記少なくとも1つの第1の帯域幅情報が前記個々の少なくとも1つの第1の帯域幅条件を満たさないことか、または前記少なくとも1つの第2の帯域幅情報が前記個々の少なくとも1つの第2の帯域幅条件を満たさないことに応答して、前記バス相互接続クロック信号の前記周波数を増加させるように構成される、請求項1に記載のバス相互接続。
- 前記コントローラが、個々の少なくとも1つの第1のヘッドルーム帯域幅閾値よりも大きいという前記個々の少なくとも1つの第1の帯域幅情報か、または個々の少なくとも1つの第2のヘッドルーム帯域幅閾値よりも大きいという前記個々の少なくとも1つの第2の帯域幅情報に応答して、前記バス相互接続クロック信号の前記周波数を増加させるように構成される、請求項5に記載のバス相互接続。
- 前記個々の少なくとも1つの第1の帯域幅条件が、個々の読取りヘッドルーム帯域幅条件と個々の第1の書込みヘッドルーム帯域幅条件とからなる、請求項1に記載のバス相互接続。
- 前記コントローラが、前記少なくとも1つのレイテンシ情報が前記個々のレイテンシ条件を満たすことに応答して、付加的に前記バス相互接続クロック信号の前記周波数を減少させるように構成される、請求項1に記載のバス相互接続。
- 前記コントローラが、個々の少なくとも1つの最大レイテンシ閾値よりも小さいという前記個々の少なくとも1つのレイテンシ情報に応答して、付加的に前記バス相互接続クロック信号の前記周波数を減少させるように構成される、請求項8に記載のバス相互接続。
- 前記コントローラが、前記複数のマスターポートのすべてに対する前記少なくとも1つのレイテンシ情報が前記個々のレイテンシ条件を満たすことに応答して、付加的に前記バス相互接続クロック信号の前記周波数を減少させるようにさらに構成される、請求項8に記載のバス相互接続。
- 前記少なくとも1つのマスターポートをクロック制御するために少なくとも1つのマスターポートクロック信号を生成するように構成された少なくとも1つのマスターポートクロック発生器と、
前記少なくとも1つのスレーブポートをクロック制御するために少なくとも1つのスレーブポートクロック信号を生成するように構成された少なくとも1つのスレーブポートクロック発生器と
をさらに備える、請求項1に記載のバス相互接続。 - 前記コントローラが、前記少なくとも1つのマスターポートクロック信号と前記少なくとも1つのスレーブポートクロック信号とのうちの1つまたは複数を、前記バス相互接続クロック信号と同期するように構成するようにさらに構成される、請求項11に記載のバス相互接続。
- 前記コントローラが、前記少なくとも1つのマスターポートクロック信号と前記少なくとも1つのスレーブポートクロック信号とのうちの1つまたは複数を、前記バス相互接続クロック信号と立上がりエッジ同期するように構成するようにさらに構成される、請求項11に記載のバス相互接続。
- 前記コントローラが、前記少なくとも1つのマスターポートクロック信号と前記少なくとも1つのスレーブポートクロック信号とのうちの1つまたは複数を、前記バス相互接続クロック信号と非同期となるように構成するようにさらに構成される、請求項11に記載のバス相互接続。
- 前記少なくとも1つのマスターポートクロック発生器および前記少なくとも1つのスレーブポートクロック発生器のうちの少なくとも1つが前記コントローラである、請求項11に記載のバス相互接続。
- 前記少なくとも1つのマスターポートクロック信号および前記少なくとも1つのスレーブポートクロック信号が、前記バス相互接続クロック信号から生成される、請求項11に記載のバス相互接続。
- 前記コントローラが、前記バス相互接続クロック信号の周波数がスケーリングされる前に再構成されるべき、前記少なくとも1つのマスターポートおよび前記少なくとも1つのスレーブポートのうちの1つまたは複数に対して、前記少なくとも1つのマスターポートクロック発生器および前記少なくとも1つのスレーブポートクロック発生器のうちの1つまたは複数を停止するようにさらに構成される、請求項11に記載のバス相互接続。
- 少なくとも1つの半導体ダイに組み込まれる、請求項1に記載のバス相互接続。
- 前記バス相互接続が一体化されるセットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、モバイル位置データユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなる群から選択されたデバイスをさらに備える、請求項1に記載のバス相互接続。
- 複数のマスターポートの中の少なくとも1つのマスターポートを少なくとも1つのスレーブポートに接続するための相互接続ネットワーク手段と、
前記少なくとも1つのマスターポートを介して通信されるトラフィックに関する少なくとも1つの第1の帯域幅情報を受信することと、
前記少なくとも1つのスレーブポートを介して通信されるトラフィックに関する少なくとも1つの第2の帯域幅情報を受信することと、
前記少なくとも1つのマスターポートを介して通信されるトラフィックに関する少なくとも1つのレイテンシ情報を受信することと、
(a)前記第1の帯域幅情報のうちの前記少なくとも1つと、個々の少なくとも1つの第1の帯域幅条件との比較、
(b)前記第2の帯域幅情報のうちの前記少なくとも1つと、個々の少なくとも1つの第2の帯域幅条件との比較、及び、
(c)前記少なくとも1つのレイテンシ情報と、個々のレイテンシ条件との比較
のうちの少なくとも(c)の比較を含む比較結果に基づいて、バス相互接続クロック信号の周波数をスケーリングすることと
によって相互接続ネットワークをクロック制御するために、バス相互接続クロック信号を生成するためのコントローラ手段とを備え、
前記個々のレイテンシ条件が、最大読取りレイテンシ閾値と最大書込みレイテンシ閾値とからなる、バス相互接続。 - バス相互接続のためのバス相互接続クロック信号をスケーリングする方法であって、
少なくとも1つのマスターポートを少なくとも1つのスレーブポートに接続するように構成される相互接続ネットワークに接続された複数のマスターポートの中の少なくとも1つのマスターポートを介して通信されるトラフィックに関する少なくとも1つの第1の帯域幅情報を受信するステップと、
前記少なくとも1つのスレーブポートを介して通信されるトラフィックに関する少なくとも1つの第2の帯域幅情報を受信するステップと、
前記少なくとも1つのマスターポートを介して通信されるトラフィックに関する少なくとも1つのレイテンシ情報を受信するステップと、
(a)前記少なくとも1つの第1の帯域幅情報と、個々の少なくとも1つの第1の帯域幅条件との比較、
(b)前記少なくとも1つの第2の帯域幅情報と、個々の少なくとも1つの第2の帯域幅条件との比較、及び、
(c)前記少なくとも1つのレイテンシ情報と個々のレイテンシ条件との比較
のうちの少なくとも(c)の比較を含む比較結果に基づいて、前記相互接続ネットワークをクロック制御する前記バス相互接続クロック信号の周波数をスケーリングするステップとを含み、
前記個々のレイテンシ条件が、最大読取りレイテンシ閾値と最大書込みレイテンシ閾値とからなる、方法。 - 前記スケーリングするステップが、前記少なくとも1つの第1の帯域幅情報が前記個々の少なくとも1つの第1の帯域幅条件を満たすことと、前記少なくとも1つの第2の帯域幅情報が前記個々の少なくとも1つの第2の帯域幅条件を満たすこととに応答して、前記バス相互接続クロック信号の前記周波数を減少させるステップを含む、請求項21に記載の方法。
- 前記複数のマスターポートのすべてに対する前記少なくとも1つの第1の帯域幅情報が前記個々の少なくとも1つの第1の帯域幅条件を満たすことと、前記複数のスレーブポートのすべてに対する前記少なくとも1つの第2の帯域幅情報が前記個々の少なくとも1つの第2の帯域幅条件を満たすこととに応答して、前記バス相互接続クロック信号の前記周波数を減少させるステップをさらに含む、請求項22に記載の方法。
- 前記スケーリングするステップが、前記少なくとも1つの第1の帯域幅情報が前記個々の少なくとも1つの第1の帯域幅条件を満たさないことか、または前記少なくとも1つの第2の帯域幅情報が前記個々の少なくとも1つの第2の帯域幅条件を満たさないことに応答して、前記バス相互接続クロック信号の前記周波数を増加させるステップを含む、請求項21に記載の方法。
- 前記スケーリングするステップが、前記少なくとも1つのレイテンシ情報が前記個々のレイテンシ条件を満たすことに応答して、付加的に前記バス相互接続クロック信号の前記周波数を減少させるステップを含む、請求項21に記載の方法。
- 前記少なくとも1つのマスターポートをクロック制御するために少なくとも1つのマスターポートクロック信号を生成するステップと、
前記少なくとも1つのスレーブポートをクロック制御するために少なくとも1つのスレーブポートクロック信号を生成するステップと
をさらに含む、請求項21に記載の方法。 - 前記少なくとも1つのマスターポートクロック信号と前記少なくとも1つのスレーブポートクロック信号とのうちの1つまたは複数を、前記バス相互接続クロック信号と同期するように構成するステップをさらに含む、請求項26に記載の方法。
- 前記少なくとも1つのマスターポートクロック信号と前記少なくとも1つのスレーブポートクロック信号とのうちの1つまたは複数を、前記バス相互接続クロック信号と立上がりエッジ同期するように構成するステップをさらに含む、請求項26に記載の方法。
- 前記少なくとも1つのマスターポートクロック信号と前記少なくとも1つのスレーブポートクロック信号とのうちの1つまたは複数を、前記バス相互接続クロック信号と非同期となるように構成するステップをさらに含む、請求項26に記載の方法。
- 前記バス相互接続クロック信号の前記周波数がスケーリングされる前に再構成されるべき、前記少なくとも1つのマスターポートおよび前記少なくとも1つのスレーブポートのうちの1つまたは複数に対して、前記少なくとも1つのマスターポートクロック発生器および前記少なくとも1つのスレーブポートクロック発生器のうちの1つまたは複数を停止するステップをさらに含む、請求項21に記載の方法。
- 少なくとも1つのマスターポートを介して通信されるトラフィックに関する少なくとも1つの第1の帯域幅情報を受信し、
少なくとも1つのスレーブポートを介して通信されるトラフィックに関する少なくとも1つの第2の帯域幅情報を受信し、
前記少なくとも1つのマスターポートを介して通信されるトラフィックに関する少なくとも1つのレイテンシ情報を受信し、
(a)前記少なくとも1つの第1の帯域幅情報と、個々の少なくとも1つの第1の帯域幅条件との比較、
(b)前記少なくとも1つの第2の帯域幅情報と、個々の少なくとも1つの第2の帯域幅条件との比較、及び、
(c)前記少なくとも1つのレイテンシ情報と、個々のレイテンシ条件との比較
のうち少なくとも(c)の比較を含む比較結果に基づいて、バス相互接続クロック信号の周波数をスケーリングすることを、複数のマスターポートの中の前記少なくとも1つのマスターポートを前記少なくとも1つのスレーブポートに接続するように構成可能な相互接続ネットワークを備えるバス相互接続に引き起こさせるコンピュータ実行可能命令を記録し、
前記個々のレイテンシ条件が、最大読取りレイテンシ閾値と最大書込みレイテンシ閾値とからなる、コンピュータ可読記録媒体。 - 前記コンピュータ実行可能命令が、さらに、前記少なくとも1つの第1の帯域幅情報が前記個々の少なくとも1つの第1の帯域幅条件を満たすことと、前記少なくとも1つの第2の帯域幅情報が前記個々の少なくとも1つの第2の帯域幅条件を満たすこととに応答して、前記バス相互接続クロック信号の前記周波数を減少させることを、コントローラに引き起こさせる、請求項31に記載のコンピュータ可読記録媒体。
- 前記コンピュータ実行可能命令が、さらに、前記少なくとも1つの第1の帯域幅情報が前記個々の少なくとも1つの第1の帯域幅条件を満たさないことか、または前記少なくとも1つの第2の帯域幅情報が前記個々の少なくとも1つの第2の帯域幅条件を満たさないことに応答して、前記バス相互接続クロック信号の前記周波数を増加させることを、コントローラに引き起こさせる、請求項31に記載のコンピュータ可読記録媒体。
- コントローラが、少なくとも1つのマスターポートクロック信号と少なくとも1つのスレーブポートクロック信号とのうちの少なくとも1つを、前記バス相互接続クロック信号と同期するように構成するようにさらに構成される、請求項31に記載のコンピュータ可読記録媒体。
- コントローラが、前記少なくとも1つのマスターポートをクロック制御するために少なくとも1つのマスターポートクロック信号を生成するように構成された少なくとも1つのマスターポートクロック発生器と、前記少なくとも1つのスレーブポートをクロック制御するために少なくとも1つのスレーブポートクロック信号を生成するように構成された少なくとも1つのスレーブポートクロック発生器とのうちの少なくとも1つを、前記バス相互接続クロック信号と非同期になるように構成するようにさらに構成される、請求項31に記載のコンピュータ可読記録媒体。
- コントローラが、前記少なくとも1つのマスターポートをクロック制御するために少なくとも1つのマスターポートクロック信号を生成するように構成された少なくとも1つのマスターポートクロック発生器と、前記少なくとも1つのスレーブポートをクロック制御するために少なくとも1つのスレーブポートクロック信号を生成するように構成された少なくとも1つのスレーブポートクロック発生器とのうちの少なくとも1つを、前記バス相互接続クロック信号と立上がりエッジ同期するように構成するようにさらに構成される、請求項31に記載のコンピュータ可読記録媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/015,657 | 2011-01-28 | ||
US13/015,657 US9286257B2 (en) | 2011-01-28 | 2011-01-28 | Bus clock frequency scaling for a bus interconnect and related devices, systems, and methods |
PCT/US2012/023194 WO2012103558A1 (en) | 2011-01-28 | 2012-01-30 | Bus clock frequency scaling for a bus interconnect and related devices, systems, and methods |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016082695A Division JP5985777B1 (ja) | 2011-01-28 | 2016-04-18 | バス相互接続のためのバスクロック周波数スケーリング、ならびに関係するデバイス、システム、および方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014505310A JP2014505310A (ja) | 2014-02-27 |
JP5923525B2 true JP5923525B2 (ja) | 2016-05-24 |
Family
ID=45607388
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013551419A Active JP5923525B2 (ja) | 2011-01-28 | 2012-01-30 | バス相互接続のためのバスクロック周波数スケーリング、ならびに関係するデバイス、システム、および方法 |
JP2016082695A Active JP5985777B1 (ja) | 2011-01-28 | 2016-04-18 | バス相互接続のためのバスクロック周波数スケーリング、ならびに関係するデバイス、システム、および方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016082695A Active JP5985777B1 (ja) | 2011-01-28 | 2016-04-18 | バス相互接続のためのバスクロック周波数スケーリング、ならびに関係するデバイス、システム、および方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9286257B2 (ja) |
EP (1) | EP2668579B1 (ja) |
JP (2) | JP5923525B2 (ja) |
KR (1) | KR101519023B1 (ja) |
CN (1) | CN103477334B (ja) |
WO (1) | WO2012103558A1 (ja) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9304951B1 (en) * | 2011-04-18 | 2016-04-05 | American Megatrends, Inc. | Policy based input/output dispatcher |
US8914650B2 (en) * | 2011-09-28 | 2014-12-16 | Intel Corporation | Dynamically adjusting power of non-core processor circuitry including buffer circuitry |
WO2013095436A1 (en) * | 2011-12-21 | 2013-06-27 | Intel Corporation | Method and apparatus for setting an i/o bandwidth-based processor frequency floor |
US20120095607A1 (en) * | 2011-12-22 | 2012-04-19 | Wells Ryan D | Method, Apparatus, and System for Energy Efficiency and Energy Conservation Through Dynamic Management of Memory and Input/Output Subsystems |
US9348385B2 (en) | 2012-07-09 | 2016-05-24 | L. Pierre deRochement | Hybrid computing module |
US9690736B2 (en) * | 2012-07-10 | 2017-06-27 | Nvidia Corporation | Managing state transitions of a data connector using a finite state machine |
US9672046B2 (en) * | 2012-12-28 | 2017-06-06 | Intel Corporation | Apparatus and method for intelligently powering heterogeneous processor components |
US9639372B2 (en) | 2012-12-28 | 2017-05-02 | Intel Corporation | Apparatus and method for heterogeneous processors mapping to virtual cores |
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US9727345B2 (en) | 2013-03-15 | 2017-08-08 | Intel Corporation | Method for booting a heterogeneous system and presenting a symmetric core view |
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JP6774160B2 (ja) * | 2013-12-06 | 2020-10-21 | キヤノン株式会社 | 情報処理装置、並びに、データ転送装置の制御方法 |
US9471524B2 (en) | 2013-12-09 | 2016-10-18 | Atmel Corporation | System bus transaction queue reallocation |
US9373418B2 (en) * | 2014-01-02 | 2016-06-21 | Advanced Micro Devices, Inc. | Circuit and data processor with headroom monitoring and method therefor |
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US9565032B2 (en) | 2014-12-03 | 2017-02-07 | Qualcomm Incorporated | Monitoring and controlling bus ring performance |
CN104410893B (zh) * | 2014-12-05 | 2017-06-23 | 杭州国芯科技股份有限公司 | 一种电视解调soc芯片调整ddr工作频率的方法 |
DE102016109387A1 (de) | 2015-05-26 | 2016-12-01 | Samsung Electronics Co., Ltd. | Ein-Chip-System mit Taktverwaltungseinheit und Verfahren zum Betreiben des Ein-Chip-Systems |
KR102384347B1 (ko) * | 2015-05-26 | 2022-04-07 | 삼성전자주식회사 | 클록 관리 유닛을 포함하는 시스템 온 칩 및 그 동작방법 |
US10095301B2 (en) * | 2015-12-01 | 2018-10-09 | Infineon Technologies Ag | Interconnect serialization system and method |
KR102474620B1 (ko) * | 2016-01-25 | 2022-12-05 | 삼성전자주식회사 | 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법 |
US10019306B2 (en) * | 2016-04-27 | 2018-07-10 | Western Digital Technologies, Inc. | Collision detection for slave storage devices |
US10241536B2 (en) * | 2016-12-01 | 2019-03-26 | Intel Corporation | Method, apparatus and system for dynamic clock frequency control on a bus |
US11354659B1 (en) * | 2016-12-19 | 2022-06-07 | Amazon Technologies, Inc. | Securing transaction messages based on a dynamic key selection |
US11341489B1 (en) | 2016-12-19 | 2022-05-24 | Amazon Technologies, Inc. | Multi-path back-end system for payment processing |
KR20180074197A (ko) | 2016-12-23 | 2018-07-03 | 삼성전자주식회사 | 버스 트래픽 컨트롤 장치 및 이를 갖는 버스 시스템 |
US10296069B2 (en) * | 2017-06-27 | 2019-05-21 | Qualcomm Incorporated | Bandwidth-monitored frequency hopping within a selected DRAM operating point |
US10649929B2 (en) * | 2017-07-10 | 2020-05-12 | Dialog Semiconductar Korea Inc. | Memory time-sharing method and apparatus capable of distributing bus traffic of system-on-chip |
FR3094810B1 (fr) * | 2019-04-03 | 2023-01-13 | Thales Sa | Système sur puce comprenant une pluralité de ressources maitre |
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GB2589594B (en) | 2019-12-03 | 2023-10-11 | Siemens Ind Software Inc | Detecting anomalous latent communications in an integrated circuit chip |
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US11934251B2 (en) * | 2021-03-31 | 2024-03-19 | Advanced Micro Devices, Inc. | Data fabric clock switching |
CN113114404B (zh) * | 2021-04-01 | 2023-06-02 | 四川创智联恒科技有限公司 | 一种通用eCPRI接口拓展装置及方法 |
CN114003453B (zh) * | 2021-10-29 | 2023-04-07 | 哲库科技(北京)有限公司 | 一种测试方法、电子设备、系统及计算机存储介质 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07210506A (ja) | 1994-01-21 | 1995-08-11 | Hitachi Ltd | アクセス制御方式 |
JP2001256179A (ja) * | 2000-03-14 | 2001-09-21 | Sharp Corp | プロセッサシステム |
US6735653B2 (en) | 2001-02-16 | 2004-05-11 | Koninklijke Philips Electronics N.V. | Bus bandwidth consumption profiler |
JP3510618B2 (ja) | 2002-02-05 | 2004-03-29 | 沖電気工業株式会社 | バスブリッジ回路及びそのアクセス制御方法 |
US7007121B1 (en) * | 2002-02-27 | 2006-02-28 | Xilinx, Inc. | Method and apparatus for synchronized buses |
JP2003271261A (ja) | 2002-03-18 | 2003-09-26 | Seiko Epson Corp | 半導体装置 |
JP2004126646A (ja) | 2002-09-30 | 2004-04-22 | Canon Inc | バス制御方法 |
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US7146519B2 (en) | 2003-08-22 | 2006-12-05 | Hewlett-Packard Development Company, L.P. | Bus clock frequency management based on device bandwidth characteristics |
US7606960B2 (en) * | 2004-03-26 | 2009-10-20 | Intel Corporation | Apparatus for adjusting a clock frequency of a variable speed bus |
JP2006119998A (ja) | 2004-10-22 | 2006-05-11 | Canon Inc | バス情報収集装置、データ処理装置及びバス情報収集方法 |
US7725759B2 (en) * | 2005-06-29 | 2010-05-25 | Sigmatel, Inc. | System and method of managing clock speed in an electronic device |
JP2007034459A (ja) | 2005-07-25 | 2007-02-08 | Sharp Corp | バスシステム |
JP2007219962A (ja) | 2006-02-20 | 2007-08-30 | Fujitsu Ltd | 半導体集積回路装置 |
CN101206631B (zh) | 2006-12-22 | 2010-09-29 | 中芯国际集成电路制造(上海)有限公司 | 高速外设部件互连接口及信号处理方法 |
US8405617B2 (en) | 2007-01-03 | 2013-03-26 | Apple Inc. | Gated power management over a system bus |
US7673084B2 (en) | 2007-02-20 | 2010-03-02 | Infineon Technologies Ag | Bus system and methods of operation using a combined data and synchronization line to communicate between bus master and slaves |
-
2011
- 2011-01-28 US US13/015,657 patent/US9286257B2/en active Active
-
2012
- 2012-01-30 WO PCT/US2012/023194 patent/WO2012103558A1/en active Application Filing
- 2012-01-30 EP EP12704186.1A patent/EP2668579B1/en active Active
- 2012-01-30 KR KR1020137022798A patent/KR101519023B1/ko active IP Right Grant
- 2012-01-30 CN CN201280014553.1A patent/CN103477334B/zh active Active
- 2012-01-30 JP JP2013551419A patent/JP5923525B2/ja active Active
-
2016
- 2016-04-18 JP JP2016082695A patent/JP5985777B1/ja active Active
Also Published As
Publication number | Publication date |
---|---|
CN103477334B (zh) | 2016-07-06 |
JP2016164798A (ja) | 2016-09-08 |
US20120198266A1 (en) | 2012-08-02 |
EP2668579B1 (en) | 2016-06-29 |
US9286257B2 (en) | 2016-03-15 |
WO2012103558A1 (en) | 2012-08-02 |
EP2668579A1 (en) | 2013-12-04 |
JP2014505310A (ja) | 2014-02-27 |
JP5985777B1 (ja) | 2016-09-06 |
KR101519023B1 (ko) | 2015-05-11 |
KR20130129270A (ko) | 2013-11-27 |
CN103477334A (zh) | 2013-12-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140811 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20141111 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20141118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150803 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160318 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160418 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5923525 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |