JP2003271261A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003271261A JP2003271261A JP2002073703A JP2002073703A JP2003271261A JP 2003271261 A JP2003271261 A JP 2003271261A JP 2002073703 A JP2002073703 A JP 2002073703A JP 2002073703 A JP2002073703 A JP 2002073703A JP 2003271261 A JP2003271261 A JP 2003271261A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal processing
- arbiter
- processing unit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000004044 response Effects 0.000 claims abstract description 8
- 238000012544 monitoring process Methods 0.000 claims description 16
- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 無駄な電力の消費を低減することができる半
導体装置を提供する。 【解決手段】 この半導体装置１０は、所定のディジタ
ル信号処理を行うディジタル信号処理ユニット２１、デ
ィジタル信号処理ユニット２１からアービタ１１にリク
エスト信号が出力されてからアービタ１１からディジタ
ル信号処理ユニット２１にアクノリッジ信号が入力され
るまでの応答時間に応じて分周比を決定し、決定した分
周比を表す分周比信号を出力する監視回路２２、外部か
ら入力されるクロック信号を、分周比信号によって表さ
れる分周比で分周し、ディジタル信号処理ユニット２１
に出力する分周回路２３をそれぞれ具備する機能ブロッ
ク１〜ｎと、機能ブロック１〜ｎ間の調停及びデータ転
送、並びに機能ブロック１〜ｎと外部回路との間の調停
及びデータ転送を行うアービタ１１とを具備する。
導体装置を提供する。 【解決手段】 この半導体装置１０は、所定のディジタ
ル信号処理を行うディジタル信号処理ユニット２１、デ
ィジタル信号処理ユニット２１からアービタ１１にリク
エスト信号が出力されてからアービタ１１からディジタ
ル信号処理ユニット２１にアクノリッジ信号が入力され
るまでの応答時間に応じて分周比を決定し、決定した分
周比を表す分周比信号を出力する監視回路２２、外部か
ら入力されるクロック信号を、分周比信号によって表さ
れる分周比で分周し、ディジタル信号処理ユニット２１
に出力する分周回路２３をそれぞれ具備する機能ブロッ
ク１〜ｎと、機能ブロック１〜ｎ間の調停及びデータ転
送、並びに機能ブロック１〜ｎと外部回路との間の調停
及びデータ転送を行うアービタ１１とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の機能をそれ
ぞれ実現する複数の信号処理回路と、複数の信号処理回
路間の調停及びデータ転送を行うアービタを具備する半
導体装置に関する。
ぞれ実現する複数の信号処理回路と、複数の信号処理回
路間の調停及びデータ転送を行うアービタを具備する半
導体装置に関する。
【０００２】
【従来の技術】中央演算処理ブロックを具備する従来の
半導体装置について、図３を参照しながら説明する。図
３は、従来の半導体装置を示す図である。図３に示すよ
うに、半導体装置４１は、Ｉ／Ｏ（Input/Output）ブロ
ック４２と、中央演算処理ブロック４３とを具備する。
Ｉ／Ｏブロック４２及び中央演算処理ブロック４３には
外部からクロック信号が入力されており、Ｉ／Ｏブロッ
ク４２及び中央演算処理ブロック４３は、このクロック
信号に同期して動作する。Ｉ／Ｏブロック４２は、外部
回路（例えば、ＲＡＭ（Read Only Memory）等）からデ
ータを受け取り、中央演算処理ブロック４３に出力す
る。中央演算処理ブロック４３は、Ｉ／Ｏブロック４２
から受け取ったデータに所定の処理を施し、処理の結果
として得られたデータをＩ／Ｏブロック４２に出力す
る。Ｉ／Ｏブロック４２は、中央演算処理ブロック４３
からデータを受け取り、外部回路に出力する。
半導体装置について、図３を参照しながら説明する。図
３は、従来の半導体装置を示す図である。図３に示すよ
うに、半導体装置４１は、Ｉ／Ｏ（Input/Output）ブロ
ック４２と、中央演算処理ブロック４３とを具備する。
Ｉ／Ｏブロック４２及び中央演算処理ブロック４３には
外部からクロック信号が入力されており、Ｉ／Ｏブロッ
ク４２及び中央演算処理ブロック４３は、このクロック
信号に同期して動作する。Ｉ／Ｏブロック４２は、外部
回路（例えば、ＲＡＭ（Read Only Memory）等）からデ
ータを受け取り、中央演算処理ブロック４３に出力す
る。中央演算処理ブロック４３は、Ｉ／Ｏブロック４２
から受け取ったデータに所定の処理を施し、処理の結果
として得られたデータをＩ／Ｏブロック４２に出力す
る。Ｉ／Ｏブロック４２は、中央演算処理ブロック４３
からデータを受け取り、外部回路に出力する。
【０００３】この半導体装置４１において、ＲＡＭ等の
外部回路の動作速度が遅い等の理由により、Ｉ／Ｏブロ
ック４２がクロック信号に追従できなくなるというノイ
マンボトルネックが生ずることがある。このノイマンボ
トルネックが生じた場合、Ｉ／Ｏブロック４２において
中央演算処理ブロック４３に転送すべきデータが無くな
り、中央演算処理ブロック４３には処理すべきデータが
無い状態となる。しかしながら、このような状態におい
ても、中央演算処理ブロック４３にはクロック信号が供
給されているため、半導体装置４１は、無駄な電力を消
費することとなる。
外部回路の動作速度が遅い等の理由により、Ｉ／Ｏブロ
ック４２がクロック信号に追従できなくなるというノイ
マンボトルネックが生ずることがある。このノイマンボ
トルネックが生じた場合、Ｉ／Ｏブロック４２において
中央演算処理ブロック４３に転送すべきデータが無くな
り、中央演算処理ブロック４３には処理すべきデータが
無い状態となる。しかしながら、このような状態におい
ても、中央演算処理ブロック４３にはクロック信号が供
給されているため、半導体装置４１は、無駄な電力を消
費することとなる。
【０００４】このような無駄な電力の消費を低減するた
めに、クロック信号を分周する分周回路を具備すること
も考えられる。図４は、このような分周回路を具備する
半導体装置を示す図である。図４に示すように、半導体
装置４４は、Ｉ／Ｏブロック４２と、中央演算処理ブロ
ック４３と、分周回路４５とを具備する。Ｉ／Ｏブロッ
ク４２には外部からクロック信号が入力されており、Ｉ
／Ｏブロック４２は、このクロック信号に同期して動作
する。分周回路４５は、外部からクロック信号を受け取
り、受け取ったクロック信号を１／ｎ（ｎは、正の数）
に分周して中央演算処理ブロック４３に出力する。中央
演算処理ブロック４３は、分周回路４５が出力するクロ
ック信号に同期して動作する。
めに、クロック信号を分周する分周回路を具備すること
も考えられる。図４は、このような分周回路を具備する
半導体装置を示す図である。図４に示すように、半導体
装置４４は、Ｉ／Ｏブロック４２と、中央演算処理ブロ
ック４３と、分周回路４５とを具備する。Ｉ／Ｏブロッ
ク４２には外部からクロック信号が入力されており、Ｉ
／Ｏブロック４２は、このクロック信号に同期して動作
する。分周回路４５は、外部からクロック信号を受け取
り、受け取ったクロック信号を１／ｎ（ｎは、正の数）
に分周して中央演算処理ブロック４３に出力する。中央
演算処理ブロック４３は、分周回路４５が出力するクロ
ック信号に同期して動作する。
【０００５】半導体装置４４においては、中央演算処理
ブロック４３の動作速度をＩ／Ｏブロック４２の動作速
度より低くすることができるため、ノイマンボトルネッ
クが生じ難くなり、無駄な電力消費を低減することがで
きる。しかしながら、中央演算処理ブロック４３が分周
回路４５から出力されるクロック信号に同期することと
すると、ＲＡＭ等の外部回路の速度が向上した場合に、
半導体装置４４のパフォーマンスは、半導体装置４１の
パフォーマンスより低いものとなってしまう。
ブロック４３の動作速度をＩ／Ｏブロック４２の動作速
度より低くすることができるため、ノイマンボトルネッ
クが生じ難くなり、無駄な電力消費を低減することがで
きる。しかしながら、中央演算処理ブロック４３が分周
回路４５から出力されるクロック信号に同期することと
すると、ＲＡＭ等の外部回路の速度が向上した場合に、
半導体装置４４のパフォーマンスは、半導体装置４１の
パフォーマンスより低いものとなってしまう。
【０００６】ところで、日本国特許出願公開（特開）平
５−３１３７７９号公報（以下、「文献１」ともいう）
には、コンピュータのＣＰＵにクロック信号を供給する
クロック発振回路に、コンピュータのアクセス状態を検
出する検出手段と、この検出手段の検出信号を入力し、
クロック信号の停止やクロック信号の周波数の低下を自
動制御するクロック信号制御手段とを備えたことを特徴
とするクロック発振回路が掲載されている。文献１に掲
載されたクロック発振回路は、コンピュータのアクセス
状態を表す検出信号に応じてクロック信号の停止やクロ
ック信号の周波数の低下を自動制御するものではある。
しかしながら、文献１に掲載されたクロック発振回路
は、所定の機能をそれぞれ実現する複数の信号処理回路
を有するものではなく、各信号処理回路が他の信号処理
回路との間のデータ転送状態に応じて適切な動作周波数
を決定するものでもない。
５−３１３７７９号公報（以下、「文献１」ともいう）
には、コンピュータのＣＰＵにクロック信号を供給する
クロック発振回路に、コンピュータのアクセス状態を検
出する検出手段と、この検出手段の検出信号を入力し、
クロック信号の停止やクロック信号の周波数の低下を自
動制御するクロック信号制御手段とを備えたことを特徴
とするクロック発振回路が掲載されている。文献１に掲
載されたクロック発振回路は、コンピュータのアクセス
状態を表す検出信号に応じてクロック信号の停止やクロ
ック信号の周波数の低下を自動制御するものではある。
しかしながら、文献１に掲載されたクロック発振回路
は、所定の機能をそれぞれ実現する複数の信号処理回路
を有するものではなく、各信号処理回路が他の信号処理
回路との間のデータ転送状態に応じて適切な動作周波数
を決定するものでもない。
【０００７】また、特開平８−２７２４９３号公報（以
下、「文献２」ともいう）には、周辺ユニットである外
部接続機器への入出力を制御する入出力制御回路と、内
外部よりのアクセス要求信号を監視し検出する手段と、
検出したアクセス頻度に応じて複数の入出力制御回路の
該当する入出力制御回路ごとの電源をＯＮ，ＯＦＦする
手段とを有することを特徴とする計算機電源制御システ
ムが掲載されている。しかしながら、文献２に掲載され
た計算機電源制御システムは、内外部よりのアクセス要
求信号を監視し、アクセス頻度に応じて複数の入出力制
御回路の該当する入出力制御回路ごとの電源をＯＮ、Ｏ
ＦＦするものであり、所定の機能をそれぞれ実現する複
数の信号処理回路を有するものではなく、各信号処理回
路が他の信号処理回路との間のデータ転送状態に応じて
適切な動作周波数を決定するものでもない。
下、「文献２」ともいう）には、周辺ユニットである外
部接続機器への入出力を制御する入出力制御回路と、内
外部よりのアクセス要求信号を監視し検出する手段と、
検出したアクセス頻度に応じて複数の入出力制御回路の
該当する入出力制御回路ごとの電源をＯＮ，ＯＦＦする
手段とを有することを特徴とする計算機電源制御システ
ムが掲載されている。しかしながら、文献２に掲載され
た計算機電源制御システムは、内外部よりのアクセス要
求信号を監視し、アクセス頻度に応じて複数の入出力制
御回路の該当する入出力制御回路ごとの電源をＯＮ、Ｏ
ＦＦするものであり、所定の機能をそれぞれ実現する複
数の信号処理回路を有するものではなく、各信号処理回
路が他の信号処理回路との間のデータ転送状態に応じて
適切な動作周波数を決定するものでもない。
【０００８】また、特開２０００−１４８２７９号公報
（以下、「文献３」ともいう）には、クロック信号発生
部と、該クロック信号発生部からのクロック信号に基づ
いて動作するクロック制御式動作部を有する電子機器で
あって、クロック制御式動作部が休止状態にある時には
クロック信号発生部からのクロック信号周波数が低くな
るように制御する制御手段を備えたことを特徴とする電
子機器が掲載されている。文献３に掲載された電子機器
は、クロック制御式動作部が休止状態にある時にクロッ
ク信号周波数を低くするものではある。しかしながら、
文献３に掲載された電子機器は、所定の機能をそれぞれ
実現する複数の信号処理回路を有するものではなく、各
信号処理回路が他の信号処理回路との間のデータ転送状
態に応じて適切な動作周波数を決定するものでもない。
（以下、「文献３」ともいう）には、クロック信号発生
部と、該クロック信号発生部からのクロック信号に基づ
いて動作するクロック制御式動作部を有する電子機器で
あって、クロック制御式動作部が休止状態にある時には
クロック信号発生部からのクロック信号周波数が低くな
るように制御する制御手段を備えたことを特徴とする電
子機器が掲載されている。文献３に掲載された電子機器
は、クロック制御式動作部が休止状態にある時にクロッ
ク信号周波数を低くするものではある。しかしながら、
文献３に掲載された電子機器は、所定の機能をそれぞれ
実現する複数の信号処理回路を有するものではなく、各
信号処理回路が他の信号処理回路との間のデータ転送状
態に応じて適切な動作周波数を決定するものでもない。
【０００９】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、所定の機能をそれぞれ実現する複数の信
号処理回路を含み、各信号処理回路が他の信号処理回路
との間のデータ転送状態に応じて適切な動作周波数を決
定することができる半導体装置を提供することを目的と
する。
み、本発明は、所定の機能をそれぞれ実現する複数の信
号処理回路を含み、各信号処理回路が他の信号処理回路
との間のデータ転送状態に応じて適切な動作周波数を決
定することができる半導体装置を提供することを目的と
する。
【００１０】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体装置は、所定の機能をそれぞれ
実現する複数の信号処理回路と、複数の信号処理回路間
の調停及びデータ転送を行うアービタと、を含む半導体
装置であって、複数の信号処理回路が、所定の機能を実
現するための信号処理を行う信号処理ユニットであっ
て、アービタにリクエスト信号を出力し、リクエスト信
号への応答としてのアクノリッジ信号をアービタから受
信した場合に、信号処理を行うために必要なデータの転
送をアービタを介して行う信号処理ユニットと、リクエ
スト信号及びアクノリッジ信号を監視し、リクエスト信
号がアービタに出力されてからアクノリッジ信号がアー
ビタから入力されるまでの時間に基づいて、信号処理ユ
ニットに供給するクロック信号の分周比を表す分周比信
号を出力する監視回路と、外部から供給されるクロック
信号を、分周比信号によって表される分周比で分周し、
信号処理ユニットに出力する分周回路と、をそれぞれ具
備することを特徴とする。
め、本発明に係る半導体装置は、所定の機能をそれぞれ
実現する複数の信号処理回路と、複数の信号処理回路間
の調停及びデータ転送を行うアービタと、を含む半導体
装置であって、複数の信号処理回路が、所定の機能を実
現するための信号処理を行う信号処理ユニットであっ
て、アービタにリクエスト信号を出力し、リクエスト信
号への応答としてのアクノリッジ信号をアービタから受
信した場合に、信号処理を行うために必要なデータの転
送をアービタを介して行う信号処理ユニットと、リクエ
スト信号及びアクノリッジ信号を監視し、リクエスト信
号がアービタに出力されてからアクノリッジ信号がアー
ビタから入力されるまでの時間に基づいて、信号処理ユ
ニットに供給するクロック信号の分周比を表す分周比信
号を出力する監視回路と、外部から供給されるクロック
信号を、分周比信号によって表される分周比で分周し、
信号処理ユニットに出力する分周回路と、をそれぞれ具
備することを特徴とする。
【００１１】ここで、アービタが、複数の信号処理回路
と外部回路との間の調停及びデータ転送をも行うことと
しても良い。また、監視回路が、リクエスト信号がアー
ビタに出力されてからアクノリッジ信号がアービタから
入力されるまでのクロック数を計数することにより、リ
クエスト信号がアービタに出力されてからアクノリッジ
信号がアービタから入力されるまでの時間を測定するこ
ととしても良い。
と外部回路との間の調停及びデータ転送をも行うことと
しても良い。また、監視回路が、リクエスト信号がアー
ビタに出力されてからアクノリッジ信号がアービタから
入力されるまでのクロック数を計数することにより、リ
クエスト信号がアービタに出力されてからアクノリッジ
信号がアービタから入力されるまでの時間を測定するこ
ととしても良い。
【００１２】以上の構成によれば、各信号処理回路が他
の信号処理回路との間のデータ転送状態に応じて適切な
動作周波数を決定することができ、無駄な電力の消費を
低減することができる。
の信号処理回路との間のデータ転送状態に応じて適切な
動作周波数を決定することができ、無駄な電力の消費を
低減することができる。
【００１３】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。なお、同一の構成要
素については、同一の参照番号で示している。図１に、
本発明の一実施形態に係る半導体装置を示す。図１にお
いて、半導体装置１０は、複数の機能ブロック１〜ｎ
と、アービタ１１とを具備する。
明の実施の形態について説明する。なお、同一の構成要
素については、同一の参照番号で示している。図１に、
本発明の一実施形態に係る半導体装置を示す。図１にお
いて、半導体装置１０は、複数の機能ブロック１〜ｎ
と、アービタ１１とを具備する。
【００１４】複数の機能ブロック１〜ｎは、所定の機能
を有する中央演算処理ブロック、ＤＭＡ（Direct Memor
y Access）ブロック等である。アービタ１１は、機能ブ
ロック１〜ｎ間の調停及びデータ転送、並びに機能ブロ
ック１〜ｎと外部回路との間の調停及びデータ転送を行
う。より詳細には、アービタ１１は、ある機能ブロック
からリクエスト信号を受信すると、当該リクエスト信号
に応じて他の機能ブロック又は外部回路との調停を行
い、データ転送の準備が整うと、アクノリッジ信号を当
該機能ブロックに出力する。これにより、当該機能ブロ
ックへのデータ転送が開始される。
を有する中央演算処理ブロック、ＤＭＡ（Direct Memor
y Access）ブロック等である。アービタ１１は、機能ブ
ロック１〜ｎ間の調停及びデータ転送、並びに機能ブロ
ック１〜ｎと外部回路との間の調停及びデータ転送を行
う。より詳細には、アービタ１１は、ある機能ブロック
からリクエスト信号を受信すると、当該リクエスト信号
に応じて他の機能ブロック又は外部回路との調停を行
い、データ転送の準備が整うと、アクノリッジ信号を当
該機能ブロックに出力する。これにより、当該機能ブロ
ックへのデータ転送が開始される。
【００１５】図２は、機能ブロック１〜ｎの内部構成を
示す図である。図２に示すように、機能ブロック１〜ｎ
は、ディジタル信号処理ユニット２１と、監視回路２２
と、分周回路２３とをそれぞれ含んでいる。ディジタル
信号処理ユニット２１は、含まれる機能ブロックに応じ
た所定のディジタル信号処理を行うユニットである。例
えば、中央演算処理ブロックに含まれるディジタル信号
処理ユニット２１は、マイクロコードを格納するＲＯＭ
（Read Only Memory）、命令デコーダ、レジスタ、ＡＬ
Ｕ（Arithmetic and Logic Unit）等を有しており、算
術演算、論理演算等を行う。また、ＤＭＡブロックに含
まれるディジタル信号処理ユニット２１は、ＤＭＡ制御
回路、バッファメモリ等を有しており、ＤＭＡ転送を行
う。
示す図である。図２に示すように、機能ブロック１〜ｎ
は、ディジタル信号処理ユニット２１と、監視回路２２
と、分周回路２３とをそれぞれ含んでいる。ディジタル
信号処理ユニット２１は、含まれる機能ブロックに応じ
た所定のディジタル信号処理を行うユニットである。例
えば、中央演算処理ブロックに含まれるディジタル信号
処理ユニット２１は、マイクロコードを格納するＲＯＭ
（Read Only Memory）、命令デコーダ、レジスタ、ＡＬ
Ｕ（Arithmetic and Logic Unit）等を有しており、算
術演算、論理演算等を行う。また、ＤＭＡブロックに含
まれるディジタル信号処理ユニット２１は、ＤＭＡ制御
回路、バッファメモリ等を有しており、ＤＭＡ転送を行
う。
【００１６】監視回路２２は、ディジタル信号処理ユニ
ット２１がアービタ１１に出力するリクエスト信号と、
アービタ１１がリクエスト信号への応答としてディジタ
ル信号処理ユニット２１に出力するアクノリッジ信号と
を常時監視している。そして、監視回路２２は、リクエ
スト信号が出力されてからアクノリッジ信号が入力され
るまでの応答時間に応じて分周比を決定し、決定した分
周比を表す分周比信号を分周回路２３に出力する。分周
回路２３は、外部から入力されるクロック信号を、監視
回路２２が出力する分周比信号によって表される分周比
で分周し、ディジタル信号処理ユニット２１に出力す
る。ディジタル信号処理ユニット２１は、この分周され
たクロック信号に同期して動作する。
ット２１がアービタ１１に出力するリクエスト信号と、
アービタ１１がリクエスト信号への応答としてディジタ
ル信号処理ユニット２１に出力するアクノリッジ信号と
を常時監視している。そして、監視回路２２は、リクエ
スト信号が出力されてからアクノリッジ信号が入力され
るまでの応答時間に応じて分周比を決定し、決定した分
周比を表す分周比信号を分周回路２３に出力する。分周
回路２３は、外部から入力されるクロック信号を、監視
回路２２が出力する分周比信号によって表される分周比
で分周し、ディジタル信号処理ユニット２１に出力す
る。ディジタル信号処理ユニット２１は、この分周され
たクロック信号に同期して動作する。
【００１７】このように、半導体装置１０によれば、監
視回路２２が、リクエスト信号が出力されてからアクノ
リッジ信号が入力されるまでの応答時間に応じて分周比
を決定し、分周回路２３が、外部から入力されるクロッ
ク信号をこの分周比で分周し、ディジタル信号処理ユニ
ット２１が、分周回路２３によって分周されたクロック
回路に同期して動作する。従って、ディジタル信号処理
ユニット２３が、リクエスト信号が出力されてからアク
ノリッジ信号が入力されるまでの応答時間に応じた周波
数で動作することとなり、無駄な電力消費を低減するこ
とができる。
視回路２２が、リクエスト信号が出力されてからアクノ
リッジ信号が入力されるまでの応答時間に応じて分周比
を決定し、分周回路２３が、外部から入力されるクロッ
ク信号をこの分周比で分周し、ディジタル信号処理ユニ
ット２１が、分周回路２３によって分周されたクロック
回路に同期して動作する。従って、ディジタル信号処理
ユニット２３が、リクエスト信号が出力されてからアク
ノリッジ信号が入力されるまでの応答時間に応じた周波
数で動作することとなり、無駄な電力消費を低減するこ
とができる。
【００１８】また、監視回路２２が、リクエスト信号と
アクノリッジ信号とを常時監視し、リクエスト信号及び
アクノリッジ信号の入出力の度に分周比を決定するの
で、動的に分周比を変化させることができ、半導体装置
１０のパフォーマンスを最適にすることができる。
アクノリッジ信号とを常時監視し、リクエスト信号及び
アクノリッジ信号の入出力の度に分周比を決定するの
で、動的に分周比を変化させることができ、半導体装置
１０のパフォーマンスを最適にすることができる。
【００１９】具体的には、例えば、機能ブロック１内の
監視回路２２が、機能ブロック２との間のデータ転送に
おいて、機能ブロック１内のディジタル信号処理ユニッ
ト２１の動作周波数を２０ＭＨｚとするための分周比信
号を出力したものとする。その後、機能ブロック１内の
監視回路２２が、機能ブロック３との間のデータ転送に
おいて、機能ブロック１内のディジタル信号処理ユニッ
ト２１の動作周波数を３０ＭＨｚとするための分周比信
号を出力すると、機能ブロック１内のディジタル信号処
理ユニット２１の動作周波数は、機能ブロック２との間
のデータ転送に適した動作周波数（２０ＭＨｚ）から機
能ブロック３との間のデータ転送に適した動作周波数
（３０ＭＨｚ）に上昇することとなる。さらにその後、
機能ブロック１と機能ブロック２との間のデータ転送が
開始される場合には、機能ブロック１内の監視回路２２
は、機能ブロック１内のディジタル信号処理ユニット２
１の動作周波数を２０ＭＨｚとするための分周比信号を
出力し、機能ブロック１内のディジタル信号処理ユニッ
ト２１の動作周波数は、機能ブロック３との間のデータ
転送に適した動作周波数（３０ＭＨｚ）から機能ブロッ
ク２との間のデータ転送に適した動作周波数（２０ＭＨ
ｚ）に下降することとなる。このように、半導体装置１
０によれば、動的に分周比を変化させることができるの
で、パフォーマンスを最適にすることができる。
監視回路２２が、機能ブロック２との間のデータ転送に
おいて、機能ブロック１内のディジタル信号処理ユニッ
ト２１の動作周波数を２０ＭＨｚとするための分周比信
号を出力したものとする。その後、機能ブロック１内の
監視回路２２が、機能ブロック３との間のデータ転送に
おいて、機能ブロック１内のディジタル信号処理ユニッ
ト２１の動作周波数を３０ＭＨｚとするための分周比信
号を出力すると、機能ブロック１内のディジタル信号処
理ユニット２１の動作周波数は、機能ブロック２との間
のデータ転送に適した動作周波数（２０ＭＨｚ）から機
能ブロック３との間のデータ転送に適した動作周波数
（３０ＭＨｚ）に上昇することとなる。さらにその後、
機能ブロック１と機能ブロック２との間のデータ転送が
開始される場合には、機能ブロック１内の監視回路２２
は、機能ブロック１内のディジタル信号処理ユニット２
１の動作周波数を２０ＭＨｚとするための分周比信号を
出力し、機能ブロック１内のディジタル信号処理ユニッ
ト２１の動作周波数は、機能ブロック３との間のデータ
転送に適した動作周波数（３０ＭＨｚ）から機能ブロッ
ク２との間のデータ転送に適した動作周波数（２０ＭＨ
ｚ）に下降することとなる。このように、半導体装置１
０によれば、動的に分周比を変化させることができるの
で、パフォーマンスを最適にすることができる。
【００２０】なお、監視回路２２が、リクエスト信号が
出力されてからアクノリッジ信号が入力されるまでのク
ロック数を計数し、このクロック数から応答時間を算出
することとしても良い。
出力されてからアクノリッジ信号が入力されるまでのク
ロック数を計数し、このクロック数から応答時間を算出
することとしても良い。
【００２１】
【発明の効果】以上述べたように、本発明によれば、各
信号処理回路が他の信号処理回路との間のデータ転送状
態に応じて適切な動作周波数を決定することができる。
これにより、無駄な電力の消費を低減することが可能と
なる。
信号処理回路が他の信号処理回路との間のデータ転送状
態に応じて適切な動作周波数を決定することができる。
これにより、無駄な電力の消費を低減することが可能と
なる。
【図１】本発明の一実施形態に係る半導体装置を示す図
である。
である。
【図２】図１の機能ブロックの内部構成を示す図であ
る。
る。
【図３】従来の半導体装置を示す図である。
【図４】従来の半導体装置を示す図である。
１〜ｎ 機能ブロック
１０、４１、４４ 半導体装置
１１ アービタ
２１ ディジタル信号処理ユニット
２２ 監視回路
２３、４５ 分周回路
４２ Ｉ／Ｏブロック
４３ 中央演算処理ブロック
Claims (3)
- 【請求項１】 所定の機能をそれぞれ実現する複数の信
号処理回路と、前記複数の信号処理回路間の調停及びデ
ータ転送を行うアービタと、を含む半導体装置であっ
て、 前記複数の信号処理回路が、 所定の機能を実現するための信号処理を行う信号処理ユ
ニットであって、前記アービタにリクエスト信号を出力
し、前記リクエスト信号への応答としてのアクノリッジ
信号を前記アービタから受信した場合に、前記信号処理
を行うために必要なデータの転送を前記アービタを介し
て行う前記信号処理ユニットと、 前記リクエスト信号及び前記アクノリッジ信号を監視
し、前記リクエスト信号が前記アービタに出力されてか
ら前記アクノリッジ信号が前記アービタから入力される
までの時間に基づいて、前記信号処理ユニットに供給す
るクロック信号の分周比を表す分周比信号を出力する監
視回路と、 外部から供給されるクロック信号を、前記分周比信号に
よって表される分周比で分周し、前記信号処理ユニット
に出力する分周回路と、をそれぞれ具備することを特徴
とする半導体装置。 - 【請求項２】 前記アービタが、前記複数の信号処理回
路と外部回路との間の調停及びデータ転送をも行うこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記監視回路が、前記リクエスト信号が
前記アービタに出力されてから前記アクノリッジ信号が
前記アービタから入力されるまでのクロック数を計数す
ることにより、前記リクエスト信号が前記アービタに出
力されてから前記アクノリッジ信号が前記アービタから
入力されるまでの時間を測定することを特徴とする請求
項１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073703A JP2003271261A (ja) | 2002-03-18 | 2002-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073703A JP2003271261A (ja) | 2002-03-18 | 2002-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003271261A true JP2003271261A (ja) | 2003-09-26 |
Family
ID=29203296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002073703A Withdrawn JP2003271261A (ja) | 2002-03-18 | 2002-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003271261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014505310A (ja) * | 2011-01-28 | 2014-02-27 | クアルコム，インコーポレイテッド | バス相互接続のためのバスクロック周波数スケーリング、ならびに関係するデバイス、システム、および方法 |
-
2002
- 2002-03-18 JP JP2002073703A patent/JP2003271261A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014505310A (ja) * | 2011-01-28 | 2014-02-27 | クアルコム，インコーポレイテッド | バス相互接続のためのバスクロック周波数スケーリング、ならびに関係するデバイス、システム、および方法 |
| US9286257B2 (en) | 2011-01-28 | 2016-03-15 | Qualcomm Incorporated | Bus clock frequency scaling for a bus interconnect and related devices, systems, and methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200159279A1 (en) | Low power autonomous peripheral management | |
| US7093153B1 (en) | Method and apparatus for lowering bus clock frequency in a complex integrated data processing system | |
| US5996083A (en) | Microprocessor having software controllable power consumption | |
| JP3570762B2 (ja) | システム、直列通信回路、および非同期送受信器回路のための電力管理方法 | |
| US5420808A (en) | Circuitry and method for reducing power consumption within an electronic circuit | |
| JP3964472B2 (ja) | クロック制御装置 | |
| EP3872604B1 (en) | Hardware automatic performance state transitions in system on processor sleep and wake events | |
| US7181188B2 (en) | Method and apparatus for entering a low power mode | |
| US6079022A (en) | Method and apparatus for dynamically adjusting the clock speed of a bus depending on bus activity | |
| JP2006351032A (ja) | 集積プロセッサおよび集積回路装置の電力管理方法 | |
| US6269043B1 (en) | Power conservation system employing a snooze mode | |
| US8892922B2 (en) | Voltage detection | |
| JPH07152450A (ja) | コンピュータシステム、ならびに周辺バスクロック信号を制御するためのシステムおよび方法 | |
| EP1865403B1 (en) | A single chip 3D and 2D graphics processor with embedded memory and multiple levels of power controls | |
| US10055369B1 (en) | Systems and methods for coalescing interrupts | |
| EP3440531B1 (en) | Enhanced dynamic clock and voltage scaling (dcvs) scheme | |
| KR20120040819A (ko) | 디지털 시스템에서 동적 클럭 제어 장치 및 방법 | |
| JPH08292936A (ja) | マルチプレクサ、集積プロセッサ、および信号マルチプレクサ | |
| US7290158B2 (en) | Method of controlling data transfer within a semiconductor integrated circuit based on a clock sync control signal | |
| JP2004054766A (ja) | 情報処理装置 | |
| WO2013175412A1 (en) | Apparatus and method for synchronising signals | |
| JP2003242104A (ja) | バス制御方法及び情報処理装置 | |
| JPH1153049A (ja) | コンピュータシステム | |
| JP2003271261A (ja) | 半導体装置 | |
| US10460772B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |