JP3570762B2

JP3570762B2 - システム、直列通信回路、および非同期送受信器回路のための電力管理方法

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Publication number: JP3570762B2
Application number: JP01065995A
Authority: JP
Inventors: スコット・シー・ジョンソン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1994-02-02
Filing date: 1995-01-26
Publication date: 2004-09-29
Anticipated expiration: 2019-09-29
Also published as: EP0666529B1; EP0666529A1; ATE278984T1; JPH07307765A; DE69533599T2; US5661751A; DE69533599D1

Description

【０００１】
【発明の分野】
この発明は、直列通信回路に関し、より特定的には、非同期送受信器回路内で使用される電力管理技術に関する。
【０００２】
【先行技術の説明】
一般にＵＡＲＴとして略される調歩同期方式送受信器は、直列データ送信および受信を可能にする、コンピュータシステム内の、広く使用される通信エレメントである。ＵＡＲＴの主なタスクは並列−直列および直列−並列変換である。簡潔に言えば、典型的なＵＡＲＴは、関連のＦＩＦＯバッファおよび制御論理を有する１対のシフトレジスタを含む。直列に送信されるべきデータは出力シフトレジスタにロードされ、予め定められたビット速度でクロックされる。直列データ送信の間各データを囲むスタートおよびストップビットが典型的に挿入される。ＵＡＲＴによって受取られた直列データは入力シフトレジスタに送られ、各ビットセルの中間点でクロックされる。各ビットセルの中間点は、スタートビットに対する時間を測定することによって決定される。データの完全なワードが受取られるとき、ワードは並列形式でＦＩＦＯバッファに転送される。ＦＩＦＯバッファが予め定められた容量まで満たされると、コンピュータシステムのマイクロプロセッサは典型的に割込まれ、データはＦＩＦＯバッファからアンロードされる。
【０００３】
典型的なＵＡＲＴにはさらに、データビットの数、ストップビットの数、パリティのタイプ、クロック分割、および内部ＦＩＦＯバッファの状態などの様々なオペレーティングパラメータを設定しかつ示す多様な制御および状態レジスタが含まれる。基本的な直列入力機能および出力機能に加えて、ほとんどのＵＡＲＴ回路にはまたＲＳ−２３２オペレーションのためのモデム制御ハンドシェイク信号の接続が含まれる。具体的なＵＡＲＴ回路に関する詳細は周知の先行技術の多くの刊行物で見出され得る。
【０００４】
典型的なＵＡＲＴ回路に関する問題の１つとして、直列入力および出力ポートは大抵かなりの時間の間遊び状態にあることがある。ＵＡＲＴの遊び状態の間に、データが実際に受信されていなくても、直列入力データの受信を制御する受信器ステートマシンが内部ボー速度ジェネレータによってクロックされる。データが受信される時間は大抵早くにわからないので受信器ステートマシンは連続的にクロックされる。受信器ステートマシンの他に、遊び状態の間にボー速度ジェネレータはまたＵＡＲＴ回路の他の部分をクロックする。結果として、ＵＡＲＴが遊び状態にあるときボー速度信号は不必要に生成されかつＵＡＲＴの様々な内部部分に与えられているので、電力が浪費される。ＵＡＲＴ回路が電池で電力付与された携帯用コンピュータシステム内で使用されるとき、このことは特に問題である。
【０００５】
【発明の概要】
上で略述された問題はこの発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムおよび技術によって大部分解決される。一実施例では、アクティブモードの間に調歩同期方式送受信器（ＵＡＲＴ）回路の内部ボージェネレータによって受取られたクロック信号のゲーティングを制御する、クロック制御ユニットが提供される。ＵＡＲＴが現在遊び状態にあるかどうかを判断するためにクロック制御ユニットはＵＡＲＴ回路を監視する。もしクロック制御ユニットがＵＡＲＴは遊び状態にあると判断すれば、クロック信号は同期クロックゲート回路によってゲート処理される。したがって、クロック信号はボージェネレータに与えられず、通常ＵＡＲＴの受信器ステートマシンをクロックする対応のボー速度信号は生成されない。それによってＵＡＲＴの電力消費はかなり低減される。その後クロック制御ユニットによってＵＡＲＴの起動の必要性を示すある予め定められたシステムアクティビティが検出されると、同期クロックゲート回路がボージェネレータの入力へクロック信号を通過させるようにするクロックイネーブル信号がクロック制御ユニットによってアサートされる。ボージェネレータは応答して、ＵＡＲＴの受信器ステートマシンおよび他の内部部分をクロックするボー速度信号を発生する。一実施例では、ＵＡＲＴの直列入力ラインで直列データの受信が検出されると（すなわち、スタートビットの立下がりエッジが検出されると）、受信器ステートマシンが現在アクティブであると、受信器ＦＩＦＯおよびバッファレジスタが空でないと、受信器ＦＩＦＯおよび保持レジスタが空でないと、または送信器ステートマシンがアクティブであると、クロック制御ユニットによりクロック信号は非ゲート処理される。このシステムに依存して、モデム制御ラインでレベル変化が検出されると、リセットがアクティブであると、またはＵＡＲＴ制御論理を含むシステムサイクルが進行中であると、クロック制御ユニットはさらにクロック信号を非ゲート処理し得る。クロック制御ユニットによってこれらの予め定められたアクティビティいずれもが検出されないと、クロックイネーブル信号はデアサートされ、かつ同期クロックゲート回路は応答してクロック信号をゲート処理する。
【０００６】
概して、この発明により、ボー速度信号を生成するためのボージェネレータ、ボージェネレータに結合されかつ直列データ入力ラインで直列データを受信することができる受信器ステートマシン、ボージェネレータに結合されかつ直列データ出力ラインで直列データを与えることができる送信器ステートマシン、受信器ステートマシンに結合され、並列形式で受信器ステートマシンによって受信されたデータをストアするための第１のデータ記憶ユニット、および送信器ステートマシンに結合され、送信器ステートマシンによって送信されるべきデータをストアするための第２のデータ記憶ユニットを含む、非同期送受信器を含むシステムが考慮される。また外部クロック信号を受取るための入力ライン、およびＵＡＲＴクロック信号をボージェネレータの入力ラインに与えるための出力ラインを有するクロックゲート回路もまた提供され、そのクロックゲート回路によりクロックイネーブル信号に依存して外部クロック信号が選択的にゲート処理される。クロック制御ユニットは、クロックゲート回路および非同期送受信器回路に結合され、予め定められたシステムアクティビティを検出することができ、予め定められたシステムアクティビティが検出されるとクロックイネーブル信号をアサートすることができる。
【０００７】
この発明によりさらに、ボー速度信号を生成するためのボージェネレータ、ボージェネレータに結合され、直列データ入力ラインで直列データを受信するための受信器ステートマシン、およびボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンを含む直列通信回路が考慮される。また受信器ステートマシンに結合され、並列形式で受信器ステートマシンによって受信されたデータをストアするための第１のデータ記憶ユニットが提供される。さらに第２のデータ記憶ユニットは、送信器ステートマシンに結合され、送信器ステートマシンによって送信されるべきデータをストアする。クロックイネーブル信号に依存して、外部クロック入力信号を受取るための入力ライン、およびボージェネレータに基準クロック信号を与えるための出力ラインを有するクロックゲート回路がさらに提供される。最後に、クロックゲート回路に結合されたクロック制御ユニットが提供され、そのクロック制御ユニットは予め定められたシステムアクティビティを検出することができ、予め定められたシステムアクティビティが検出されるとクロックイネーブル信号をアサートすることができる。
【０００８】
最後に、この発明により、クロックゲート回路にクロック入力信号を与えるステップと、非同期送受信器に関連の予め定められたシステムアクティビティを検出するステップと、予め定められたシステムアクティビティの検出に応答してクロックイネーブル信号をアサートするステップと、クロックゲート信号の制御ラインにクロックイネーブル信号を与えそれによってボージェネレータにＵＡＲＴクロック信号を与えるステップと、予め定められたシステムアクティビティの完了に応答してクロックイネーブル信号をデアサートするステップとを含む、非同期送受信器回路のための電力管理方法が考慮される。
【０００９】
この発明の他の目的および利点は、以下の詳細な説明を読み添付図面を参照するとき明らかとなるであろう。
【００１０】
この発明は様々な修正および変更の形態の余地があるがその具体的な実施例は図面に例として示されておりここに詳細に述べられるであろう。しかしながら図面およびそれに対する詳細な説明は、開示される特定の形式にこの発明を限定することは意図されておらず、この発明は前掲の特許請求によって規定されるこの発明の精神および範囲内にあるすべての修正、均等物および変更を含むことが意図されることを理解されたい。
【００１１】
【発明の詳しい説明】
図面を参照して、図１は、この発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムのブロック図である。システム１００には、クロック制御ユニット１０２、同期クロックゲート１０４、クロック分周器ユニット１０６、および調歩同期方式送受信器（ＵＡＲＴ）回路１０８が含まれる。ＵＡＲＴ１０８には、送信器ステートマシン１１２および受信器ステートマシン１１４に結合されたボージェネレータ１１０が含まれる。送信器ＦＩＦＯおよび保持レジスタ１１６は送信器ステートマシン１１２に結合され、受信器ＦＩＦＯおよびバッファレジスタユニット１１８は受信器ステートマシン１１４に結合される。ＵＡＲＴ制御論理ユニット１２０は最後にボージェネレータ１１０と、送信器ＦＩＦＯおよび保持レジスタユニット１１６と、受信器ＦＩＦＯおよびバッファレジスタユニット１１８とに結合される。
【００１２】
ライン１２８および１３０での直列データの送信および受信に関して、ボージェネレータ１１０、送信器ステートマシン１１２、受信器ステートマシン１１４、送信器ＦＩＦＯおよび保持レジスタ１１６、ならびに受信器ＦＩＦＯおよびバッファレジスタ１１８の設計および動作は、従来どおりである。同様に、ポート１２６のＣＰＵインタフェースに関して、ＵＡＲＴ制御論理ユニット１２０の設計および動作もまた従来どおりである。簡単にかつ明瞭にするために、以下ではＵＡＲＴ１０８の従来の局面に関する短い説明しか行なわない。
【００１３】
通常の動作の間、ボージェネレータ１１０は、ライン１２２でＵＡＲＴクロック信号を受取りかつ予め定められた周波数を有するボー速度信号をライン１２４で生成する。ボー速度信号は、送信器ステートマシン１１２および受信器ステートマシン１１４に結合され、直列データの受信および送信を制御するためにタイミング基準を与える。
【００１４】
外部ソースからＵＡＲＴ１０８にＣＰＵインタフェースポート１２６を介して並列データが与えられ得る。ＣＰＵインタフェースポート１２６はたとえばＣＰＵ局部バスまたは周辺バスに接続され得る。ＣＰＵインタフェースポート１２６に与えられる並列データはＵＡＲＴ制御論理ユニット１２０を通され、送信器ＦＩＦＯおよび保持レジスタ１１６内にストアされる。この並列データはその後直列データ出力ライン１２８で送信器ステートマシン１１２により直列形式で送信される。シフトレジスタ（図示せず）は送信器ステートマシン１１２内に含まれ、かつ送信器ステートマシン１１２による直列データへの並列データの変換を達成するための技術は周知であることに注目されたい。
【００１５】
同様に直列データはＵＡＲＴ１０８により直列入力ライン１３０で受信され、かつ受信器ステートマシン１１４により並列データに変換される。受信器ステートマシン１１４からの並列データの各ワードは、受信器ＦＩＦＯおよびバッファレジスタユニット１１８に与えられる。受信器ＦＩＦＯおよびバッファレジスタユニット１１８内である予め定められた数のワードが満たされてしまうと、または、たとえば受信器がタイムアウトになると、ＵＡＲＴ制御論理ユニット１２０は、マイクロプロセッサに受信器ＦＩＦＯおよびバッファレジスタユニット１１８内のデータの利用可能性を知らせる割込信号をライン１３２でアサートする。応答して、マイクロプロセッサは順次受信器ＦＩＦＯおよびバッファレジスタユニット１１８からの並列データをアンロードする。
【００１６】
この発明に従った自動クロックゲーティングによるＵＡＲＴ１０８の電力管理に関する詳細が次に考慮される。入力クロック信号ＣｌｏｃｋＩＮがライン１３６で同期クロックゲート１０４に与えられる。クロックイネーブル制御信号がライン１３８でローにアサートされると、ＣｌｏｃｋＩＮ信号は分周器回路１０６に与えられ、この回路は対応してＣｌｏｃｋＩＮ信号を分周し、それによってライン１２２でＵＡＲＴクロック信号を引出す。一実施例では、ライン１３６のＣｌｏｃｋＩＮ信号は２４Ｍｈｚの周波数を有し、クロック分周器回路１０６は１３分割回路である。したがって、ライン１２２のＵＡＲＴクロック信号は１．８４６２Ｍｈｚの周波数を有する。
【００１７】
次の説明からより良く理解されるように、クロック制御ユニット１０２により、ＵＡＲＴ１０８は遊び状態であり現在データを受信、処理または送信していないと判断されれば、ライン１３８のクロックイネーブル信号はライン１３６のＣｌｏｃｋＩＮ信号がクロック分周器回路１０６に与えられず、結果的にライン１２２のＵＡＲＴクロック信号は生成されないようにハイにデアサートされる。ライン１２２でＵＡＲＴクロック信号を取除くことによって、ライン１２４のボー速度信号はボージェネレータ１１０によって生成されない。結果として、ＵＡＲＴが遊び状態であるときＵＡＲＴ１０８の全電力消費は低減される。
【００１８】
ＵＡＲＴ１０８に関連の様々な予め定められたシステムアクティビティを検出し、ライン１２４のボー速度信号が生成される必要があるかを判断するためにクロック制御ユニット１０２が提供される。ボー速度信号が生成される必要があるとクロック制御ユニットが判断すると、クロック制御ユニットはクロックイネーブル信号をアサートし、それにより同期クロックゲートがＣｌｏｃｋＩＮ信号を非ゲート処理するようにされ、それによってボー速度信号は生成される。図１の実施例に関して、様々なシステムアクティビティのいずれか１つが検出されれば、クロック制御ユニット１０２はクロックイネーブル信号をアサートする。具体的には、クロック制御ユニットによりライン１５１−１５４を介して送信器ステートマシン１１２、受信器ステートマシン１１４、送信器ＦＩＦＯおよび保持レジスタユニット１１６、ならびに受信器ＦＩＦＯおよびバッファレジスタユニット１１８が監視される。クロック制御ユニットはさらに直列入力ライン１３０を監視する。クロック制御ユニット１０２によって以下の予め定められたシステムアクティビティのいずれか１つが検出されると、ライン１３８のクロックイネーブル信号はアサートされる。これらの予め定められたシステムアクティビティは、送信器ステートマシン１１２がアクティブである、受信器ステートマシン１１４がアクティブである、送信器ＦＩＦＯおよび保持レジスタユニット１１６が空でない、受信器ＦＩＦＯおよびバッファレジスタユニット１１８が空でない、およびレベル遷移が直列入力ライン１３０で検出されるというものである。これらの予め定められたシステムアクティビティの各々によりライン１２４のボー速度信号の生成の必要性が示されるので、検出時にクロック制御ユニットはクロックイネーブル信号をアサートする。検出されたアクティビティが後に完了しもはやクロック制御ユニット１０２によって検出されない場合で、他の予め定められたシステムアクティビティがいずれも現在検出されていないならば、クロック制御ユニット１０２はライン１３６のＣｌｏｃｋＩＮ信号がゲート処理されるようにクロックイネーブル信号をデアサートする。前述のように、ＣｌｏｃｋＩＮ信号がゲート処理されるとき、ボー速度信号はライン１２４でもはや生成されず、電力消費は低減される。
【００１９】
特定のＵＡＲＴ回路に依存して、ボー速度信号が生成される必要があるかどうかを判断するために他の予め定められたシステムアクティビティもまたクロック制御ユニット１０２によって監視され得ることに注目されたい。たとえば、ある構成では、クロック制御ユニットはライン１６０でシステムリセット信号を監視し、アクティブのリセットが検出されればクロックイネーブル信号をアサートさせる。初期化にはボー速度信号が必要であるのでこの状況では（リセット信号がアクティブであるとき）ボー速度信号は生成されなければならない。同様に、ＵＡＲＴ制御論理ユニット１２０を駆動するためにボー速度信号が必要であるならば、クロック制御ユニットはＣＰＵインタフェースポート１２６であるシステムサイクルを検出するように構成され得る。最後に、クロック制御ユニットは、ライン１６４でアクティブのモデム制御信号を検出し応答してクロックイネーブル信号をアサートするように、構成され得る。
【００２０】
システムアクティビティが完了するまたはもはや検出されなくなった後、（上述のように）検出されたシステムアクティビティの完了に応答してクロック制御ユニット１０２によるクロックイネーブル信号のデアサート化は予め定められた時間だけ遅延され得ることがさらに注目される。ＵＡＲＴ１０８が検出されたアクティビティに伴う動作を完了できるようにするためにそのような予め定められた遅延は望ましい。たとえば、前述のように、リセット信号がアクティブになるとき、クロック制御ユニット１０２はクロックイネーブル信号をアサートする。続いて、リセット信号がインアクティブになるとき、クロックイネーブル信号をデアサートする前に予め定められた時間待機するように、クロック制御ユニット１０２は構成され得る。これにより、たとえば、ある初期化動作が完了する。
【００２１】
図２は、同期クロックゲート１０４およびクロック分周器ユニット１０６の実現例を示す略図である。図２に示されるように、図１の同期クロックゲート１０４およびクロック分周器ユニット１０６を実現するために簡単なカウンタ回路２００が使用される。カウンタ回路２００のクロック入力に入力クロック信号が与えられ、カウンタ回路２００の出力ラインの１つから分周されたクロック信号が抽出される。カウンタ回路２００のイネーブルラインにクロック制御ユニット１０２からのクロックイネーブル信号が与えられる。図２の同期クロックゲートおよびクロック分周器に従えば、ＣｌｏｃｋＩＮ信号のゲート処理および非ゲート処理はＣｌｏｃｋＩＮ信号に対して同期して行なわれ、それによってクロック「スライバ」（ｓｌｉｖｅｒｓ）が回避される。
【００２２】
図１を再び参照して、クロック制御ユニット１０２は組合せ論理回路を用いて実現され、さらにクロック制御ユニット１０２は外部イネーブル信号によって能動化され得ることに注目されたい。さらに、ライン１５３および１５４でモニタされた信号を得るために、送信器ＦＩＦＯおよび保持レジスタ１１６に関連の空のフラグ、ならびに受信器ＦＩＦＯおよびバッファレジスタ１１８に関連の空のフラグが使用され得る。
【００２３】
さらなる実施例において、クロック制御ユニット１０２により受信器ＦＩＦＯおよびバッファレジスタユニット１１８に関連のタイムアウトカウンタが監視され得ることが注目される。当業者に周知であるように、タイムアウトカウンタ期間を超える時間持続期間の間、受信器ＦＩＦＯおよびバッファレジスタ１１８によってデータが保持されると割込信号をマイクロプロセッサにアサートさせるように、そのようなタイムアウトカウンタは典型的なＵＡＲＴ内で使用され得る。そのような実施例に関して、受信器ＦＩＦＯおよびバッファレジスタ１１８のタイムアウトカウンタがアクティブである間、クロック制御ユニット１０２はクロックイネーブル信号をアサートする。タイムアウトカウンタのカウント期間が終了すると、たとえ受信器ＦＩＦＯおよびバッファレジスタユニット１１８内にデータがまだ含まれていても、ボー速度信号はもはや生成されないようにクロック制御ユニット１０２はクロックイネーブル信号をデアサートする。クロックイネーブル信号のデアサート化に続いて、マイクロプロセッサは受信器ＦＩＦＯおよびバッファレジスタユニット１１８からのデータをアンロードし得る。
【００２４】
送信器ＦＩＦＯおよび保持レジスタユニット１１６ならびに受信器ＦＩＦＯおよびバッファレジスタ１１８は各々、いかなるタイプのデータ記憶ユニットを使用しても実現し得ることがさらに注目される。たとえば、上述のような送信器ＦＩＦＯおよび保持レジスタユニット１１６には、多バイト記憶装置ＦＩＦＯ、または単一バイトのみの記憶レジスタが含まれ得る。同様に、受信器ＦＩＦＯおよびバッファレジスタユニット１１８には、多バイト記憶装置ＦＩＦＯ、または単一バイトのみの記憶レジスタが含まれ得る。
【００２５】
一旦上述の開示が完全に理解されれば、当業者には多くの変形および修正が明らかになるであろう。たとえば、ＵＡＲＴ１０８の内部サブユニットを実現するために使用された具体的な回路は特定のアプリケーションの要件に依存して変化し得る。さらに、クロック制御ユニット１０２によって検出される予め定められたシステムアクティビティは、使用される特定のＵＡＲＴ回路に依存して変化し得る。上で示されたシステムアクティビティ以外のものもクロック制御ユニット１０２によって検出されかつクロックイネーブル信号がアサートされることを引き起こし得る。前掲の特許請求の範囲はすべてのそのような変形および修正を含むように解釈されることが意図される。
【図面の簡単な説明】
【図１】この発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムを示すブロック図である。
【図２】図１のシステム内に使用された同期クロックゲートおよびクロック分周回路を示す略図である。
【符号の説明】
１０２クロック制御ユニット
１０４同期クロックゲート
１０８調歩同期方式送受信器回路
１１０ボージェネレータ
１１２送信器ステートマシン
１１４受信器ステートマシン

Claims

（ａ）ボー速度信号を生成するためのボージェネレータと、
（ｂ）前記ボージェネレータに結合され、直列データ入力ラインで直列データを受信することができる受信器ステートマシンと、
（ｃ）前記ボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンと、
（ｄ）前記受信器ステートマシンに結合され、並列形式で前記受信器ステートマシンによって受信されたデータをストアするための第１のデータ記憶ユニットと、
（ｅ）前記送信器ステートマシンに結合され、前記送信器ステートマシンによって送信されるべきデータをストアするための第２のデータ記憶ユニットとを含む、非同期送受信器回路と、
外部クロック信号を受取るための入力ラインおよび前記ボージェネレータの入力ラインにＵＡＲＴクロック信号を与えるための出力ラインを有するクロックゲート回路とを含み、前記クロックゲート回路は、クロックイネーブル信号に依存して選択的に前記外部クロック信号をゲート処理し、さらに、
前記クロックゲート回路と前記受信器ステートマシンの前記入力ラインと前記第１のデータ記憶ユニットとに結合されたクロック制御ユニットを含み、前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移を検出し、かつ、前記第１のデータ記憶ユニットが空である場合を検出することができ、前記クロック制御ユニットは、前記直列データ入力ラインでの信号遷移の検出に応答して前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路から前記ＵＡＲＴクロック信号が前記ボージェネレータの前記入力ラインに与えられるよう構成され、前記クロック制御ユニットは、前記クロックイネーブル信号を駆動し、それにより前記第１のデータ記憶ユニットが空であることを検出した後で、前記ＵＡＲＴクロック信号が前記ボージェネレータの前記入力ラインから除去されるようさらに構成される、システム。
前記クロック制御ユニットは、前記受信器ステートマシンのアクティブ状態なら、クロックイネーブル信号を駆動する、請求項１に記載のシステム。
前記非同期送受信器回路にはさらに、前記第１および第２のデータ記憶ユニットに結合され、マイクロプロセッサと前記非同期送受信器回路との間のデータ転送を制御するための制御論理ユニットが含まれる、請求項１に記載のシステム。
前記第１のデータ記憶ユニットはＦＩＦＯバッファを含む、請求項１に記載のシステム。
前記クロックゲート回路と前記ボージェネレータとの間に接続されたクロック分周器回路をさらに含み、前記クロックゲート回路は選択的に前記分周器回路に前記外部クロック信号を与え、前記分周器回路は前記ＵＡＲＴクロック信号を生成する、請求項１に記載のシステム。
前記クロックゲート回路および前記クロック分周器はカウンタ回路を用いて実現される、請求項５に記載のシステム。
前記クロックゲート回路は、前記ＵＡＲＴクロック信号が前記外部クロック信号と同期するよう構成される、請求項１に記載のシステム。
前記クロック制御ユニットは前記送信器ステートマシンに接続され、前記クロック制御ユニットはさらに、直列データが前記非同期送受信器回路によって送信されたことを示す前記送信器ステートマシンのアクティブ状態を検出し、かつ、前記送信器ステートマシンのアクティブ状態を検出すると前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路が前記ＵＡＲＴクロック信号を前記ボージェネレータの前記入力ラインに与えることが可能である、請求項１に記載のシステム。
前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第１のデータ記憶ユニットが空であれば前記クロックイネーブル信号を駆動せず、それにより前記クロックゲート回路が前記ＵＡＲＴクロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項１に記載のシステム。
前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第１のデータ記憶ユニットが空であると、前記クロックイネーブル信号の論理状態を予め定められた時間遅延だけ変化させ、それにより前記クロックゲート回路が前記ＵＡＲＴクロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項９に記載のシステム。
ボー速度信号を生成するためのボージェネレータと、
前記ボージェネレータに結合され、直列データ入力ラインで直列データを受信するための受信器ステートマシンと、
前記ボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンと、
前記受信器ステートマシンに結合され、前記受信器ステートマシンによって受信されたデータを並列形式でストアするための第１のデータ記憶ユニットと、
前記送信器ステートマシンに結合され、前記送信器ステートマシンによって送信されるべきデータをストアするための第２のデータ記憶ユニットと、
外部クロック入力信号を受取るための入力ライン、および前記ボージェネレータに基準クロック信号を与えるための出力ラインを有するクロックゲート回路とを含み、前記クロックゲート回路は、クロックイネーブル信号に依存して選択的に前記外部クロック信号をゲート処理し、さらに、
前記クロックゲート回路と前記受信器ステートマシンの前記入力ラインと前記第１のデータ記憶ユニットとに結合されたクロック制御ユニットを含み、前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移を検出し、かつ、前記第１のデータ記憶ユニットが空である場合を検出することができ、前記クロック制御ユニットは、前記直列データ入力ラインでの前記信号遷移の検出に応答して前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路から前記基準クロック信号が前記ボージェネレータの前記入力ラインに与えられるよう構成され、前記クロック制御ユニットは、前記クロックイネーブル信号を駆動し、それにより前記第１のデータ記憶ユニットが空であることを検出した後で、前記基準クロック信号が前記ボージェネレータの前記入力ラインから除去されるようさらに構成される、直列通信回路。
前記クロック制御ユニットは、前記受信器ステートマシンのアクティブ状態なら、前記クロックイネーブル信号を駆動する、請求項１１に記載の直列通信回路。
前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第１のデータ記憶ユニットが空であれば前記クロックイネーブル信号を駆動せず、それにより前記クロックゲート回路が前記基準クロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項１１に記載の直列通信回路。
前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第１のデータ記憶ユニットが空であると、前記クロックイネーブル信号を予め定められた時間遅延だけ駆動し、それにより前記クロックゲート回路が前記基準クロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項１１に記載の直列通信回路。
前記第１のデータ記憶ユニットは、前記受信器ステートマシンに結合されるＦＩＦＯバッファを含む、請求項１１に記載の直列通信回路。
前記第２のデータ記憶ユニットは、前記送信器ステートマシンに結合されるＦＩＦＯバッファを含む、請求項１１に記載の直列通信回路。
前記クロックゲート回路は、前記基準クロック信号が前記外部クロック信号と同期するよう構成される、請求項１１に記載の直列通信回路。