CN113448907B - 一种低功耗串行异步收发器及数据接收方法、介质 - Google Patents

Abstract

本公开涉及一种低功耗串行异步收发器（LPUART），低功耗串行异步收发器包括：带电模块，带电模块包括数据读写接口；被配置为在数据读写接口监测到第一个数据包时，产生复位信号；第一上电模块，被配置为与带电模块数据和信号连接；且在收到带电模块发出的复位信号后，在第一预设时长内完成上电；第二上电模块，被配置为与第一上电模块数据和信号连接；且在收到带电模块发出的复位信号后，在第二预设时长内完成上电；第一预设时长小于所述第二预设时长。本公开实现数据发送过程中耗能更低，过程中不会丢失数据，更加便捷。

Description

一种低功耗串行异步收发器及数据接收方法、介质

技术领域

本公开涉及半导体技术领域，尤其涉及一种低功耗串行异步收发器及数据接收方法、介质。

背景技术

在数据存储过程中，大部分支持低功耗UART（Universal AsynchronousReceiver/Transmitter）的设备，为了存储足够的指令而导致功耗较高，并且接收机逻辑复杂，庞大的逻辑在芯片休眠时不能断电，从而导致电池耗电快。并且，部分现有技术中唤醒时间长，在长期等待实践中可能会导致数据包丢失，从而导致主机流程变得复杂，耗能更严重。

发明内容

为了解决上述问题，本公开提供一种低功耗串行异步收发器（LPUART：Low PowerUniversal Asynchronous Receiver/Transmitter）。以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开提供一种低功耗串行异步收发器。

根据本公开实施例的第一方面，提供一种低功耗串行异步收发器包括：

带电模块，所述带电模块包括数据读写接口；被配置为在所述数据读写接口监测到第一个数据包时，产生复位信号；

第一上电模块，被配置为与所述带电模块数据和信号连接；且在收到所述带电模块发出的复位信号后，在第一预设时长内完成上电；

第二上电模块，被配置为与所述第一上电模块数据和信号连接；且在收到所述带电模块发出的复位信号后，在第二预设时长内完成上电；

所述第一预设时长小于所述第二预设时长。

其中，所述第一预设时长与所述带电模块接收第一数据包的时长正相关；

所述第二预设时长与所述第一上电模块接收并存储所述带电模块传输的最后一个数据包的时长正相关。

其中，所述第一上电模块被配置为在所述带电模块的所述数据读写接口接收完成第一个数据包之前，完成上电；

所述第二上电模块被配置为在所述第一上电模块在接收并缓存完成所述带电模块传输的最后一个数据包之前，完成上电。

其中，所述带电模块包括低功耗串行异步接收器，被配置为接收串行异步数据包；

所述第一上电模块包括FIFO数据缓存器，被配置为接收并缓存所述低功耗串行异步接收器所接收的数据包；

所述第二上电模块包括CPU模块，被配置为接收并存储所述FIFO数据缓存器接收并缓存的数据包；

所述FIFO数据缓存器被配置为在所述数据读写接口接收完成第一个数据包之前，完成上电；

所述CPU模块被配置为在所述FIFO数据缓存器在接收并缓存完成最后一个数据包之前，完成上电。

其中，所述数据读写接口接收数据包的速率为9600的波特率。

根据本公开的一些实施例，包括低功耗串行异步收发器的数据包的接收方法，其中所述带电模块的数据读写接口在监测到第一数据包后，接收第一数据包并产生复位信号，并发送所述复位信号至所述第一上电模块和所述第二上电模块；

所述第一上电模块在接收到复位信号后，在第一预设时长内完成上电；

所述第二上电模块在接收到复位信号后，在第二预设时长内完成上电；

所述第一预设时长小于所述第二预设时长。

其中，所述第一上电模块在接收到复位信号后，在第一预设时长内完成上电包括：

所述第一上电模块在所述带电模块的所述数据读写接口接收完成第一个数据包之前，完成上电。

其中，所述第二上电模块在接收到复位信号后，在第二预设时长内完成上电包括：

所述第二上电模块在所述第一上电模块在接收并缓存完成所述带电模块传输的最后一个数据包之前，完成上电。

其中，所述数据读写接口以9600的波特率接收数据包。

本公开的第二方面提供种非临时性计算机可读存储介质，当所述存储介质中的指令由内存测试设备的处理器执行时，使得内存测试设备能够执行：

所述带电模块的数据读写接口在监测到第一数据包后，接收第一数据包并产生复位信号，并发送所述复位信号至所述第一上电模块和所述第二上电模块；

所述第一上电模块在接收到复位信号后，在第一预设时长内完成上电；

所述第二上电模块在接收到复位信号后，在第二预设时长内完成上电；

所述第一预设时长小于所述第二预设时长。

本公开实施例所提供的低功耗串行异步收发器中，在节电模式下，功耗比现有技术更低，接收机结构进行更改，无需数据缓存，并且不会丢失数据。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。

图1是根据一示例性实施例示出的一种低功耗串行异步收发器整体架构的框图；

图2是根据一示例性实施例示出的一种低功耗串行异步收发器模块接口的框图；

图3是根据一示例性实施例示出的一种低功耗串行异步收发器电源流程示意图；

图4是根据一示例性实施例示出的一种低功耗串行异步收发器计算机设备的框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

本公开提供了一种低功耗串行异步收发器。在工作状态下，通过该低功耗串行异步收发器，可实现功耗比现有技术更低。并通过对接收机结构进行更改，达到无需数据缓存，并且不会丢失数据的效果。保证存储数据的可靠性。

如图1所示的实施例，其中，低功耗串行异步收发器包括：带电模块101，带电模块101包括第一数据读写接口1011，被配置为在第一数据读写接口1011监测到第一个数据包时，产生复位信号；第一上电模块102，被配置为与带电模块101数据和信号连接；且在收到带电模块101发出的复位信号后，在第一预设时长内完成上电；第二上电模块103，被配置为与第一上电模块102数据和信号连接；且在收到带电模块101发出的复位信号后，在第二预设时长内完成上电；第一预设时长小于第二预设时长。在工作状态时，带电模块101不会进入到休眠模式，并且会在整个周期内一直带电，不会掉电。第一上电模块102在PSM（Powersaving mode）状态下断电，但在EDRX（extended discontinuous reception）状态下带电不断电，并且在该状态下上电速度较快。第二上电模块103由于其中包含CPU模块，在任何一种低功耗模式下（PSM和EDRX）均掉电。由此实现在工作状态时，避免了数据包丢失，且在PSM和EDRX状态下，降低功耗。并且，需要极低的功耗才可以让电池维持足够长时间（5~10年）。

如图1所示的实施例中，第一预设时长与带电模块102接收第一数据包的时长正相关，第二预设时长与第一上电模块102接收并存储带电模块101传输的最后一个数据包的时长正相关。第一上电模块102被配置为在带电模块101的数据读写接口接收完成第一个数据包之前，完成上电，第二上电模块103被配置为在第一上电模块102在接收并缓存完成带电模块101传输的最后一个数据包之前，完成上电。在低功耗状态下，缓存数据避免了数据包的丢失。

在本公开所提供的低功耗串行异步收发器所给出的一个示例性的实施例中，接收机同时使用输入的32k时钟进行数据采样，带电模块101检测到第一个数据包，开始接收第一个数据包，同时产生复位信号，向第一上电模块102和第二上电模块103发出复位信号。待带电模块101接收到完整的一个数据包后，例如以数据包的大小为10bit数据，第一上电模块102完成上电，带电模块101将接收到的数据包发送给第一上电模块102，第一上电模块102将接收到的第一个数据包缓存中。在第一上电模块102完成接收最后一个数据包并缓存之前，第二上带电模块103完成上电，并可以开始接收需要读取数据，第二上电模块103发出向第一上电模块102发出读请求，然后第一上电模块102将数据将相应的数据传送给第二上电模块103。

第一上电模块102在第一数据包接收完成之前上电完成，保证第一包数据包不会丢失。第一上电模块102接收第一数据包并缓存，以此类推，直到接收完成最后一个数据包之后，第二上电模块103上电完成，以使第二上电模块103可以有足够的时间进行上电流程，并且不会导致UART数据包丢失。最大化减少逻辑复杂度和功耗，以此实现接收机逻辑简化，减少唤醒时间，简化主机流程。在这种上电模式下，串行异步收发器的功耗达到最小。

在本公开所提供的低功耗串行异步收发器所给出的一个示例性的实施例中，如图2所示的实施例中，带电模块101可以包括低功耗串行异步接收器LPUART_RX 201，低功耗串行异步接收器LPUART_RX 201包括第二数据读写接口2011，被配置为接收串行异步数据包。第一上电模块102可以包括FIFO数据缓存器LPUART_FIFO 202，被配置为接收并缓存低功耗串行异步接收器LPUART_RX 201所接收的串行异步数据包。第二上电模块103可以包括CPU模块LPUART_CPU 203，被配置为接收并存储FIFO数据缓存器LPUART_FIFO 202接收并缓存的串行异步数据包。FIFO数据缓存器LPUART_FIFO 202被配置为在低功耗串行异步接收器LPUART_RX 201的第二数据读写接口2011接收完成第一个串行异步数据包之前，完成上电，CPU模块LPUART_CPU203被配置为在FIFO数据缓存器LPUART_FIFO 202在接收并缓存完成最后一个数据包之前，完成上电。

如图2所示的实施例中，第二数据读写接口2011接收数据包的速率可以为9600的波特率。9600波特率是现有主机主流方案，更适用于广泛应用。也可以使用任何需要的波特率进行数据接收，本公开不做限定。

本公开示例性的实施例中提供一种低功耗串行异步收发器的数据包的接收方法，该方法可应用于低功耗串行异步收发器。如图1所示，图1示出了根据本公开一示例性的实施例提供的流程图：

S101、带电模块101的数据读写接口在监测到第一数据包后，接收第一数据包并产生复位信号，并发送复位信号至第一上电模块102和第二上电模块103；

S102、第一上电模块102在接收到复位信号后，在第一预设时长内完成上电；

S103、第二上电模块103在接收到复位信号后，在第二预设时长内完成上电。

其中，第一预设时长小于所述第二预设时长。

如图1、2所示的实施例，步骤S102中，第一上电模块102在接收到复位信号后，在第一预设时长内完成上电包括：第一上电模块102在带电模块101的数据读写接口接收完成第一个数据包之前，完成上电。

步骤S103中，第二上电模块103在接收到复位信号后，在第二预设时长内完成上电包括：第二上电模块103在第一上电模块102在接收并缓存完成带电模块传输的最后一个数据包之前，完成上电。

本公开示例性的实施例中，如图1、2、3所示，在低耗能模式PSM状态下， 低功耗串行异步收发器的带电模块101，例如低功耗串行异步接收器LPUART_RX 201检测到第一个数据包后即可开启唤醒流程。低功耗串行异步接收器LPUART_RX 201的第二数据读写接口2011接收第一个数据包，同时产出复位信号。低功耗串行异步接收器LPUART_RX 201将复位信号发送给第一上电模块102和第二上电模块103。其中第一上电模块102可以是FIFO数据缓存器LPUART_FIFO 202，第二上电模块103可以是CPU模块LPUART_CPU203。同时，低功耗串行异步接收器LPUART_RX 201接收第一个数据包。低功耗串行异步收发器接收的数据包可以为串行异步的数据包。每个数据包可以使用9600的波特率，每个数据包总共10bit，接收时间大约是1040us。在第一个数据包完成接收之前，例如可以在第一个数据包接收到一半的时刻，也就是接收了5bits的时刻，FIFO数据缓存器LPUART_FIFO 202所在区域上电并复位完成，开始工作。也可以在第一数据包接收到五分之三的时刻，也就是接收了6bits的时刻，FIFO数据缓存器LPUART_FIFO 202所在区域上电并复位完成，开始工作。

待低功耗串行异步接收器LPUART_RX 201第一个数据包接收完毕，将第一个数据包发送至FIFO数据缓存器LPUART_FIFO202。这样，低功耗串行异步接收器LPUART_RX 201就可以不存放任何数据，大大减小了逻辑空间。

FIFO数据缓存器LPUART_FIFO202接收第一个数据包，并存入缓存区域。当低功耗串行异步接收器LPUART_RX 201第二个数据包接收完毕，将第二个数据包发送至FIFO数据缓存器LPUART_FIFO202。FIFO数据缓存器LPUART_FIFO202接收第二个数据包，并存入缓存区域。以此类推，低功耗串行异步接收器LPUART_RX 201最后一个数据包接收完毕，将最后一个数据包发送至FIFO数据缓存器LPUART_FIFO202。FIFO数据缓存器LPUART_FIFO202接收最后一个数据包，并存入缓存区域。

FIFO数据缓存器LPUART_FIFO202可以设置为接收并缓存64个串行异步数据包，可以完成1组完整的数据接收的处理任务。CPU模块LPUART_CPU203能够开始工作时间小于FIFO数据缓存器LPUART_FIFO202接收64个串行异步数据包并缓存的时间。例如， CPU模块LPUART_CPU203需要5000us的时间来完成上电及复位，并需要一定时长的软件上电时间。但这些所所需时间的总和小于FIFO数据缓存器LPUART_FIFO202接收64个串行异步数据包并缓存的时间。因此，在完成第64个数据包的接收并缓存之前，完成CPU模块LPUART_CPU203上电及复位，可以确保数据接收的处理任务中，数据包不丢失。CPU模块LPUART_CPU203可以根据数据读取的指令，读取FIFO数据缓存器LPUART_FIFO202接收并缓存的64个串行异步数据包，并存储在CPU模块LPUART_CPU203中，完成数据接收的处理任务。

图4是根据一示例性实施例示出的一种用于低功耗串行异步收发器的计算机设备400的框图。例如，计算机设备400可以被提供为一服务器。参照图4，计算机设备400包括处理器401，处理器401的个数可以根据需要设置为一个或者多个。计算机设备400还包括存储器402，用于存储可由处理器401的执行的指令，例如应用程序。存储器的个数可以根据需要设置一个或者多个。其存储的应用程序可以为一个或者多个。处理器401被配置为执行指令，以执行上述低功耗串行异步收发器的数据包的接收方法。

如图1所示的实施例中，第一数据读写接口（1011）以9600的波特率接收数据包，也可以使用任何需要的波特率进行数据接收，本公开不做限定。

一种非临时性计算机可读存储介质，当存储介质中的指令由内存测试设备的处理器执行时，使得内存测试设备能够执行：

A、带电模块101的数据读写接口在监测到第一数据包后，接收第一数据包并产生复位信号，并发送复位信号至第一上电模块102和第二上电模块103；

B、第一上电模块102在接收到复位信号后，在第一预设时长内完成上电；

C、第二上电模块103在接收到复位信号后，在第二预设时长内完成上电。

其中，第一预设时长小于所述第二预设时长。

带电模块101接收到第一数据包后产生复位信号，并将复位信号发送至后续第一上电模块102和第二上电模块103，第一上电模块102在第一预设时长内复位并完成上电、第二上电模块103在第二预设时长内复位并完成上电后，开始工作。

本公开是参照根据本公开实施例的方法、装置（设备）和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。

尽管已描述了本公开的优选实施例，但本领域技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。

显然，本领域技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开的意图也包含这些改动和变型在内。

Claims (9)

1.一种低功耗串行异步收发器，其特征在于，所述低功耗串行异步收发器包括：

带电模块（101），所述带电模块（101）包括第一数据读写接口（1011）；被配置为在所述第一数据读写接口（1011）监测到第一个数据包时，产生复位信号；

第一上电模块（102），被配置为与所述带电模块（101）数据和信号连接；且在收到所述带电模块发出的复位信号后，在第一预设时长内完成上电；

第二上电模块（103），被配置为与所述第一上电模块（102）数据和信号连接；且在收到所述带电模块（101）发出的复位信号后，在第二预设时长内完成上电；

所述第一预设时长小于所述第二预设时长；

所述带电模块包括低功耗串行异步接收器，被配置为接收串行异步数据包；

所述第一上电模块（102）包括FIFO数据缓存器（202），被配置为接收并缓存所述低功耗串行异步接收器所接收的数据包；

所述第二上电模块（103）包括CPU模块（203），被配置为接收并存储所述FIFO数据缓存器（202）接收并缓存的数据包；

所述FIFO数据缓存器（202）被配置为在第二数据读写接口（2011）接收完成第一个数据包之前，完成上电；

所述CPU模块（203）被配置为在所述FIFO数据缓存器（202）在接收并缓存完成最后一个数据包之前，完成上电。

2.根据权利要求1所述的低功耗串行异步收发器，其特征在于，所述第一预设时长与所述带电模块（101）接收第一数据包的时长正相关；

所述第二预设时长与所述第一上电模块（102）接收并存储所述带电模块（101）传输的最后一个数据包的时长正相关。

3.根据权利要求1或2所述的低功耗串行异步收发器，其特征在于，

所述第一上电模块（102）被配置为在所述带电模块（101）的所述第一数据读写接口（1011）接收完成第一个数据包之前，完成上电；

所述第二上电模块（103）被配置为在所述第一上电模块（102）在接收并缓存完成所述带电模块（101）传输的最后一个数据包之前，完成上电。

4.根据权利要求3所述的低功耗串行异步收发器，其特征在于，所述第一数据读写接口（1011）接收数据包的速率为9600的波特率。

5.一种如权利要求1-4任一所述的低功耗串行异步收发器的数据包的接收方法，其特征在于，所述接收方法包括：

带电模块（101）的第一数据读写接口（1011）在监测到第一数据包后，接收第一数据包并产生复位信号，并发送所述复位信号至第一上电模块（102）和第二上电模块（103）；

所述第一上电模块（102）在接收到复位信号后，在第一预设时长内完成上电；

所述第二上电模块（103）在接收到复位信号后，在第二预设时长内完成上电；

所述第一预设时长小于所述第二预设时长。

6.根据权利要求5所述的低功耗串行异步收发器的数据包的接收方法，其特征在于，所述第一上电模块（102）在接收到复位信号后，在第一预设时长内完成上电包括：

所述第一上电模块（102）在所述带电模块（101）的所述第一数据读写接口（1011）接收完成第一个数据包之前，完成上电。

7.根据权利要求5或6所述的低功耗串行异步收发器的数据包的接收方法，其特征在于，所述第二上电模块（103）在接收到复位信号后，在第二预设时长内完成上电包括：

所述第二上电模块（103）在所述第一上电模块（102）在接收并缓存完成所述带电模块（101）传输的最后一个数据包之前，完成上电。

8.根据权利要求5所述的低功耗串行异步收发器的数据包的接收方法，其特征在于，所述第一数据读写接口（1011）以9600的波特率接收数据包。

9.一种非临时性计算机可读存储介质，其特征在于，当所述存储介质中的指令由内存测试设备的处理器执行时，使得内存测试设备能够执行：

带电模块（101）的第一数据读写接口（1011）在监测到第一数据包后，接收第一数据包并产生复位信号，并发送所述复位信号至第一上电模块（102）和第二上电模块（103）；

第一上电模块（102）在接收到复位信号后，在第一预设时长内完成上电；

第二上电模块（103）在接收到复位信号后，在第二预设时长内完成上电；

所述第一预设时长小于所述第二预设时长；

所述带电模块包括低功耗串行异步接收器，被配置为接收串行异步数据包；

所述第一上电模块（102）包括FIFO数据缓存器（202），被配置为接收并缓存所述低功耗串行异步接收器所接收的数据包；

所述第二上电模块（103）包括CPU模块（203），被配置为接收并存储所述FIFO数据缓存器（202）接收并缓存的数据包；

所述FIFO数据缓存器（202）被配置为在第二数据读写接口（2011）接收完成第一个数据包之前，完成上电；

所述CPU模块（203）被配置为在所述FIFO数据缓存器（202）在接收并缓存完成最后一个数据包之前，完成上电。

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