JP6215630B2 - データトランザクションによって電力供給を制御するＳｏＣ、及びその動作方法 - Google Patents

データトランザクションによって電力供給を制御するＳｏＣ、及びその動作方法 Download PDF

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Description

本発明は、ＳｏＣ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）に係り、より具体的には、ＳｏＣ内の知能素子（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｉｅｓ）のそれぞれの消費電力を制御するＳｏＣ、及びその動作方法に関する。
システム・オン・チップ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ；以下、ＳｏＣと称する）は、既存のさまざまな機能を有した複雑なシステムを１つのシステムとして具現した技術集約的半導体技術である。ＳｏＣは、システム全体を制御するプロセッサと、そのプロセッサによって制御される多様なＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｉｅｓ）とで構成される。ここで、ＩＰとは、ＳｏＣに集積されうる回路（ｃｉｒｃｕｉｔ）、ロジック（ｌｏｇｉｃ）、またはこれらの組合わせを意味する。また、前記回路または前記ロジックには、コード（ｃｏｄｅ）を保存することができる。
一般的に、多様な多数のＩＰを含むＳｏＣを備えたモバイルシステムは、バッテリによって動作するので、低電力設計が重要視される。これら多数のＩＰは、その機能によって、それぞれノーマル動作（Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎ）状態でもあり、遊休（Ｉｄｌｅ）状態でもありうるが、ＳｏＣは、それぞれの状況に動的に反応して電力を供給する。
各ＩＰに対する消費電力を制御するために、ＳｏＣは、あらかじめセッティングされたプログラムを通じて所定の状態になれば、その状態に相応する動作を行うが、動作遂行のための調整及び処理時間のためにさらなる電力消費が発生した。この際、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサが関与するため、消費電力を減らすのには限界があった。
特開２０１１−１７０６４７号公報 米国特許出願公開２０１０−０２４１８８５号公報 米国特許出願公開２０１１−００４０９９５号公報 米国特許出願公開２０１１−０３１４３１４号公報 米国特許出願公開２０１１−００４０９９４号公報 米国特許出願公開２０１１−００２２８６５号公報 米国特許出願公開２００８−０１６２９６７号公報 米国特許出願公開２００７−０２４０００１号公報 米国特許第８０５５８１０号公報 米国特許第７９０８５０１号公報 米国特許第７７１１９６６号公報 米国特許第７２０６９５４号公報 特開２０１１−２０５３２９号公報 特開２０１１−１２３７９８号公報 特開２０１１−０４４０２５号公報 特開２０１０−１０２４７７号公報 特許第１００６９３２５号公報 特許第０８００６６８１号公報 米国特許出願公開２０１１−０２９６２１４号公報
本発明が解決しようとする技術的課題は、データトランザクションによって電力供給を制御するＳｏＣ、及びその動作方法を提供することにある。
前記技術的課題を解決するために、本発明の一実施形態によるメモリ装置と連結されたＳｏＣは、複数のＩＰと、前記複数のＩＰのうち何れか１つと前記メモリ装置との間のデータトランザクションであるデータ送受信が発生するかどうか及び前記ＩＰの特性によって、前記ＩＰのそれぞれに供給する電力のそれぞれを制御するトランザクションユニットと、前記トランザクションユニットの制御によって、前記各ＩＰに前記電力を供給するパワー管理集積回路と、を含む。
前記トランザクションユニットは、前記何れか１つのＩＰ及び前記メモリ装置の間にデータ送受信が発生する場合を、前記ＩＰのノーマルオペレーションモードと判断し、前記データ送受信が終了した時から前記ＩＰがパワーゲーティングされる時までを、前記ＩＰのスタンバイモードと判断し、前記パワーゲーティングされた時点から前記ＩＰと前記メモリ装置との間のデータ送受信が発生して、電力が再び供給され始める時までを、前記ＩＰのスリープモードと判断し、前記電力の供給が始まった時点から前記ＩＰに前記ノーマルオペレーションモードの電力に到るまでを、前記ＩＰのウェークアップモードと判断する。
前記トランザクションユニットは、前記ノーマルオペレーションモードでは、前記ＩＰに動作電力を供給するように制御し、前記スタンバイモードでは、前記ＩＰに動作電力よりも小さなスタンバイ電力を供給するように制御し、前記スリープモードでは、前記ＩＰに電力を供給しないように制御し、前記ウェークアップモードでは、前記ＩＰに前記スリープモードから前記動作電力に至るまで電力を漸次的に供給するように制御することができる。
前記トランザクションユニットは、前記スタンバイモードの間の時間をカウントし、既定の臨界値と比較して、カウントされた期間（ｐｅｒｉｏｄ）が、前記臨界値よりも大きければ、前記ＩＰが、前記スタンバイモードから前記スリープモードに切替えられるように電力を制御することができる。
前記臨界値は、前記ＩＰのそれぞれの特性によって異なる値であり得る。
前記臨界値は、前記各ＩＰのレイテンシ及び消費電力を最小化する値であり得る。
前記技術的課題を解決するために、本発明の他の一実施形態によるメモリ装置と連結されたＳｏＣは、複数のＩＰと、前記複数のＩＰのうち何れか１つと前記メモリ装置との間のデータトランザクションをモニタリングするトランザクションモニタと、モニタリングの結果によって、前記ＩＰのそれぞれの動作状態を判断する期間検出部と、前記ＩＰのそれぞれに判断された前記動作状態及び前記ＩＰのそれぞれの特性に相応する電力を供給するように、電力制御信号を生成する制御ユニットと、前記電力制御信号によって、前記各ＩＰに当該電力を供給するパワー管理集積回路と、を含みうる。
前記期間検出部は、前記何れか１つのＩＰ及び前記メモリ装置の間にデータ送受信が発生する場合を、前記ＩＰのノーマルオペレーションモードと判断し、前記データ送受信が終了した時から前記ＩＰがパワーゲーティングされる時までを、前記ＩＰのスタンバイモードと判断し、前記パワーゲーティングされた時点から前記ＩＰと前記メモリ装置との間のデータ送受信が発生して、電力が再び供給され始める時までを、前記ＩＰのスリープモードと判断し、前記電力の供給が始まった時点から前記ＩＰに前記ノーマルオペレーションモードの電力に到るまでを、前記ＩＰのウェークアップモードと判断する。
前記制御ユニットは、前記ノーマルオペレーションモードでは、前記ＩＰに動作電力を供給し、前記スタンバイモードでは、前記ＩＰに動作電力よりも小さなスタンバイ電力を供給し、前記スリープモードでは、前記ＩＰに電力の供給を停止し、前記ウェークアップモードでは、前記ＩＰに前記スリープモードから前記動作電力に至るまで電力を漸次的に供給させる前記電力制御信号を生成することができる。
前記期間検出部は、前記スタンバイモードの間の時間をカウントし、既定の臨界値と比較して、カウントされた期間が、前記臨界値以上であれば、前記ＩＰを前記スタンバイモードから前記スリープモードに切替え、前記カウントされた期間が、前記臨界値よりも小さければ、前記ＩＰを引き続き前記スタンバイモードと判断する。
前記臨界値は、前記ＩＰのそれぞれの特性によって異なる値であり得る。
前記臨界値は、前記各ＩＰのレイテンシ及び消費電力を最小化する値であり得る。
前記技術的課題を解決するために、本発明のさらに他の一実施形態によるＳｏＣは、複数のＩＰと、メインメモリ、前記メインメモリを制御するメモリコントローラ及び前記メモリコントローラと前記ＩＰをインターフェーシングして、前記メインメモリからデータを送受信するメモリバスを含むメモリ装置と、前記メモリバスで発生する前記ＩＰと前記メインメモリとの間のデータトランザクションをモニタリングし、前記メモリバスが送受信する前記データを既定の優先順位によって入出力するＱｏＳエンハンサと、モニタリングの結果、前記データトランザクションの発生有無によって、前記ＩＰのそれぞれの動作状態を判断する期間検出部と、前記各ＩＰの動作状態に相応する電力を供給するように、各電力制御信号ＣＯＮを生成する制御ユニットと、前記各電力制御信号によって、相応する電力を前記ＩＰのそれぞれに供給するパワー管理回路と、を含む。
前記技術的課題を解決するために、本発明のさらに他の一実施形態による複数のＩＰ、メモリ装置の間に連結されたＳｏＣの動作方法は、前記複数のＩＰのうち少なくとも１つのＩＰと前記メモリ装置との間にデータトランザクションが発生するかをモニタリングする段階と、モニタリングの結果によって、前記ＩＰのそれぞれの動作状態を判断する段階と、前記ＩＰのそれぞれに判断された前記動作状態及び前記ＩＰのそれぞれの特性に相応する電力を供給する段階と、を含む。
本発明のさらに他の実施形態によれば、メモリ装置と通信することができる少なくとも２つのＩＰコア（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｃｏｒｅｓ）を含む装置の動作方法において、前記少なくとも２つのＩＰコアの各ＩＰコアと前記メモリ装置との間のデータトランザクションをモニタリングする段階と、前記モニタリングされたデータトランザクションに応答して、前記各ＩＰコアの状態を決定する段階と、前記各状態によって、前記ＩＰコアのそれぞれに供給される電力を個別的に制御する段階と、を含む装置の動作方法が提供される。
前記各ＩＰコアの状態を決定する段階は、各ＩＰコアに対して動作状態にあるか、スタンバイ状態にあるか、スリープ状態にあるか、及びウェークアップ状態にあるかを決定する段階を含みうる。
本発明の実施形態によるＳｏＣは、複数のＩＰがあっても、それぞれのＩＰとメモリ装置との間のデータトランザクションの発生によって動作状態を判断し、動作状態に応じて電力供給を制御することによって、ＳｏＣの電力消費を最小化することができる。
本発明の実施形態によるＳｏＣの動作方法によれば、複数のＩＰがあっても、それぞれのＩＰとメモリ装置との間のデータトランザクションの発生によって動作状態を判断して、動作状態に応じて電力供給を制御することによって、ＳｏＣの電力消費を最小化することができる。
また、プロセッサの介入なしに、各ＩＰの電力供給を制御することができるので、プロセッサの負荷も減らしうる。
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
本発明の一実施形態によるＳｏＣのブロック図。 本発明の他の一実施形態によるＳｏＣを示すブロック図。 本発明のさらに他の一実施形態によるＳｏＣを示すブロック図。 図１の各ＩＰの動作状態を示すステートダイヤグラム。 図４に示されたステート変化による消費電力を示すタイミング図。 本発明の一実施形態によるＳｏＣの電力制御方法を示すフローチャート。 本発明の実施形態によるＳｏＣのスレショルドタイムの変化による消費電力及びレイテンシを示すグラフ。 本発明のさらに他の一実施形態によるＳｏＣの電力制御方法を示すフローチャート。 本発明の実施形態によるＳｏＣを含む電子システムのブロック図。 本発明の実施形態によるＳｏＣを含んだ電子システムのブロック図。 本発明の実施形態によるＳｏＣを含むコンピュータシステムの一実施形態を示す図面。 本発明の実施形態によるＳｏＣを含むコンピュータシステムの一実施形態を示す図面。 本発明の実施形態によるＳｏＣを含むメモリシステムのさらに他の実施形態を示す図面。 本発明の実施形態によるＳｏＣを含む電子システムのさらに他の実施形態を示すブロック図。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。
図１は、本発明の一実施形態によるＳｏＣのブロック図である。
図１を参照すると、ＳｏＣ１は、複数のＩＰ（以下、ＩＰ、１０−１ないし１０−ｎ）、トランザクションユニット１００及びＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２０を含む。ＳｏＣ１は、メモリ装置３０と連結されて、ホストまたはＩＰからの少なくとも１つの要請に応じてメモリ装置３０とデータを送受信する。
複数のＩＰ１０−１ないし１０−ｎのそれぞれは、例えば、システム全体を制御するプロセッサまたはそのプロセッサによって制御される多様な知能素子のうち何れか１つであり得る。知能素子は、例えば、ＣＰＵ、このＣＰＵに含まれた複数のコア（ｃｏｒｅｓ）のそれぞれ、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＦＣ（Ｍｕｌｔｉ−Ｆｏｒｍａｔ Ｃｏｄｅｃ）、ビデオモジュール（例えば、カメラインターフェース（Ｃａｍｅｒａ Ｉｎｔｅｒｆａｃｅ）、ＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）プロセッサ、ビデオプロセッサ（Ｖｉｄｅｏ Ｐｒｏｃｅｓｓｏｒ）、またはミキサー（Ｍｉｘｅｒ）など）、オーディオシステム（Ａｕｄｉｏ Ｓｙｓｔｅｍ）、ドライバ（Ｄｒｉｖｅｒ）、ディスプレイドライバ（ＤｉｓｐｌａｙＤｒｉｖｅｒ）、揮発性メモリ（Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）、不揮発性メモリ（Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）、メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）、キャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）、シリアルポート（Ｓｅｒｉａｌ Ｐｏｒｔ）、システムタイマ（Ｓｙｓｔｅｍ Ｔｉｍｅｒ）、ウォッチドッグタイマ（Ｗａｔｃｈ Ｄｏｇ Ｔｉｍｅｒ）またはアナログ−デジタルコンバータ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）などを含みうる。
それぞれのＩＰ１０は、その特性によって互いに異なる消費電力を有するため、ＰＭＩＣ２０は、各ＩＰ１０の特性に応じて電力を供給する（Ｐ１ないしＰｎ）。
トランザクションユニット１００は、複数のＩＰ１０−１ないし１０−ｎとメモリ装置３０との間に位置して、各ＩＰ１０とメモリ装置３０との間にデータトランザクションが発生するかをモニタリングする。該モニタリングの結果、複数のＩＰのうち何れか１つとメモリ装置との間の動作状態及びＩＰのそれぞれの特性（例えば、データが間欠的に送受信するかの有無、供給電力特性などを含む）によって、前記ＩＰのそれぞれに供給する電力のそれぞれを制御する。
一例として、トランザクションユニット１００は、何れか１つのＩＰ１０−ｋ及びメモリ装置３０の間にデータ送受信が発生する場合を、当該ＩＰ１０−ｋのノーマルオペレーションモードと判断する。そして、データ送受信が終了した時からＩＰ１０−ｋがパワーゲーティングされる時までを、ＩＰ１０−ｋのスタンバイモードと判断し、パワーゲーティングされた時点からＩＰ１０−ｋとメモリ装置３０との間のデータ送受信が発生して、電力が再び供給され始める時までを、ＩＰのスリープモードと判断する。また、新たなデータ送受信、すなわち、データトランザクションの発生による電力供給が始まった時点からＩＰ１０−ｋにノーマルオペレーションモードの動作電力に到るまでを、ＩＰのウェークアップモードと判断する。
ＰＭＩＣ２０は、各構成要素１０−１ないし１０−Ｎ、１００、３０に連結されて、各構成要素の動作または特性に相応するように電力を供給する。すなわち、所定のＩＰ１０−ｋには、Ｐｋの電力を、トランザクションユニット１００には、ＰＴの電力を、メモリ装置３０には、ＰＭの電力を供給する。特に、ＰＭＩＣ２０は、トランザクションユニット１００の制御によって、各ＩＰに電力を供給し、この際、ＤＶＦＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ）、クロックゲーティング（Ｃｌｏｃｋ Ｇａｔｉｎｇ）またはパワーゲーティング（Ｐｏｗｅｒ Ｇａｔｉｎｇ）などの技術を用いて、各構成要素に供給される電力を制御することができる。説明の便宜上、本発明の実施形態では、ＰＭＩＣ２０によるＤＶＦＳ技術が適用される区間（ノーマルオペレーションモード）以外の区間についての電力供給制御のみを対象にして説明する。
一例として、ＰＭＩＣ２０は、ノーマルオペレーションモードでトランザクションユニット１００の制御によって、当該ＩＰに動作電力を供給し、スタンバイモードでは、トランザクションユニット１００の制御によって、当該ＩＰに動作電力よりも小さなスタンバイ電力を供給することができる。また、スリープモードでは、トランザクションユニット１００の制御によって、当該ＩＰに電力を供給しないこともあり、ウェークアップモードでは、トランザクションユニット１００の制御によって、電力停止状態から動作電力に至るまで電力を漸次的に供給することもできる。
他の一例として、トランザクションユニット１００は、当該ＩＰのスタンバイモードの間の時間をカウントし、既定の臨界値と比較することができる。トランザクションユニット１００は、カウントされた期間が、臨界値よりも大きければ、ＩＰが、スタンバイモードからスリープモードに切替えられるようにＰＭＩＣ２０を制御することができる。
メモリ装置３０は、データを保存するための保存場所であって、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、各種プログラム、及び各種データを保存することができる。メモリ装置３０は、ＤＲＡＭであり得るが、これに限定されるものではない。例えば、メモリ装置３０は、不揮発性メモリ装置（フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、またはＦｅＲＡＭ装置）でもあり得る。本発明の他の実施形態では、メモリ装置３０は、ＳｏＣ１の内部に備えられる内蔵メモリであり得る。メモリ装置３０は、ＰＭＩＣ２０から電力を供給されて、ＣＰＵの介入なしにトランザクションユニット１００を通じてデータＤＴｋを送受信することができる。
図２は、本発明の他の一実施形態によるＳｏＣのブロック図である。説明の便宜上、図１との差異点を中心に説明する。
図２を参照すると、ＳｏＣ２は、複数のＩＰ１０−１ないし１０−ｎ、トランザクションユニット１００’、ＰＭＩＣ２０を含み、メモリ装置３０と連結される。
トランザクションユニット１００’は、トランザクションモニタ１１０、期間検出部（ｐｅｒｉｏｄ ｄｅｔｅｃｔｏｒ）１２０、コントロールユニット１３０を含む。
トランザクションモニタ１１０は、メモリ装置３０とＩＰ１０−１ないし１０−ｎとの間に位置して、メモリ装置３０と複数のＩＰとの間にデータトランザクションがあるかをモニタする。
一実施形態として、トランザクションモニタ１２０は、少なくとも１つのバッファまたはＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）回路を含みうる。所定のＩＰ１０−ｋとメモリ装置３０との間のデータトランザクションが発生する場合、トランザクションモニタ１２０にメモリ装置３０からＩＰ１０−ｋに当該データが臨時保存されてから出力される。
期間検出部１２０は、モニタリングの結果によって、ＩＰのそれぞれの動作状態を判断することができる。トランザクションモニタ１１０は、新たなデータ送受信、すなわち、データトランザクションが発生する度に期間検出部１２０に知らせる。期間検出部１２０は、一例として、トランザクションモニタ１１０が新たなデータを受信開始時点ごとに知らせを受けることもでき、他の一例として、トランザクションモニタ１１０が新たなデータを受信開始時点及び受信終了時点ごとに知らせを受けることもできる。
期間検出部１２０は、前記知らせに基づいて当該ＩＰの動作状態を判断することができる。例えば、期間検出部１２０は、何れか１つのＩＰ１０−ｋ及びメモリ装置３０の間にデータ送受信が発生する場合を、当該ＩＰ１０−ｋのノーマルオペレーションモードと判断する。そして、データ送受信が終了した時からＩＰ１０−ｋがパワーゲーティングされる時までを、ＩＰ１０−ｋのスタンバイモードと判断し、パワーゲーティングされた時点からＩＰ１０−ｋとメモリ装置３０との間のデータ送受信が発生して、電力が再び供給され始める時までを、ＩＰのスリープモードと判断する。また、新たなデータ送受信、すなわち、データトランザクションの発生による電力供給が始まった時点からＩＰ１０−ｋがノーマルオペレーションモードの動作電力に到るまでを、ＩＰのウェークアップモードと判断する。
他の一例として、期間検出部１２０は、当該ＩＰ１０−ｋがスタンバイモードの間の時間をカウントし、既定の臨界値Ｔｈを比較することができる。この際、カウントされた期間ｔが、前記臨界値Ｔｈ以上（ｔ≧Ｔｈ）であれば、ＩＰ１０−ｋをスリープモードと判断する。しかし、カウントされた期間が、臨界値Ｔｈよりも小さければ（ｔ＜Ｔｈ）、ＩＰ１０−ｋをスタンバイモードと判断する。説明の便宜上、臨界値についての詳しい説明は、図６ないし図８で行う。
制御ユニット１３０は、期間検出部１２０からＩＰのそれぞれに判断された動作状態及び前記ＩＰのそれぞれの特性に相応する電力を供給するように、電力制御信号ＣＯＮを生成することができる。一例として、制御ユニット１３０は、ノーマルオペレーションモードでは、当該ＩＰに動作電力を供給し、スタンバイモードでは、当該ＩＰに動作電力よりも小さなスタンバイ電力を供給させる電力制御信号ＣＯＮを生成することができる。また、スリープモードでは、当該ＩＰに電力供給を停止し、ウェークアップモードでは、当該ＩＰにスリープモードから動作電力に至るまで電力を漸次的に供給させる電力制御信号を生成することができる。
ＰＭＩＣ２０は、各構成要素１０−１ないし１０−Ｎ、１００、３０に連結されて、各構成要素の動作状態及び／または特性に相応する電力を供給する。すなわち、所定のＩＰ１０−ｋには、Ｐｋの電力を、トランザクションモニタ１１０には、ＰＴ１の電力を、期間検出部１２０には、ＰＴ２の電力を、制御ユニット１３０には、ＰＴ３の電力を、そして、メモリ装置３０には、ＰＭの電力を供給する。特に、ＰＭＩＣ２０は、制御ユニット１３０の制御（例えば、電力制御信号ＣＯＮ）によって、各ＩＰに電力を供給し、この際、ＤＶＦＳ、クロックゲーティングまたはパワーゲーティングなどの技術を用いて、各構成要素に供給される電力を制御することができる。実施形態によって、電力制御信号ＣＯＮは、複数のＩＰのそれぞれに供給される電力制御情報をいずれも含み、そのうち、一部のＩＰの情報のみ含むこともある。説明の便宜上、本発明の実施形態では、ＰＭＩＣ２０によるＤＶＦＳ技術が適用される区間（ノーマルオペレーションモード）以外の区間についての電力供給制御のみを対象にして説明する。
一例として、ＰＭＩＣ２０は、ノーマルオペレーションモードで制御ユニット１３０の制御によって、当該ＩＰに動作電力を供給し、スタンバイモードでは、制御ユニット１３０の制御によって、当該ＩＰに動作電力よりも小さなスタンバイ電力を供給することができる。また、スリープモードでは、制御ユニット１３０の制御によって、当該ＩＰに電力を供給しないこともあり、ウェークアップモードでは、制御ユニット１３０の制御によって、電力停止状態から動作電力に至るまで電力を漸次的に供給することもできる。
図３は、本発明の他の一実施形態によるＳｏＣを示すブロック図である。
図３を参照すると、ＳｏＣ３は、複数のＩＰ１０−１ないし１０−ｎ、メモリ装置３０、アップサイザ（Ｕｐｓｉｚｅｒ）５１、モデム（Ｍｏｄｅｍ）５３、非同期ブリッジ（Ａｓｙｎｃ Ｂｒｉｄｇｅ）１１１、ＱｏＳエンハンサ（ＱｏＳ Ｅｎｈａｎｃｅｒ）１１２、期間検出部１２０及び制御ユニット１３０を含む。
複数のＩＰ１０−１ないし１０−ｎのそれぞれは、例えば、システム全体を制御するプロセッサまたはそのプロセッサによって制御される多様な知能素子のうち何れか１つであり得る。知能素子は、例えば、ＣＰＵ４０、ＧＰＵなどを含みうる。
メモリ装置３０は、データを保存するメインメモリ３３、メインメモリ３３に対するアクセスを制御するメモリコントローラ３２及びメモリコントローラ３２と外部（例えば、ＱｏＳエンハンサー１１２）をインターフェーシングして、メインメモリ３３からデータを送受信するメモリバス３１を含みうる。
モデム５３は、ＳｏＣ３の外部からの信号を受信して変調するか、ＳｏＣ３の内部から生成された信号を復調して送信することができる。
アップサイザ５１は、変調された信号または復調する信号を外部の出力に合わせてサイズを調整することができる。
非同期ブリッジ１１１は、ＳｏＣ３の内部のクロックに基づいて変調された信号または復調する信号のクロックの同期を調整することができる。
ＱｏＳエンハンサ１１２は、ＳｏＣ３内でデータの特性によって処理動作順序を調整して、ＳｏＣ３のサービス品質を保証することができる。より具体的に言えば、ＱｏＳエンハンサ１１２は、メモリバス３１で発生する各ＩＰ（１０−１ないし１０−ｎのそれぞれ）とメインメモリ３３との間のデータトランザクションをモニタリングし、メモリバス３１が送受信するデータを既定の優先順位によって非同期ブリッジに入出力することができる。
一例として、ＱｏＳエンハンサ１１２は、メモリバス３１を通じて送受信されるデータを臨時保存するバッファをさらに含みうる。所定のＩＰ１０−ｋとメモリ装置３０との間のデータトランザクションが発生する場合、ＱｏＳエンハンサ１１２は、新たなデータが発生する度にメモリ装置３０から当該データを受信して臨時保存することができる。すなわち、ＱｏＳエンハンサ１１２は、バッファに新たなデータが臨時保存されているかの有無によってデータトランザクションが発生中であるか否かをモニタリングすることができる。
期間検出部１２０は、モニタリングの結果によって、ＩＰのそれぞれの動作状態を判断することができる。トランザクションモニタ１１０は、新たなデータ送受信、すなわち、データトランザクションが発生する度に期間検出部１２０に知らせる。期間検出部１２０は、一例として、トランザクションモニタ１１０が新たなデータを受信開始時点ごとに知らせを受けることもでき、他の一例として、トランザクションモニタ１１０が新たなデータを受信開始時点及び受信終了時点ごとに知らせを受けることもできる。
期間検出部１２０は、この知らせに基づいて当該ＩＰの動作状態を判断することができる。例えば、期間検出部１２０は、何れか１つのＩＰ１０−ｋ及びメモリ装置３０の間にデータ送受信が発生する場合を、当該ＩＰ１０−ｋのノーマルオペレーションモードと判断する。そして、データ送受信が終了した時からＩＰ１０−ｋがパワーゲーティングされる時までを、ＩＰ１０−ｋのスタンバイモードと判断し、パワーゲーティングされた時点からＩＰ１０−ｋとメモリ装置３０との間のデータ送受信が発生して、電力が再び供給され始める時までを、ＩＰのスリープモードと判断する。また、新たなデータ送受信、すなわち、データトランザクションの発生による電力供給が始まった時点からＩＰ１０−ｋにノーマルオペレーションモードの動作電力に到るまでを、ＩＰのウェークアップモードと判断する。
他の一例として、期間検出部１２０は、当該ＩＰ１０−ｋがスタンバイモードの間の時間をカウントし、既定の臨界値Ｔｈを比較することができる。この際、カウントされた期間ｔが、臨界値Ｔｈ以上（ｔ≧Ｔｈ）であれば、ＩＰ１０−ｋをスリープモードと判断する。しかし、カウントされた期間が、臨界値Ｔｈよりも小さければ（ｔ＜Ｔｈ）、前記ＩＰ１０−ｋをスタンバイモードと判断する。説明の便宜上、臨界値についての詳しい説明は、図６ないし図８で行う。
制御ユニット１３０は、期間検出部１２０からＩＰのそれぞれに判断された動作状態に相応する電力を供給するように、電力制御信号ＣＯＮを生成することができる。一例として、制御ユニット１３０は、ノーマルオペレーションモードでは、当該ＩＰに動作電力を供給し、スタンバイモードでは、当該ＩＰに動作電力よりも小さなスタンバイ電力を供給させる電力制御信号ＣＯＮを生成することができる。また、スリープモードでは、当該ＩＰに電力供給を停止し、ウェークアップモードでは、当該ＩＰにスリープモードから動作電力に至るまで電力を漸次的に供給させる電力制御信号を生成することができる。
ＰＭＩＣ２０は、各構成要素１０−１ないし１０−Ｎ、１００、３０に連結されて、各構成要素の動作または特性に相応して電力を供給する。特に、ＰＭＩＣ２０は、制御ユニット１３０の制御によって、各ＩＰに電力を供給し、この際、ＤＶＦＳ、クロックゲーティングまたはパワーゲーティングなどの技術を用いて、各構成要素に供給される電力を制御することができる。説明の便宜上、本発明の実施形態では、ＰＭＩＣ２０によるＤＶＦＳ技術が適用される区間（ノーマルオペレーションモード）以外の区間についての電力供給制御のみを対象にして説明する。
一例として、ＰＭＩＣ２０は、ノーマルオペレーションモードで制御ユニット１３０の制御によって、当該ＩＰに動作電力を供給し、スタンバイモードでは、制御ユニット１３０の制御によって、当該ＩＰに動作電力よりも小さなスタンバイ電力を供給することができる。また、スリープモードでは、制御ユニット１３０の制御によって、当該ＩＰに電力を供給しないこともあり、ウェークアップモードでは、制御ユニット１３０の制御によって、電力停止状態から動作電力に至るまで電力を漸次的に供給することもできる。
図４は、図１の各ＩＰの動作状態を示すステートダイヤグラムであり、図５は、図４に示されたステート変化による消費電力を示すタイミング図である。
複数のＩＰ１０−１ないし１０−ｎのそれぞれは、４つの動作状態のうち何れか１つの状態であり得る。図４及び図５を参考にすると、ノーマルオペレーションモード（Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎ）Ｍ０は、ＩＰ１０−ｋとメモリ装置３０との間にデータトランザクションが発生する間を言い、動作程度によって動作電力を基準に僅かな差に変わりうる（ｆｌｕｃｔｕａｔｉｎｇ）。
スタンバイモード（Ｓｔａｎｄ−Ｂｙ）Ｍ１は、ＩＰ１０−ｋとメモリ装置３０との間に新たなデータ送受信がなくて、データトランザクションが終了した時点からクロックゲーティングを経てＩＰ１０−ｋがパワーゲーティングされる、すなわち、パワーダウン（Ｐｏｗｅｒ Ｄｏｗｎ）される時点までを言う。期間検出部１２０は、スタンバイモードが始まった時点からＩＰがパワーダウンされる時点までの期間ｔをカウンティングする。該カウンティングされた期間ｔを臨界値（Ｔｈｒｅｓｈｏｌｄ）と比較して、スリープモードに切替えるか否かを判断する。
スリープモード（Ｓｌｅｅｐ）Ｍ２は、ＩＰ１０−ｋがパワーダウンされている間を言う。この際、ＩＰ１０−ｋには、電力供給が止められる。
ウェークアップモード（Ｗａｋｅ−Ｕｐ）Ｍ３は、ＩＰとメモリ装置との間に新たなデータが発生して、パワーオン（Ｐｏｗｅｒ−Ｏｎ）された時点から動作に十分なクロック、電力を回復する時までの中間段階を言う。すなわち、ＩＰ１０−ｋがパワーダウンされた状態で急に動作電力を供給する場合、サージ（Ｓｕｒｇｅ）電圧が発生することがあるので、パワーダウン状態から動作電圧に至るまで漸次的に電力を供給することができる。一方、期間検出部１２０は、ＩＰの以前サイクル（ｐｒｅｖｉｏｕｓ ｃｙｃｌｅ）で保存しておいた期間ｔ情報をリセットする。
ＩＰ１０−ｋは、新たなデータが発生した後、動作電力を十分に回復すれば、ノーマルオペレーションモードＭ０で動作を始める。
図６は、本発明の一実施形態によるＳｏＣの電力制御方法を示すフローチャートである。ここで、スタンバイモードの期間ｔと比較される臨界値Ｔｈは、各ＩＰごとに適応的に既定の値であるとする。臨界値は、ＩＰ及びＳｏＣの各特性に基づいて、設計者によって設定された値であり得る。
図６を参考にすると、まず、ＩＰ１０−ｋがメモリ装置３０とデータ送受信を続けて、ノーマルオペレーションモードＭ０にある（ステップＳ１０）。データ送受信が一定時間発生せず、データトランザクションが終了すれば（ステップＳ１１）、ＩＰ１０−ｋは、スタンバイモードＭ２になる（ステップＳ１２）。ＳｏＣ１００は、ＩＰ１０−ｋがスタンバイモードＭ２に入った時点から（ステップＳ１３）期間ｔをカウントして、該カウントされた期間ｔが、既定の臨界値Ｔｈよりも小さく、新たなデータ発生がなければ（ステップＳ１５）、引き続きスタンバイモードＭ１と判断する。一方、ＩＰがスタンバイモードであるとしても、新たなデータが発生すれば（ステップＳ１５）、再びノーマルオペレーションモードＭ０と判断する。
しかし、カウントされた期間ｔが、既定の臨界値Ｔｈ以上であれば、スタンバイモードＭ１ではないスリープモードＭ２に切り替える（ステップＳ１６）。スリープモードで、ＩＰはパワーオフ状態にありながら、新たなデータが発生すれば（ステップＳ１７）、ＩＰに再び電力が漸次的に供給され、以前にカウントした期間ｔはリセットされる（ステップＳ１８）。この際、ＩＰの電力が動作電力に十分に至るまで（ステップＳ２０）、ＩＰは、ウェークアップモードＭ３と判断される（ステップＳ１９）。
その結果、複数のＩＰがあっても、それぞれのＩＰとメモリ装置との間のデータトランザクションの発生によって動作状態を判断して、動作状態に適応的に電力供給を制御することによって、ＳｏＣの電力消費を最小化することができる。さらに、ＣＰＵやＤＳＰなど他のＩＰの介入なしに、各ＩＰの電力供給を制御することができるので、ＳｏＣの電力消費を節減し、かつＣＰＵやＤＳＰなどの負荷も減らしうる効果がある。
図７は、本発明の実施形態によるＳｏＣのスレショルドタイムの変化による消費電力及びレイテンシを示すグラフである。
ＳｏＣ１００が、ウェークアップモードである期間、すなわち、ウェークアップタイムは、ナノ秒（ｎｓ）からマイクロ秒（ｍｓ）であり得る。ウェークアップタイムの長さは、パワーゲーティングするアナログパワースイッチのライジングタイムに基づく。一例として、臨界値Ｔｈが小さな値で設定される場合、ウェークアップモードである期間が不要に増加して、消費電力は増加する。他の一例として、臨界値Ｔｈが大きな値で設定される場合、消費電力が減らないこともある。したがって、臨界値Ｔｈを適切に調節して設定する必要がある。
図７を参照すると、消費電力のグラフは、臨界値に対して最小値を有する下に凸状の曲線の形態を有する。ＳｏＣ１００及びＩＰ１０−ｋの消費電力が小さいほど、バッテリ性能が向上するので、最小消費電力値を有する臨界値Ｔｈが必要である。
一例として、図７に示された最小臨界値ＴｈＯＰは、次の数式１ないし数式３によって求めうる。
Figure 0006215630
数式１は、ＳｏＣの電力消費量を表わしたものである。すなわち、ＳｏＣ１００の現在消費電力ｘ［ｎ］は、数式１のように、以前サイクルでの消費電力ｘ［ｎ−１］に複数のＩＰのそれぞれの現在消費電力ａｉｕｉ［ｎ］を加えた値と同じである。数式１で、ｉは、ＩＰのそれぞれのインデックス、Ｎは、ＩＰの個数、ｘ[.]は、消費電力を言う。各ＩＰは、デジタルクロックによって動作し、ａｉ［ｎ］は、デジタルクロックの第ｎ周期での第ｉ ＩＰの消費電力を意味する。ｕｉ［ｎ］は、第ｉ ＩＰに入力される制御入力である。例えば、第ｉ ＩＰが動作状態で動作する時、ｕｉ［ｎ］は、１であり得る。第ｉ ＩＰが、スタンバイ状態またはモードで動作する時、ｕｉ［ｎ］は、２であり得る。第ｉ ＩＰが、スリープ状態またはモードで動作する時、ｕｉ［ｎ］は、３であり得る。第ｉ ＩＰが、ウェークアップ状態またはモードで動作する時、ｕｉ［ｎ］は、４であり得る。しかし、ｕｉ［ｎ］は、これに限定されず、異ならせて設定しうる。ａｉｕｉ［ｎ］は、各ＩＰの動作状態による消費電力を表わしたものであって、数式２による。
Figure 0006215630
この際、ａｉ,ｍ０、ａｉ,ｍ1、ａｉ,ｍ2、ａｉ,ｍ3は、それぞれノーマルオペレーティングモード、スタンバイモード、スリープモード及びウェークアップモードに相応する消費電力を言う。ＳｏＣ１００は、図７に示したように、複数のＩＰのそれぞれの動作状態によって、４つの値のうち、当該状態の値を選択して供給される電力量を制御する。４つの値のそれぞれは、複数のＩＰのそれぞれの特性によって異なる値を有しうる。例えば、第１ ＩＰのａｉ,ｍ０、ａｉ,ｍ1、ａｉ,ｍ2、ａｉ,ｍ3と第２ ＩＰのａｉ,ｍ０、ａｉ,ｍ1、ａｉ,ｍ2、ａｉ,ｍ3は、互いに異なる値を有しうる。
コスト関数が、特定の制約条件下で最大化または最小化された時、最適化が行われる。数式１及び数式２によって、消費電力を最小化する臨界値Ｔｈを求めるために、コスト関数Ｊを数式３のように定める。
Figure 0006215630
ａｉ［ｎ］及びｕｉ［ｎ］は、臨界値Ｔｔｈの関数であり得る。すなわち、ａｉ，ｍ０、ａｉ，ｍ１、ａｉ，ｍ２、及びａｉ，ｍ３は、臨界値Ｔｔｈによって変わりうる。適切な臨界値Ｔｔｈを選択することによって、コスト関数Ｊが最小化される時、最適化が行われる。一方、臨界値Ｔｈが増加するほど、ＳｏＣ１００のレイテンシ（ｌａｔｅｎｃｙ）は、次第に減る曲線で示される。しかし、ＳｏＣ１００またはＩＰ１０−ｋの特性にそれぞれ相応する制約レイテンシ（ｃｏｎｓｔｒａｉｎｔ ｏｆ ｌａｔｅｎｃｙ）が存在する。したがって、臨界値Ｔｈは、制約レイテンシＴｌｉｍよりも小さなレイテンシを有するように設定されなければならない。
Figure 0006215630
数式４で、Ｃｌは、レイテンシの１周期の間の移動平均値（ｍｏｖｉｎｇ ａｖｅｒａｇｅ）である。ＩＰは、他のＩＰにサービスを要請することができる。例えば、ＣＰＵは、メモリに書き込みまたは読み出しのための命令を伝送しうる。Ｐは、前記周期内の要請の数、Ｌｋは、要請を各ＩＰでプロセッシングするためのレイテンシ、Ｔｌｉｍは、制約レイテンシを言う。数式４を現在レイテンシ値に対して整理すれば、数式５のようになる。
Figure 0006215630
すなわち、各ＩＰのレイテンシＬｋは、ノーマルオペレーティングモード期間ＴＯＰ，ｉ及びウェークアップモード期間ＴＷＵ，ｉの和で表現する。そして、各ＩＰのレイテンシＬｋのうちの最大レイテンシ値が、ＳｏＣ１００を含んだシステム全体のレイテンシとして作用するために、最大レイテンシＬｋにする。レイテンシＬｋは、臨界値Ｔｔｈによって変わりうる。
最適化は、数式３のコスト関数が数式４の制約条件下で最小化される時に行われる。数式３ないし数式５に基づいて、図７によってコンピュータシミュレーションを行う場合、臨界値Ｔｈの変化に対する消費電力及びレイテンシの関係を求めうる。多様な実施形態によって、ＩＰのそれぞれのデータトランザクションの特性に基づいて、臨界値Ｔｈの変化に対する消費電力及びレイテンシの関係グラフは、多様な形態を有しうる。一実施形態として、レイテンシ曲線は、図７に示したように、臨界値Ｔｈが増加するほど、レイテンシが減る曲線で表われる。
したがって、最適臨界値は、ＳｏＣ１００全体のレイテンシＬｋ及び消費電力を考慮して設定されなければならない。すなわち、最適臨界値ＴｈＯＰは、制約レイテンシよりも小さなレイテンシを有しながら、最小消費電力を有するスタンバイモードでの期間ｔ値で設定しうる。数式１ないし数式５についてのより詳細な説明は、論文（“Ｔｉｍｅ−ｂａｓｅｄ ｐｏｗｅｒ ｃｏｎｔｒｏｌ ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒｓ ｉｎ ｓｍａｒｔｐｈｏｎｅｓ”，Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ，ｖｏｌ．４８，ｎｏ．２５，Ｄｅｃ．２０１２）に記載されている。
図８は、本発明のさらに他の一実施形態によるＳｏＣの電力制御方法を示すフローチャートである。図８を参照すると、ＳｏＣ１００は、ＳｏＣ１００全体のレイテンシＬｋ及び消費電力を考慮して設定された最適臨界値を基準に動作するとする。
まず、ＩＰ１０−ｋが、メモリ装置３０とデータ送受信を続けて、ノーマルオペレーションモードＭ０にある（ステップＳ１１０）。データ送受信が一定時間発生せず、データトランザクションが終了すれば（ステップＳ１１１）、ＩＰ１０−ｋは、スタンバイモードＭ２になる（ステップＳ１１２）。ＳｏＣ１００は、ＩＰ１０−ｋがスタンバイモードＭ２に入った時点から（ステップＳ１１３）期間ｔをカウントする。この際、ＩＰ１０−ｋのレイテンシが、制約レイテンシＣｏｎｓｔよりも大きければ（ステップＳ１１４）、臨界値を修正し（ステップＳ１１５）、制約レイテンシＣｏｎｓｔ以下であれば（ステップＳ１１４）、既定の当該臨界値を修正なしにそのまま使う。カウントされた期間ｔが、既定の臨界値Ｔｈよりも小さく（ステップＳ１１６）、新たなデータ発生がなければ（ステップＳ１１７）、引き続きスタンバイモードＭ１と判断する。一方、ＩＰがスタンバイモードであるとしても、新たなデータが発生すれば（ステップＳ１１７）、再びノーマルオペレーションモードＭ０と判断する。
しかし、カウントされた期間ｔが、既定の臨界値Ｔｈ以上であれば（ステップＳ１１６）、スタンバイモードＭ１ではないスリープモードＭ２に切り替える（ステップＳ１１８）。スリープモードで、ＩＰはパワーオフ状態にありながら、新たなデータが発生すれば（ステップＳ１１９）、ＩＰに再び電力が漸次的に供給され、この際、ＩＰの電力が動作電力に十分に回復されるまで（ステップＳ１２１）、ＩＰは、ウェークアップモードＭ３と判断される（ステップＳ１２０）。この際、ＩＰに対して現在サイクルで保存した期間ｔ値はリセットする。
その結果、複数のＩＰがあっても、それぞれのＩＰとメモリ装置との間のデータトランザクションの発生によって動作状態を判断して、動作状態に適応的に電力供給を制御することによって、ＳｏＣの電力消費を最小化することができる。さらに、ＣＰＵやＤＳＰなど他のＩＰの介入なしに、各ＩＰの電力供給を制御することができるので、ＳｏＣの電力消費を節減し、かつＣＰＵやＤＳＰなどの負荷も減らしうる効果がある。
図９は、本発明の実施形態によるＳｏＣを含む電子システムのブロック図である。
図９を参照すると、電子システム２００は、ＣＰＵ２１０、ＰＭＩＣ２２０、ＧＰＵ２３０、トランザクションユニット１００、モデム２４０、外部のディスプレイ装置２０１とインターフェースするディスプレイコントローラ２５０、メモリ２６０、外部メモリ装置２０２とインターフェースする外部メモリコントローラ２７０及びメモリバスを含む。
ＳｏＣ２００の動作を全般的に制御することができるＣＰＵ２１０は、各構成要素（ｅｌｅｍｅｎｔｓ）２２０、２３０、１００、２４０、２５０、２６０、２７０の動作を制御することができる。例えば、ＣＰＵ２１０は、複数のＩＰのうち何れか１つに含まれ、ＣＰＵ２１０を除いた他のＩＰ（例えば、２２０、２３０、２４０、２５０、２６０、２７０など）に対する電力供給を制御する場合、ＣＰＵ２１０は、これに介入しないこともある。
モデム２４０は、ＳｏＣ２００の外部からの信号を受信して変調するか、ＳｏＣ２００の内部から生成された信号を復調して外部に送信することができる。外部の要請に応じてモデム２４０を通じてデータトランザクションが間欠的に発生することがある。
外部メモリコントローラ２７０は、ＳｏＣ２００に連結された外部メモリ装置２０２からデータを送受信する時、メモリアクセスを制御することができる。外部メモリ装置２０２に保存されたプログラム及び／またはデータは、必要に応じてＣＰＵ２１０またはＧＰＵ２３０内のメモリ、またはメモリ２６０にロード（ｌｏａｄ）されうる。外部メモリ装置２０２は、データを保存するための場所であって、ＯＳ、各種プログラム、及び各種データを保存することができる。外部メモリ装置２０２は、ＤＲＡＭのような揮発性メモリまたは不揮発性メモリ装置（フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、またはＦｅＲＡＭ装置）でもあり得る。本発明の他の実施形態では、外部メモリ装置２６０は、ＳｏＣ２００の内部に備えられる内蔵メモリであり得る。
ＧＰＵ２３０は、ＣＰＵ２１０の負荷を減少させ、グラフィック処理と関連したプログラム命令を読み出して行うことができる。ＧＰＵ２３０は、外部メモリ装置２０２から外部メモリコントローラ２７０を通じてリード（Ｒｅａｄ）されたグラフィックデータを受信するか、ＧＰＵ２３０によって処理されたグラフィックデータを外部メモリコントローラ２７０を通じて外部メモリ装置２０２にライト（Ｗｒｉｔｅ）することができる。
メモリ２６０は、永久的なプログラム及び／またはデータを保存するＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）及び、プログラム、データ、または命令（ｉｎｓｔｒｕｃｔｉｏｎｓ）を一時的に保存することができるＲＡＭ（Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含む。ＲＯＭは、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）またはＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）として具現可能である。ＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）またはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）として具現され、例えば、外部メモリ装置２０２に保存されたプログラム及び／またはデータをＣＰＵ２１０の制御またはＲＯＭに保存されたブーティングコード（ｂｏｏｔｉｎｇ ｃｏｄｅ）によって一時的に保存することもできる。
トランザクションユニット１００は、それぞれのＩＰ（ｅｌｅｍｅｎｔ；２０１、２２０、２３０、２４０、２５０）のデータトランザクションをモニタリングして、当該ＩＰの動作状態及び当該ＩＰの特性によって電力供給を制御することができる。
ＰＭＩＣ２２０は、トランザクションユニット１００の前記制御によって、当該ＩＰのそれぞれに電力を供給する。
図１０は、本発明の実施形態によるＳｏＣを含む電子システムの一実施形態を示す。
図１０を参照すると、半導体システム３００は、本発明の実施形態によるＳｏＣ２００、アンテナ３０１、無線送受信器３０３、入力装置３０５、及びディスプレイ３０７を含む。
無線送受信器３０３は、アンテナ３０１を通じて無線信号を送受信することができる。例えば、無線送受信器３０３は、アンテナ３０１を通じて受信された無線信号をＳｏＣ２００で処理される信号に変更することができる。
したがって、ＳｏＣ２００は、無線送受信器３０３から出力された信号を処理し、該処理された信号をディスプレイ３０７に伝送しうる。また、無線送受信器３０３は、ＳｏＣ２００から出力された信号を無線信号に変更し、該変更された無線信号をアンテナ３０１を通じて外部装置に出力することができる。
入力装置３０５は、ＳｏＣ２００の動作を制御するための制御信号またはＳｏＣ２００によって処理されるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。
図１１は、本発明の実施形態によるＳｏＣを含むコンピュータシステムの一実施形態を示す。
図１１を参照すると、本発明の実施形態によるＳｏＣ１０を含むコンピュータシステム４００は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ネットワークサーバ（Ｎｅｔｗｏｒｋ Ｓｅｒｖｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤ、またはＭＰ４プレーヤとして具現可能である。
コンピュータシステム４００は、ＳｏＣ２００、メモリ装置４０１とメモリ装置４０１のデータ処理動作を制御することができるメモリコントローラ４０２、ディスプレイ４０３及び入力装置４０４を含む。
ＳｏＣ２００は、入力装置４０４を通じて入力されたデータによって、メモリ装置４０１に保存されたデータをディスプレイ４０３を通じてディスプレイすることができる。例えば、入力装置４０４は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。ＳｏＣ２００は、コンピュータシステム４００の全般的な動作を制御し、メモリコントローラ４０２の動作を制御することができる。
実施形態によって、メモリ装置４０１の動作を制御することができるメモリコントローラ４０２は、ＳｏＣ２００の一部として具現され、また、ＳｏＣ２００と別途のチップとして具現可能である。
図１２は、本発明の実施形態によるＳｏＣを含むコンピュータシステムの他の実施形態を示す。
図１２を参照すると、本発明の実施形態によるＳｏＣ２００を含むコンピュータシステム５００は、イメージ処理装置（ｉｍａｇｅ ｐｒｏｃｅｓｓ ｄｅｖｉｃｅ）、例えば、デジタルカメラまたはデジタルカメラ付き携帯電話またはスマートフォンとして具現可能である。
コンピュータシステム５００は、ＳｏＣ２００、メモリ装置５０１とメモリ装置５０１のデータ処理動作、例えば、ライト動作またはリード動作を制御することができるメモリコントローラ５０２とを含む。また、コンピュータシステム５００は、イメージセンサ５０３及びディスプレイ５０４をさらに含む。
コンピュータシステム５００のイメージセンサ５０３は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、ＳｏＣ２００またはメモリコントローラ５０２に伝送される。ＳｏＣ２００の制御によって、変換されたデジタル信号は、ディスプレイ５０４を通じてディスプレイされるか、またはメモリコントローラ５０２を通じてメモリ装置５０１に保存することができる。
また、メモリ装置５０１に保存されたデータは、ＳｏＣ２００またはメモリコントローラ５０２の制御によって、ディスプレイ６０４を通じてディスプレイされる。実施形態によって、メモリ装置５０１の動作を制御することができるメモリコントローラ５０２は、ＳＯＣ２００の一部として具現され、また、ＳｏＣ２００と別個のチップとして具現可能である。
図１３は、本発明の実施形態によるＳｏＣを含むメモリシステムのさらに他の実施形態を示す。
図１３を参照すると、メモリシステム６００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）のようなデータ処理装置として具現可能である。
メモリシステム６００は、多数のメモリ装置６０１、多数のメモリ装置６０１のそれぞれのデータ処理動作を制御することができるメモリコントローラ６０２、ＤＲＡＭのような揮発性メモリ装置６０３、メモリコントローラ６０２とホスト６０４との間で送受信するデータを揮発性メモリ装置６０３に保存することを制御するＳｏＣ２００を含みうる。
図１４は、本発明の実施形態によるＳｏＣを含む電子システムのさらに他の実施形態を示すブロック図である。
図１４を参照すると、電子システム７００は、携帯用装置として具現可能である。携帯用装置７００は、携帯電話、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレットＰＣ、ＰＤＡ、ＥＤＡ（Ｅｎｔｅｒｐｒｉｓｅ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デジタルスチルカメラ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ）、デジタルビデオカメラ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｃａｍｅｒａ）、ＰＭＰ、ＰＤＮ（Ｐｅｒｓｏｎａｌ Ｎａｖｉｇａｔｉｏｎ ＤｅｖｉｃｅまたはＰｏｒｔａｂｌｅ Ｎａｖｉｇａｔｉｏｎ Ｄｅｖｉｃｅ）、携帯用ゲームコンソール（ｈａｎｄｈｅｌｄ ｇａｍｅ ｃｏｎｓｏｌｅ）、または電子ブック（ｅ−ｂｏｏｋ）として具現可能である。
電子システム７００は、プロセッサ７９０、パワーソース７１０、保存装置７２０、メモリ７３０、入出力ポート７４０、拡張カード７５０、ネットワーク装置７６０、及びディスプレイ７７０を含む。実施形態によって、電子システム７００は、カメラモジュール７８０をさらに含みうる。
プロセッサ７９０は、図１に示されたＳｏＣ１を意味する。プロセッサ７９０は、マルチコアプロセッサであり得る。
プロセッサ７９０は、構成要素７１０〜７９０のうちの少なくとも１つの動作を制御することができる。
パワーソース７１０は、構成要素７１０〜７９０のうちの少なくとも１つに動作電圧を供給することができる。
保存装置７２０は、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）またはＳＳＤとして具現可能である。
メモリ７３０は、揮発性メモリまたは不揮発性メモリとして具現され、図１のメモリ装置３０に該当する。実施形態によって、メモリ７３０に対するデータアクセス動作、例えば、リード動作、ライト動作（または、プログラム動作）、またはイレーズ動作を制御することができるメモリコントローラは、プロセッサ７９０に集積または内蔵されうる。他の実施形態によって、前記メモリコントローラは、プロセッサ７９０とメモリ７３０との間に具現されうる。
入出力ポート７４０は、電子システム７００にデータを伝送するか、または電子システム７００から出力されたデータを外部装置に伝送しうるポートを意味する。例えば、入出力ポート７４０は、コンピュータマウスのようなポインティング装置を接続するためのポート、プリンターを接続するためのポート、またはＵＳＢドライブを接続するためのポートであり得る。
拡張カード７５０は、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードまたはＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）として具現可能である。実施形態によって、拡張カード７５０は、ＳＩＭ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｍｏｄｕｌｅ）カードまたはＵＳＩＭ（Ｕｎｉｖｅｒｓａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｔｙ Ｍｏｄｕｌｅ）カードであり得る。
ネットワーク装置７６０は、電子システム７００を有線ネットワークまたは無線ネットワークに接続させる装置を意味する。
ディスプレイ７７０は、保存装置７２０、メモリ７３０、入出力ポート７４０、拡張カード７５０、またはネットワーク装置７６０から出力されたデータをディスプレイすることができる。カメラモジュール７８０は、光学イメージを電気的なイメージに変換することができるモジュールを意味する。したがって、カメラモジュール７８０から出力された電気的なイメージは、保存装置７２０、メモリ７３０、または拡張カード７５０に保存することができる。また、カメラモジュール７８０から出力された電気的なイメージは、ディスプレイ７２０を通じてディスプレイされうる。
本発明は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがある。
また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータで読み取り可能なコードとして保存されて実行可能である。そして、本発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されうる。
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
本発明は、データトランザクションによって電力供給を制御するＳｏＣ、及びその動作方法関連の技術分野に適用可能である。
１ ＳｏＣ
２０ ＰＭＩＣ
３０ メモリ装置
１００ トランザクションユニット

Claims (30)

  1. メモリ装置と連結されたＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）において、
    複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）と、
    前記複数のＩＰに電力を供給する電力管理回路と、
    前記複数のＩＰのうち何れか１つと前記メモリ装置との間のデータトランザクションであるデータ送受信が発生するかどうかによって、前記電力管理回路が、前記ＩＰのそれぞれに供給する電力のそれぞれを制御するトランザクションユニットと、
    を含むＳｏＣ。
  2. 前記トランザクションユニットは、
    前記何れか１つのＩＰ及び前記メモリ装置の間にデータ送受信が発生する場合を、前記ＩＰのノーマルオペレーションモードと判断し、
    前記データ送受信が終了した時から前記ＩＰがパワーゲーティングされる時までを、前記ＩＰのスタンバイモードと判断し、
    前記パワーゲーティングされた時点から前記ＩＰと前記メモリ装置との間のデータ送受信が発生して、電力が再び供給され始める時までを、前記ＩＰのスリープモードと判断し、
    前記電力の供給が始まった時点から前記ＩＰに前記ノーマルオペレーションモードの電力に到るまでを、前記ＩＰのウェークアップモードと判断する請求項１に記載のＳｏＣ。
  3. 前記トランザクションユニットは、
    前記ノーマルオペレーションモードでは、前記ＩＰに動作電力を供給するように制御し、
    前記スタンバイモードでは、前記ＩＰに動作電力よりも小さなスタンバイ電力を供給するように制御し、
    前記スリープモードでは、前記ＩＰに電力を供給しないように制御し、
    前記ウェークアップモードでは、前記ＩＰに前記スリープモードから前記動作電力に至るまで電力を漸次的に供給するように制御する請求項２に記載のＳｏＣ。
  4. 前記トランザクションユニットは、
    前記スタンバイモードの間の時間をカウントし、既定の臨界値と比較して、カウントされた期間（ｐｅｒｉｏｄ）が、前記臨界値よりも大きければ、前記ＩＰが、前記スタンバイモードから前記スリープモードに切替えられるように電力を制御する請求項２に記載のＳｏＣ。
  5. 少なくとも２つの前記ＩＰの臨界値は、
    互いに異なる請求項４に記載のＳｏＣ。
  6. 前記臨界値は、
    前記各ＩＰのレイテンシ及び消費電力を最小化する値である請求項４に記載のＳｏＣ。
  7. メモリ装置と連結されたＳｏＣにおいて、
    複数のＩＰと、
    前記複数のＩＰのうち何れか１つと前記メモリ装置との間のデータトランザクションをモニタリングするトランザクションモニタと、
    モニタリングの結果によって、前記ＩＰのそれぞれの動作状態を判断する期間検出部と、
    前記ＩＰのそれぞれに判断された前記動作状態及び前記ＩＰのそれぞれの特性に相応する電力を供給するように、電力制御信号を生成する制御ユニットと、
    前記電力制御信号によって、前記各ＩＰに当該電力を供給するパワー管理集積回路と、
    を含むＳｏＣ。
  8. 前記期間検出部は、
    前記何れか１つのＩＰ及び前記メモリ装置の間にデータ送受信が発生する場合を、前記ＩＰのノーマルオペレーションモードと判断し、
    前記データ送受信が終了した時から前記ＩＰがパワーゲーティングされる時までを、前記ＩＰのスタンバイモードと判断し、
    前記パワーゲーティングされた時点から前記ＩＰと前記メモリ装置との間のデータ送受信が発生して、電力が再び供給され始める時までを、前記ＩＰのスリープモードと判断し、
    前記電力の供給が始まった時点から前記ＩＰに前記ノーマルオペレーションモードの電力に到るまでを、前記ＩＰのウェークアップモードと判断する請求項７に記載のＳｏＣ。
  9. 前記制御ユニットは、
    前記ノーマルオペレーションモードでは、前記ＩＰに動作電力を供給し、前記スタンバイモードでは、前記ＩＰに動作電力よりも小さなスタンバイ電力を供給し、前記スリープモードでは、前記ＩＰに電力の供給を停止し、前記ウェークアップモードでは、前記ＩＰに前記スリープモードから前記動作電力に至るまで電力を漸次的に供給させる前記電力制御信号を生成する請求項８に記載のＳｏＣ。
  10. 前記期間検出部は、
    前記スタンバイモードの間の時間をカウントし、既定の臨界値と比較して、カウントされた期間が、前記臨界値以上であれば、前記ＩＰを前記スタンバイモードから前記スリープモードに切替え、
    前記カウントされた期間が、前記臨界値よりも小さければ、前記ＩＰを引き続き前記スタンバイモードに置く請求項８に記載のＳｏＣ。
  11. 少なくとも２つの前記ＩＰの臨界値は、
    互いに異なる請求項１０に記載のＳｏＣ。
  12. 前記臨界値は、
    前記各ＩＰのレイテンシ及び消費電力を最小化する値である請求項１０に記載のＳｏＣ。
  13. 複数のＩＰと、
    メインメモリ、前記メインメモリを制御するメモリコントローラ及び前記メモリコントローラと前記ＩＰをインターフェーシングして、前記メインメモリからデータを送受信するメモリバスを含むメモリ装置と、
    前記メモリバスで発生する前記ＩＰと前記メインメモリとの間のデータトランザクションをモニタリングし、前記メモリバスが送受信する前記データを既定の優先順位によって入出力するＱｏＳエンハンサと、
    モニタリングの結果、前記データトランザクションの発生有無によって、前記ＩＰのそれぞれの動作状態を判断する期間検出部と、
    前記各ＩＰの動作状態及び前記各ＩＰの特性に相応する電力を供給するように、各電力制御信号ＣＯＮを生成する制御ユニットと、
    前記各電力制御信号によって、相応する電力を前記ＩＰのそれぞれに供給するパワー管理回路と、
    を含むＳｏＣ。
  14. 前記ＱｏＳエンハンサは、
    前記メモリバスを通じて送受信されるデータを臨時保存するバッファをさらに含み、前記バッファの前記データトランザクションをモニタリングする請求項１３に記載のＳｏＣ。
  15. 前記期間検出部は、
    前記バッファでデータ送受信が発生する場合を、前記ＩＰのノーマルオペレーションモードと判断し、
    前記バッファで前記データ送受信が終了した時から前記ＩＰがパワーゲーティングされる時までを、前記ＩＰのスタンバイモードと判断し、
    前記ＩＰが、前記パワーゲーティングされた時点から前記ＩＰと前記メモリ装置との間のデータ送受信が発生して、電力が再び供給され始める時までを、前記ＩＰのスリープモードと判断し、
    前記ＩＰに前記電力の供給が始まった時点から前記ＩＰが前記ノーマルオペレーションモードの電力に到るまでを、前記ＩＰのウェークアップモードと判断する請求項１４に記載のＳｏＣ。
  16. 前記期間検出部は、
    前記スタンバイモードの間の時間をカウントし、既定の臨界値と比較して、カウントされた期間が、前記臨界値以上であれば、前記ＩＰを前記スタンバイモードから前記スリープモードに切替え、
    前記カウントされた期間が、前記臨界値よりも小さければ、前記ＩＰを引き続き前記スタンバイモードに置く請求項１５に記載のＳｏＣ。
  17. 前記制御ユニットは、
    前記ノーマルオペレーションモードでは、前記ＩＰに動作電力を供給し、前記スタンバイモードでは、前記ＩＰに動作電力よりも小さなスタンバイ電力を供給し、前記スリープモードでは、前記ＩＰに電力の供給を停止し、前記ウェークアップモードでは、前記ＩＰに前記スリープモードから前記動作電力に至るまで電力を漸次的に供給させる前記電力制御信号を生成する請求項１５に記載のＳｏＣ。
  18. 前記パワー管理回路は、
    前記メモリ装置に電力をさらに供給する請求項１３に記載のＳｏＣ。
  19. 前記臨界値は、
    前記各ＩＰのレイテンシ及び消費電力を最小化する値である請求項１６に記載のＳｏＣ。
  20. 複数のＩＰ、メモリ装置の間に連結されたＳｏＣの動作方法において、
    前記複数のＩＰのうち少なくとも１つのＩＰと前記メモリ装置との間にデータトランザクションが発生するかをモニタリングする段階と、
    モニタリングの結果によって、前記ＩＰのそれぞれの動作状態を判断する段階と、
    前記ＩＰのそれぞれに判断された前記動作状態及び前記ＩＰのそれぞれの特性に相応する電力を供給する段階と、を含むＳｏＣの動作方法。
  21. 前記判断する段階は、
    前記少なくとも１つのＩＰ及び前記メモリ装置の間にデータ送受信が発生する場合を、前記ＩＰのノーマルオペレーションモードと判断する段階と、
    前記データ送受信が終了した時から前記ＩＰがパワーゲーティングされる時までを、前記ＩＰのスタンバイモードと判断する段階と、
    前記パワーゲーティングされた時点から前記ＩＰと前記メモリ装置との間のデータ送受信が発生して、電力が再び供給され始める時までを、前記ＩＰのスリープモードと判断する段階と、
    前記電力の供給が始まった時点から前記ＩＰに前記ノーマルオペレーションモードの電力に到るまでを、前記ＩＰのウェークアップモードと判断する段階と、を含む請求項２０に記載のＳｏＣの動作方法。
  22. 前記スタンバイモード及び前記スリープモードと判断する段階は、
    前記スタンバイモードの間の時間をカウントし、既定の臨界値と比較して、カウントされた期間が、前記臨界値以上であれば、前記ＩＰを前記スリープモードと判断し、前記カウントされた期間が、前記臨界値よりも小さければ、前記ＩＰを前記スタンバイモードと判断する請求項２１に記載のＳｏＣの動作方法。
  23. 少なくとも２つの前記ＩＰの臨界値は、
    互いに異なる請求項２２に記載のＳｏＣの動作方法。
  24. 前記臨界値は、
    それぞれの前記ＩＰのレイテンシ及び消費電力を最小化する値である請求項２２に記載のＳｏＣの動作方法。
  25. 前記電力を供給する段階は、
    前記ノーマルオペレーションモードでは、前記ＩＰに動作電力を供給し、前記スタンバイモードでは、前記ＩＰに動作電力よりも小さなスタンバイ電力を供給し、前記スリープモードでは、前記ＩＰに電力の供給を停止し、前記ウェークアップモードでは、前記ＩＰに前記スリープモードから前記動作電力に至るまで電力を漸次的に供給する請求項２１に記載のＳｏＣの動作方法。
  26. メモリ装置と通信することができる少なくとも２つのＩＰコア（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｃｏｒｅｓ）を含む装置の動作方法において、
    前記少なくとも２つのＩＰコアの各ＩＰコアと前記メモリ装置との間のデータトランザクションをモニタリングする段階と、
    前記モニタリングされたデータトランザクションに応答して、前記各ＩＰコアの状態を決定する段階と、
    前記各状態によって、前記ＩＰコアのそれぞれに供給される電力を個別的に制御する段階と、
    を含む装置の動作方法。
  27. 前記各ＩＰコアの状態を決定する段階は、
    各ＩＰコアに対して動作状態にあるか、スタンバイ状態にあるか、スリープ状態にあるか、及びウェークアップ状態にあるかを決定する段階を含む請求項２６に記載の装置の動作方法。
  28. 前記各ＩＰコアの状態を決定する段階は、
    １つのＩＰコア及び前記メモリ装置の間にデータトランザクションが行われる時、前記１つのＩＰコアの状態は、前記動作状態であると決定する段階を含む請求項２７に記載の装置の動作方法。
  29. 前記各ＩＰコアの状態を決定する段階は、
    １つのＩＰコア及び前記メモリ装置の間にデータトランザクションが行われず、前記１つのＩＰコア及び前記メモリ装置の間の直前のデータトランザクション以後、経過した時間区間が臨界値未満である時、前記１つのＩＰコアの状態は、前記スタンバイ状態であると判定する段階を含む請求項２７に記載の装置の動作方法。
  30. 前記各ＩＰコアの状態を決定する段階は、
    １つのＩＰコア及び前記メモリ装置の間にデータトランザクションが行われず、前記１つのＩＰコア及び前記メモリ装置の間の直前のデータトランザクション以後、経過した時間区間が臨界値よりも大きい時、前記１つのＩＰコアの状態は、前記スリープ状態であると判定する段階を含む請求項２７に記載の装置の動作方法。
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