KR20140040933A - 데이터 트랜잭션에 따라 전력공급을 제어하는 시스템-온-칩 및 그 동작방법 - Google Patents

데이터 트랜잭션에 따라 전력공급을 제어하는 시스템-온-칩 및 그 동작방법 Download PDF

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Abstract

시스템 온 칩 및 그 동작방법이 개시된다. 본 발명의 실시예들에 따른 복수의 IP(Intellectual Property)들, 메모리 장치 사이에 연결된 SoC의 동작방법은 상기 복수의 IP들 중 적어도 하나의 IP와 상기 메모리 장치 간에 데이터 트랜잭션이 발생하는지 모니터링하는 단계, 모니터링 결과에 따라 상기 IP 각각의 동작 상태를 판단하는 단계 및 상기 IP 각각에 판단된 상기 동작 상태에 상응하는 전력을 공급하는 단계를 포함한다.

Description

데이터 트랜잭션에 따라 전력공급을 제어하는 시스템-온-칩 및 그 동작방법{SYSTEM-ON-CHIP CONTROLLING POWER SUPPLY CORRESPOND TO DATA TRANSACTION AND OPERATING METHOD THEREOF}
본 발명은 SoC(System-On-Chip)에 관한 것으로, 보다 구체적으로는 SoC 내 지능소자들(Intellectual Properties) 각각의 소비전력을 제어하는 SoC, 그 동작방법에 관한 것이다.
SoC(System-on-Chip; 이하 SoC)는 기존의 여러 가지 기능을 가진 복잡한 시스템을 하나의 시스템으로 구현한 기술집약적 반도체 기술이다. SoC는 시스템 전체를 제어하는 프로세서와 그 프로세서에 의해서 제어되는 다양한 IP(Intellectual Properties: 이하 IP)로 구성된다. 여기서, IP라 함은 SoC에 집적될 수 있는 회로(circuit), 로직(logic), 또는 이들의 조합을 의미한다. 또한, 상기 회로 또는 상기 로직에는 코드(code)가 저장될 수 있다.
일반적으로 다양한 다수의 IP를 포함하는 SoC를 구비한 모바일 시스템은 배터리에 의해 동작하게 되므로 저전력 설계가 중요시된다. 상기 다수의 IP들은 그 기능에 따라 각각 노말 동작(Normal Operation) 상태일 수도 있고, 유휴(Idle) 상태일 수도 있는데 SoC는 각각의 상황에 동적으로 반응하여 전력을 공급한다.
각 IP에 대한 전력소비를 제어하기 위해, SoC는 미리 셋팅된 프로그램을 통해 소정의 상태가 되면 그 상태에 상응하는 동작을 수행하고, 상기 동작 수행을 위한 조정 및 처리시간을 위한 추가의 전력소비가 발생하였다. 이때 CPU(Central Processing Unit) 등의 프로세서가 관여하여 소비되는 전력을 줄이는데 한계가 있었다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는 프로세서의 개입없이 IP 각각의 데이터 트랜잭션에 따라 소비전력을 제어하는 SoC, 상기 SoC를 포함한 전자 시스템 및 그 전력제어방법을 제공하는 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치와 연결된 SoC(System-on-Chip)는 복수의 IP들(Intellectual Properties), 상기 복수의 IP들 중 어느 하나와 상기 메모리 장치 간의 데이터 트랜잭션 및 상기 IP의 특성에 따라 상기 IP 각각에 공급할 전력 각각을 제어하는 트랜잭션 유닛 및 상기 트랜잭션 유닛의 제어에 따라 상기 각 IP에 상기 전력을 공급하는 파워관리 집적회로를 포함한다.
상기 트랜잭션 유닛은 상기 어느 하나의 IP 및 상기 메모리 장치 간에 데이터 송수신이 발생하는 경우를 상기 IP의 노말 오퍼레이션 모드로 판단하고, 상기 데이터 송수신이 종료된 때부터 상기 IP가 파워 게이팅될 때까지를 상기 IP의 스탠바이 모드로 판단하며, 상기 파워 게이팅된 시점부터 상기 IP와 상기 메모리 장치간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단하고, 상기 전력 공급이 시작된 시점부터 상기 IP에 상기 노말 오퍼레이션 모드의 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단할 수 있다.
상기 트랜잭션 유닛은 상기 노말 오퍼레이션 모드에서는 상기 IP에 동작 전력을 공급하도록 제어하고, 상기 스탠바이 모드에서는 상기 IP에 동작 전력보다 작은 스탠바이 전력을 공급하도록 제어하며, 상기 슬립 모드에서는 상기 IP에 전력을 공급하지 않도록 제어하고, 상기 웨이크업 모드에서는 상기 IP에 상기 슬립 모드로부터 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급하도록 제어할 수 있다.
상기 트랜잭션 유닛은 상기 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교하여 카운트된 기간(period)이 상기 임계값보다 크면 상기 IP가 상기 스탠바이 모드에서 상기 슬립모드로 전환되도록 전력을 제어할 수 있다.
상기 임계값은 상기 IP 각각의 특성에 따라 다른 값일 수 있다.
상기 임계값은 상기 각 IP의 레이턴시 및 소비전력을 최소화하는 값일 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 다른 일 실시예에 따른 메모리 장치와 연결된 SoC(System-On-Chip)는 복수의 IP(Intellectual Property)들, 상기 복수의 IP들 중 어느 하나와 상기 메모리 장치 간의 데이터 트랜잭션을 모니터링하는 트랜잭션 모니터, 모니터링 결과에 따라 상기 IP 각각의 동작 상태를 판단하는 기간 검출부, 상기 IP 각각에 판단된 상기 동작 상태 및 상기 IP 각각의 특성에 상응하는 전력을 공급하도록 전력 제어신호를 생성하는 제어유닛 및 상기 전력 제어 신호에 따라 상기 각 IP에 해당 전력을 공급하는 파워관리 집적회로를 포함할 수 있다.
상기 기간 검출부는 상기 어느 하나의 IP 및 상기 메모리 장치 간에 데이터 송수신이 발생하는 경우를 상기 IP의 노말 오퍼레이션 모드로 판단하고, 상기 데이터 송수신이 종료된 때부터 상기 IP가 파워 게이팅될 때까지를 상기 IP의 스탠바이 모드로 판단하며, 상기 파워 게이팅된 시점부터 상기 IP와 상기 메모리 장치간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단하고, 상기 전력 공급이 시작된 시점부터 상기 IP에 상기 노말 오퍼레이션 모드의 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단할 수 있다.
상기 제어 유닛은 상기 노말 오퍼레이션 모드에서는 상기 IP에 동작 전력을 공급하고, 상기 스탠바이 모드에서는 상기 IP에 동작 전력보다 작은 스탠바이 전력을 공급하며, 상기 슬립 모드에서는 상기 IP에 전력공급을 정지하고, 상기 웨이크업 모드에서는 상기 IP에 상기 슬립 모드로부터 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급하도록 하는 상기 전력 제어 신호를 생성할 수 있다.
상기 기간 검출부는 상기 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교하여 카운트된 기간(period)이 상기 임계값 이상이면 상기 IP를 상기 스탠바이 모드에서 상기 슬립모드로 전환시키고, 상기 카운트된 기간이 상기 임계값보다 작으면 상기 IP를 계속 상기 스탠바이 모드로 판단할 수 있다.
상기 임계값은 상기 IP 각각의 특성에 따라 다른 값일 수 있다.
상기 임계값은 상기 각 IP의 레이턴시 및 소비전력을 최소화하는 값일 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 또다른 일 실시예에 따른 복수의 IP(Intellectual Property)들, 메모리 장치 사이에 연결된 SoC(System-on-Chip)의 동작방법은 상기 복수의 IP들 중 적어도 하나의 IP와 상기 메모리 장치 간에 데이터 트랜잭션이 발생하는지 모니터링하는 단계, 모니터링 결과에 따라 상기 IP 각각의 동작 상태를 판단하는 단계 및 상기 IP 각각에 판단된 상기 동작 상태 및 상기 IP 각각의 특성에 상응하는 전력을 공급하는 단계를 포함한다.
상기 판단하는 단계는 상기 어느 하나의 IP 및 상기 메모리 장치 간에 데이터 송수신이 발생하는 경우를 상기 IP의 노말 오퍼레이션 모드로 판단하는 단계, 상기 데이터 송수신이 종료된 때부터 상기 IP가 파워 게이팅될 때까지를 상기 IP의 스탠바이 모드로 판단하는 단계, 상기 파워 게이팅된 시점부터 상기 IP와 상기 메모리 장치간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단하는 단계 및 상기 전력 공급이 시작된 시점부터 상기 IP에 상기 노말 오퍼레이션 모드의 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단하는 단계를 포함한다.
상기 스탠바이 모드 및 상기 슬립 모드로 판단하는 단계는 상기 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교하여 카운트된 기간(period)이 상기 임계값 이상이면 상기 IP를 상기 슬립모드로 판단하고, 상기 카운트된 기간이 상기 임계값보다 작으면 상기 IP를 상기 스탠바이 모드로 판단할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 또다른 일 실시예에 따른 SoC는 복수의 IP들, 메인 메모리, 상기 메인 메모리를 제어하는 메모리 컨트롤러 및 상기 메모리 컨트롤러와 상기 IP들을 인터페이싱하여 상기 메인 메모리로부터 데이터를 송수신하는 메모리 버스를 포함하는 메모리 장치, 상기 메모리 버스에서 발생하는 상기 IP들과 상기 메인 메모리 간의 데이터 트랜잭션을 모니터링하고, 상기 메모리 버스가 송수신하는 상기 데이터를 기설정된 우선순위에 따라 입출력하는 QoS 인핸서 및 모니터링 결과 상기 데이터 트랜잭션의 발생여부에 따라 상기 IP들 각각의 동작상태를 판단하는 기간 검출부, 상기 각 IP의 동작 상태에 상응하는 전력을 공급하도록 각 전력 제어 신호를 생성하는 제어유닛 및 상기 각 전력 제어 신호에 따라 상응하는 전력을 상기 IP들 각각에 공급하는 파워관리 집적회로를 포함한다.
상기 QoS 인핸서는 상기 메모리 버스를 통해 송수신되는 데이터를 임시 저장하는 버퍼를 더 포함하여,상기 버퍼의 상기 데이터 트랜잭션을 모니터링할 수 있다.
상기 기간 검출부는 상기 버퍼에서 데이터 송수신이 발생하는 경우를 상기 IP의 노말 오퍼레이션 모드로 판단하고, 상기 버퍼에서 상기 데이터 송수신이 종료된 때부터 상기 IP가 파워 게이팅될 때까지를 상기 IP의 스탠바이 모드로 판단하며, 상기 IP가 상기 파워 게이팅된 시점부터 상기 IP와 상기 메모리 장치 간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단하고, 상기 IP에 상기 전력 공급이 시작된 시점부터 상기 IP가 상기 노말 오퍼레이션 모드의 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단할 수 있다.
상기 기간 검출부는 상기 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교하여 카운트된 기간(period)이 상기 임계값 이상이면 상기 IP를 상기 스탠바이 모드에서 상기 슬립모드로 전환시키고, 상기 카운트된 기간이 상기 임계값보다 작으면 상기 IP를 계속 상기 스탠바이 모드로 둘 수 있다.
본 발명의 실시예들에 따른 SoC(System on Chip)는 복수의 IP들이 있더라도 각각의 IP와 메모리 장치 간의 데이터 트랜잭션 발생에 따라 동작상태를 판단하여, 상기 동작상태에 적응적으로 전력 공급을 제어함으로써 SoC의 전력 소모를 최소화할 수 있다.
본 발명의 실시예들에 따른 SoC의 동작방법에 따르면, 복수의 IP들이 있더라도 각각의 IP와 메모리 장치 간의 데이터 트랜잭션 발생에 따라 동작상태를 판단하여, 상기 동작상태에 적응적으로 전력 공급을 제어함으로써 SoC의 전력 소모를 최소화할 수 있다.
또한 프로세서의 개입 없이 각 IP의 전력 공급을 제어할 수 있으므로 프로세서의 부하도 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 SoC(System-on-Chip)의 블록도이다.
도 2는 본 발명의 다른 일 실시예에 따른 SoC를 나타내는 블록도이다.
도 3은 본 발명의 또다른 일 실시예에 따른 SoC를 나타내는 블럭도이다.
도 4는 도 1의 각 IP들의 동작상태를 나타내는 스테이트 다이어그램이다.
도 5는 도 4에 도시된 스테이트 변화에 따른 소비전력을 나타낸 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 SoC(System-on-Chip)의 전력제어방법을 나타낸 흐름도이다.
도 7은 본 발명의 실시예들에 의한 SoC의 쓰레숄드 타임 변화에 따른 소비전력 및 레이턴시를 나타낸 그래프이다.
도 8은 본 발명의 또다른 일 실시예에 따른 SoC(System-on-Chip)의 전력제어방법을 나타낸 흐름도이다.
도 9는 본 발명의 실시예들에 따른 SoC를 포함하는 전자시스템의 블록도이다.
도 10은 본 발명의 실시 예들에 따른 SoC를 포함한 전자시스템의 블록도이다.
도 11은 본 발명의 실시 예들에 따른 SoC를 포함하는 컴퓨터 시스템의 일 실시예를 나타낸다.
도 12는 본 발명의 실시 예들에 따른 SoC를 포함하는 컴퓨터 시스템의 일 실시예를 나타낸다.
도 13은 본 발명의 실시예에 따른 SoC를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 14는 본 발명의 실시예에 따른 SoC를 포함하는 전자 시스템의 또 다른 실시 예를 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 SoC(System-on-Chip)의 블록도이다.
도 1을 참조하면, SoC(1)는 복수의 IP들(Intellectual Properties; 이하 IP, 10-1 내지 10-n), 트랜잭션 유닛(100) 및 PMIC(Power Management Integrated Circuit; 이하 PMIC, 20)을 포함한다. SoC(1)는 메모리 장치(30)와 연결되어, 호스트 또는 상기 IP들로부터의 적어도 하나의 요청에 따라 메모리 장치(30)와 데이터를 주고 받는다.
복수의 IP들(10-1 내지 10-n) 각각은 예를 들어 시스템 전체를 제어하는 프로세서 또는 그 프로세서에 의해서 제어되는 다양한 지능소자들 중 어느 하나일 수 있다. 지능소자는 예를 들면, CPU(Central Processing Unit), 상기 CPU에 포함된 복수의 코어들(cores) 각각, GPU(Graphic Processing Unit), MFC(Multi-Format Codec), 비디오 모듈(예컨대, 카메라 인터페이스(Camera Interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서(Video Processor), 또는 믹서(Mixer), 등), 오디오 시스템(Audio System), 드라이버(Driver), 디스플레이 드라이버(Display Driver), 휘발성 메모리(Volatile Memory Device), 비휘발성 메모리(Non-volatile Memory), 메모리 컨트롤러(Memory Controller), 캐시 메모리(Cache Memory), 시리얼 포트(Serial Port), 시스템 타이머(System Timer), 워치독타이머(Watch Dog Timer) 또는 아날로그-디지털 컨버터(Analog-to-Digital Converter) 등을 포함할 수 있다. 각각의 IP(10)들은 그 특성에 따라 서로 다른 소비전력을 갖기 때문에, PMIC(20)는 각 IP(10)의 특성에 따른 전력을 공급한다(P1 내지 Pn).
트랜잭션 유닛(100)은 복수의 IP들(10-1 내지 10-n)과 메모리 장치(30) 사이에 위치하여, 각 IP(10)와 메모리 장치(30) 간에 데이터 트랜잭션이 발생하는지 모니터링한다. 모니터링 결과 복수의 IP들 중 어느 하나와 메모리 장치 간의 동작상태 및 상기 IP들 각각의 특성(예를 들어 데이터가 간헐적으로 송수신하는지 여부, 공급 전력 특성 등을 포함)에 따라 상기 IP 각각에 공급할 전력 각각을 제어한다.
일례로 상기 트랜잭션 유닛(100)은 어느 하나의 IP(10-k) 및 메모리 장치(30) 간에 데이터 송수신이 발생하는 경우를 해당 IP(10-k)의 노말 오퍼레이션 모드로 판단할 수 있다. 그리고 데이터 송수신이 종료된 때부터 상기 IP(10-k)가 파워 게이팅될 때까지를 상기 IP(10-k)의 스탠바이 모드로 판단하며, 파워 게이팅된 시점부터 상기 IP(10-k)와 상기 메모리 장치(30) 간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단할 수 있다. 또한 새로운 데이터 송수신, 즉 데이터 트랜잭션 발생으로 인한 전력 공급이 시작된 시점부터 상기 IP(10-k)에 상기 노말 오퍼레이션 모드의 동작 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단할 수 있다.
PMIC(20)는 각 구성요소(10-1 내지 10-N, 100,30)에 연결되어 각 구성요소의 동작 또는 특성에 상응하도록 전력을 공급한다. 즉, 소정의 IP(10-k)에는 Pk의 전력을, 트랜잭션 유닛(100)에는 PT의 전력을, 메모리 장치(30)에는 PM의 젼력을 공급한다. 특히, PMIC(20)는 트랜잭션 유닛(100)의 제어에 따라 상기 각 IP에 전력을 공급하고, 이때 DVFS(Dynamic Voltage Frequency Scaling), 클락 게이팅(Clock Gating) 또는 파워 게이팅(Power Gating) 등의 기술을 이용하여 각 구성요소에 공급되는 전력을 제어할 수 있다. 설명의 편의를 위해 본 발명의 실시예들에서는 PMIC(20)에 의한 DVFS 기술이 적용되는 구간(노말 오퍼레이션 모드) 이외의 구간에 대한 전력 공급 제어만을 대상으로 설명하기로 한다.
일례로 PMIC(20)는 노말 오퍼레이션 모드에서 트랜잭션 유닛(100)의 제어에 따라 해당 IP에 동작 전력을 공급하고, 상기 스탠바이 모드에서는 트랜잭션 유닛(100)의 제어에 따라 해당 IP에 동작 전력보다 작은 스탠바이 전력을 공급할 수 있다. 또한 슬립 모드에서는 트랜잭션 유닛(100)의 제어에 따라 해당 IP에 전력을 공급하지 않을 수 있고, 웨이크업 모드에서는 트랜잭션 유닛(100)의 제어에 따라 전력 정지상태에서 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급할 수도 있다.
다른 일례로 트랜잭션 유닛(100)은 해당 IP의 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교할 수 있다. 트랜잭션 유닛(100)은 카운트된 기간(period)이 상기 임계값보다 크면 상기 IP가 상기 스탠바이 모드에서 상기 슬립모드로 전환되도록 PMIC(20)를 제어할 수 있다.
메모리 장치(30)는 데이터를 저장하기 위한 저장 장소로서, OS(Operating System), 각종 프로그램들, 및 각종 데이터를 저장할 수 있다. 메모리 장치(30)는 DRAM 일수 있으나, 이에 한정되는 것은 아니다. 예컨대, 메모리 장치(30)는 비휘발성 메모리 장치(플래시 메모리, PRAM, MRAM, ReRAM, 또는 FeRAM 장치)일 수도 있다. 본 발명의 다른 실시예에서는 메모리 장치(30)는 SoC(1) 내부에 구비되는 내장 메모리일 수 있다. 메모리 장치(30)는 PMIC(20)로부터 전력을 공급받아 CPU의 개입없이 트랜잭션 유닛(100)을 통해 데이터(DTk)를 송수신할 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 SoC의 블록도이다. 설명의 편의를 위해 도 1과의 차이점을 위주로 설명한다.
도 2를 참조하면, SoC(2)은 복수의 IP들(10-1 내지 10-n), 트랜잭션 유닛(100'), PMIC(20)를 포함할 수 있고, 메모리 장치(30)와 연결된다.
트랜잭션 유닛(100')은 트랜잭션 모니터(110), 기간 검출부(period detector, 120), 컨트롤 유닛(130)을 포함한다.
트랜잭션 모니터(110)는 메모리 장치(30)와 IP(10-1 내지 10-n) 사이에 위치하여, 메모리 장치(30)와 복수의 IP들 간에 데이터 트랜잭션이 있는지 모니터한다.
일 실시예로 트랜잭션 모니터(120)는 적어도 하나의 버퍼 또는 FIFO(First-In First-Out) 회로를 포함할 수 있다. 소정의 IP(10-k)와 메모리 장치(30) 간 데이터 트랜잭션이 발생할 경우 트랜잭션 모니터(120)에 메모리 장치(30)로부터 상기 IP(10-k)로 해당 데이터가 임시 저장되었다가 출력된다.
기간 검출부(120)는 모니터링 결과에 따라 상기 IP 각각의 동작 상태를 판단할 수 있다. 트랜잭션 모니터(110)는 새로운 데이터 송수신, 즉, 데이터 트랜잭션이 발생할 때마다 기간 검출부(120)로 알려준다. 기간 검출부(120)는 일례로 트랜잭션 모니터(110)가 새로운 데이터를 수신시작 시점마다 알림을 받을 수도 있고, 다른 일례로 트랜잭션 모니터(110)가 새로운 데이터를 수신시작 시점 및 수신종료 시점마다 알림을 받을 수도 있다.
기간 검출부(120)는 상기 알림을 기초로 해당 IP의 동작 상태를 판단할 수 있다. 예를 들어 기간 검출부(120)는 어느 하나의 IP(10-k) 및 메모리 장치(30) 간에 데이터 송수신이 발생하는 경우를 해당 IP(10-k)의 노말 오퍼레이션 모드로 판단할 수 있다. 그리고 데이터 송수신이 종료된 때부터 상기 IP(10-k)가 파워 게이팅될 때까지를 상기 IP(10-k)의 스탠바이 모드로 판단하며, 파워 게이팅된 시점부터 상기 IP(10-k)와 상기 메모리 장치(30) 간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단할 수 있다. 또한 새로운 데이터 송수신, 즉 데이터 트랜잭션 발생으로 인한 전력 공급이 시작된 시점부터 상기 IP(10-k)에 상기 노말 오퍼레이션 모드의 동작 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단할 수 있다.
다른 일례로, 기간 검출부(120)는 해당 IP(10-k)가 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값(Th)을 비교할 수 있다. 이때 카운트된 기간(period,t)이 상기 임계값(Th) 이상(t≥Th)이면 상기 IP(10-k)를 슬립모드로 판단할 수 있다. 그러나 카운트된 기간이 상기 임계값(Th)보다 작으면(t<Th) 상기 IP(10-k)를 스탠바이 모드로 판단할 수 있다. 설명의 편의를 위해 임계값에 대한 자세한 설명은 도 6 내지 도 8에서 하기로 한다.
제어 유닛(130)은 기간 검출부(120)로부터 상기 IP 각각에 판단된 동작 상태 및 상기 IP 각각의 특성에 상응하는 전력을 공급하도록 전력 제어신호(CON)를 생성할 수 있다. 일례로 제어 유닛(130)은 노말 오퍼레이션 모드에서는 해당 IP에 동작 전력을 공급하고, 스탠바이 모드에서는 해당 IP에 동작 전력보다 작은 스탠바이 전력을 공급하도록 하는 전력 제어 신호(CON)를 생성할 수 있다. 또한 슬립 모드에서는 해당 IP에 전력공급을 정지하고, 웨이크업 모드에서는 해당 IP에 상기 슬립 모드로부터 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급하도록 하는 상기 전력 제어 신호를 생성할 수 있다.
PMIC(20)는 각 구성요소(10-1 내지 10-N, 100,30)에 연결되어 각 구성요소의 동작상태 및/또는 특성에 상응하는 전력을 공급한다. 즉, 소정의 IP(10-k)에는 Pk의 전력을, 트랜잭션 모니터(110)에는 PT1의 전력을, 기간 검출부(120)에는 PT2의 전력을, 제어 유닛(130)에는 PT3의 전력을, 그리고 메모리 장치(30)에는 PM의 젼력을 공급한다. 특히, PMIC(20)는 제어 유닛(130)의 제어(예를 들면 전력 제어 신호(CON))에 따라 상기 각 IP에 전력을 공급하고, 이때 DVFS(Dynamic Voltage Frequency Scaling), 클락 게이팅(Clock Gating) 또는 파워 게이팅(Power Gating) 등의 기술을 이용하여 각 구성요소에 공급되는 전력을 제어할 수 있다. 실시예에 따라 전력 제어 신호(CON)는 복수의 IP들 각각에 공급될 전력 제어 정보를 모두 포함할 수도 있고, 그 중 일부 IP들의 정보만 포함할 수도 있다. 설명의 편의를 위해 본 발명의 실시예들에서는 PMIC(20)에 의한 DVFS 기술이 적용되는 구간(노말 오퍼레이션 모드) 이외의 구간에 대한 전력 공급 제어만을 대상으로 설명하기로 한다.
일례로 PMIC(20)는 노말 오퍼레이션 모드에서 제어 유닛(130)의 제어에 따라 해당 IP에 동작 전력을 공급하고, 상기 스탠바이 모드에서는 제어 유닛(130)의 제어에 따라 해당 IP에 동작 전력보다 작은 스탠바이 전력을 공급할 수 있다. 또한 슬립 모드에서는 제어 유닛(130)의 제어에 따라 해당 IP에 전력을 공급하지 않을 수 있고, 웨이크업 모드에서는 제어 유닛(130)의 제어에 따라 전력 정지상태에서 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급할 수도 있다.
도 3은 본 발명의 다른 일 실시예에 따른 SoC를 나타내는 블럭도이다.
도 3을 참조하면, SoC(3)는 복수의 IP들(10-1 내지 10-n),메모리 장치(30), 업사이저(Upsizer, 51), 모뎀(Modem, 53), 비동기 브릿지(Async Bridge, 111), QoS 인핸서(QoS Enhancer, 112), 기간 검출부(120) 및 제어 유닛(130)을 포함한다.
복수의 IP들(10-1 내지 10-n) 각각은 예를 들어 시스템 전체를 제어하는 프로세서 또는 그 프로세서에 의해서 제어되는 다양한 지능소자들 중 어느 하나일 수 있다. 지능소자는 예를 들면, CPU(Central Processing Unit, 40), GPU(Graphic Processing Unit) 등을 포함할 수 있다.
메모리 장치(30)는 데이터를 저장하는 메인 메모리(33), 메인 메모리(33)에 대한 액세스를 제어하는 메모리 컨트롤러(32) 및 메모리 컨트롤러(32)와 외부(예를 들면 QoS 인핸서(112))를 인터페이싱하여, 상기 메인 메모리(33)로부터 데이터를 송수신하는 메모리 버스(31)를 포함할 수 있다.
모뎀(53)은 SoC(3) 외부로부터의 신호를 수신하여 변조하거나, SoC(3) 내부에서 생성된 신호를 복조하여 송신할 수 있다.
업사이저(51)는 변조된 신호 또는 복조할 신호를 외부의 출력에 맞게 사이즈를 조정할 수 있다.
비동기 브릿지(111)는 SoC(3) 내부의 클락에 기초하여 변조된 신호 또는 복조할 신호의 클락의 동기를 조정할 수 있다.
QoS 인핸서(Quality-of-Service Enhancer, 112)는 SoC(3) 내에서 데이터의 특성에 따라 처리 동작 순서를 조정하여 SoC(3)의 서비스 품질을 보장할 수 있다. 보다 구체적으로 말하면, QoS 인핸서(112)는 메모리 버스(31)에서 발생하는 각 IP들(10-1 내지 10-n 각각)과 메인 메모리(33) 간의 데이터 트랜잭션을 모니터링하고, 메모리 버스(31)가 송수신하는 데이터를 기설정된 우선순위에 따라 비동기브릿지(111)로 입출력할 수 있다.
일례로 QoS 인핸서(112)는 메모리 버스(31)를 통해 송수신되는 데이터를 임시 저장하는 버퍼를 더 포함할 수 있다. 소정의 IP(10-k)와 메모리 장치(30) 간 데이터 트랜잭션이 발생할 경우, QoS 인핸서(112)는 새로운 데이터가 발생할 때마다 메모리 장치(30)로부터 해당 데이터를 수신하여 임시 저장할 수 있다. 즉, QoS 인핸서(112)는 상기 버퍼에 새로운 데이터가 임시 저장되어 있는지 여부로 데이터 트랜잭션 발생 중인지 모니터링 할 수 있다.
기간 검출부(120)는 모니터링 결과에 따라 상기 IP 각각의 동작 상태를 판단할 수 있다. 트랜잭션 모니터(110)는 새로운 데이터 송수신, 즉, 데이터 트랜잭션이 발생할 때마다 기간 검출부(120)로 알려준다. 기간 검출부(120)는 일례로 트랜잭션 모니터(110)가 새로운 데이터를 수신시작 시점마다 알림을 받을 수도 있고, 다른 일례로 트랜잭션 모니터(110)가 새로운 데이터를 수신시작 시점 및 수신종료 시점마다 알림을 받을 수도 있다.
기간 검출부(120)는 상기 알림을 기초로 해당 IP의 동작 상태를 판단할 수 있다. 예를 들어 기간 검출부(120)는 어느 하나의 IP(10-k) 및 메모리 장치(30) 간에 데이터 송수신이 발생하는 경우를 해당 IP(10-k)의 노말 오퍼레이션 모드로 판단할 수 있다. 그리고 데이터 송수신이 종료된 때부터 상기 IP(10-k)가 파워 게이팅될 때까지를 상기 IP(10-k)의 스탠바이 모드로 판단하며, 파워 게이팅된 시점부터 상기 IP(10-k)와 상기 메모리 장치(30) 간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단할 수 있다. 또한 새로운 데이터 송수신, 즉 데이터 트랜잭션 발생으로 인한 전력 공급이 시작된 시점부터 상기 IP(10-k)에 상기 노말 오퍼레이션 모드의 동작 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단할 수 있다.
다른 일례로, 기간 검출부(120)는 해당 IP(10-k)가 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값(Th)을 비교할 수 있다. 이때 카운트된 기간(period,t)이 상기 임계값(Th) 이상(t≥Th)이면 상기 IP(10-k)를 슬립모드로 판단할 수 있다. 그러나 카운트된 기간이 상기 임계값(Th)보다 작으면(t<Th) 상기 IP(10-k)를 스탠바이 모드로 판단할 수 있다. 설명의 편의를 위해 임계값에 대한 자세한 설명은 도 6 내지 도 8에서 하기로 한다.
제어 유닛(130)은 기간 검출부(120)로부터 상기 IP 각각에 판단된 동작 상태에 상응하는 전력을 공급하도록 전력 제어신호(CON)를 생성할 수 있다. 일례로 제어 유닛(130)은 노말 오퍼레이션 모드에서는 해당 IP에 동작 전력을 공급하고, 스탠바이 모드에서는 해당 IP에 동작 전력보다 작은 스탠바이 전력을 공급하도록 하는 전력 제어 신호(CON)를 생성할 수 있다. 또한 슬립 모드에서는 해당 IP에 전력공급을 정지하고, 웨이크업 모드에서는 해당 IP에 상기 슬립 모드로부터 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급하도록 하는 상기 전력 제어 신호를 생성할 수 있다.
PMIC(20)는 각 구성요소(10-1 내지 10-N, 100,30)에 연결되어 각 구성요소의 동작 또는 특성에 상응하여 전력을 공급한다. 특히, PMIC(20)는 제어 유닛(130)의 제어에 따라 상기 각 IP에 전력을 공급하고, 이때 DVFS(Dynamic Voltage Frequency Scaling), 클락 게이팅(Clock Gating) 또는 파워 게이팅(Power Gating) 등의 기술을 이용하여 각 구성요소에 공급되는 전력을 제어할 수 있다. 설명의 편의를 위해 본 발명의 실시예들에서는 PMIC(20)에 의한 DVFS 기술이 적용되는 구간(노말 오퍼레이션 모드) 이외의 구간에 대한 전력 공급 제어만을 대상으로 설명하기로 한다.
일례로 PMIC(20)는 노말 오퍼레이션 모드에서 제어 유닛(130)의 제어에 따라 해당 IP에 동작 전력을 공급하고, 상기 스탠바이 모드에서는 제어 유닛(130)의 제어에 따라 해당 IP에 동작 전력보다 작은 스탠바이 전력을 공급할 수 있다. 또한 슬립 모드에서는 제어 유닛(130)의 제어에 따라 해당 IP에 전력을 공급하지 않을 수 있고, 웨이크업 모드에서는 제어 유닛(130)의 제어에 따라 전력 정지상태에서 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급할 수도 있다.
도 4는 도 1의 각 IP들의 동작상태를 나타내는 스테이트 다이어그램이고, 도 5는 도 4에 도시된 스테이트 변화에 따른 소비전력을 나타낸 타이밍도이다.
복수의 IP들(10-1 내지 10-n) 각각은 4개의 동작상태 중 어느 하나의 상태일 수 있다. 도 4 및 도 5를 참고하면, 노말 오퍼레이션 모드(Normal Operation, M0)는 IP(10-k)와 메모리 장치(30) 간에 데이터 트랜잭션이 발생하는 동안을 말하고, 동작 정도에 따라 동작전력을 기준으로 근소한 차이로 변할 수 있다(fluctuating).
스탠바이 모드(Stand-By, M1)는 IP(10-k)와 메모리 장치(30) 간에 새로운 데이터 송수신이 없어 데이터 트랜잭션이 종료한 시점부터 클락 게이팅(clock gating)을 거쳐 IP(10-k)가 파워 게이팅(Power gating)되는, 즉 파워 다운(Power Down)되는 시점까지를 말한다. 기간 검출부(120)는 스탠바이 모드가 시작된 시점부터 IP가 파워다운되는 시점까지의 기간(period, t)을 카운팅한다. 카운팅된 기간(t)을 임계값(Threshold)과 비교하여 슬립 모드로 전환할지 여부를 판단한다.
슬립 모드(Sleep, M2)는 IP(10-k)가 파워 다운되어 있는 동안을 말한다. 이때 IP(10-k)에는 전력공급이 정지된다.
웨이크업 모드(Wake-Up, M3)는 IP와 메모리 장치 간에 새로운 데이터가 발생하여 파워 온(Power-On)된 시점부터 동작에 충분한 클락, 전력을 회복할 때까지의 중간 단계를 말한다. 즉, IP(10-k)가 파워다운된 상태에서 갑자기 동작전력을 공급할 경우 써지(Surge) 전압이 발생할 수 있으므로, 파워다운 상태에서 동작전압에 이를 때까지 점차적으로 전력을 공급할 수 있다. 한편, 기간 검출부(120)는 IP의 이전 사이클(previous cycle)에서 저장해두었던 기간(t) 정보를 리셋한다.
IP(10-k)는 새로운 데이터가 발생한 후 동작 전력을 충분히 회복하면, 노말 오퍼레이션 모드(M0)에서 동작을 시작한다.
도 6은 본 발명의 일 실시예에 따른 SoC(System-on-Chip)의 전력제어방법을 나타낸 흐름도이다. 여기서 스탠바이 모드의 기간(t)과 비교되는 임계값(Th)은 각 IP마다 적응적으로 기설정된 값이라고 하자. 상기 임계값은 IP 및 SoC의 각 특성에 기초하여 설계자에 의해 설정된 값일 수 있다.
도 6을 참고하면, 먼저 IP(10-k)가 메모리 장치(30)와 데이터 송수신을 계속하여 노말 오퍼레이션 모드(M0)에 있다(S10). 상기 데이터 송수신이 일정시간 발생하지 않아 데이터 트랜잭션이 종료하면(S11), IP(10-k)는 스탠바이 모드(M2)가 된다(S12). SoC(100)는 상기 IP(10-k)가 스탠바이 모드(M2)에 들어간 시점부터(S13) 기간(t)을 카운트하여, 카운트된 기간(t)이 상기 기설정된 임계값(Th)보다 작고, 새로운 데이터 발생이 없으면(S15) 계속 스탠바이 모드(M1)로 판단한다. 한편, IP가 스탠바이 모드라 하여도 새로운 데이터가 발생되면(S15), 다시 노말 오퍼레이션 모드(M0)로 판단한다.
그러나 카운트된 기간(t)이 상기 기설정된 임계값(Th) 이상이면, 스탠바이 모드(M1)가 아닌 슬립 모드(M2)로 전환한다(S16). 슬립 모드에서 IP는 파워 오프상태에 있다가, 새로운 데이터가 발생하면(S17) 상기 IP에 다시 전력이 점차적으로 공급되고 이전에 카운트한 기간(t)은 리셋된다(S18). 이때 IP의 전력이 동작 전력에 충분히 이를 때까지(S20) 상기 IP는 웨이크업 모드(M3)로 판단된다.
그 결과, 복수의 IP들이 있더라도 각각의 IP와 메모리 장치 간의 데이터 트랜잭션 발생에 따라 동작상태를 판단하여, 상기 동작상태에 적응적으로 전력 공급을 제어함으로써 SoC의 전력 소모를 최소화할 수 있다. 나아가 CPU나 DSP 등 다른 IP의 개입 없이 각 IP의 전력 공급을 제어할 수 있으므로 SoC의 전력 소모를 절감할 수 있을 뿐 아니라, CPU나 DSP 등의 부하도 줄일 수 있는 효과가 있다.
도 7은 본 발명의 실시예들에 의한 SoC의 쓰레숄드 타임 변화에 따른 소비전력 및 레이턴시를 나타낸 그래프이다.
SoC(100)가 웨이크업 모드인 기간, 즉, 웨이크업 타임은 나노 초(ns)에서 마이크로 초(ms)일 수 있다. 웨이크업 타임의 길이는 파워 게이팅하는 아날로그 파워 스위치의 라이징 타임에 기초한다. 일례로 임계값(Th)이 작은 값으로 설정될 경우, 웨이크업 모드인 기간이 불필요하게 증가할 수 있어 소모전력은 증가할 수 있다. 다른 일례로 임계값(Th)이 큰 값으로 설정될 경우, 소모전력이 줄어들지 않을 수 있다. 따라서 임계값(Th)을 적절히 조절하여 설정할 필요가 있다.
도 7을 참조하면, 소모전력의 그래프는 임계값에 대해 최소값을 갖는 아래로 볼록한 곡선의 형태를 가진다. SoC(100) 및 IP(10-k)의 소비전력이 작을수록 배터리 성능이 향상될 수 있으므로 최소 소비전력값을 가지는 임계값(Th)이 필요하다.
일례로 도 7에 도시된 최소 임계값(ThOP)은 다음 수학식 1 내지 수학식 3에 따라 구할 수 있다.
Figure pat00001
수학식 1은 SoC의 전력소모량을 나타낸 것이다. 즉, SoC(100)의 현재 소비전력
Figure pat00002
은 수학식 1과 같이, 이전 사이클에서의 소비전력
Figure pat00003
에 복수의 IP들 각각의 현재 소비전력
Figure pat00004
들을 더한 값과 같다. 상기 수학식 1에서 i는 IP들 각각의 인덱스, N는 IP들의 개수,
Figure pat00005
은 소비전력을 말한다.
Figure pat00006
은 각 IP들의 동작상태에 따른 소비전력들을 나타낸 것으로 수학식 2에 따른다.
Figure pat00007
이때
Figure pat00008
Figure pat00009
,
Figure pat00010
,
Figure pat00011
는 각각 노말 오퍼레이팅 모드, 스탠바이 모드, 슬립 모드 및 웨이크업 모드에 상응하는 소비전력을 말한다. SoC(100)는, 도 7에 도시된 바와 같이, 복수의 IP들 각각의 동작상태에 따라 상기 4개의 값들 중 해당 상태의 값을 선택하여 공급될 전력량을 제어한다. 상기 4개의 값들 각각은 복수의 IP들 각각의 특성에 따라 다른 값을 가질 수 있다. 예를 들어 제1 IP의
Figure pat00012
Figure pat00013
,
Figure pat00014
,
Figure pat00015
와 제2 IP의
Figure pat00016
Figure pat00017
,
Figure pat00018
,
Figure pat00019
는 서로 다른 값을 가질 수 있다.
수학식 1 및 수학식 2에 따라 소비 전력을 최소화하는 임계값(Th)을 구하기 위해 비용함수를 수학식 3과 같이 정한다.
Figure pat00020
한편 임계값(Th)이 증가할수록, SoC(100)의 레이턴시(latency)는 점점 줄어드는 곡선으로 도시된다. 그러나, SoC(100) 또는 IP(10-k)의 특성에 각각 상응하는 제약 레이턴시(constraint of latency)가 존재한다. 따라서, 임계값(Th)은 제약 레이턴시(Tlim)보다 작은 레이턴시를 갖도록 설정되어야 한다.
Figure pat00021
수학식 4에서 Cl은 레이턴시의 변동평균값, P는 요청들에 대한 타임 슬롯의 수, Lk는 요청들을 각 IP에서 프로세싱하기 위한 레이턴시, Tlim은 제약 레이턴시를 말한다. 상기 수학식 4를 현재 레이턴시값에 대해 정리하면, 수학식 5와 같다.
Figure pat00022
즉, 각 IP의 레이턴시(Lk)는 노말 오퍼레이팅 모드 기간(TOP ,i) 및 웨이크업 모드 기간(TWU ,i)의 합으로 표현한다. 이때 i는 각 IP의 인덱스로 1 이상의 자연수이다. 그리고 상기 각 IP의 레이턴시(Lk)들 중의 최대 레이턴시값이 SoC(100)를 포함한 시스템 전체의 레이턴시로 작용하기 때문에 최대 레이턴시(Lk)로 한다.수학식 3 내지 수학식 5에 기초하여 도 7에 따라 컴퓨터 시뮬레이션을 할 경우, 임계값(Th) 변화에 대한 소비전력 및 레이턴시의 관계를 구할 수 있다. 다양한 실시예에 따라 IP 각각의 데이터 트랜잭션 특성에 기초하여 임계값(Th) 변화에 대한 소비전력 및 레이턴시의 관계 그래프는 다양한 형태를 가질 수 있다. 일 실시예로 레이턴시 곡선은 도 7에 도시된 바와 같이 임계값(Th)이 증가할수록 레이턴시가 줄어드는 곡선으로 나타날 수 있다.
따라서, 최적 임계값은 SoC(100) 전체의 상기 레이턴시(Lk) 및 소비전력 을 고려하여 설정되어야 한다. 즉, 최적 임계값(ThOP)은 제약 레이턴시보다 작은 레이턴시를 가지면서, 최소 소비전력을 갖는 스탠바이 모드에서의 기간(t) 값으로 설정될 수 있다.
도 8은 본 발명의 또다른 일 실시예에 따른 SoC(System-on-Chip)의 전력제어방법을 나타낸 흐름도이다.도 8을 참조하면, SoC(100)는 SoC(100) 전체의 상기 레이턴시(Lk) 및 소비전력을 고려하여 설정된 최적 임계값을 기준으로 동작한다고 하자.
먼저 IP(10-k)가 메모리 장치(30)와 데이터 송수신을 계속하여 노말 오퍼레이션 모드(M0)에 있다(S110). 상기 데이터 송수신이 일정시간 발생하지 않아 데이터 트랜잭션이 종료하면(S111), IP(10-k)는 스탠바이 모드(M2)가 된다(S112). SoC(100)는 상기 IP(10-k)가 스탠바이 모드(M2)에 들어간 시점부터(S113) 기간(t)을 카운트한다. 이때 IP(10-k)의 레이턴시가 제약 레이턴시(Const)보다 크면(S114) 임계값을 수정하고(S115), 제약 레이턴시(Const)이하이면(S114), 기설정된 해당 임계값을 수정없이 그대로 쓴다. 카운트된 기간(t)이 상기 기설정된 임계값(Th)보다 작고(S116), 새로운 데이터 발생이 없으면(S117) 계속 스탠바이 모드(M1)로 판단한다. 한편, IP가 스탠바이 모드라 하여도 새로운 데이터가 발생되면(S117), 다시 노말 오퍼레이션 모드(M0)로 판단한다.
그러나 카운트된 기간(t)이 상기 기설정된 임계값(Th) 이상이면(S116), 스탠바이 모드(M1)가 아닌 슬립 모드(M2)로 전환한다(S118). 슬립 모드에서 IP는 파워 오프상태에 있다가, 새로운 데이터가 발생하면(S119) 상기 IP에 다시 전력이 점차적으로 공급되고 이때 IP의 전력이 동작 전력에 충분히 이를 때까지(S121) 상기 IP는 웨이크업 모드(M3)로 판단된다(S120). 이때 상기 IP에 대해 현재 사이클에서 저장했던 기간(t) 값은 리셋한다.
그 결과, 복수의 IP들이 있더라도 각각의 IP와 메모리 장치 간의 데이터 트랜잭션 발생에 따라 동작상태를 판단하여, 상기 동작상태에 적응적으로 전력 공급을 제어함으로써 SoC의 전력 소모를 최소화할 수 있다. 나아가 CPU나 DSP 등 다른 IP의 개입 없이 각 IP의 전력 공급을 제어할 수 있으므로 SoC의 전력 소모를 절감할 수 있을 뿐 아니라, CPU나 DSP(Digital Signal Processor) 등의 부하도 줄일 수 있는 효과가 있다.
도 9는 본 발명의 실시예들에 따른 SoC를 포함하는 전자시스템의 블록도이다.
도 9를 참조하면, 전자 시스템(200)은 CPU(210), PMIC(220), GPU(230), 트랜잭션 유닛(100), 모뎀(240), 외부의 디스플레이 장치(201)와 인터페이스하는 디스플레이 컨트롤러(250), 메모리(260), 외부 메모리 장치(202)와 인터페이스하는 외부 메모리 컨트롤러(270) 및 메모리 버스를 포함한다.
SoC(200)의 동작을 전반적으로 제어할 수 있는 CPU(210)는 각 구성요소(elements ; 220,230,100,240,250,260,270)의 동작을 제어할 수 있다. 예컨대, CPU(210)는 복수의 IP들 중 어느 하나에 포함될 수 있고, CPU(210)를 제외한 다른 IP들(예를 들어 220,230,240,250,260,270 등)에 대한 전력 공급을 제어할 경우, CPU(210)는 이에 개입하지 않을 수 있다.
모뎀(240)은 SoC(200) 외부로부터의 신호를 수신하여 변조하거나, SoC(200) 내부에서 생성된 신호를 복조하여 외부로 송신할 수 있다. 외부의 요청에 따라 모뎀(240)을 통해 데이터 트랜잭션이 간헐적로 발생할 수 있다.
외부 메모리 컨트롤러(270)는 SoC(200)에 연결된 외부 메모리 장치(202)로부터 데이터를 송수신할 때 메모리 액세스를 제어할 수 있다. 외부 메모리 장치(202)에 저장된 프로그램들 및/또는 데이터는 필요에 따라 CPU(210) 또는 GPU(230) 내 메모리, 또는 메모리(260)에 로드(load)될 수 있다. 외부 메모리 장치(202)는 데이터를 저장하기 위한 장소로서, OS(Operating System), 각종 프로그램들, 및 각종 데이터를 저장할 수 있다. 외부 메모리 장치(202)는 DRAM과 같은 휘발성 메모리 또는 비휘발성 메모리 장치(플래시 메모리, PRAM, MRAM, ReRAM, 또는 FeRAM 장치)일 수도 있다. 본 발명의 다른 실시 예에서는 외부 메모리 장치(260)는 SoC(200) 내부에 구비되는 내장 메모리일 수 있다.
GPU(230)는 그래픽 처리와 관련된 프로그램 명령들을 읽고 수행할 수 있다. GPU(230)는 외부 메모리 장치(202)로부터 외부 메모리 컨트롤러(270)를 통해 리드(Read)된 그래픽 데이터를 수신하거나, GPU(230)에 의해 처리된 그래픽 데이터를 외부 메모리 컨트롤러(270)를 통해 외부 메모리 장치(202)에 라이트(Write)할 수 있다.
메모리(260)는 영구적인 프로그램들 및/또는 데이터를 저장하는 ROM(Read-Only Memory) 및, 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있는 RAM(Random-Access Memory)을 포함한다. ROM은 EPROM(erasable programmable read-only memory) 또는 EEPROM(electrically erasable programmable read-only memory)으로 구현될 수 있다. RAM은 DRAM(dynamic RAM) 또는 SRAM(static RAM)으로 구현될 수 있고, 예컨대, 외부 메모리 장치(202)에 저장된 프로그램들 및/또는 데이터를 CPU(210)의 제어 또는 ROM에 저장된 부팅 코드(booting code)에 따라 일시적으로 저장할 수도 있다.
트랜잭션 유닛(100)은 각각의 IP들(element; 201, 220, 230, 240, 250)의 데이터 트랜잭션을 모니터링 하여, 해당 IP의 동작상태 및 해당 IP의 특성에 따라 전력 공급을 제어할 수 있다.
PMIC(220)는 트랜잭션 유닛(100)의 상기 제어에 따라 해당 IP 각각으로 전력을 공급한다.
도 10은 본 발명의 실시예에 따른 SoC를 포함하는 전자 시스템의 일 실시예를 나타낸다.
도 10을 참조하면, 반도체 시스템(300)은 본 발명의 실시예들에 따른 SoC(200), 안테나(301), 무선 송수신기(303), 입력 장치(305), 및 디스플레이(307)를 포함한다.
무선 송수신기(303)는 안테나(301)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(303)는 안테나(301)를 통하여 수신된 무선 신호를 SoC(200)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, SoC(200)는 무선 송수신기(303)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(307)로 전송할 수 있다. 또한, 무선 송수신기(303)는 SoC(200)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(301)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(305)는 SoC(200)의 동작을 제어하기 위한 제어 신호 또는 SoC(200)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 실시예에 따른 SoC를 포함하는 컴퓨터 시스템의 일 실시예를 나타낸다.
도 11을 참조하면, 본 발명의 실시예에 따른 SoC(10)를 포함하는 컴퓨터 시스템(500)는 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(400)은 SoC(200), 메모리 장치(401)와 메모리 장치(401)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(402), 디스플레이(403) 및 입력 장치(404)를 포함한다.
SoC(200)는 입력 장치(404)를 통하여 입력된 데이터에 따라 메모리 장치(401)에 저장된 데이터를 디스플레이(403)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(404)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. SoC(200)는 컴퓨터 시스템(400)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(402)의 동작을 제어할 수 있다.
실시 예에 따라 메모리 장치(401)의 동작을 제어할 수 있는 메모리 컨트롤러(402)는 SoC(200)의 일부로서 구현될 수 있고 또한 SoC(200)와 별도의 칩으로 구현될 수 있다.
도 12는 본 발명의 실시예에 따른 SoC를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 12를 참조하면, 본 발명의 실시예에 따른 SoC(200)를 포함하는 컴퓨터 시스템(500)은 이미지 처리 장치(image process device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트폰으로 구현될 수 있다.
컴퓨터 시스템(500)은 SoC(200), 메모리 장치(501)와 메모리 장치(501)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(502)를 포함한다. 또한, 컴퓨터 시스템(500)은 이미지 센서(503) 및 디스플레이(504)를 더 포함한다.
컴퓨터 시스템(500)의 이미지 센서(503)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 SoC(200) 또는 메모리 컨트롤러(502)로 전송된다. SoC(200)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(504)를 통하여 디스플레이 되거나 또는 메모리 컨트롤러(502)를 통하여 메모리 장치(501)에 저장될 수 있다.
또한, 메모리 장치(501)에 저장된 데이터는 SoC(200) 또는 메모리 컨트롤러(502)의 제어에 따라 디스플레이(604)를 통하여 디스플레이 된다. 실시 예에 따라 메모리 장치(501)의 동작을 제어할 수 있는 메모리 컨트롤러(502)는 SOC(200)의 일부로서 구현될 수 있고 또한 SoC(200)와 별개의 칩으로 구현될 수 있다.
도 13은 본 발명의 실시예에 따른 SoC를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 13을 참조하면, 메모리 시스템(600)은 SSD(solid state drive)와 같은 데이터 처리 장치로 구현될 수 있다.
메모리 시스템(600)은 다수의 메모리 장치들(601), 다수의 메모리 장치들(601) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(602), DRAM과 같은 휘발성 메모리 장치(603), 메모리 컨트롤러(602)와 호스트(604) 사이에서 주고받는 데이터를 휘발성 메모리 장치(603)에 저장하는 것을 제어하는 SoC(200)를 포함할 수 있다.
도 14는 본 발명의 실시예에 따른 SoC를 포함하는 전자 시스템의 또 다른 실시 예를 나타내는 블록도이다.
도 14를 참조하면, 전자 시스템(700)은 휴대용 장치로 구현될 수 있다. 휴대용 장치(700)는 이동 전화기, 스마트 폰(smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP (portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
전자 시스템(700)은 프로세서(790), 파워 소스(710), 저장 장치(720), 메모리(730), 입출력 포트들(740), 확장 카드(750), 네트워크 장치(760), 및 디스플레이(770)를 포함한다. 실시 예에 따라. 전자 시스템(700)은 카메라 모듈(780)을 더 포함할 수 있다.
프로세서(790)는 도 1에 도시된 SoC(1)를 의미한다. 프로세서(790)는 멀티-코어 프로세서일 수 있다.
프로세서(790)는 구성 요소들(elements; 710~790) 중에서 적어도 하나의 동작을 제어할 수 있다.
파워 소스(710)는 구성 요소들(710~790) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.
저장 장치(720)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
메모리(730)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있으며, 도 1의 메모리 장치(30)에 해당할 수 있다. 실시 예에 따라, 메모리(730)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 프로세서(790)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 프로세서(790)와 메모리(730) 사이에 구현될 수 있다.
입출력 포트들(740)은 전자 시스템(700)으로 데이터를 전송하거나 또는 전자 시스템(700)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트들(740)은 컴퓨터 마우스와 같은 포인팅 장치 (pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(750)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(750)는 SIM(Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드일 수 있다.
네트워크 장치(760)는 전자 시스템(700)을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이(770)는 저장 장치(720), 메모리(730), 입출력 포트들(740), 확장 카드(750), 또는 네트워크 장치(760)로부터 출력된 데이터를 디스플레이할 수 있다. 카메라 모듈(780)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(780)로부터 출력된 전기적인 이미지는 저장 장치(720), 메모리(730), 또는 확장 카드(750)에 저장될 수 있다. 또한, 카메라 모듈 (780)로부터 출력된 전기적인 이미지는 디스플레이(720)를 통하여 디스플레이될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1,2,3 : SoC
10-1 내지 10-n : IP
20 : PMIC
30 : MEMORY DEVICE 31 : Memory Bus
32 : Memory Controller 33 : Main Memory
100 : Transaction Unit
110 : Transaction Monitor 120 : Period Detector
130 : Control Unit
111 : Async Bridge 112 : QoS Enhancer
51 : Upsizer 53 : Modem
300, 700 : 전자 시스템 400 : 반도체 시스템
500,600 : 컴퓨터 시스템

Claims (20)

  1. 메모리 장치와 연결된 SoC(System-on-Chip)에 있어서,
    복수의 IP(Intellectual Property)들;
    상기 복수의 IP들 중 어느 하나와 상기 메모리 장치 간의 데이터 트랜잭션 및 상기 IP 각각의 특성에 따라 상기 IP 각각에 공급할 전력 각각을 제어하는 트랜잭션 유닛; 및
    상기 트랜잭션 유닛의 제어에 따라 상기 각 IP에 상기 전력을 공급하는 파워관리 집적회로를 포함하는 SoC.
  2. 제1항에 있어서, 상기 트랜잭션 유닛은
    상기 어느 하나의 IP 및 상기 메모리 장치 간에 데이터 송수신이 발생하는 경우를 상기 IP의 노말 오퍼레이션 모드로 판단하고,
    상기 데이터 송수신이 종료된 때부터 상기 IP가 파워 게이팅될 때까지를 상기 IP의 스탠바이 모드로 판단하며,
    상기 파워 게이팅된 시점부터 상기 IP와 상기 메모리 장치간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단하고,
    상기 전력 공급이 시작된 시점부터 상기 IP에 상기 노말 오퍼레이션 모드의 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단하는 SoC.
  3. 제2항에 있어서, 상기 트랜잭션 유닛은
    상기 노말 오퍼레이션 모드에서는 상기 IP에 동작 전력을 공급하도록 제어하고,
    상기 스탠바이 모드에서는 상기 IP에 동작 전력보다 작은 스탠바이 전력을 공급하도록 제어하며,
    상기 슬립 모드에서는 상기 IP에 전력을 공급하지 않도록 제어하고,
    상기 웨이크업 모드에서는 상기 IP에 상기 슬립 모드로부터 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급하도록 제어하는 SoC.
  4. 제2항에 있어서, 상기 트랜잭션 유닛은
    상기 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교하여 카운트된 기간(period)이 상기 임계값보다 크면 상기 IP가 상기 스탠바이 모드에서 상기 슬립모드로 전환되도록 전력을 제어하는 SoC.
  5. 제4항에 있어서, 상기 임계값은
    상기 IP 각각의 특성에 따라 다른 값인 SoC.
  6. 제4항에 있어서, 상기 임계값은
    상기 각 IP의 레이턴시 및 소비전력을 최소화하는 값인 SoC.
  7. 메모리 장치와 연결된 SoC(System-on-Chip)에 있어서,
    복수의 IP(Intellectual Property)들;
    상기 복수의 IP들 중 어느 하나와 상기 메모리 장치 간의 데이터 트랜잭션을 모니터링하는 트랜잭션 모니터;
    모니터링 결과에 따라 상기 IP 각각의 동작 상태를 판단하는 기간 검출부;
    상기 IP 각각에 판단된 상기 동작 상태 및 상기 IP 각각의 특성에 상응하는 전력을 공급하도록 전력 제어신호를 생성하는 제어유닛; 및
    상기 전력 제어 신호에 따라 상기 각 IP에 해당 전력을 공급하는 파워관리 집적회로를 포함하는 SoC.
  8. 제7항에 있어서, 상기 기간 검출부는
    상기 어느 하나의 IP 및 상기 메모리 장치 간에 데이터 송수신이 발생하는 경우를 상기 IP의 노말 오퍼레이션 모드로 판단하고,
    상기 데이터 송수신이 종료된 때부터 상기 IP가 파워 게이팅될 때까지를 상기 IP의 스탠바이 모드로 판단하며,
    상기 파워 게이팅된 시점부터 상기 IP와 상기 메모리 장치간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단하고,
    상기 전력 공급이 시작된 시점부터 상기 IP에 상기 노말 오퍼레이션 모드의 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단하는 SoC.
  9. 제8항에 있어서, 상기 제어 유닛은
    상기 노말 오퍼레이션 모드에서는 상기 IP에 동작 전력을 공급하고, 상기 스탠바이 모드에서는 상기 IP에 동작 전력보다 작은 스탠바이 전력을 공급하며, 상기 슬립 모드에서는 상기 IP에 전력공급을 정지하고, 상기 웨이크업 모드에서는 상기 IP에 상기 슬립 모드로부터 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급하도록 하는 상기 전력 제어 신호를 생성하는 SoC.
  10. 제8항에 있어서, 상기 기간 검출부는
    상기 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교하여 카운트된 기간(period)이 상기 임계값 이상이면 상기 IP를 상기 스탠바이 모드에서 상기 슬립모드로 전환시키고,
    상기 카운트된 기간이 상기 임계값보다 작으면 상기 IP를 계속 상기 스탠바이 모드로 두는 SoC.
  11. 제10항에 있어서, 상기 임계값은
    상기 IP 각각의 특성에 따라 다른 값으로, 상기 각 IP의 레이턴시 및 소비전력을 최소화하는 값인 SoC.
  12. 복수의 IP(Intellectual Property)들, 메모리 장치 사이에 연결된 SoC(System-on-Chip)의 동작방법에 있어서,
    상기 복수의 IP들 중 적어도 하나의 IP와 상기 메모리 장치 간에 데이터 트랜잭션이 발생하는지 모니터링하는 단계;
    모니터링 결과에 따라 상기 IP 각각의 동작 상태를 판단하는 단계; 및
    상기 IP 각각에 판단된 상기 동작 상태 및 상기 IP 각각의 특성에 상응하는 전력을 공급하는 단계를 포함하는 SoC의 동작방법.
  13. 제12항에 있어서, 상기 판단하는 단계는
    상기 어느 하나의 IP 및 상기 메모리 장치 간에 데이터 송수신이 발생하는 경우를 상기 IP의 노말 오퍼레이션 모드로 판단하는 단계;
    상기 데이터 송수신이 종료된 때부터 상기 IP가 파워 게이팅될 때까지를 상기 IP의 스탠바이 모드로 판단하는 단계;
    상기 파워 게이팅된 시점부터 상기 IP와 상기 메모리 장치간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단하는 단계; 및
    상기 전력 공급이 시작된 시점부터 상기 IP에 상기 노말 오퍼레이션 모드의 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단하는 단계를 포함하는 SoC의 동작방법.
  14. 제13항에 있어서, 상기 스탠바이 모드 및 상기 슬립 모드로 판단하는 단계는
    상기 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교하여 카운트된 기간(period)이 상기 임계값 이상이면 상기 IP를 상기 슬립모드로 판단하고, 상기 카운트된 기간이 상기 임계값보다 작으면 상기 IP를 상기 스탠바이 모드로 판단하는 SoC의 동작방법.
  15. 제14항에 있어서, 상기 임계값은
    상기 각 IP의 레이턴시 및 소비전력을 최소화하는 값인 SoC의 동작방법.
  16. 제13항에 있어서, 상기 전력을 공급하는 단계는
    상기 노말 오퍼레이션 모드에서는 상기 IP에 동작 전력을 공급하고, 상기 스탠바이 모드에서는 상기 IP에 동작 전력보다 작은 스탠바이 전력을 공급하며, 상기 슬립 모드에서는 상기 IP에 전력공급을 정지하고, 상기 웨이크업 모드에서는 상기 IP에 상기 슬립 모드로부터 상기 동작 전력에 이를 때까지 전력을 점차적으로 공급하는 SoC의 동작방법.
  17. 복수의 IP(Intelletual Property)들;
    메인 메모리, 상기 메인 메모리를 제어하는 메모리 컨트롤러 및 상기 메모리 컨트롤러와 상기 IP들을 인터페이싱하여 상기 메인 메모리로부터 데이터를 송수신하는 메모리 버스를 포함하는 메모리 장치;
    상기 메모리 버스에서 발생하는 상기 IP들과 상기 메인 메모리 간의 데이터 트랜잭션을 모니터링하고, 상기 메모리 버스가 송수신하는 상기 데이터를 기설정된 우선순위에 따라 입출력하는 QoS(Quality of Service) 인핸서(Enhancer); 및
    모니터링 결과 상기 데이터 트랜잭션의 발생여부에 따라 상기 IP들 각각의 동작상태를 판단하는 기간 검출부;
    상기 각 IP의 동작 상태 및 상기 각 IP의 특성에 상응하는 전력을 공급하도록 각 전력 제어 신호를 생성하는 제어유닛; 및
    상기 각 전력 제어 신호에 따라 상응하는 전력을 상기 IP들 각각에 공급하는 파워관리 집적회로를 포함하는 SoC.
  18. 제17항에 있어서, 상기 QoS 인핸서는
    상기 메모리 버스를 통해 송수신되는 데이터를 임시 저장하는 버퍼를 더 포함하여,
    상기 버퍼의 상기 데이터 트랜잭션을 모니터링하는 SoC.
  19. 제18항에 있어서,상기 기간 검출부는
    상기 버퍼에서 데이터 송수신이 발생하는 경우를 상기 IP의 노말 오퍼레이션 모드로 판단하고,
    상기 버퍼에서 상기 데이터 송수신이 종료된 때부터 상기 IP가 파워 게이팅될 때까지를 상기 IP의 스탠바이 모드로 판단하며,
    상기 IP가 상기 파워 게이팅된 시점부터 상기 IP와 상기 메모리 장치 간 데이터 송수신이 발생하여 전력이 다시 공급되기 시작할 때까지를 상기 IP의 슬립 모드로 판단하고,
    상기 IP에 상기 전력 공급이 시작된 시점부터 상기 IP가 상기 노말 오퍼레이션 모드의 전력에 이르기까지를 상기 IP의 웨이크업 모드로 판단하는 SoC.
  20. 제19항에 있어서,상기 기간 검출부는
    상기 스탠바이 모드 동안의 시간을 카운트하고 기설정된 임계값을 비교하여 카운트된 기간(period)이 상기 임계값 이상이면 상기 IP를 상기 스탠바이 모드에서 상기 슬립모드로 전환시키고,
    상기 카운트된 기간이 상기 임계값보다 작으면 상기 IP를 계속 상기 스탠바이 모드로 두는 SoC.
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