KR100582112B1 - 단일채널양방향무선통신용반이중uart제어장치 - Google Patents

Abstract

논리 유닛을 포함하는 UART가 서술되어 있으며, 여기서 논리 유닛은 데이터가 무선 전송용 UART에 의해 처리될 때마다 UART 수신기 부분을 자동적으로 인에이블하게 하거나 디스에이블하게 한다. 특히, 논리 유닛은 데이터 저장장치, 전송FIFO, UART 처리 유닛 및 외부 CPU에 접속되며, 여기서 논리 유닛은 각각의 특정 접속으로부터의 각 신호의 논리 상태를 분석하여 수신기 유닛을 인에이블하게 할지 디스에이블하게 할지 여부를 결정하도록 한다. 본 발명의 방법은 논리 유닛이 단지상기 데이터 저장장치가 비워있고 송신기 FIFO가 비워있으며 수신기 인에이블 플래그가 참으로 설정되고 반이중 동작 모드가 외부의 CPU에 의해 규정될 때에만, 수신기를 인에이블하게 하는 것으로 서술되어 있다. 그렇지 않은 경우, 논리는 전이중 동작 모드가 규정되고 수신기 인에이블 플래그가 논리 1로 설정될 때에만 수신기를 인에이블하게 한다.

Description

단일 채널 양방향 무선 통신용 반이중 UART 제어 장치

본 발명은 무선 통신에 관한 것이며, 특히, 단지 하나의 통신 채널을 사용하는 양방향 통신에 관한 것이다.

무선 단일 채널 통신에 관한 공지된 문제점은, 동일한 장치 또는 시스템의 송신기에 의해 전송된 신호를 바람직하지 않게 수신기 부분에서 수신한다는 것이다. 바람직하지 않은 수신 문제를 피하기 위하여 사용되어온 한 가지 방법은, 하나의 채널에서 신호를 전송하고, 여러 채널에서 응답을 수신하는 것이다. 그러나, 이 기술을 따르면, 신호를 송수신하기 위해 여러 채널을 사용하는 것은 종종 비실용적이고 불가능하다.

바람직하지 않게 수신된 신호를 처리하지 않도록 하는 다른 방법은 데이터의 일부를 전송하고 나서, 상기 데이터의 전송 바로 직후에 수신된 동등한 양의 데이터를 삭제하는 것이다. 그러나, 이와 같은 방법은 수신된 데이터 중 어느 것이 소거 또는 플러싱(flushing)을 필요로 하는지를 결정하기 위하여 장치가 데이터 전송의 타이밍을 추적해야만 한다는 점에서 상당히 복잡해질 수 있다.

데이터를 전송하기 위하여 디지털 신호 포맷을 사용하면, 데이터를 플러싱하는 문제가 간소화된다. 그 이유는 물론, 전송되는 데이터의 정확한 양이 공지되므로, 동등한 양이 삭제될 수 있기 때문이다. 예로서, 장치는 N 개의 바이트가 전송된다 라고 결정할 수 있다. 따라서, 또 다른 장치로부터 응답을 수신하기 전에, 현재의 장치는 수신된 최종 N 개의 바이트를 삭제해야만 한다. 이 실시예로 알 수 있는 바와 같이, 장치는 자신이 전송하는 데이터를 수신할 수 있지만, 신중한 데이터관리에 의해, 이와 같은 데이터는 실제 데이터가 다른 장치로부터 수신되기 이전에, 삭제될 수 있다. 그러나, 이 시스템을 구현시의 문제는, 수신된 데이터가 신속하게 삭제되어 다른 장치에 의해 전송되는 실제 신호의 수신을 방해하지 않도록 하는 것이 필요로 된다.

상기 문제를 겪는 한 가지 유형의 장치는 비간섭성 광(non-coherent light),즉, 직선 경로를 따르는 것이 아니라 발산하는 경향이 있는 광을 생성시키는 적외선 송신기/수신기이다. INFRARED DIGITAL ASSOCIATION(IrDA)과 같이 공지된 적외선디지털 신호 프로토콜을 사용하는 장치에서, 신호의 송수신은 동일한 "채널" 을 통하여 행해지는데, 그 이유는 스펙트럼 주파수 도메인에서 전송된 신호가 WHF 또는 UHF와 같은 다른 스펙트럼으로부터의 다른 전자기 신호가 분리되는 것과 같이 손쉽게 다수의 채널로 분리될 수 없기 때문이다. 그러므로, 비-간섭광을 신호 매체로서 사용할때, 전송된 신호는 동일한 시스템 또는 장치의 광학 필터에 의해 자주수신된다. 따라서, 단일 채널 적외선 시스템은 통상적으로 수신된 신호가 전송되는 바로 그 신호이기 때문에 모두 전송한 이후에, 수신 데이터를 제거하도록 적응된다.

그러나, 상술된 바와 같이, 동일한 장치의 적외선 송신기에 의해 전송된 바람직하지 않은 수신 신호를 제거하기 어려운 이유는, 수신기가 다른 유닛으로부터즉각적인 응답을 수신할 준비가 되어 있어야 하기 때문에 데이터를 제거하기 위한 응답 시간이 매우 적다는 것이다.

그러므로, 발광 다이오드(LED)를 사용하고 수신기로서 광 검출기를 포함하는 시스템, 또는 임의의 다른 유형의 무선 단일 채널 통신에 있어서, 장치 자신에 의해 전송된 것을 수신하는 문제점이 존재한다. 그러므로, 장치 자신의 수신기가 처리 자원을 보다 적게 필요로하고 실행할 시간을 보다 적게 사용하므로 응답시 다른장치에 의해 전송되는 한 블럭의 데이터의 최초 부분을 분실할 위험을 감소시키는 방식으로 전송 신호를 수신하지 않도록 하는 장치 및 방법이 필요로 된다.

도 1은 UART의 전형적인 실시예를 나타내는 블럭도.

도 2는 논리 회로를 포함하는 UART의 전형적인 실시예를 나타내는 블럭도.

도 3은 논리 소자 및 본 발명의 논리 회로의 일 실시예에 대한 논리 소자 접속을 도시한 논리도.

도 4는 본 발명의 방법의 논리 흐름에 대한 일 실시예를 도시하는 흐름도.

불필요한 처리를 피하게 하며 단일 채널 환경에서 데이터 전송 공정을 보다 효율적이도록 하는 양-방향성 통신이 단일 통신 채널에서 수행되는 방법 및 장치가 서술되어 있다. 본 발명의 장치는 UART가 장치 자신의 송신기에 의해 전송된 데이터를 수신하지 않도록 하는 방식으로 UART의 수신기 포트를 자동적으로 디스에이블하게 하고 인에이블하게 하는 논리 회로를 포함한다. 이와 같은 논리 회로를 사용함으로써, 두 개 이상의 특정 장점이 인정된다.

첫번째, 데이터가 UART의 수신기 부분에 의해 수신될 때마다 발생하며 처리되어야만 하는 소프트웨어 인터럽트 핸들링이 UART 자신의 송신기에 의해 전송되는 데이터의 불필요한 수신으로 인해 더이상 발생되지 않고 처리되지 않는다. 이것은 처리되어야만 하는 불필요한 소프트웨어 인터럽트의 수를 상당히 감소시킨다. 두번째, UART가 종종, 적고 한정된 양의 시간 내에서 다른 시스템으로부터의 거의 즉각적인 응답을 수신하기 위하여 준비되어야만 함으로 인한 실시간 제한 내에서의 바람직하지 않은 데이터의 제거는 더 이상 문제점이 되지 않는데, 그 이유는 이와같은 데이터를 제거하는 것이 더 이상 필요로 되지 않기 때문이다. 본원에서 서술된장치 및 방법은 전송이 행해지는 동안 수신기를 자동적으로 디스에이블하고 전송이 중단될때 수신기가 수신하도록 하는 회로 빛 방법을 사용함으로써 바람직하지 않은 데이터가 고속으로 제거되어야만 하는 실시간 시스템의 타이밍 제한에 구속되지 않는다.

일 실시예에 있어서, UART 내의 UART 제어 회로가 서술되어 있으며, 여기서UART 제어 회로는 반이중 모드 신호를 수신하는 입력을 포함한다. UART 제어 회로는 반이중 동작 모드 표시가 수신될때, UART가 반이중 모드로 동작하도록 한다. 반이중 모드 동작하고 있는 동안, 하나 이상의 입력에서 수신된 하나 이상의 신호가UART가 전송할 데이터가 존재한다는 것을 나타낼 때마다, UART는 수신기를 디스에이블시킨다.

일 실시예에서 UART 제어 회로는 UART에 의한 전송용 데이터가 그 내에 존재하는지 여부를 나타내는 FIFO 레지스터 세트로부터의 입력 및 데이터 저장장치로부터의 입력을 각각 포함한다. 논리 유닛은 또한 표준 UART 수신기 인에이블 플래그가 설정되었는지 여부를 나타내는 처리 유닛으로부터의 입력을 포함한다. UART 제어 회로는 또한 상술된 반이중 인에이블 모드 신호를 수신하기 위한 입력을 포함한다. 그리고 나서, UART 수신기는 반이중 동작 모드가 규정되고 송신기 FIFO 및 송신기 데이터 저장장치가 둘 다 비워질 때마다 인에이블된다. 수신기는 또한 반이중 동작 모드가 규정되어 있지 않은 경우 인에이블된다. 그렇지 않은 경우, 수신기는 디스에이블된다.

본 발명의 방법은 수신기 인에이블 플래그가 처리 유닛에 의해 설정되지 않는 경우, 수신기를 디스에이블하게 하는 단계를 포함한다. 수신기 인에이블 플래그가 설정되면, 수신기는 반이중 동작 모드가 외부 처리기에 의해 규정되지 않는 경우 또는 송신기 데이터 저장장치 및 FIFO 레지스터 세트가 모두 비워있는 경우중 어느 한 경우에서 인에이블된다. 그렇지 않은 경우, 즉, 반이중 동작 모드가 규정되는 경우 및 송신기 데이터 저장장치 또는 FIFO 레지스터 세트가 비워있지 않는 경우, 수신기는 디스에에블된다.

본 발명의 방법 및 장치는 첨부 도면 및 바람직한 실시예의 다음의 상세한 서술을 참조하여 보다 완전하게 이해될 수 있다.

도 1을 참조하면, 데이터 버스(102)에 의해 CPU(110)에 결합되는 UART(100)의 전형적인 실시예가 도시되어 있다. 도시된 바와 같이, 전송 데이터 저장장치(120)는 송신기(140)에 의해 전송될 데이터에 대한 데이터 큐(data queue)로서 동작한다. 전송 FIFO(130)는 데이터 저장장치(120) 및 송신기(140) 사이에서 라인(104 및 106)으로 각각 접속된다. FIFO(130)는 자신(130)이 전송용 데이터를 포함하는지 여부를 나타내는 신호를 라인(108)을 통하여 UART 처리 유닛(150)에 제공한다. 송신기(140)가 수신기(170)에 의해 수신하는 신호(160)를 전송할 때마다, 수신기(170)는 상기 신호를 라인(112)을 통하여 저장장치(180)로 전송한다. 그리고 나서, 저장장치(180)는 수신기(170)로부터 데이터 블록을 수신했다는 것을 라인(114)을 통하여 처리 유닛(150)에 나타낸다. 그리고 나서, 처리 유닛(150)은 이와 같은 데이터 블럭을 삭제하기 위하여 라인(116)을 통하여 저장장치(180)에 명령함으로써 응답한다. 통상적으로, 처리 유닛(150)은 송신기(140)가 신호(160)를 전송한 바로직후에 이와같은 데이터 블록이 신호로서 수신될 때마다 저장장치(180)가 데이터 블록을 삭제하도록 지시한다. 특히, 송신기(140)는 자신이 신호(160)를 전송할 때마다 라인(118)을 통하여 처리 유닛(150)으로 전송되는 인터럽트를 발생시킨다. 마찬가지로, 수신기(170)는 신호(160)를 수신할 때마다 라인(122)을 통하여 처리 유닛(150)으로 전송되는 인터럽트를 발생시킨다. 그러므로, 도시된 바와 같이, 처리 유닛(150)은 송신기(140)가 신호(160)를 전송할 때마다 수신기(170)로부터 수신된 인터럽트를 처리해야만 하는데, 그 이유는 동일한 신호가 수신기(170)에 의해 수신되기 때문이다. PU(124)는 수신기가 신호를 수신하도록 하는 수신기 인에이블 플래그를 라인(124)을 통하여 수신기로 전송한다는 것이 또한 언급되어야 한다. 일반적으로, 이 수신기 인에이블 플래그는 송신기(140)가 전송할때 뿐만 아니라, 송신기(140)가 전송하지 않지만 전원이 들어와 있을때 라인(124)을 통하여 설정된다.

디지털 신호 포맷을 사용하면은 상술된 바와 같이, 신호를 플러싱하는 문제를 간소화된다. 그 이유는 물론 전송되는 데이터의 정확한 양이 공지되어 있으므로 동등한 양이 삭제될 수 있기 때문이다. 예로서, 장치는 N 개의 바이트가 전송된다고 결정할 수 있다. 따라서, 다른 장치로부터 응답을 수신하기 전에, 현재의 장치는 수신된 최종 N개의 바이트를 삭제해야만 한다. 이 실시예로 나타낸 바와 같이,장치는 자신이 전송하는 그 데이터를 수신할 수 있지만, 신중한 데이터 관리에 의해, 이와 같은 데이터는 실제 데이터가 다른 장치로부터 수신되기 이전에, 삭제될 수 있다. 그러나, 이 시스템을 구현시의 문제는, 수신된 데이터가 신속하게 삭제되어 다른 장치에 의해 전송되는 실제 신호의 수신을 방해하지 않도록 하는 것이 필요로 된다는 것이다.

도 2는 논리 회로를 포함하는 UART의 블록도를 도시한다. 특히, UART(200)는 데이터 버스(202) 및 모드 제어 라인(204)에 의해 외부 CPU(210)에 접속된다. 전송데이터 저장장치(220)는 라인(206)에 의해 전송 FIFO(230)에 접속된다. 전송 FIFO (230)는 또한 라인(208)에 의해 송신기(240)에 접속된다. 그러므로, UART(200)가 데이터 버스(202)를 통하여 CPU(210)로부터 전송용 데이터를 수신할때, 전송 데이터 저장장치(220)는 전송될 데이터를 저장하는 데이터 큐로서 최초에 동작한다. 그리고 나서, 전송 데이터 저장장치(220)는 송신기(240)에 의해 전송될 데이터를 전송 FIFO(230)로 전송한다. 종래 기술에서 공지된 바와 같이, 전송 FIFO(230)는 송신기(240)에 의한 데이터 전송의 타이밍을 지원하도록 동작한다. 도시된 바와 같이, 송신기(240)가 라인(208)을 통하여 전송 FIFO(230)로부터 데이터 바이트를 수신할 때마다, 이와 같은 데이터 바이트를 신호로서 전송한다. 또한, 라인(212)에 의하여 처리 유닛(260)에 결합되는 송신기(240)는 데이터 바이트가 전송되는 것을 나타내기 위하여 라인(212)을 통하여 소프트웨어 인터럽트를 처리 유닛(260)으로 전송한다.

마찬가지로, 수신기(270)가 신호(250)를 수신할 때마다, 라인(214)을 통하여 처리 유닛(260)으로 전송되는 소프트웨어 인터럽트를 발생시킨다. 수신기(270)는 또한 라인(216)을 통하여 수신 데이터 저장장치(280)로 수신된 신호를 전송한다.

상술된 바와 같이, 도 1의 UART에서, 처리 유닛(150)은 라인(124)을 통하여 수신기(170)로 수신기 인에이블 플래그를 전송한다. 이 수신기 인에이블 플래그가사용되어 수신기를 인에이블하게 하거나 디스에이블하게 한다. 일반적으로, 수신기는 UART가 신호를 전송하고 있든 수신하고 있든 간에 플래그를 논리 1로 설정하도록 할 수 있다. 그러나, 도 2에 도시된 본 발명의 실시예에서, 수신기 인에이블 플래그는 종래 기술에서와 같이 수신기로 전송되는 대신에, 라인(218)을 통하여 논리 유닛(290)으로 전송된다. 논리 유닛(290)은 또한 입력으로서 전송 데이터 저장장치(220)가 비워있는지 여부를 나타내는 신호를 라인(222)을 통하여 수신하며 전송FIFO(230)가 비워있는지 여부를 나타내는 신호를 라인(224)을 통하여 수신한다. 라인(222, 224, 218) 및 모드 제어 라인(204)을 통하여 수신된 신호 각각의 논리 상태에 따라서, 논리 유닛(290)은 라인(226)을 통하여 수신기(270)를 인에이블하게 할지 디스에이블하게 할지 여부를 결정한다.

도 2의 실시예에서, 논리 유닛(290)은 단지 수신기 인에이블 플래그가 라인(218)을 통해 참으로 설정될때 뿐만 아니라, 모드 제어 라인(204)을 통한 신호가 반이중보다는 차라리 전이중 동작 모드를 나타낼때, 또는 그 신호 반이중 동작 모드의 동작을 나타내는 경우, 라인(222 및 224)을 통하여 수신된 신호가 전송 데이터 저장장치(220) 및 전송 FIFO(230)가 각각 비워있는 것을 나타낼때만, 신호를 수신하도록 수신기를 인에이블하게 한다. 그러므로, 예로서, 라인(218)상에 수신된 수신기 인에이블 플래그가 참으로 설정되고 모드 제어 라인(204)이 반이중 동작 모드가 인에이블되었다는 것을 나타내는 경우, 수신기(270)는 단지 전송 데이터 저장장치(220) 및 전송 FIFO(230) 둘 다가 라인(222 및 224)을 통하여 표시되는 바와 같이 비워있을 때마다 라인(226)을 통하여 논리 유닛(290)에 의해 신호(250)를 수신하도록 인에이블될 것이다. 그러므로, UART(200)가 데이터 저장장치(220) 또는 전송 FIFO(230)중 하나가 즉각적인 전송용 데이터를 갖는 것으로 표시되는 것과 같이, 전송 동작 모드에 있을 때마다, 수신기(270)는 반이중 동작 모드가 외부의CPU(210)에 의해 라인(204)을 통하여 규정되는 경우, 자동적으로 디스에이블 된다.

도 2의 UART(200)는 자신(200) 내에 포함되는 처리 유닛(260)을 나타낸다. 이와 같은 처리 유닛(260)은 알 수 있는 바와 같이 기능성이 CPU(210)에 의해 수행될 수 있다. 이와같은 실시예에서, 처리 유닛(260)으로 신호를 전송하는 라인 각각은 그러한 신호를 외부 CPU(210)으로 전송하여 그 CPU에 의해 처리하도록 한다.

도 3을 참조하면, 도 2의 논리 유닛(290)의 하나의 실시예에 대한 논리도가 도시되어 있다. 도시된 바와 같이, 도 3의 논리 유닛(300)은 AND 게이트(310), OR게이트(320) 및 제 2 AND 게이트(330)로 이루어진다. AND 게이트(310)의 두 개의 입력은 도 2의 전송 데이터 저장장치(220) 및 전송 FIFO(220)로부터 라인(222, 224)상에 반송된 신호를 수신하는데, 이 신호는 데이터 저장장치(220) 및 전송FIFO(230)가 비워있는지 여부를 각각 나타낸다. AND 게이트(310)의 논리 출력은 라인(312)에 의해 OR 게이트(320)의 하나의 입력으로 전송된다. 도 2의 라인(204)을 통하여 CPU(210)으로부터 UART(200)로 전송되는 반이중 동작 모드의 신호는 OR 게이트(320)의 제 2 입력으로 전송되기 이전에 신호의 상태를 반전시키는 인버터(340)에 결합된다. 그리고 나서, OR 게이트(320)의 논리 출력은 라인(314)을 통하여 AND 게이트(330)의 하나의 입력으로 전송된다. 도시된 바와 같이, AND 게이트(330)는 두 개의 입력을 포함하는데, 그중 하나는 OR 게이트(320)의 출력이며, 나머지 하나는 Rx 인에이블 플래그를 수신하는 도 2의 라인(218)을 통한 입력이다. AND 게이트(330)의 출력, 즉, Rx 인에이블 신호는 도 2의 라인(226)을 통해 수신기(270)로 전송되어 수신기(270)를 인에이블하게 하거나 디스에이블하게 한다. 도시된 바와 같이, 수신기(270)는 다음 논리식에 따라서, 단지 도 3에 도시된 논리 유닛에 의해 인에이블 된다:

Rx Enable = ((Data Store Empty AND Transmit FIFO empty)

OR Half Duplex Disable) AND Rx Enable Flag

물론, 상기 식 뿐만 아니라, 도 3의 회로가 유사한 결과를 달성하는 많은 논리 등식을 가질 수 있다고 이해된다. 가령, 반이중 디스에이블 신호는 반이중 인에이블 신호의 역과 동일하다. 당업자는 본원에서 본 발명이 설명하는 것 및 등가 논리 회로와 식을 유도하는 방법을 쉽게 인식할 수 있다.

도 4를 참조하면 본 발명 방법의 한 실시예가 도시되어 있다. 단계(410)는 Rx 인에이블 플래그가 설정되었는지 여부를 결정하는 단계를 포함한다. 그렇지 않은 경우, 단계(420)에서 도시된 바와 같이, 수신기는 디스에이블된다. Rx 인에이블플래그가 설정된 경우, 단계(430)는 반이중 동작 모드가 규정되는지 여부를 결정하는 단계를 포함한다. 그렇지 않은 경우, 수신기는 단계(440)에서 도시된 바와 같이, 인에이블된다. 그러나, 반이중 동작 모드가 규정된 경우, 본 발명의 방법은 단계(450)에서 도시된 바와 같이, 전송 데이터 저장장치가 비워있는지 여부를 결정하는 단계를 포함한다. 데이터 저장장치가 비워있지 않은 경우, 수신기는 단계(460)에서 디스에이블된다. 그러나, 송신기 데이터 저장장치가 비워있는 경우, 본 발명의 방법은 단계(470)에 도시된 바와 같이, 전송 FIFO가 비워있는지 여부를 결정하는 단계를 포함한다. 전송 FIFO가 비워있지 않은 경우, 수신기는 단계(460)에서 도시된 바와 같이, 디스에이블된다. 그러나, 전송 FIFO가 비워있는 경우, 수신기는 단계(440)에서 도시된 바와 같이, 인에이블된다. 그러나, 당업자에 의해 쉽게 인식될 수 있는 바와 같이, 상기 단계는 본 발명의 범위를 벗어남이 없이 다른 순서로 이루어질 수 있다. 예로서, 단계(470)는 단계(450)보다 선행할 수 있다. 다른 예로서, 단계(410)가 최종적으로 수행될 수 있다.

상술된 설명에 근거하여, 당업자는 본 발명이 소프트웨어 인터럽트 처리 및 처리기 작업부하를 상당히 감소시키는 방법 및 장치를 제공한다는 것을 충분히 이해할 것이다. 상술된 설명에 근거하여 본 발명의 장점은 다른 시스템으로부터의 응답을 수신할 준비가 되어 있는 고속 UART를 포함하므로, 인입 신호가 수신되지 않을 가능성이 낮다는 것이다.

본 발명의 방법 및 장치에 대한 바람직한 실시예가 첨부 도면에 도시되고 상술된 상세한 설명에 서술되었을지라도, 본 발명은 서술된 실시예에 국한되는 것이 아니라, 다음의 청구항에 의해 설정되고 규정된 바와 같이, 본 발명의 정신에 벗어남이 없이 다양하게 재배열되고, 변경되며 대체될 수 있다는 것을 이해할 것이다.

Claims (8)

1. UART 제어 회로에 있어서,

   반이중 모드 인에이블 신호를 수신하는 입력으로서, 상기 반 이중 모드 인에이블 신호는 상기 UART가 반이중 동작 모드 및 전이중 모드로 동작하도록 하는, 입력;

   상기 UART용 데이터를 전송하는지 여부를 나타내는 하나 이상의 신호를 수신하는 하나 이상의 입력으로서, 상기 하나 이상의 입력은 상기 UART에 의한 전송을 위한 FIFO 레지스터 세트에 데이터가 존재하지 않는다라고 표시하는 수신된 FIFO 빈 신호를 반송하기 위하여 상기 FIFO 레지스터 세트로부터의 입력을 포함하는, 하나 이상의 입력; 및,

   상기 UART의 수신기 포트를 디스에이블하는 회로로서, 상기 회로는 상기 반이중 모드 인에이블 신호를 수신하는 입력에 결합되며, 상기 회로는 또한 하나 이상의 신호를 수신하는 상기 하나 이상의 입력에 결합되고, 상기 회로는 또한 상기UART의 수신기 포트에 결합되는 출력을 가져 수신기 포트를 수신하도록 하는, 회로를 포함하는데,

   상기 출력은 반이중 모드 인에이블 신호가 수신되지 않을 때마다 또는 반이중 모드 인에이블 신호가 수신되고 상기 FIFO 레지스터 세트로부터 수신된 상기FIFO 빈 신호는 전송을 위한 상기 FIFO에 데이터가 존재하지 않는 것을 표시할 때마다 단지 상기 UART의 수신기가 수신하도록 하는 UART 제어 회로.
2. 제 1 항에 있어서,

   상기 하나 이상의 입력은 또한 상기 UART에 의해 전송되는 데이터가 데이터저장장치 내에 존재하지 않는다라고 표시하는 데이터 저장 빈 신호를 반송하기 위하여 데이터 저장장치로부터의 입력을 포함하는 것을 특징으로 하는 UART 제어 회로.
3. 제 2 항에 있어서,

   상기 출력은 상기 반이중 모드 인에이블 신호가 수신되지 않을 때마다 그리고 상기 반이중 모드 인에이블 신호가 수신되고 상기 FIFO 레지스터 세트로부터의 상기 FIFO 빈 신호가 상기 FIFO에 데이터가 존재하지 않는 것을 표시할 때마다 그리고 상기 데이터 저장장치로부터 수신된 상기 FIFO 빈 신호가 상기 UART에 의해 전송되는 데이터가 데이터 저장장치 내에 존재하지 않는다라고 표시할 때마다 단지상기 UART의 수신기를 인에이블하는 것을 특징으로 하는 UART 제어 회로.
4. 제 3 항에 있어서,

   UART 수신기 인에이블 플래그가 설정되었다는 것을 표시하는 처리 유닛으로부터의 입력을 더 포함하는데, 상기 UART 제어 회로 출력은 상기 처리 유닛으로부터의 입력이 상기 UART 수신기 인에이블 플래그가 설정되었다라고 표시할 때마다 단지 상기 수신기를 인에이블하는 UART 제어 회로.
5. 단일 채널 통신용 UART로서,

   외부 소스를 위한 데이터를 수신하도록 결합되는 전송 데이터 저장장치로서,상기 전송 데이터 저장장치는 신호로서 상기 UART에 의해 전송되는 데이터를 저장하는, 전송 데이터 저장장치;

   신호를 전송하는 송신기 포트;

   상기 송신기 포트에 의해 전송하기 위한 사전규정된 최대 데이터 량을 일시적으로 유지하는 전송 데이터 레지스터 세트로서, 상기 전송 데이터 레지스터 세트는 상기 전송 데이터 저장장치로부터의 데이터를 수신하도록 결합되고 상기 송신기포트로 데이터를 전송하도록 결합되는, 전송 데이터 레지스터 세트;

   전송된 신호를 수신하는 수신기 포트;

   상기 수신되어 전송된 신호의 데이터 표시를 수신하기 위하여 상기 수신기 포트에 결합되는 수신기 데이터 저장장치;

   UART 동작을 제어하는 처리기 유닛;

   상기 수신기 포트 및 상기 전송 데이터 저장장치와 선택 시간에서 상기 수신기 포트를 인에이블 및 디스에이블하는 전송 데이터 레지스터에 결합되는 논리 유닛을 포함하는 단일 채널 통신용 UART.
6. 제 5 항에 있어서,

   상기 논리 유닛은 반이중 모드를 수신하는 입력을 더 포함하는데, 상기 입력은 외부 장치에 결합되는 것을 특징으로 하는 단일 채널 통신용 UART.
7. 제 6 항에 있어서,

   UART 수신기 인에이블 플래그를 수신하는 입력을 더 포함하는데, 상기 입력은 상기 처리 유닛에 결합되는 것을 특징으로 하는 단일 채널 통신용 UART.
8. FIFO를 전송하는 데이터 저장장치, 송신기, 수신기, 수신을 위한 데이터 저장장치, 데이터 입력 및 출력 라인, 및 모드를 제어하는 입력을 포함하는 UART에서의 방법으로서,

   동작 모드를 제어하는 상기 입력이 반이중 동작 모드를 규정하는지를 결정하는 단계;

   상기 송신기 FIFO가 비워있는지를 결정하는 단계;

   상기 전송 데이터 저장장치가 비워있는지를 결정하는 단계;

   상기 반이중 인에이블 모드가 규정되는 경우 및 상기 전송 FIFO 및 데이터 저장장치 둘 다가 비워있는 경우 상기 수신기가 수신하도록 단계;

   상기 반이중 동작 모드가 규정되지 않은 경우 상기 수신기가 수신하도록 하는 단계;

   상기 반이중 모드가 규정되고 상기 전송 FIFO가 비워있지 않은 경우 상기 수신기를 디스에이블 하고 상기 반이중 인에이블 모드가 규정되고 상기 데이터 저장장치가 비워있지 않은 경우 상기 수신기를 디스에이블하는 단계를 포함하는 UART에서의 방법.