CN102820057A - 非易失性存储装置及编程非易失性存储装置的方法 - Google Patents

Abstract

本发明提供了一种非易失性存储装置及编程非易失性存储装置的方法。所述非易失性存储装置包括：存储单元阵列、输出校验读取结果的页缓冲单元、产生参考电流信号的参考电流产生单元、根据校验读取结果输出电流的页缓冲解码单元、配置成对所述电流进行计数的模拟位计数单元、计算计数结果的累加和的数字加法单元、根据计算结果输出成功信号或失败信号的成功/失败检查单元、以及控制随后的编程操作的控制单元。

Description

非易失性存储装置及编程非易失性存储装置的方法

技术领域

示例性实施例涉及半导体存储装置，更具体地，涉及非易失性存储装置及编程非易失性存储装置的方法。

背景技术

半导体存储装置是使用诸如硅（Si）、锗（Ge）、砷化镓（GaAs）、磷化铟（InP）等半导体制造的存储装置。半导体存储装置分为易失性存储装置和非易失性存储装置。

在电源关断时易失性存储装置会丢失存储的内容。易失性存储装置包括静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）等。非易失性存储装置即使是在电源关断时也能够保持所存储的内容。非易失性存储装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存装置粗略地分成NOR型和NAND型。

发明内容

本发明概念的示例性实施例旨在提供非易失性存储装置。

在一个实施例中，该非易失性存储装置包括：存储单元阵列；

页缓冲单元，其经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；参考电流产生单元，配置成产生参考电流信号；页缓冲解码单元，配置成基于所述参考电流信号根据从所述页缓冲单元输出的所述多个组中的每一组的失效位的数目顺序地输出电流；模拟位计数单元，配置成基于所述参考电流信号对从所述页缓冲解码单元顺序输出的电流进行计数；数字加法单元，配置成计算所述模拟位计数单元的计数结果的累加和；成功/失败检查单元，配置成根据所述数字加法单元的计算结果输出成功信号或失败信号；以及控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。

根据至少一个示例性实施例，所述页缓冲单元包括与多条页缓冲信号线连接的多个页缓冲器，所述多个页缓冲器形成多个多级结构，所述多个多级结构中每一个多级结构中的页缓冲器共同电连接到所述多条页缓冲信号线中的一条页缓冲信号线。根据至少一个示例性实施例，所述多个多级结构中的至少一级中的页缓冲器在校验读取期间电连接到所述多条页缓冲信号线。根据至少一个示例性实施例，所述多个页缓冲器以所述至少一级为单位顺序地电连接到所述多条页缓冲信号线。

根据至少一个示例性实施例，所述多个页缓冲器中的每一个包括：数据锁存器，其连接到所述多条位线中的一条特定位线；计数锁存器，配置成独立于所述数据锁存器进行操作并且对存储在所述数据锁存器中的数据进行存储；第一晶体管，配置成响应于存储在所述计数锁存器中的数据进行操作并且其第一节点被提供第一地电压；以及第二晶体管，配置成响应于来自所述控制单元的转移信号进行操作并且连接在所述第一晶体管的第二节点和所述多条页缓冲信号线中的一条特定页缓冲信号线之间。根据至少一个示例性实施例，所述页缓冲解码单元配置成顺序地产生所述电流，每一个所述电流的量与所述多个组中每一组中的失效位的数目相对应。根据至少一个示例性实施例，所述页缓冲解码单元配置成作为电流吸收器进行操作。

根据至少一个示例性实施例，所述页缓冲解码单元包括：多个第三晶体管，分别连接到所述多条页缓冲信号线并且配置成响应于预充电信号将所述多条页缓冲信号线预充电到第一电源电压；多个第四晶体管，配置成分别响应于所述多条页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压；多个第五晶体管，配置成响应于所述参考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接；以及解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线。

根据至少一个示例性实施例，所述参考电流产生单元包括：差分放大器，配置成接收参考电压和第一电压并且输出输出电压；反馈可变电阻器，配置成响应于所述输出电压和第二电源电压输出所述第一电压；以及参考电流信号发生器，配置成根据所述输出电压分割第三电源电压以产生所述参考电流信号。

根据至少一个示例性实施例，所述反馈可变电阻器包括：第一反馈晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供第二电源电压；以及可变电阻器，其连接在所述第一反馈晶体管的第二节点和第一地节点之间。根据至少一个示例性实施例，所述可变电阻器包括并联连接的多个电阻器块，所述多个电阻器块中的每一块包括电阻器和响应于所述控制单元进行操作的选择晶体管。

根据至少一个示例性实施例，所述参考电流信号发生器包括：第一参考晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供所述第三电源电压；第二参考晶体管，其栅极被提供第四电源电压并且其第一节点被提供第三地电压；第三参考晶体管，其连接在所述第一参考晶体管的第二节点和所述第二参考晶体管的第二节点之间；以及信号线，所述第一参考晶体管的第二节点和所述第三参考晶体管的栅极共同连接到该信号线并且该信号线输出所述参考电流信号。

根据至少一个示例性实施例，所述参考电流产生单元还包括配置成将最大电流信号提供给所述模拟位计数单元的最大电流信号发生器，所述模拟位计数单元配置成响应于所述最大电流信号来对其中消耗的最大电流的量进行控制。

根据至少一个示例性实施例，所述最大电流信号发生器包括：第一最大晶体管，配置成响应于所述参考电流信号进行操作；第二最大晶体管，其连接在所述第一最大晶体管的第一节点和第二地节点之间并且其栅极被提供第五电源电压；第三最大晶体管，其第一节点和栅极共同连接到所述第一最大晶体管的第二节点；第四最大晶体管，配置成响应于最大电流使能信号进行操作并且连接在所述第三最大晶体管和电源节点之间；第五最大晶体管，配置成响应于所述最大电流使能信号进行操作并且连接在所述第三最大晶体管的栅极和第三地节点之间；以及信号线，其连接到所述第三最大晶体管的栅极并且输出所述最大电流信号。

根据至少一个示例性实施例，所述参考电流产生单元配置成调节所述参考电流信号的电平。根据至少一个示例性实施例，所述模拟位计数单元包括：电流反射镜，配置成对从所述页缓冲解码单元输出的每个电流进行镜像以输出多个镜像电流；以及多个计数器，所述多个计数器中的每一个包括吸收电路和差分放大器，所述吸收电路配置成接收所述多个镜像电流中的一个特定镜像电流，并且所述差分放大器配置成对与从所述页缓冲解码单元输出的每个电流相对应的电压和所述吸收电路的电压进行比较并输出比较结果。

根据至少一个示例性实施例，所述多个计数器的吸收电路包括分别连接在第四地节点和所述电流反射镜的输出节点之间的吸收晶体管。根据至少一个示例性实施例，在所述多个计数器中所述吸收晶体管的尺寸彼此不同。根据至少一个示例性实施例，被所述多个计数器的吸收电路泄出的电流的量彼此不同。

根据至少一个示例性实施例，所述模拟位计数单元包括：参考负载电路，配置成从页缓冲解码单元输出的每个电流泄出第一电流；多个负载电路，配置成分别从所述多个镜像电流中泄出与所述第一电流相同量的电流。根据至少一个示例性实施例，所述电流反射镜还包括配置成响应于最大电流信号分别控制所述多个镜像电流的最大量的多个晶体管。

根据至少一个示例性实施例，所述数字加法单元包括：解码器，配置成将所述模拟位计数单元的输出转换成特定数字系统的数字值并且输出所述数字值；锁存器；以及数字加法器，配置成将存储在所述锁存器中的值与所述数字值相加并且输出相加的值。所述相加的值存储在所述锁存器中，并且将存储在所述锁存器中的值提供给所述成功/失败检查单元。根据至少一个示例性实施例，所述成功/失败检查单元包括：旁路寄存器，配置成存储旁路值；以及比较器，配置成在所述数字加法单元的输出值超过所述旁路值时输出所述失败信号，并且在所述数字加法单元的输出值等于或小于所述旁路值时输出所述成功信号。根据至少一个示例性实施例，所述控制单元配置成在所述成功信号被激活时结束所述编程操作。

根据至少一个示例性实施例，在校验读取期间，对要编程到第一编程状态的存储单元和要编程到第二编程状态的存储单元一起进行校验，当被编程到所述第一编程状态的存储单元在被编程到所述第二编程状态的存储单元之前编程成功时，所述控制单元结束对所述第一编程状态的校验读取并且继续对所述第二编程状态的校验读取。

根据至少一个示例性实施例，所述模拟位计数单元配置成在要编程到所述第一和第二编程状态的存储单元在校验读取期间一起被校验时，对被编程到所述第一编程状态的存储单元的校验读取结果进行计数。所述模拟位计数单元配置成在要编程到所述第二编程状态的存储单元在校验读取期间被校验时，对要编程到所述第二编程状态的存储单元的校验读取结果进行计数

根据至少一个示例性实施例，在所述模拟位计数单元执行所述计数期间向所述存储单元阵列提供编程电压。

本发明概念的另一些示例性实施例旨在提供一种非易失性存储装置，其包括：存储单元阵列；页缓冲单元，其经由多条位线与所述存储单元阵列连接，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；页缓冲解码单元，配置成在第一校验模式期间根据从所述页缓冲单元输出的多个组中的每一组的失效位的数目来顺序地输出电流，并且在第二校验模式期间根据从所述页缓冲单元输出的多个组中的每一组的失效位的数目来顺序地输出进位信号以及和信号；模拟位计数单元，配置成对从所述页缓冲解码单元顺序输出的电流顺序地进行计数；数字加法单元，配置成在所述第一校验模式期间计算所述模拟位计数单元的计数结果的累加和，以及在所述第二校验模式期间计算所述和信号的累加和；成功/失败检查单元，配置成在所述第一校验模式期间根据所述数字加法单元的计算结果输出成功信号或失败信号，并且在所述第二校验模式期间根据所述数字加法单元的计算结果和所述进位信号输出所述成功信号或失败信号；以及控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。

根据至少一个示例性实施例，根据从最低有效位页开始的待编程的页的顺序激活所述第一校验模式或第二校验模式。根据至少一个示例性实施例，当数据被编程到最高有效位页时激活所述第二校验模式，并且当数据被编程到不是所述最高有效位页的一页时激活所述第一校验模式。根据至少一个示例性实施例，当执行1-步编程或粗编程时激活所述第一校验模式，并且当执行精编程时激活所述第二校验模式。

根据至少一个示例性实施例，所述页缓冲解码单元包括：多个第三晶体管，连接到多条页缓冲信号线并且配置成分别将所述多条页缓冲信号线预充电到第一电源电压；多个第四晶体管，配置成分别响应于所述多个页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压；多个第五晶体管，配置成响应于参考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接；解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线；以及波纹和进位计算器，配置成根据所述多个第四晶体管的栅极电压输出所述进位信号和所述和信号。

根据至少一个示例性实施例，所述波纹和进位计算器配置成当所述多个组中的每一组中存在一个失效位时激活所述和信号，并且当所述多个组中的每一组中存在两个或更多失效位时激活所述进位信号。

一种编程非易失性存储装置的方法包括步骤：向被选字线施加第一编程电压；向所述被选字线施加第一校验电压，以检测要编程到第一状态的存储单元中编程成功的第一存储单元和编程失败的第二存储单元；对所述第一存储单元禁止编程并且向所述被选字线施加第二编程电压；以及将要编程到所述第一状态的存储单元处理为编程成功。

根据至少一个示例性实施例，该方法还包括步骤：在向所述被选字线施加所述第二编程电压时计数所述第二存储单元的数目；以及在所述第二存储单元的数目超过旁路值时向所述被选字线施加所述第一校验电压以检测所述第一和第二存储单元。根据至少一个示例性实施例，该方法还包括步骤：向所述被选字线施加第二校验电压，以检测要编程到第二状态的存储单元中编程成功的第三存储单元和编程失败的第四存储单元。当所述第一存储单元被禁止编程时对所述第三存储单元禁止编程。

根据至少一个示例性实施例，所述处理所述存储单元的步骤包括对所述第二存储单元禁止编程。所述方法还包括步骤：向所述被选字线施加所述第二校验电压以检测所述第三和第四存储单元，对所述第三存储单元禁止编程以及向所述被选字线施加第三编程电压；以及将要编程到所述第二状态的存储单元处理为编程成功。根据至少一个示例性实施例，所述方法还包括步骤：在向所述被选字线施加所述第三编程电压时计数所述第四存储单元的数目；以及在所述第四存储单元的数目超过旁路值时向所述被选字线施加所述第二校验电压以检测所述第三和第四存储单元。

一种编程非易失性存储装置的方法包括步骤：向被选字线施加编程电压；向所述被选字线施加校验电压；根据所述校验电压的施加来存储校验结果；根据编程执行方式选择第一校验模式或第二校验模式；以及根据所选校验模式确定编程成功或编程失败。

根据至少一个示例性实施例，当执行1-步编程或粗编程时选择所述第一校验模式。当执行精编程时选择所述第二校验模式。根据至少一个示例性实施例，当执行最低有效位编程或中间有效位编程时选择所述第一校验模式，并且当执行最高有效位编程时选择所述第二校验模式。根据至少一个示例性实施例，所述编程电压逐渐增加，当所述编程电压的增量超过参考值时选择所述第一校验模式，并且当所述编程电压的增量等于或小于所述参考值时选择所述第二校验模式。

根据至少一个示例性实施例，当选择所述第一校验模式时，所述确定编程成功或编程失败的步骤包括：产生与编程失败的存储单元的数目相对应的电流，并且将所产生的电流解码成数字值；以及将该数字值与旁路值进行比较，并且根据比较结果确定编程成功或编程失败。根据至少一个示例性实施例，当选择所述第二校验模式时，所述确定编程成功或编程失败的步骤包括：根据所述校验结果产生和信号和进位信号；当所述进位信号被激活时确定所述编程失败；以及将所述和信号的激活的数目与旁路值比较，并且在所述进位信号被去激活时根据比较结果确定编程成功或编程失败。

一种存储器系统，包括非易失性存储装置；以及控制器，配置成使用纠错代码纠正来自所述非易失性存储装置的读出数据的错误。该非易失性存储装置包括：存储单元阵列；页缓冲单元，其经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；参考电流产生单元，配置成产生参考电流信号；页缓冲解码单元，配置成基于所述参考电流信号根据从所述页缓冲单元输出的所述多个组中的每一组的失效位的数目顺序地输出电流；模拟位计数单元，配置成基于所述参考电流信号对从所述页缓冲解码单元顺序输出的电流进行计数；数字加法单元，配置成计算所述模拟位计数单元的计数结果的累加和；成功/失败检查单元，配置成根据所述数字加法单元的计算结果输出成功信号或失败信号；以及控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。

本发明提供处理多个编程单元的成功/失败信息的模拟以及数字并用计数器以及其操作方法。通过适用根据本发明的计数器以及操作方法，被计数的失效位的数目的范围增加，可以提高编程成功/失败检查速度。并且，与单独的模拟或数字计数器相比，可以构成具有小面积的计数器，能够提供具有更快的编程速度以及更高的集成度的非易失性存储装置。

附图说明

图1是示出了根据本发明概念的第一实施例的非易失性存储装置的框图；

图2是示出了根据本发明概念的存储单元阵列的示意图；

图3示出了根据本发明概念的页缓冲单元的实施例；

图4是示出了根据本发明概念的页缓冲解码单元的第一实施例的电路图；

图5是示出了根据本发明概念的电流产生单元的第一实施例的电路图；

图6是示出了根据本发明概念的模拟位计数单元的第一实施例的电路图；

图7是示出了根据本发明概念的数字加法单元的框图；

图8是示出了根据本发明概念的成功/失败检查单元的实施例的框图；

图9是示出了根据本发明概念的页缓冲解码单元和模拟位计数单元的一部分的示意图；

图10是示出了根据本发明概念的非易失性存储装置的控制信号的一部分的时序图；

图11示出了根据本发明概念的吸收晶体管的尺寸以及页缓冲解码单元和模拟位计数单元的操作的第一实施例；

图12示出了根据本发明概念的吸收晶体管的尺寸以及页缓冲解码单元和模拟位计数单元的操作的第二实施例；

图13示出了提供多个分辨率的吸收晶体管的实施例；

图14是示出了对编程失败的存储单元的数目进行计数的第一实施例的时序图；

图15是示出了对编程失败的存储单元的数目进行计数的第二实施例的时序图；

图16是示了出根据本发明概念的编程方法的第一实施例的流程图；

图17是示出了图16的步骤S140所示的产生电流和将产生的电流解码成数字值的流程图；

图18是示出了本发明概念的编程方法的第一实例的时序图；

图19是示出了本发明概念的编程方法的第二实例的时序图；

图20是示出了图1所示的电流产生单元150和控制单元190的操作方法实例的流程图；

图21是示出了根据本发明概念的电流产生单元的第二实施例的电路图；

图22是示出了根据本发明概念的模拟位计数单元的第二实施例的电路图；

图23是示出了根据本发明概念的模拟位计数单元的第三实施例的电路图；

图24是示出了根据本发明概念的模拟位计数单元的第四实施例的电路图；

图25是示出了根据本发明概念的编程方法的第二实施例的流程图；

图26是示了出根据本发明概念的编程方法的第三实施例的流程图；

图27是示出了根据本发明概念的第二实施例的非易失性存储装置的框图；

图28示出了图27所示的页缓冲解码单元；

图29是示出了图28所示的波纹和进位计算器的框图；

图30是示出了根据本发明概念的编程到存储单元的逻辑状态的第一实施例的图示；

图31是示出了根据本发明概念的校验方法的第一实施例的流程图；

图32是示出了根据本发明概念的编程到存储单元的逻辑状态的第二实施例的图示；

图33是示出了根据本发明概念的校验方法的第二实施例的流程图；

图34是示出了根据本发明概念的计数器的第一实施例的框图；

图35是示出了图34所示的计数器的操作方法的流程图；

图36是示出了根据本发明概念的计数器的第二实施例的框图；

图37是示出了图36所示的计数器的操作方法的流程图；

图38是示出了根据本发明概念的计数器的第三实施例的框图；

图39是示出了图38所示的计数器400的操作方法的流程图；

图40是示出了根据本发明概念的示例性实施例的存储器系统的框图；

图41是示出了图40中的存储器系统的应用的框图；

图42是示出了包含图41所示存储器系统的计算系统的框图。

具体实施方式

现在将参照示出了示例性实施例的附图更加充分地描述示例性实施例。然而，示例性实施例可以按照多种不同的形式具体实现，而不应当理解为限于文中阐述的实施例，而是，提供这些实施例以便使得本公开是彻底和完整的，并且将向本领域的普通技术人员完整地传达示例性实施例的概念。

术语“被选位线”或“多条被选位线”可用于表示在多条位线中与要编程或读取的单元晶体管连接的一条或多条位线。术语“未选位线”或“多条未选位线”可用于表示在多条位线中连接到要禁止编程或禁止读取的单元晶体管的一条或多条位线。

术语“被选串选择线”可用于表示在多条串选择线中与包含要编程或读取的单元晶体管的单元串连接的串选择线。术语“未选串选择线”或“多条未选串选择线”可用于表示在多条串选择线中除了所述被选串选择线之外的一条或多条剩余串选择线。术语“被选串选择晶体管”可用于表示与被选串选择线连接的串选择晶体管。术语“未选串选择晶体管”可用于表示与一条或多条未选串选择线连接的串选择晶体管。

术语“被选地选择线”可用于表示多个地选择线中与包含要编程或读取的单元晶体管的单元串连接的地选择线。术语“未选地选择线”可用于表示多个地选择线中除了被选地选择线之外的一条或多条剩余地选择线。术语“被选地选择晶体管”可用于表示与被选地选择线连接的地选择晶体管。术语“未选地选择晶体管”可用于表示与一条或多条未选地选择线连接的地选择晶体管。

术语“未选字线”可用于表示多条字线中与要编程或读取的单元晶体管连接的字线。术语“未选字线”可用于表示多条字线中除了被选字线之外的一条或多条剩余字线。术语“被选存储单元”或“多个被选存储单元”可用于表示多个存储单元中要编程或读取的存储单元。术语“未选存储单元”或“多个未选存储单元”可用于表示多个存储单元中除了被选存储单元或多个被选存储单元之外的一个或多个剩余存储单元。

术语“页”可用于表示对于读和写来说最小的存储单元基础。当将k个位写入存储单元时，单个页可包括从最低有效页到最高有效页的k个页。

术语“最低有效页”可用于表示包含具有多层单元的特定页的最低有效位的页。术语“中间有效页”可用于表示包含具有多层单元的特定页的中间有效位的页。术语“最高有效页”可用于表示具有多层单元的特定页的最高有效位的页。

本发明概念的实施例可参照NAND闪存装置来进行描述。然而，本发明概念不限于NAND闪存装置。本发明概念可应用于各种非易失性存储装置，例如EEPROM、NOR闪存装置、PRAM、MRAM、RRAM和FRAM。

图1是示出了根据本发明概念的第一实施例的非易失性存储装置100的框图。参考图1，非易失性存储装置100可以包括存储单元阵列105、地址解码单元110、页缓冲单元120、数据输入/输出单元130、页缓冲解码单元140、电流产生单元150、模拟位计数单元160、数字加法单元170、成功/失败检查单元180和控制单元190。存储单元阵列105可以包含多个存储单元。例如，存储单元阵列105可以包含在行方向和列方向上排列的多个单元串。存储单元阵列105的多个存储单元中的每个可存储一个或多个位。

地址解码单元110可经由字线WL、串选择线SSL和地选择线GSL耦合到存储单元阵列105。地址解码单元110可配置成响应于控制单元190的控制进行操作。地址解码单元110可从外部装置接收地址ADDR。地址解码单元110可配置成解码所接收的地址。

页缓冲单元120可经由位线BL耦合到存储单元阵列105并且经由数据线DL耦合到数据输入/输出单元130。页缓冲单元120可响应于控制单元190的控制进行操作。

页缓冲单元120可以从数据输入/输出单元130接收数据以将其写入存储单元阵列105。页缓冲单元120可以从存储单元阵列105读取数据以将其输出到数据输入/输出单元130。页缓冲单元120可从存储单元阵列105的第一存储区域读取数据以将其存储在存储单元阵列105的第二存储区域。页缓冲单元120可以执行回复制操作。

页缓冲单元120可以将页缓冲信号PBS输出到页缓冲解码单元140。页缓冲单元120可以响应于来自控制单元190的转移信号PF输出校验读取结果的信息作为所述页缓冲信号PBS。页缓冲单元120可以响应于转移信号PF通过多次来输出校验读取结果。

数据输入/输出单元130可以通过数据线DL耦合到页缓冲单元120。数据输入/输出单元130可以响应于控制单元190进行操作。数据输入/输出单元130可以与外部装置交换数据。数据输入/输出单元130可以从外部装置接收数据以将其传送到页缓冲单元120。数据输入/输出单元130可以从页缓冲单元120接收数据以将其传送到外部装置。

页缓冲解码单元140可以响应于来自控制单元190的解码器使能信号nDEN和解码器预充电信号nDPRE进行操作。页缓冲解码单元140可以从页缓冲单元120接收页缓冲信号PBS并且从电流产生单元150接收参考电流信号RCS和最大电流信号MCS。页缓冲解码单元140可以从所接收的页缓冲信号PBS检测失效位以输出检测结果作为解码器输出信号DOUT。

页缓冲解码单元140可以检测来自页缓冲信号PBS中的失效位的数目。页缓冲解码单元140可以输出大小与参考电流RC的倍数相对应的电流作为解码器输出信号DOUT。该倍数可对应于所检测到的失效位的数目。当页缓冲信号PBS表示两个失效位时，页缓冲解码单元140可以输出大小与参考电流RC的两倍相对应的电流作为解码器输出信号DOUT。参考电流RC可以是当参考电流信号RCS施加于正常晶体管的栅极时流过该正常晶体管的电流。

电流产生单元150可以响应于来自控制单元190的参考电压VREF、参考电流使能信号RCEN、最大电流使能信号nMCEN和电流选择信号COS进行操作。电流产生单元150可以响应于参考电流使能信号RCEN、参考电压VREF和反相的参考电流使能信号nRCEN产生参考电流信号RCS。电流产生单元150可以响应于参考电流信号RCS和最大电流使能信号nMCEN产生最大电流信号MCS。

可以将参考电流信号RCS提供给页缓冲解码单元140和模拟位计数单元160。参考电流信号RCS可以对应于在页缓冲信号PBS表示单个失效位时解码输出信号DOUT的状态。最大电流信号MCS可以传送到模拟位计数单元160。最大电流信号MCS可对应于在模拟位计数单元160中流动的电流的最大量。

模拟位计数单元160可以响应于来自控制单元190的负载使能信号LEN和计数使能信号CEN进行操作。模拟位计数单元160可以从页缓冲解码单元140接收解码输出信号DOUT并且从电流产生单元150接收参考电流信号RCS和最大电流信号MCS。模拟位计数单元160可以对解码输出信号DOUT进行计数（例如，模拟计数）并且输出计数结果OUT。

模拟位计数单元160可以使用参考电流信号RCS对解码输出信号DOUT进行计数。例如，模拟位计数单元160可以使用参考电流信号RCS来计数解码输出信号DOUT是参考电流RC的多少倍。

模拟位计数单元160可以响应于控制最大电流信号MCS来控制最大电流的量。例如，最大电流的量可以是最大电流信号MCS施加于正常晶体管的栅极时流过该正常晶体管的电流量。

数字加法单元170可以响应于来自控制单元190的锁存信号CL和复位信号RST进行操作。数字加法单元170可以从模拟位计数单元160接收计数结果OUT。数字加法单元170可以将计数结果OUT数字化并存储数字化的结果。数字加法单元170可以对来自模拟位计数单元160的多个输出信号进行数字化并且计算这些数字化值的累计和。所存储的值可以作为失效位信号FBS输出。失效位信号FBS可以表示校验读取结果的失效位的数目。失效位信号FBS可以是数字值。

成功/失败检查单元180可以响应于控制单元190进行操作。成功/失败检查单元180可以从数字加法单元170接收失效位信号FBS。成功/失败检查单元180可以基于所接收的失效位信号FBS输出成功信号PASS和失败信号FAIL。当失效位信号FBS表示小于或等于特定值的值时，成功/失败检查单元180可以输出成功信号PASS。当失效位信号FBS表示大于特定值的值时，成功/失败检查单元180可以输出失败信号FAIL。

控制单元190可以控制非易失性存储装置100的各种操作。例如，来自控制单元190的信号路径示为虚线。控制单元190可以响应于来自外部装置的控制信号CTRL进行操作。控制单元190可以从成功/失败检查单元180接收成功信号PASS或失败信号FAIL。当接收成功信号PASS时，控制单元190可以确定编程成功。当接收失败信号FAIL时，控制单元190可以确定编程失败。

图2是示出了根据本发明概念的存储单元阵列105的示意图。参考图2，多个存储单元MCS可以串联耦合以构成多个串。串选择晶体管SST和地选择晶体管GST可以与所述多个串的每个节点耦合。串选择线SSL可以与串选择晶体管SST的栅极耦合。地选择线可以与地选择晶体管GST的栅极耦合。公共源极线CSL可以与地选择晶体管GST的源极耦合。字线WL1至WLi可以分别与在列方向上排列的多个存储单元MCS的控制栅耦合。位线BL1至BLr可以与串选择晶体管SST耦合。

在校验读取期间，可以将电源电压VCC充电到位线BL1至BLr。校验电压可以施加于选择字线，高电压可以施加于串选择线SSL、地选择线GSL和未选字线。地电压VSS可以施加于公共源极线CSL。与未选字线、串选择晶体管SST和地选择晶体管GST耦合的存储单元可以导通。与被选字线耦合的存储单元可以导通或关断。

当被选存储单元的阈值电压高于校验电压时，被选存储单元可以导通。因此，与被选存储单元耦合的位线可以是浮动的并且保持所充电的电源电压VCC。当被选存储单元的阈值电压低于校验电压时，被选存储单元可以导通。因此，与被选存储单元耦合的位线可以经由公共源极线CSL接地。

与编程成功的存储单元耦合的位线可以具有地电压VSS以表示逻辑低。与编程失败的存储单元耦合的位线可以具有电源电压VCC以表示逻辑高。

位线BL1至BLr的电压（或逻辑状态）在下面的表1中示出。

表1

	编程成功	编程失败
			位线	高	低

图3示出了根据本发明概念的页缓冲单元120的实施例。参考图1和图3，页缓冲单元120包括多个页缓冲器PB1至PBr。多个页缓冲器PB1至PBr可以构成多个分级结构H1至Hk。第一至第n页缓冲器PB1至PBn可以构成第一分级结构H1。第o至第r页缓冲器PBo至PBr可以构成第k分级结构Hk。每个分级结构中页缓冲器的数目可以是相同的。

每个分级结构中的页缓冲器可以相互耦合。例如，第一至第n页缓冲器PB1至PBn可以通过WIRED-OR结构耦合以在第一分级结构H1中输出第一页缓冲信号PBS 1。第o至第r页缓冲器PBo至PBr可以通过WIRED-OR结构耦合以输出第k页缓冲信号PBSk。

页缓冲器PB1至PBr中的每一个可以包括第一锁存器L1、第二锁存器L2、第一晶体管T1和第二晶体管T2。第一和第二锁存器L1和L2可以与位线BL1至BLr中的对应的一个耦合。例如，第一页缓冲器PB1的第一和第二锁存器L1和L2可以与第一位线BL 1耦合。第n页缓冲器PBn的第一和第二锁存器L1和L2可以与第n位线BLn耦合。第r页缓冲器PBr的第一和第二锁存器L1和L2可以与第r位线BLr耦合。

第一锁存器L1可以是存储待编程的数据、读取结果和校验读取结果的数据锁存器。第一锁存器L1可以与数据线DL耦合。

第二锁存器L2可以独立于第一锁存器L1进行操作。第二锁存器L2可以存储校验读取结果。第二锁存器L2可以将所存储的值反相并且将它们传送到第一晶体管T1的栅极。

第一晶体管T1可以响应于第二锁存器中存储的值进行操作。第一晶体管的一个节点可以被提供地电压VSS，第一晶体管的另一个节点可以耦合到第二晶体管T2。

第二晶体管T2可以响应于转移信号PF1至PFn进行操作。第二晶体管T2的一个节点可以耦合到第一晶体管T1，第二晶体管T2的另一节点可以输出第一至第k页缓冲信号PBS1至PBSk。

当执行校验读取时，校验读取结果被存储在页缓冲器PB1至PBr中。根据校验读取结果，页缓冲器PB1至PBr可以输出第一至第k页缓冲信号PBS1至PBSk。例如，页缓冲器PB1至PBr可以以第一级STAGE1至第n级STAGEn的顺序，顺序地输出第一至第k页缓冲信号PBS1至PBSk。

当第一转移信号PF1被激活时，第一级STAGE1的页缓冲器PB1和PBo可以输出第一至第k页缓冲信号PBS1至PBSk。当第n转移信号PFn被激活时，第n级STAGEn的页缓冲器PBn和PBr可以输出第一至第k页缓冲信号PBS1至PBSk。

如表1中所公开的，与编程失败的存储单元耦合的位线表示逻辑低，与编程成功的存储单元耦合的位线表示逻辑高。位线BL1至BLr的逻辑值可以存储在页缓冲器PB1至PBr中。

第一页缓冲器PB1的第二锁存器L2可以将所存储的值的反相值输出到第一晶体管T1的栅极。当与第一页缓冲器PB1相对应的存储单元是编程失败的存储单元时，第二锁存器L2可以输出逻辑高到第一晶体管T1的栅极。也就是说，第一晶体管T1导通。当与第一页缓冲器PB1相对应的存储单元是编程成功的存储单元时，第二锁存器L2可以输出逻辑低到第一晶体管T1的栅极。也就是说，第一晶体管T1关断。

当第一页缓冲器PB1对应于编程失败的存储单元并且第一转移信号PF1被激活时，第一页缓冲器PB1可以输出地电压（或逻辑低）作为第一页缓冲信号PBS1。当第一页缓冲器PB1对应于编程成功的存储单元并且第一转移信号PF1被激活时，第一页缓冲器PB1可以使第一页缓冲信号PBS1是浮动的。第一页缓冲器PB1可以根据对应于第一页缓冲器PB1的存储单元是编程成功的还是编程失败的，输出地电压（或逻辑低）作为第一页缓冲信号PBS1或使第一页缓冲信号PBS1是浮动的。

其它页缓冲器PB2至PBr可以按照与第一页缓冲器PB1相同的方式进行操作。根据校验读取结果的页缓冲信号PBS1至PBSk在下面的表2中示出。

表2

	编程成功	编程失败
			位线	高	低
页缓冲信号	浮动的	低(VSS)

图4是示出了根据本发明概念的页缓冲解码单元140的第一实施例的电路图。参考图1、图3和图4，页缓冲解码单元140包括多个解码器141至14k。第一至第k解码器141至14k可以分别从页缓冲单元接收第一至第k页缓冲信号PBS1至PBSk。解码器使能信号nDEN和解码器预充电信号nDPRE共同提供给第一至第k解码器141至14k。第一至第k解码器141至14k可以响应于第一至第k页缓冲信号PBS1至PBSk输出解码器输出信号DOUT。第一至第k解码器141至14k中的每一个可以包括第三晶体管T3、第四晶体管T4、第五晶体管T5和逻辑门LG。

逻辑门LG的第一输出节点LG1可以耦合到第三晶体管T3并分别被提供第一至第k页缓冲信号PBS1至PBSk。第三晶体管T3可以响应于解码器预充电信号nDPRE将逻辑门LG的第一输入节点LG1预充电到电源电压VCC。逻辑门LG的第二输入节点LG2可以被提供解码器使能信号nDEN。逻辑门LG可以是执行NOR操作的元件。

第四晶体管T4可以响应于逻辑门LG的输出进行操作。第四晶体管T4的第一节点可以被提供地电压VSS，第四晶体管T4的第二节点可以与第五晶体管T5耦合。

第五晶体管T5可以响应于参考电流信号RCS进行操作。第五晶体管T5的第一节点可以与第四晶体管T4耦合，第五晶体管的第二节点可以被共同耦合以输出解码器输出信号DOUT。

当逻辑低通过两个输入节点输入时，NOR门可以输出逻辑高，当逻辑高通过两个输入节点中的至少一个输入时，NOR门可以输出逻辑高。当解码器使能信号nDEN是逻辑高时，逻辑门LG可以输出逻辑低。即，解码器140被禁用。当解码器使能信号nDEN是逻辑低时，逻辑门LG可以根据第一输入节点LG1的值输出逻辑高或逻辑低。即，解码器140被启用。

当转移信号PF1至PFn被去激活时，第一至第k页缓冲信号PBS 1至PBSk是浮动的。第三晶体管可以响应于解码器预充电信号nDPRE将第一输入节点LG1预充电到电源电压VCC。然后，解码器预充电信号nDPRE被去激活，并且逻辑门LG的第一输入节点LG1可以是浮动的。

转移信号PF1至PFn之一被激活，第一级STAGE1至第n级STAGEn中的一级的页缓冲器可以输出第一至第k页缓冲信号PBS1至PBSk。

当与第一页缓冲信号PBS1相对应的存储单元是编程成功的存储单元时，第一页缓冲信号PBS1可以是浮动的。第一解码器141的逻辑门LG的第一输入节点LG1可以保持预充电的电源电压VCC（即，逻辑高）。第一解码器141的逻辑门LG可以输出逻辑低。第一解码器141的第四晶体管T4可以关断，第一解码器141的输出节点可以是浮动的。

当与第一页缓冲信号PBS1相对应的存储单元是编程失败的存储单元时，第一页缓冲信号PBS1是地电压。第一解码器141的逻辑门LG的第一输入节点LG1的电压可以放电到地电压（即，转变到逻辑低）。第一解码器141的逻辑门LG可以输出逻辑高。第一解码器141的第四晶体管T4可以导通，并且第一解码器141可以作为从第一解码器141的输出节点泄出电流的电流吸收器进行操作。被第一解码器141泄出的电流的量受参考电流信号RCS控制。响应于参考电流信号RCS的被第一解码器141泄出的电流可以是参考电流RC。

第二至第k解码器142至14k可以按照与第一解码器141相同的方式进行操作。根据校验读取结果的解码器141至14k的输出在下面的表3中示出。

表3

	编程成功	编程失败
			位线	高	低
页缓冲信号	浮动的	低(VSS)
			解码器的输出	浮动的	电流吸收器(RC)

第一至第k解码器141至14k的输出节点被共同耦合到页缓冲解码单元140的输出节点。解码器输出信号DOUT可以是被第一至第k解码器141至14k泄出的总电流。例如，第一至第k解码器141至14k中的每一个都可以泄出参考电流RC。根据页缓冲信号PBS1至PBSk所指示的失效位的数目，确定泄出参考电流RC的解码器的数目。因此，解码器输出信号DOUT可以是大小为参考电流RC的倍数的电流。解码器输出信号DOUT可以是具有负值的电流。页缓冲解码单元140可以是泄出大小与编程失败的存储单元的数目相对应的电流的电流吸收器。

图5是示出根据本发明概念的电流产生单元150的第一实施例的电路图。参考图1和图5，电流产生单元150可以包括差分放大器151、反馈可变电阻器153、参考电流信号发生器155和最大电流信号发生器159。

差分放大器151可以包括第一至第七差分放大器晶体管DT1至DT7。第一和第二差分放大器晶体管DT1和DT2可以构成第一和第二差分输入DPIN1和DPIN2。第三和第四差分放大器晶体管DT3和DT4可以构成电流反射镜。

第五差分放大器晶体管DT5可以响应于参考电流使能信号RCEN向差分放大器151提供地电压VSS。第六差分放大器晶体管DT6可以响应于反相的参考电流使能信号nRCEN向差分放大器151提供电源电压VCC。即，当参考电流使能信号RCEN是逻辑低并且反相的参考电流使能信号nRCEN是逻辑高时，差分放大器151被禁用。

第七差分放大器晶体管DT7可以响应于参考电流使能信号RCEN向差分放大器151的输出节点DPOUT提供电源电压VCC。当差分放大器151被禁用时，第七差分放大器晶体管DT7可以将电源电压VCC输出到差分放大器151的输出节点DPOUT。

差分放大器151的第一输入节点DPIN1被提供参考电压VREF，第二输入节点DPIN2被提供由反馈可变电阻器153分割的电压。例如，参考电压VREF可以是电源电压或者是在非易失性存储装置100中使用的各种电压之一。

反馈可变电阻器153可以包括第一至第五反馈晶体管FT1至FT5以及第一至第四电阻器R1至R4。

第一反馈晶体管FT 1可以响应于差分放大器151的输出信号进行操作。第一反馈晶体管FT 1的第一节点可以被提供电源电压VCC，第二节点可以与差分放大器151的第二输入节点DPIN2耦合。第一反馈晶体管FT1可以作为响应于差分放大器151的输出而提供电流的电流驱动器进行操作。

第一至第四电阻器R1至R4的第一节点可以与第二输入节点DPIN2耦合，第二节点可以分别与第二至第五反馈晶体管FT2至FT5耦合。第二至第五反馈晶体管FT2至FT5的第一节点可以分别与第一至第四电阻器R1至R4耦合，第二节点可以被提供地电压VSS。第二至第五反馈晶体管FT2至FT5可以分别响应于第一至第四电流选择信号COS1至COS4进行操作。

第一至第四电阻器R1至R4以及第二至第五反馈晶体管FT2至FT5可以构成响应于第一至第四电流选择信号COS1至COS4进行操作的可变电阻器。提供给差分放大器151的第二输入节点DPIN2的电压可以根据第一至第四电流选择信号COS1至COS4变化。即，差分放大器151的输出信号可以通过第一至第四电流选择信号COS1至COS4改变。

参考电流发生器155可以包括第一至第三参考晶体管RT1至RT3。第一参考晶体管RT1可以响应于差分放大器151的输出信号进行操作。第一参考晶体管RT1的第一节点可以被提供电源电压VCC，第二节点可以耦合到第二参考晶体管RT2。

第二参考晶体管RT2的第一节点可以耦合到第一参考晶体管RT1，第二节点可以耦合到第三参考晶体管RT3。第二参考晶体管RT2的第一节点和栅极可以耦合在一起并输出参考电流信号RCS。

第三参考晶体管RT3的第一节点可以与第二参考晶体管RT2耦合，第二节点可以被提供地电压VSS。第三参考晶体管RT3的栅极可以被提供电源电压VCC。第三晶体管RT3可以保持导通状态。

当参考电流使能信号RCEN被激活时，差分放大器151的输出信号可以通过差分放大器151和反馈可变电阻器153形成。差分放大器151的输出信号可以通过第一至第四电流选择信号COS1至COS4进行调节。参考电流发生器155可以响应于差分放大器151的输出信号输出参考电流信号RCS。因此，参考电流信号RCS可以通过第一至第四电流选择信号COS1至COS4进行调节。

当参考电流使能信号RCEN被去激活时，差分放大器151的输出信号可以确定，而与反馈可变电阻器153无关。因此，即使第一至第四电流选择信号COS1至COS4被调节，参考电流发生器155也可以保持参考电流信号RCS而没有任何变化。

最大电流信号发生器159可以包括第一至第五最大电流晶体管MT1至MT5。第一最大电流晶体管MT1可以与第二最大电流晶体管MT2一起作为电流反射镜进行操作。第二最大电流晶体管MT2可以耦合在第一最大电流晶体管MT1和地节点之间。第二最大电流晶体管MT2的栅极被提供电源电压VCC。第二最大电流晶体管可以保持导通状态。

第三最大电流晶体管MT3的第一节点可以与第一最大电流晶体管MT1耦合，第二节点可以与第四最大电流晶体管MT4耦合。第四最大电流晶体管MT4可以耦合在第三最大电流晶体管MT3和电源节点之间。第四最大电流晶体管MT4可以响应于最大电流使能信号nMCEN将电源电压VCC提供给最大电流信号发生器159。第五最大电流晶体管MT5的第一节点可以与第三最大电流晶体管MT3耦合，第二节点可以被提供地电压。第五最大电流晶体管MT5可以响应于最大电流使能信号nMCEN将地电压VSS提供给最大电流信号发生器159。

第一最大电流晶体管MT1的第一节点、第三最大电流晶体管MT3的第一节点和栅极以及第五最大电流晶体管MT5的第一节点耦合到一起并且输出最大电流信号MCS。

当最大电流使能信号nMCEN被激活，第四最大电流晶体管MT4可以导通并且第五最大电流晶体管MT5可以关断。最大电流信号发生器159可以响应于参考电流信号RCS输出最大电流信号MCS。当最大电流使能信号nMCEN被去激活时，第四最大电流晶体管MT4可以关断，第五最大电流晶体管MT5可以导通。最大电流信号发生器159可以与参考电流信号RCS无关地输出地电压作为最大电流信号MCS。

图6是示出了根据本发明概念的模拟位计数单元160的第一实施例的电路图。参考图1和图6，模拟位计数单元160可以包括参考负载电路161、电流反射镜163、第一至第m吸收电路SC1至SCm、第一至第m负载电路LC1至LCm以及第一至第m差分放大器DA1至DAm。

参考负载电路161可以响应于负载使能信号LEN电耦合到地节点。参考负载电路161可以响应于负载使能信号LEN被启用或禁用。

参考负载电路161可以包括参考负载晶体管RLT。参考负载晶体管RLT 可以响应于参考电流信号RCS进行操作。例如，参考负载晶体管RLT的尺寸可以大于正常晶体管的尺寸。当参考负载晶体管RLT的尺寸是正常晶体管的尺寸的n倍时，参考负载晶体管RLT可以响应于参考电流信号RCS泄出参考电流RC的n倍的电流。参考负载晶体管RLT可以作为电流吸收器进行操作。

电流反射镜163可以对输入信号进行镜像以输出多个镜像信号。输入信号可以是解码器输出信号DOUT的总电流和由参考负载电路161泄出的电流。电流反射镜163可以包括镜像输入电路MIC和第一至第m镜像输出电路MOC1至MOCm。

电流反射镜输入电路MIC可以接收输入信号。第一至第m镜像输出电路MOC1至MOCm可以对输入信号进行镜像以分别输出第一至第m镜像信号MI1至MIm。

第一至第m负载电路可以是从第一至第m镜像信号MI1至MIm泄出电流的电流吸收器。第一至第m负载电路可以响应于负载使能信号LEN电耦合到地节点。第一至第m负载电路LC1至LCm可以响应于负载使能信号LEN被启用或禁用。

第一至第m负载电路LC1至LCm可以分别包括负载晶体管LT。负载晶体管LT可以响应于参考电流信号RCS进行操作。每一个负载晶体管LT可以具有与参考负载晶体管RLT相同的结构和尺寸。即，第一至第m负载电路LC1至LCm中的每一个可以是泄出与参考负载电路161相同电流的电流吸收器。

参考负载电路161可以从电流反射镜163的输入信号泄出电流。第一至第m负载电路LC1至LCm可以分别从第一至第m镜像信号MI1至MIm泄出电流。参考负载电路161和第一至第m负载电路LC1至LCm可用于向模拟位计数单元160提供偏移。例如，参考负载电路161和第一至第m负载电路LC1至LCm中的每一个基本上都可以泄出参考电流RC的5倍的电流。即，参考负载晶体管RLT和负载晶体管LT可以具有正常晶体管尺寸5倍的尺寸。

第一至第m吸收电路SC1至SCm可以是分别从第一至第m镜像信号MI1至MIm泄出电流的电流吸收器。第一至第m吸收电路SC1至SCm可以响应于计数使能信号CEN与地节点电耦合。第一至第m吸收电路SC1至SCm可以响应于计数使能信号CEN被启用或禁用。

第一至第m吸收电路SC1至SCm可以分别包括第一至第m吸收晶体管ST1至STm。第一至第m吸收晶体管ST1至STm可以具有彼此不同的尺寸。当第一至第m吸收晶体管ST1至STm具有不同尺寸时，由第一至第m吸收晶体管ST1至STm泄出的电流的量可以彼此不同。

第一至第m差分放大器DA1至DAm可以响应于计数使能信号CEN被启用或禁用。当计数使能信号CEN是逻辑低时，第一至第m差分放大器DA1至DAm可以被提供地电压，并启用。当计数使能信号CEN是逻辑高时，第一至第m差分放大器DA1至DAm不能被提供地电压，并禁用。当第一至第m差分放大器DA1至DAm被禁用时，可以响应于计数使能信号CEN将电源电压作为第一至第m差分放大器DA1至DAm的输出而被输出。

第一至第m差分放大器DA1至DAm可以将由电流反射镜163的输入信号产生的电压分别与由第一至第m差分放大器DA1至DAm产生的电压相比较。第一至第m差分放大器DA1至DAm可以输出比较结果来作为第一至第m计数结果OUT1至OUTm。计数结果OUT1至OUTm可以经由缓冲器BUF输出。

第一吸收电路SC1和第一差分放大器DA1可以构成第一计数器C1。第一差分放大器DA1可以将由电流反射镜163的输入信号产生的电压与由第一镜像信号MI1产生的电压相比较，来输出比较结果作为第一计数结果OUT1。类似地，第二至第m吸收电路SC2至SCm可以构成第二至第m计数器C2至Cm。

图7是示出了根据本发明概念的数字加法单元170的框图。参考图1和图7，数字加法单元170可以包括解码器171、数字加法器173和锁存器175。

解码器171可以接收来自模拟位计数单元160的计数结果OUT1至OUTm。解码器171可以将所接收的计数结果OUT1至OUTm转换成特定数字系统的数字值（例如数字位）。例如，解码器171可以将计数结果OUT1至OUTm转换成诸如二进制系统、八进制系统、十进制系统、十六进制系统等各种数字系统之一的数字值。

数字加法器173可以从解码器171接收数字值。数字加法器173可以将存储在锁存器175中的值（例如，数字位）与从解码器171接收到的数字值加在一起。

锁存器175的输入节点可以与数字加法器173的输出节点耦合。锁存器175的输出节点可以与数字加法器173耦合并输出失效位信号FBS。锁存器175可以响应于锁存信号CL或复位信号RST进行操作。当复位信号RST被激活时，锁存器175可以被复位。当锁存信号CL被激活时，锁存器175可以存储数字加法器173的输出信号。

图8是示出了根据本发明概念的成功/失败检查单元180的实施例的框图。参考图1和图8，成功/失败检查单元180可以包括比较器181和旁路寄存器183。

比较器181可以接收来自数字加法单元170的失效位信号FBS。旁路寄存器183可以配置成存储旁路值。旁路值可以是在编程操作期间能够忽略的失效位的数目。当失效位信号FBS的值等于或小于旁路值时，比较器181可以输出成功信号PASS。当失效位信号FBS的值大于旁路值时，比较器181可以输出失败信号FAIL。

图9是示出了根据本发明概念的页缓冲解码单元140和模拟位计数单元160的一部分的示意图。为了便于描述，参考负载电路161和第一至第m负载电路LC1至LCm未在图9中示出。参考图4、图6和图9，页缓冲解码单元140的解码器141至144可以是响应于页缓冲信号PBS1至PBS4进行操作的电流吸收器。没有限定解码器的数目。

每个解码器可以泄出响应于参考电流信号RCS产生的参考电流RC。当页缓冲信号PBS1至PBS4之一表示失效位时，解码器141至144中相应的解码器可以泄出参考电流RC。解码器输出信号DOUT可以是解码器141至144泄出的总电流。

电流反射镜163可以对解码器输出信号DOUT进行镜像并且输出镜像信号MI1至MI4。没有限定镜像信号MI1至MI4的数目。

吸收电路SC1至SC4可以分别从第一至第四镜像信号MI1至MI4泄出电流。没有限定吸收电路SC1至SC4的数目。被每个吸收电路泄出的电流可以由其中的吸收晶体管的尺寸确定。

解码器输出信号DOUT可以经由第一差分放大器DA1的正输入节点传递。电流反射镜163可以向第一差分放大器DA1的负输入节点提供与解码器输出信号DOUT相同的第一镜像信号MI1。第一吸收电路SC1可以从第一差分放大器DA1的负输入节点泄出特定量的电流。当被第一吸收电路SC1泄出的电流的量小于第一镜像信号MI1时，第一差分放大器DA1的负输入节点的电压可能增加，于是第一差分放大器DA1可以输出逻辑高。

类似地，第二至第四差分放大器DA2至DA4可以分别根据被第二至第四吸收电路SC2至SC4泄出的电流的量是否大于解码器输出信号DOUT来输出逻辑高或逻辑低。通过调节被吸收电路SC1至SC4泄出的电流的量，差分放大器DA1至DA4的输出可以设置成表示失效位的数目信息。

图10是示出了根据本发明概念的非易失性存储装置100的控制信号的一部分的时序图。参考图1和图10，解码器使能信号nDEN可以被激活，并且页缓冲解码单元140可以启用。计数使能信号CEN可以被激活，并且模拟位计数单元160可以启用。

在第一间隔I1期间，解码器预充电信号nDPRE可以被激活。页缓冲解码单元140的解码器141至14k的逻辑门LG的第一输入节点LG1可以预充电到电源电压VCC。第一间隔I1可以形成预充电间隔。

在第二间隔I2期间，解码器预充电信号nDPRE可以被去激活。页缓冲解码单元140的解码器141至14k的逻辑门LG的第一输入节点LG1可以是浮动的。转移信号PF被激活。例如，第一至第n转移信号PF1至PFn可以被激活。即，第一至第n级STAGE1至STAGEn中的一级的页缓冲器可以输出页缓冲信号PBS1至PBSk。然后，在第三间隔I3期间，转移信号PF可以被去激活。

在第二间隔I2和第三间隔I3期间，页缓冲解码单元140可以根据由页缓冲信号PBS1至PBSk表示的失效位的数目输出解码器输出信号DOUT。解码器输出信号DOUT可以是大小与参考电流RC的量的倍数和失效位的数目相对应的电流。

模拟位计数单元160可以响应于解码器输出信号DOUT输出计数结果OUT1至OUTm。计数结果OUT1至OUTm可以转换成特定数字系统的数字值，然后与存储在锁存器175中的值相加。

第二间隔I 2和第三间隔I3可以形成发展（develop）间隔和计数间隔。

在第四间隔I4期间，锁存器信号CL可以被激活。被数字加法器173相加后的值可以存储在锁存器175中。

图11示出了根据本发明概念的吸收晶体管ST1至STm的尺寸以及页缓冲解码单元140和模拟位计数单元160的操作的第一实施例。为了便于描述，可以忽略基于参考负载电路161和第一至第m负载电路LC1至LCm的偏移。参考图6、图9和图11，吸收晶体管ST1至STm的尺寸可以参照尺寸W来表示。尺寸W可以是非易失性存储装置100的正常晶体管的尺寸。

第一吸收晶体管ST1的尺寸可以是0.5W。当向第一吸收晶体管ST1施加参考电流信号RCS时，第一吸收晶体管ST1可以泄出0.5RC的电流。第二吸收晶体管ST2的尺寸可以是1.5W。第二吸收晶体管ST2可以响应于参考电流信号RCS泄出1.5RC的电流。第三吸收晶体管ST3的尺寸可以是2.5W。第三吸收晶体管ST3可以响应于参考电流信号RCS泄出2.5RC的电流。第四吸收晶体管ST4的尺寸可以是3.5W。第四吸收晶体管ST4可以响应于参考电流信号RCS泄出3.5RC的电流。第m吸收晶体管STm的尺寸可以是(m-0.5)W。第m吸收晶体管STm可以响应于参考电流信号RCS泄出(m-0.5)RC的电流。

当页缓冲信号PBS1至PBSk指示编程失败的存储单元的数目是1时，解码器输出信号DOUT可以是参考电流RC。第一至第m镜像信号MI1至MIm中的每一个都是参考电流RC。通过第一吸收电路SC1泄出的电流的量是0.5RC。因此，可以在第一吸收电路SC1上累积电荷，并且第一吸收电路SC1的电压可以增加，第一差分放大器DA1可以输出逻辑低。第二至第m吸收电路SC2至SCm中的每一个泄出的电流的量都比参考电流RC大。因此，第二至第m差分放大器DA2至DAm可以输出逻辑高。

当页缓冲信号PBS1至PBSk指示编程失败的存储单元的数目是2时，解码器输出信号DOUT可以是2RC。第一至第m镜像信号中的每一个都是2RC。被第一和第二吸收电路SC1和SC2泄出的电流的量分别是0.5RC和1.5RC，它们小于解码器输出信号DOUT。因此，第一和第二差分放大器DA1和DA2可以输出逻辑低，而剩余的差分放大器DA3至DAm可以输出逻辑高。

当页缓冲信号PBS1至PBSk指示编程失败的存储单元的数目是3时，解码器输出信号DOUT可以是3RC。第一至第m镜像信号中的每一个都是3RC。经由第一至第三吸收电路SC1至SC3泄出的电流的量分别是0.5RC、1.5RC和2.5RC，它们小于解码器输出信号DOUT。因此，第一至第三差分放大器DA1至DA3可以输出逻辑低，而剩余的差分放大器DA4至DAm可以输出逻辑高。

当页缓冲信号PBS1至PBSk指示编程失败的存储单元的数目等于或大于m时，解码器输出信号DOUT可以等于或大于mRC。被第一至第m吸收电路SC1至SCm的每一个泄出的电流的量都小于mRC。因此，第一至第m差分放大器DA1至DAm都可以输出逻辑低。

如上所述，当吸收晶体管ST1至STm配置成泄出大小在参考电流RC的整数倍之间的不同电流时，模拟位计数单元160的计数器C1至Cm可以输出关于由页缓冲信号PBS1至PBSk指示的编程失败的存储单元的数目的信息。例如，吸收晶体管ST1至STm的尺寸可以具有W的差别。

当第一至第m计数器C1至Cm同时被激活时，失效位信号PBS1至PBSk指示的失效位的数目可以并行计数。因此，与对其进行串行计数相比计数速度增加了。

例如，计数器C1至Cm可以分成多个组，并且计数器C1至Cm可以按照所分的组为单位顺序激活。

当提供第一至第m计数器C1至Cm时，模拟位计数单元160可以对解码器输出信号DOUT计数到mRC。当由页缓冲信号PBS1至PBSk指示的失效位的数目大于m时，页缓冲解码单元140泄出大于mRC的电流，并且电流反射镜163可以分别输出大于mRC的电流MI1至MIm。通过使用最大电流信号MCS限制由电流反射镜163泄出的电流的最大量，可以减少耗电。

图12示出了根据本发明概念的吸收晶体管ST1至STm的尺寸以及页缓冲解码单元140和模拟位计数单元160的操作的第二实施例。例如，可以忽略参考负载电路161和第一至第m负载电路LC1至LCm的偏移。参考图6、图9和图12，吸收晶体管ST1至STm的尺寸可以参照尺寸W来表示。尺寸W可以是非易失性存储装置100的正常晶体管的尺寸。

第一吸收晶体管ST1的尺寸可以是0.5W。当向第一吸收晶体管ST1施加参考电流信号RCS时，第一吸收晶体管ST1可以泄出0.5RC的电流。第二吸收晶体管ST2的尺寸可以是2.5W。第二吸收晶体管ST2可以响应于参考电流信号RCS泄出2.5RC的电流。第三吸收晶体管ST3的尺寸可以是4.5W。第三吸收晶体管ST3可以响应于参考电流信号RCS泄出4.5RC的电流。第四吸收晶体管ST4的尺寸可以是6.5W。第四吸收晶体管ST4可以响应于参考电流信号RCS泄出6.5RC的电流。第m吸收晶体管STm的尺寸可以是(2m-1.5)W。第m吸收晶体管STm可以响应于参考电流信号RCS泄出(2m-1.5)RC的电流。

当页缓冲信号PBS1至PBSk指示编程失败的存储单元的数目是1时，解码器输出信号DOUT可以是参考电流RC。第一至第m镜像信号MI1至MIm中的每一个都是参考电流RC。通过第一吸收电路SC1泄出的电流的量是0.5RC。因此，第一差分放大器DA1可以输出逻辑低，而剩余的差分放大器DA2至DAm可以输出逻辑高。

当页缓冲信号PBS1至PBSk指示编程失败的存储单元的数目是2时，解码器输出信号DOUT可以是2RC。被第一和第二吸收电路SC1和SC2泄出的电流的量分别是0.5RC和2.5RC，它们中的一个小于解码器输出信号DOUT，而另一个大于解码器输出信号DOUT。因此，第一差分放大器DA1可以输出逻辑低，而剩余的差分放大器DA2至DAm可以输出逻辑高。

当页缓冲信号PBS1至PBSk指示编程失败的存储单元的数目是3时，解码器输出信号DOUT可以是3RC。经由第一和第二吸收电路SC1和SC2泄出的电流的量分别是0.5RC和2.5RC，它们小于解码器输出信号DOUT。因此，第一和第二差分放大器DA1和DA2可以输出逻辑低，而剩余的差分放大器DA3至DAm可以输出逻辑高。

当页缓冲信号PBS 1至PBSk指示编程失败的存储单元的数目等于或大于2m时，解码器输出信号DOUT可以等于或大于2mRC。被第一至第m吸收电路SC1至SCm中的每一个泄出的电流的量都小于2mRC。因此，第一至第m差分放大器DA1至Dam都可以输出逻辑低。

如参考图11和图12所描述的，可以通过调整吸收晶体管ST1至STm的尺寸来调整可计数的失效位的数目以及分辨率。分辨率可以是引起模拟位计数单元160的计数结果OUT1至OUTm当中的信号的转变的失效位的数目。

例如，当吸收晶体管ST1至STm配置成在尺寸上具有W的差时，模拟位计数单元160的分辨率可以为1。当吸收晶体管ST1至STm配置成在尺寸上具有2W的差时，模拟位计数单元160的分辨率可以为2。类似地，当吸收晶体管ST1至STm配置成在尺寸上具有nW的差时，模拟位计数单元160的分辨率可以为n。

在图11和图12中，描述了第一吸收晶体管ST1的尺寸为0.5W。即，第一差分放大器DA1的第一计数结果OUT1在页缓冲信号PBS1至PBSk指示一个失效位时转变。然而，第一晶体管ST1可以具有(n-0.5)W（n为正整数）的尺寸。即，第一计数结果OUT1可以在页缓冲信号PBS1至PBSk指示n个失效位时转变。

图13示出了提供多个分辨率的吸收晶体管ST1至STm的实施例。参考图6和图13，第一至第k吸收晶体管ST1至STk可以配置在成尺寸上具有W的差。第一至第k计数器C1至Ck的分辨率可以为1。第k+1至第m吸收晶体管STk+1至STm可以配置成在尺寸上具有2W的差。第k+1至第m计数器Ck+1至Cm的分辨率可以为2。即，模拟位计数单元160可以根据失效位的数目以不同的分辨率执行计数。

图14是示出了对编程失败的存储单元的数目进行计数的第一实施例的时序图。参考图1至图10和图14，以页缓冲器PB1至PBr的级为单位执行该计数。

解码器使能信号nDEN和计数使能信号CEN被激活。响应于被激活的解码器使能信号nDEN，页缓冲解码单元140启用。响应于计数使能信号CEN，模拟位计数单元160启用。例如，复位信号RST可以与解码器使能信号nDEN和计数使能信号CEN一起被激活。解码器使能信号nDEN和计数使能信号CEN可以同时被激活或以特定的顺序被激活。

执行对第一级STAGE1的页缓冲器PB1和PBo的校验读取结果的失效位的计数。在预充电间隔I1期间，解码器预充电信号nDPRE被激活。页缓冲解码单元140的逻辑门LG的第一输入节点LG1可以被预充电到电源电压。

在发展间隔和计数间隔I2和I3期间，第一转移信号PF1被激活，然后被去激活。第一级STAGE1的页缓冲器PB1和PBo可以输出校验读取结果作为页缓冲信号PBS1至PBSk。页缓冲解码单元140可以响应于页缓冲信号PBS1至PBSk输出解码器输出信号DOUT。解码器输出信号DOUT的大小可以是参考电流RC的整数倍。

基于解码器输出信号DOUT，模拟位计数单元160的计数器C1至Cm可以对来自第一级STAGE1的页缓冲器PB1和PBo的校验读取结果的失效位的数目进行计数。模拟位计数单元160可以输出计数结果OUT1至OUTm。数字加法单元170的解码器171可以将计数结果OUT1至OUTm转换成数字值。数字加法器173可以将从解码器171输出的值与存储在锁存器175中的值相加。

在锁存间隔I4期间，锁存信号CL被激活。锁存器175可以响应于锁存信号CL的激活来存储被数字加法器173相加后的值。

然后，执行第二级STAGE2的页缓冲器PB2和PBp的校验读取结果的计数。在预充电间隔I1期间，执行页缓冲解码单元140的预充电。

在发展间隔和计数间隔I 2和I3期间，第二转移信号PF2被激活，然后被去激活。第二级STAGE2的页缓冲器PB2和PBp可以输出校验读取结果作为页缓冲信号PBS1至PBSk。响应于页缓冲信号PBS1至PBSk，页缓冲解码单元140可以输出解码器输出信号DOUT。根据解码器输出信号DOUT对来自第二级STAGE2的页缓冲器PB2和PBp的校验读取结果的失效位的数目进行计数。

在锁存间隔I 4期间，存储在锁存器175中的值和从解码器171输出的数字值相加。即，第一级STAGE 1的页缓冲器PB1和PBo的校验读取结果的失效位的数目与第二级STAGE2的页缓冲器PB2和PBp的校验读取结果的失效位的数目相加。

执行第n级STAGEn的页缓冲器PBn和PBr的校验读取结果的计数。在预充电间隔I1期间，执行页缓冲解码单元140的预充电。

在发展间隔和计数间隔I 2和I3期间，第n转移信号PFn被激活，然后被去激活。第n级STAGEn的页缓冲器PBn和PBr可以输出校验读取结果作为页缓冲信号PBS1至PBSk。响应于页缓冲信号PBS1至PBSk，页缓冲解码单元140可以输出解码器输出信号DOUT。对来自第n级STAGEn的页缓冲器PBn和PBr的校验读取结果的失效位的数目进行计数。

在锁存间隔I4期间，存储在锁存器175中的值与从解码器171输出的数字值相加。第一至第n级STAGE1至STAGEn的页缓冲器PB1至PBr的失效位的数目被加在一起。即，页缓冲器PB1至PBr的失效位的数目以级为单位被顺序地计数。

图15是示出了对编程失败的存储单元的数目进行计数的第二实施例的时序图。与图14所示的时序图相比，在发展间隔和计数间隔I2和I3中两个转移信号（例如，PF1和PF2）同时被激活。当两个转移信号同时被激活时，同时计数两个级的页缓冲器的校验读取结果。因此，计数时间可以减少。

图16是示出了根据本发明概念的编程方法的第一实施例的流程图。参考图1和图16，在步骤S110施加编程电压。例如，编程电压可以施加到多条字线WL1至WLi（在图2中示出）中的被选字线。在步骤S120施加校验电压。校验电压可以施加到所述被选字线。

在步骤S130，在锁存器中存储校验读取结果。例如，校验读取结果可以存储在页缓冲单元120的第一和第二锁存器L1和L2（在图3中示出）中。

在步骤S140，产生与编程失败的存储单元的数目相对应的电流，并且将所产生的电流解码成数字值。页缓冲解码单元140可以产生与失效位的数目相对应的电流（即，解码器输出信号DOUT）。页缓冲解码单元140可以一次一级（即，页缓冲器PB1至PBr的级STAGE1至STANGEn中的一级）地输出所述解码器输出信号DOUT。

模拟位计数单元160可以对来自页缓冲解码单元140的输出信号（即，解码器输出信号DOUT）的失效位的数目进行计数。模拟位计数单元160可以一次一级（即，页缓冲器PB 1至PBr的级STAGE1至STANGEn中的一级）地输出计数结果OUT1至OUTm。

数字加法单元170可以将模拟位计数单元160的计数结果OUT1至OUTm解码成数字值。数字加法单元170可以一次一级（即，级STAGE1至STAGEn中的一级）地将计数结果OUT1至OUTm解码成数字值，并且可以计算总和。该总和可以存储在锁存器175中。

在步骤S150确定存储在锁存器175中的数字值（即，所述总和）是否等于或小于旁路值。成功/失败检查单元180可以确定存储在锁存器175中的数字值是否等于或小于存储在旁路寄存器183中的旁路值。当存储在锁存器175中的数字值大于所述旁路值时，重新执行步骤S110。即，重复包括施加编程电压和施加校验电压的编程循环。控制单元190可以响应于失败信号FAIL重复该编程循环。

当存储在锁存器175中的数字值等于或小于所述旁路值时，可以执行步骤S160。在步骤S160，施加编程电压，然后编程操作结束。例如，在存储在锁存器175中的数字值等于或小于所述旁路值时，成功/失败检查单元180可以输出成功信号PASS。控制单元190可以响应于成功信号PASS命令非易失性存储装置100再一次施加编程电压并且编程操作结束。

所述旁路值可以小于能够被非易失性存储装置100或其主机纠正的错误位的数目。即，当检测到能够被纠错算法纠正的错误位时，非易失性存储装置100可以确定编程成功并且结束编程操作。因此，由慢存储单元引起的时间消耗可以减少，所述慢存储单元比正常存储单元编程慢。

当确定了编程成功时，非易失性存储装置100可以再次施加编程电压并结束编程操作。由于再次施加了编程电压，一部分编程失败的存储单元可以被编程为编程成功。因此，编程失败的存储单元的数目可以减少而无需额外的读取校验操作。

图17是示出了图16的步骤S140所示的产生电流和将产生的电流解码成数字值的流程图。参考图17，在步骤S210锁存器175（在图7中示出）被复位并且变量J被初始化为“1”。

可以基于页缓冲器PB1至PBr的第J级STAGEJ产生（例如，吸收）电流（即解码器输出信号DOUT）。当第J转移信号PFJ在页缓冲单元120中被激活时，页缓冲解码单元140可以输出解码器输出信号DOUT。所产生的电流，即，解码器输出信号DOUT可以对应于存储在页缓冲器PB1至PBr的第J级中的校验读取结果的失效位的数目。

在步骤S230，电流被解码成数字值。模拟位计数单元160（在图6中示出）可以对解码器输出信号DOUT中的失效位的数目进行计数，并且输出计数结果OUT1至OUTm。数字加法单元170（在图7中示出）可以将计数结果OUT1至OUTm解码成数字值。

在步骤S240，将所述数字值与存储在锁存器175中的值相加。数字加法器173可以将从解码器171输出的数字值与存储在锁存器175中的值相加，并且输出相加后的值。

在步骤S250，将所述相加后的值存储在锁存器175中。锁存器175可以响应于锁存信号CL存储加法器173的输出。

在步骤S260确定变量J是否是最大。即，确定是否对页缓冲器PB1至PBr的所有级都执行了步骤S220至步骤S250的计数。当变量J不是最大时，变量J在步骤S270增加，然后重新执行步骤S220。当变量J最大时，在步骤S280，存储在锁存器175中的值作为最终数字值输出。

图18是示出了本发明概念的编程方法的第一实例的时序图。参考图18，向存储单元阵列105（在图2中示出）施加编程电压Vpgm和校验电压Vver。编程电压Vpgm和校验电压Vver的施加可以形成编程循环。

基于校验读取结果在外围单元中，即，在页缓冲解码单元140、模拟位计数单元160和数字加法单元170中执行计数。例如，可以通过校验读取结果对失效位的数目进行计数。可以在在外围单元中执行计数期间，将编程电压Vpgm施加到存储单元阵列105。

当作为计数结果的数字值大于旁路值时，即，当失效位的数目大于旁路值时，确定编程失败。当确定编程失败时，可以另外向存储单元阵列105施加校验电压Vver。在由所述另外施加的校验电压和随后的校验读取结果导致的计数期间，可以向存储单元阵列施加编程电压Vpgm。

在施加编程电压Vpgm期间，可以执行失效位的计数。因此，不需要用于对失效位进行计数的单独的时间。

当作为计数结果的数字值等于或小于旁路值时，即，当失效位的数目等于或小于旁路值时，确定编程成功。当确定编程成功时，可以不施加校验电压Vver，并且可以结束编程操作。

当失效位的数目小于旁路值时，确定编程成功。因此防止了由于慢存储单元导致的时间延迟。

计数与编程电压Vpgm的施加交叠（或同时）执行。因此，即使确定了编程成功，也可以在执行确定期间再次施加编程电压Vpgm。因此，可以减少编程失败的存储单元的数目。

图19是示出了本发明概念的编程方法的第二实例的时序图。参考图19，存储单元MC（在图2中示出）可以包括多层单元MLC。可以使用至少一个编程电压和至少一个校验电压同时编程和校验存储单元至多个编程状态。

可以使用第一校验电压Vver1校验编程到第一编程状态的存储单元。可以使用第二校验电压Vver2校验编程到第二编程状态的存储单元。可以使用第三校验电压Vver3校验编程到第三编程状态的存储单元。

可以根据所述多个校验电压Vver1至Vver3对校验读取结果中的与最低的校验电压Vver1相对应的校验读取结果执行计数。基于第一校验电压Vver1的校验读取结果，可以对要编程到第一编程状态的失效位的数目与旁路值进行比较。可以根据比较结果确定第一编程状态的编程成功或编程失败。

当确定第一校验电压Vver1的校验读取结果编程失败时，可以重新执行编程循环，并且可以执行与第一校验电压Vver1相对应的计数。当确定第一校验电压Vver1的校验读取结果编程成功时，不再施加第一校验电压Vver1。然后，可以对与下一个最低校验电压Vver2相对应的校验读取结果执行计数。基于第二校验电压Vver2的校验读取结果，可以对要编程到第二编程状态的失效位的数目与旁路值进行比较。可以根据比较结果确定编程成功或编程失败。

当确定第二校验电压Vver2的校验读取结果编程失败时，可以重新执行编程循环，并且可以执行与第二校验电压Vver2相对应的计数。当确定第二校验电压Vver2的校验读取结果编程成功时，不再施加第二校验电压Vver2。然后，可以对与下一个最低的校验电压Vver3相对应的校验读取结果执行计数。基于第三校验电压Vver3的校验读取结果，可以对要编程到第三编程状态的失效位的数目与旁路值进行比较。可以根据比较结果确定编程成功或编程失败。

当确定第三校验电压Vver3的校验读取结果编程失败时，可以重新执行编程循环，并且可以执行与第三校验电压Vver3相对应的计数。当确定第三校验电压Vver3的校验读取结果编程成功时，不再施加第三校验电压Vver3。然后，可以对与下一个最低的校验电压相对应的校验读取结果执行计数。如果没有施加校验电压，即，存储单元编程成功，则编程操作可以结束。

例如，没有限定同时编程的编程状态的数目。当存储单元同时编程到k个编程状态时，可以使用k个校验电压执行编程操作和校验操作。

图20是示出了图1所示的电流产生单元150和控制单元190的操作方法实例的流程图。参考图1、图5和图20，在步骤S310确定旁路值。例如，旁路值可以由控制单元190确定。旁路值可以由诸如模式寄存器组MRS（未示出）的编程电路确定。

在步骤S320根据所确定的旁路值调整参考电流RC。

根据所确定的旁路值，可以调整要在模拟位计数单元160中计数的失效位的数目。当调整要在模拟位计数单元160中计数的失效位的数目时，噪声效果可能改变。通过根据要计数的失效位的数目调整参考电流RC的量，可以补偿噪声的变化。例如，可以在调整电流选择信号COS1至COS4时调整反馈可变电阻器153的电阻。当反馈可变电阻器153的电阻被调整时，参考电流信号RCS被调整，于是可以调整参考电流RC的量。

例如，当确定了旁路值时，控制单元190可以根据预先存储的表调整参考电流RC。控制单元190可以自适应地调整参考电流信号RCS。

图21是示出了根据本发明概念的电流产生单元150的第二实施例的电路图。与图5所示的电流产生单元150相比，在根据第二实施例的电流产生单元150a中可以不提供最大电流信号发生器159。电流产生单元150a可以配置成输出参考电流信号RCS而不输出最大电流信号MCS。

图22是示出了根据本发明概念的模拟位计数单元160的第二实施例的电路图。与图6所示的模拟位计数单元160相比，在根据第二实施例的模拟位计数单元160a的镜像输入电路MICa和第一至第m镜像输出电路MOC1a至MOCma中可以不提供限制电流最大量的晶体管。可以不提供最大电流信号MCS。

图23是示出了根据本发明概念的模拟位计数单元160的第三实施例的电路图。与图6所示的模拟位计数单元160相比，在根据第三实施例的模拟位计数单元160b中可以不提供参考负载电路161和第一至第m负载电路LC1至LCm。可以不提供负载使能信号LEN。

图24是示出了根据本发明概念的模拟位计数单元160的第四实施例的电路图。与图6所示的模拟位计数单元160相比，在根据第四实施例的模拟位计数单元160c中可以不提供参考负载电路161和第一至第m负载电路LC1至LCm。可以不提供负载使能信号LEN。

在镜像输入电路MICa和第一至第m镜像输出电路MOC1a至MOCma中可以不提供限制电流最大量的晶体管。可以不提供最大电流信号MCS。

图25是示出了根据本发明概念的编程方法的第二实施例的流程图。参考图1和图25，在步骤S310执行编程。编程电压Vpgm可以施加到存储单元阵列105的被选字线。

在步骤S315执行校验。可以对连接到被选字线的存储单元执行该校验。

在步骤S320可以在锁存器中存储校验读取结果。例如，校验读取结果可以存储在第二锁存器L2（在图3中示出）中。

在步骤S325确定成功/失败检查是否启用。当启用了成功/失败检查时，可以执行步骤S330。当未启用成功/失败检查时，可以重新执行步骤S310。例如，当所执行的编程循环的数目等于或小于参考值时，可以禁用成功/失败检查。当所执行的编程循环的数目大于参考值时，可以启用成功/失败检查。

在步骤S330，初始化转移变量No_PF。例如，转移变量No_PF可以初始化为“1”。可以激活与该转移变量相对应的转移信号（例如，PF1）。一旦激活了转移信号（例如，PF1），页缓冲解码单元140可以输出电流（即，解码器输出信号DOUT）。

在步骤S335，使用模拟位计数单元160对所述电流进行求值和解码。例如，模拟位计数单元160可以对从页缓冲解码单元140输出的电流求值并解码求值结果。

在步骤S340确定是否发生溢出。例如，确定从页缓冲解码单元140输出的电流是否超过模拟位计数单元160的可计数范围。当发生溢出时，可以在步骤S310重新执行编程。当未发生溢出时，可以执行步骤S345。

在步骤S345将解码结果加在一起并且将加在一起的结果存储在锁存器中。数字加法单元170可以将来自模拟位计数单元160的输出与存储在锁存器175（在图7中示出）中的值相加，然后将相加后的结果存储到锁存器175中。

确定转移变量No_PF是否是最大的（例如n）。即，确定转移信号PF1至PFn中每一个是否都被激活一次。当转移信号No_PF不是最大时，在步骤S355转移变量No_PF增加。然后，与增加的转移变量No_PF相对应的转移信号（例如PF2）被激活，并且页缓冲解码单元140可以输出电流。当转移变量No_PF最大时，执行步骤S360。

确定失效位是否等于或小于参考位。成功/失败检查单元180可以确定来自数字加法单元170的输出是否等于或小于存储在旁路寄存器183（在图8中示出）中的值。当失效位（例如，失效位的数目）没有等于或小于参考位（例如，参考位的数目）时，在步骤S310重新执行编程。当失效位等于或小于参考位时，再次执行编程并且在步骤S365结束编程。

图26是示出了根据本发明概念的编程方法的第三实施例的流程图。可以类似于图25所示的步骤S310至步骤S335和步骤S345至步骤S355执行步骤S410至步骤S435和步骤S445至步骤S455。

在步骤S430至步骤S460中，可以在执行成功/失败检查的过程中执行编程。因此，当在步骤S440发生溢出时，可以执行步骤S415的校验而不是步骤S410的编程。此外，当步骤S460中失效位（例如，失效位的数目）没有等于或小于参考位（例如，参考位的数目）时，可以执行步骤S415的校验而不是步骤S410的编程。如果在执行成功/失败检查期间执行编程，则可以缩短编程时间。

图27是示出了根据本发明概念的第二实施例的非易失性存储装置100a的框图。除了页缓冲解码单元140a、数字加法单元170a、成功/失败检查单元180a和控制单元190a之外，可以类似于图1所示的非易失性存储装置100配置非易失性存储装置100a。

类似于图1所示的页缓冲解码单元140，页缓冲解码单元140a可以响应于页缓冲信号PBS输出解码器输出信号DOUT。页缓冲解码单元140a还可以响应于页缓冲信号PBS产生和信号SUM和进位信号CARRY。和信号SUM可以传送到数字加法单元170a，进位信号CARRY可以传送到成功/失败检查单元180a。

数字加法单元170a可以在控制单元190a的控制下将来自模拟位计数单元160的计数结果OUT或者所述和信号SUM进行求和。求和的结果可以作为位失效位信号FBS输出。

成功/失败检查单元180a可以在控制单元190a的控制下基于失效位信号FBS或进位信号CARRY确定编程成功或编程失败。

图28示出了图27所示的页缓冲解码单元140a。与图4所示的页缓冲解码单元140相比，页缓冲解码单元140a还可以包括波纹和进位计算器RCC。

逻辑门LG的输出信号可以作为第一至第k信号S1至Sk传送到波纹和进位计算器RCC。波纹和进位计算器RCC可以基于第一至第k信号S1至Sk产生和信号SUM以及进位信号CARRY。

图29是示出了图28所示的波纹和进位计算器RCC的框图。参考图27至图29，从页缓冲解码单元140a的直接相邻的逻辑门LG输出的信号被传送到计算器。例如，第一和第二信号S1和S2传送至第一计算器C1，第三和第四信号S3和S4被传送到第二计算器C2，第k-1和第k信号Sk-1和Sk被传送到第h计算器Ch。

第一计算器C1可以将第一和第二信号S1和S2相加，并且输出相加后的结果作为第一和信号SUM1。例如，第一计算器C1可以输出第一和第二信号S1和S2的异逻辑和XOR的结果作为第一和信号SUM1。当第一和第二信号S1和S2是逻辑高时，第一计算器C1可以输出逻辑高作为第一进位信号CARRY1。

第二计算器C2可以计算第三和第四信号S3和S4的XOR。第二计算器可以输出该XOR结果作为第二和信号SUM2。当第三和第四信号S3和S4是逻辑高或当该XOR结果与第一和信号SUM1是逻辑高时，第二计算器C2可以输出逻辑高作为第二进位信号CARRY2。当第一进位信号CARRY1是逻辑高时，第二计算器C2可以输出逻辑高作为第二进位信号CARRY2。

第h计算器Ch可以类似于第二计算器C2进行操作，只是第h计算器Ch输出和信号SUM和进位信号CARRY而不是称为SUM#和CARRY#的内部和信号和进位信号。第h计算器Ch可以基于来自页缓冲解码单元140a的输出信号和之前的计算器的输出信号（例如，内部和信号和进位信号）输出和信号SUM和进位信号CARRY。

图30是示出了根据本发明概念的编程到存储单元的逻辑状态的第一实施例的图示。在图30中，水平轴表示存储单元的逻辑状态，更具体地表示存储单元的阈值电压。可以基于阈值电压区分存储单元的逻辑状态。纵轴表示存储单元的数目。

具有第一擦除状态E1的存储单元可以通过最低有效位LSB编程，编程到第二擦除状态E2或者最低有效编程状态LP。第二擦除状态E2的阈值电压可以高于第一擦除状态E1的阈值电压。第二擦除状态E2的阈值电压分布可以窄于第一擦除状态E1的阈值电压分布。

具有第二擦除状态E2的存储单元可以通过中间有效位CSB编程，编程到第三擦除状态E3或第一中间有效编程状态CP1。第三擦除状态E3的阈值电压可以高于第二擦除状态E2的阈值电压。第三擦除状态E3的阈值电压分布可以窄于第二擦除状态E2的阈值电压分布。

具有最低有效编程状态LP的存储单元可以通过所述CSB编程，编程到第二中间有效编程状态CP2或第三中间有效编程状态CP3。

具有第三擦除状态E3的存储单元可以通过最高有效位MSB编程，编程到第四擦除状态E4或第一编程状态P1。第四擦除状态E4的阈值电压可以高于第三擦除状态E3的阈值电压。第四擦除状态E4的阈值电压分布可以窄于第三擦除状态E3的阈值电压分布。

具有第一中间有效编程状态CP1的存储单元可以通过所述MSB编程，编程到第二编程状态P2或第三编程状态P3。具有第二中间有效编程状态CP2的存储单元可以通过所述MSB编程，编程到第四编程状态P4或第五编程状态P5。具有第三中间有效编程状态的存储单元可以通过所述MSB编程，编程到第六编程状态P6或第七编程状态P7。

图31是示出了根据本发明概念的校验方法的第一实施例的流程图。参考图27和图31，确定是否执行MSB校验，该MSB校验是对应于MSB编程的校验。在步骤S510，当不执行MSB校验时，执行步骤S520。当要执行MSB校验时，执行步骤S550。

在步骤S520，使用模拟位计数单元160对失效位进行计数。例如，可以通过与参考图1至图26描述的相同的方法对失效位进行计数。将作为计数结果的数字值与旁路值进行比较。当该数字值等于或小于旁路值时，在步骤S540确定编程成功。当该数字值超过所述旁路值时，在步骤S570确定编程失败。

在步骤S550，使用波纹和进位计算器RCC（在图28和图29中示出）对失效位进行计数。确定进位信号CARRY是否被激活。当进位信号CARRY被激活时，在步骤S570确定编程失败。即，当在缓冲器PB1至PBr的每一级中检测到两个或更多失效位时，确定编程失败并且校验可以结束。当进位信号CARRY未被激活时，执行步骤S530。例如，数字加法单元170a可以将来自页缓冲解码单元140a的顺序传送的和信号SUM求和。可以将作为求和结果的数字值与旁路值进行比较，并且可以根据比较结果确定编程成功或编程失败。

当执行分别与MSB编程和CSB编程对应的LSB校验或CSB校验时，可以基于失效位数目与旁路值的比较确定编程成功或编程失败。当执行MSB校验时，可以基于进位信号CARRY的激活以及和信号SUM的激活数目和旁路值的比较，确定编程成功或编程失败。

例如，可以基于是否执行MSB校验来选择使用模拟位计数单元160进行计数或使用波纹和进位计算器RCC进行计数。例如，当存储单元设置成存储i位数据时，可以基于是否执行了超过j（j是等于或小于i的整数）位的校验，选择使用模拟位计数单元160进行计数或使用波纹和进位计算器RCC进行计数。

MSB编程期间编程电压的增量可以小于LSB或CSB编程期间编程电压的增量。即，可以基于编程电压的增量选择校验模式。MSB校验的校验电压（例如，最高校验电压）可以高于LSB和CSB校验的校验电压。即，可以基于校验电压的电平选择校验模式。MSB编程的编程电压（例如，初始编程电压）可以高于LSB和CSM编程的编程电压。即，可以基于编程电压的电平选择校验模式。可以根据所接收的地址选择校验模式。

图32是示出了根据本发明概念的编程到存储单元的逻辑状态的第二实施例的图示。参考图32，可以根据3-步编程来编程存储单元。

对第一字线执行1-步编程。可以将2页数据（例如，第一和第二页数据）编程到第一字线的存储单元中。如在框21中所示，存储单元可以编程为具有包含在与擦除状态E以及编程状态Q1、Q2和Q3相对应的阈值电压分布中的阈值电压。

在第一字线的1-步编程之后，可以对与第一字线相邻的第二字线执行1-步编程。当对第二字线执行1-步编程时，被1-步编程的第一字线的存储单元的阈值电压分布可能由于对第二字线的1-步编程的耦合而变宽，如在框22中所示。

在对第二字线的1-步编程之后，可以对第一字线执行2-步编程（或粗编程）。1页数据，即第三页数据可以编程到第一字线的存储单元中。如在框23中所示，包含在与每个状态对应的阈值电压分布中的存储单元可以编程为具有包含在对应阈值电压分布中的阈值电压。

例如，包含在与擦除状态E对应的阈值电压分布中的存储单元可以根据要编程的数据，编程为具有包含在分别与擦除状态E或编程状态P1’对应的阈值电压分布中的阈值电压。包含在与编程状态Q1对应的阈值电压分布中的存储单元可以根据要编程的数据，编程为具有包含在分别与编程状态P2’和P3’对应的阈值电压分布中的阈值电压。包含在与编程状态Q2对应的阈值电压分布中的存储单元可以根据要编程的数据，编程为具有包含在分别与编程状态P4’和P5’对应的阈值电压分布中的阈值电压。包含在与编程状态Q3对应的阈值电压分布中的存储单元可以根据要编程的数据，编程为具有包含在分别与编程状态P6’和P7’对应的阈值电压分布中的阈值电压。

在对第一字线的2-步编程（或粗编程）之后，可以对第二字线执行2-步编程（或粗编程）。当对第二字线执行2-步编程（或粗编程）时，被2-步编程的第一字线的存储单元的阈值电压分布可能由于对第二字线的2-步编程的耦合而变宽，如在框24中所示。

在对第二字线的2-步编程之后，对第一字线执行3-步编程（或精编程）。第一字线的存储单元可以被编程为具有最终阈值电压分布P1至P7，如在框25中所示。

精编程可能需要预编程的数据（例如，第一至第三页数据）。例如，该预编程的数据可以编程到存储单元阵列105的特定区域中以便被保留。该特定区域可以配置成具有单层单元SLC。该特定区域可以是配置成具有SLC的缓冲区。该特定区域可以是芯片上缓冲区。

如在框26中所示，精编程的存储单元的阈值电压分布可能由于对第二字线的存储单元的3-步编程（或精编程）的耦合而变宽。

图33是示出了根据本发明概念的校验方法的第二实施例的流程图。参考图27和图33，在步骤S610确定是否执行了精编程的校验。当未执行精编程的校验时，执行步骤S620。当执行了精编程的校验时，执行步骤S650。可以按照与图31中所示的步骤S520至步骤S570相同的方式执行步骤S620至步骤S670。即，当执行了1-步编程或2-步编程（或粗编程）的校验时，使用模拟位计数单元160执行计数。当执行3-步编程（或精编程）时，使用波纹和进位计算器RCC（如图28和图29所示）执行计数。

精编程期间的编程电压的增量可以小于1-步编程或粗编程期间的编程电压的增量。即，可以基于编程电压的增量选择校验模式。精编程的校验的校验电压（例如，最高校验电压）可以高于1-步编程或粗编程的校验的校验电压。即，可以基于校验电压的电平选择校验模式。精编程的编程电压（例如，初始编程电压）可以高于1-步编程或粗编程的编程电压。即，可以基于编程电压的电平选择校验模式。可以根据所接收的地址选择校验模式。

图34是示出了根据本发明概念的计数器200的第一实施例的框图。参考图34，计数器200包括电流产生单元250、模拟位计数单元260、解码器271和计数器控制单元290。

电流产生单元250可以从计数器控制单元290接收参考电压VREF、参考电流使能信号RCEN、反相参考电流使能信号nRCEN、最大电流使能信号nMCEN和电流选择信号COS。电流产生单元250可以输出参考电流信号RCS和最大电流信号MCS。电流产生单元250可以具有与图21中所示的电流产生单元150a相同的结构并且以相同的方式进行操作。

模拟位计数单元260可以从外部装置接收输入信号，从电流产生单元250接收参考电流信号RCS和最大电流信号MCS，以及从计数器控制单元290接收负载使能信号LEN和计数使能信号CEN。模拟位计数单元260可以以与参考电流信号RCS对应的参考电流RC为单位对输入信号进行计数，并且输出表示计数结果的输出信号OUT。模拟位计数单元260可以具有与图22至图24所示的模拟位计数单元160、160a或160b相同的结构并且以相同的方式进行操作。

解码器271可以从模拟位计数单元260接收输出信号OUT并且将输出信号OUT解码成数字值。解码器271可以具有与图7所示的解码器171相同的结构并且以相同的方式进行操作。解码器271的输出可以输出到外部装置。

计数器控制单元290可以控制计数器200的各种操作。计数器控制单元290可以控制参考电压VREF、参考电流使能信号RCEN、反相参考电流使能信号nRCEN、最大电流使能信号nMCEN、电流选择信号COS、负载使能信号LEN和计数使能信号CEN，如参考图1至图24所描述的。

图35是示出了图34所示的计数器200的操作方法的流程图。参考图34和图35，在步骤S710接收输入信号。输入信号可以是电流。

在步骤S720，对输入信号进行计数，并且将计数结果解码为数字值。模拟位计数单元260可以以参考电流RC为单位对输入信号进行计数。解码器271可以将模拟位计数单元260的输出信号OUT解码为数字值。

在步骤S730，输出所述数字值。

图36是示出了根据本发明概念的计数器300的第二实施例的框图。参考图36，计数器300可以包括电流产生单元350、模拟位计数单元360、数字加法单元370和计数器控制单元390。

与图34所示的计数器200相比，提供了数字加法单元370而非解码器271。数字加法单元370可以将模拟位计数单元360的输出信号OUT解码为数字值，并且将该数字值与存储在内部锁存器（未示出）中的值进行求和。数字加法单元370可以响应于锁存信号CL将求和值存储到所述内部寄存器（未示出）中。存储在所述内部锁存器（未示出）中的值可以输出到外部装置。数字加法单元370可以具有与图7中所示的数字加法单元170相同的结构并且以相同的方式进行操作。

计数器300可以是计算累加和的累加计数器。当锁存信号CL被激活时，累加和被计算并输出。所述锁存信号CL可以从外部装置输出。该累加和可以响应于从外部装置接收的复位信号RST复位。

图37是示出了图36所示的计数器300的操作方法的流程图。参考图36和图37，复位存储有累加和的内部锁存器。例如，可以复位数字加法单元370的内部锁存器（图7所示的锁存器175）。

在步骤S820，接收输入信号。在步骤S830，对输入信号进行计数，并且将计数结果解码成数字值。模拟位计数单元360可以以参考电流RC为单元对输入信号进行计数。数字加法单元370可以将模拟位计数单元360的输出信号OUT解码成数字值。

在步骤S840，将所述数字值与锁存器中存储的值相加。例如，数字加法单元370可以把所述数字值与所述内部锁存器中存储的值进行求和。

在步骤S850，确定锁存信号CL是否被激活。当锁存信号CL被激活时，在步骤S860将求和值存储在所述内部锁存器中。然后，在步骤S870可以输出所述内部锁存器中存储的值。

图38是示出根据本发明概念的计数器的第三实施例400的框图。与图36所示的计数器300相比，可以从计数器控制单元490向模拟位计数单元460提供锁存信号CL和复位信号RST。

图39是示出了图38所示的计数器400的操作方法的流程图。参考图38和图39，在步骤S910复位内部锁存器并且将变量J初始化为“1”。例如，数字加法单元的内部锁存器（例如，图7所示的锁存器175）可以响应于复位信号RST复位。

在步骤S920，接收输入信号。在步骤S930，对输入信号进行计数并且将计数结果解码为数字值。模拟位计数单元460可以以参考电流RC为单位对输入信号进行计数。数字加法单元470可以将模拟位计数单元460的输出信号OUT解码为数字值。

在步骤S940，将所述数字值与存储在内部锁存器中的值相加。例如，数字加法单元470可以将所述数字值与存储在内部锁存器（例如图7所示的锁存器175）中的值相加。

在步骤S950，将所加的值存储在所述内部锁存器中。例如，数字加法单元470可以响应于锁存信号CL将所加的值存储到所述内部锁存器（例如图7所示的锁存器175）中。

在步骤S960，确定变量J是否是最大的。例如，变量J的最大值可以是在计数器控制单元490中预先设定的值。变量J的最大值可以存储在诸如模式寄存器组MRS的编程电路中。当变量J不是最大时，变量J在步骤S970中增加并且重新执行步骤S920。当变量J是最大时，在步骤S980，计数器400可以输出存储在所述内部锁存器（例如图7所示的锁存器175）中的值作为最终输出值。

即，计数器400可以计算特定轮次的输入信号的累加和。

图40是示出了根据本发明概念的示例性实施例的存储器系统的框图。参考图40，存储器系统1000可以包括非易失性存储装置1100和控制器1200。非易失性存储装置1100可以具有与根据本发明概念的非易失性存储装置相同的结构并以相同的方式进行操作。即，非易失性存储装置1100可以产生与失效位相对应的电流并且对所产生的电流进行计数以便对失效位的数目进行计数。

控制器1200可以与主机Host和非易失性存储装置1100耦合。控制器1200可以配置成响应于来自主机Host的请求访问非易失性存储装置1100。控制器1200可以配置成控制例如非易失性存储装置1100的读取、编程、擦除和背景操作。控制器1200可以配置成在非易失性存储装置1100和主机Host之间提供接口。控制器1200可以配置成驱动用于控制非易失性存储装置1100的固件。

控制器1200可以配置成向非易失性存储装置1100提供控制信号CTRL和地址ADDR。非易失性存储装置1100可以根据从控制器1200提供的控制信号CTRL和地址ADDR执行读取、编程和擦除操作。控制器1200还可以包括RAM、处理单元、主机接口和存储器接口。RAM可以用作处理单元的工作存储器、非易失性存储装置1100和主机Host之间的高速缓冲存储器和/或非易失性存储装置1100和主机Host之间的缓冲存储器中的至少一个。处理单元可以控制控制器1200的整体操作。

主机接口可以包括用于在主机Host和控制器1200之间执行数据交换的协议。例如，主机接口可以通过以下各种协议中的至少一个与外部装置（例如，主机Host）进行通信：例如USB（通用串行总线）协议、MMC（多媒体卡）协议、PCI（外围部件互连）协议、PCI-E（快捷PCI）协议、ATA（高级技术附件）协议、串行ATA协议、并行ATA协议、SCSI（小计算机小接口）协议、ESDI（增强型小盘接口）协议和/或IDE（集成驱动电子设备）协议。存储器接口可以与非易失性存储装置1100相接口。存储器接口可以包括NAND接口或NOR接口。

存储器系统1000还可以包括ECC块。ECC块可以配置成使用ECC检测并纠正从非易失性存储装置1100读取的数据的错误。可以提供ECC块作为控制器1200的元件和/或作为非易失性存储装置1100的元件。控制器1200和非易失性存储装置1100可以集成到单个半导体器件中。控制器1200和非易失性存储装置1100可以集成到单个半导体器件中，成为例如存储卡。例如，控制器1200和非易失性存储装置1100可以集成到单个半导体器件中，成为例如PC（PCMCIA）卡、CF卡、SM（或SMC）卡、记忆棒、多媒体卡（MMC、RS-MMC、微MMC）、安全卡（SD、微型SD、微SD、SDHC）、通用闪存（UFS）装置等。

控制器1200和非易失性存储装置1100可以集成到单个半导体器件中以形成固态驱动（SSD）。SSD可以包括配置成在半导体存储器中存储数据的存储装置。如果存储器系统1000用作SSD，则有可能显著提高与存储器系统1000耦合的主机Host的操作速度。

根据一些示例性实施例，存储器系统1000可以用作例如，计算机、便携式计算机、超移动PC（UMPC）、工作站、网本、PDA、网络写字板、无线电话、移动电话、智能电话、电子书、PMP（便携式多媒体播放器）、数字照相机、数字音频记录器/播放器、数字图片/视频记录器/播放器、便携式游戏机、导航系统、黑盒子、三维电视、能够在无线环境中发射和接收信息的装置、构成家庭网络的各种电子装置其中之一、构成计算机网络的各种电子装置其中之一、构成远程信息处理网络的各种电子装置其中之一、RFID和/或构成计算系统的各种电子装置其中之一。

非易失性存储装置1100或存储器系统1000可以通过各种类型的封装来进行封装，例如，PoP（叠层封装）、球栅阵列（BGA）、芯片级封装（CSP）、带引线的塑料芯片载体（PLCC）、塑料双列直插式封装（PDI2P）、华夫盘封装（Diein Waffle Pack）、芯片晶片形式、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方形扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外形（SOIC）、缩小外形封装（SSOP）、薄型小外形（TSOP）、薄型四方扁平封装（TQFP）、系统级封装（SIP）、多芯片封装（MCP）、晶圆级制造封装（WFP）、晶圆级堆叠封装（WSP）等。

图41是示出了图40中的存储器系统的应用的框图。参考图41，存储器系统2000可以包括非易失性存储装置2100和控制器2200。非易失性存储装置2100可以包括多个非易失性存储器芯片，所述多个非易失性存储器芯片可以分类成多个组。每组中的非易失性存储器芯片可以通过公共信道与控制器2200进行通信。在图41中，示出了这样的例子，其中多个存储器芯片通过K个信道CH1至CHk与控制器2200进行通信。

每一个非易失性存储器芯片可以具有与根据本发明概念的非易失性存储装置相同的结构并且以相同的方式进行操作。即，非易失性存储装置1100可以产生与失效位相对应的电流并且对所产生的电流进行计数以便对失效位的数目进行计数。

如图41所示，一个信道可以与多个非易失性存储器芯片连接。然而，存储器系统2000可以修改成一个信道与一个非易失性存储器芯片连接。

图42是示出了包含图41所示存储器系统的计算系统的框图。参考图42，计算系统3000可以包括CPU 3100、RAM 3200、用户接口3300、电源3400和存储器系统2000。

存储器系统2000可以与CPU 3100、RAM 3200、用户接口3300和电源3400电连接。通过用户接口3300提供和/或由CPU 3100处理的数据可以存储在存储器系统2000中。

如图42所示，非易失性存储装置2100可以经由控制器2200与系统总线3500连接。非易失性存储装置2100可以直接与系统总线3500连接。图42中的存储器系统2000可以是在图41中描述的存储器系统。然而，存储器系统2000可以被图40中的存储器系统1000代替。计算系统3000可以配置成包括在图40和图41中描述的所有存储器系统1000和2000。

尽管已经具体示出和描述了示例性实施例，但是本领域普通技术人员可以理解在不脱离权利要求书的精神和范围的情况下可以在其中对形式和细节作出改变。

Claims (45)

1.一种非易失性存储装置，包括：

存储单元阵列；

页缓冲单元，经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；

参考电流产生单元，配置成产生参考电流信号；

页缓冲解码单元，配置成基于所述参考电流信号根据从所述页缓冲单元输出的所述多个组中的每一组的失效位的数目顺序地输出电流；

模拟位计数单元，配置成基于所述参考电流信号对从所述页缓冲解码单元顺序输出的电流进行计数；

数字加法单元，配置成计算所述模拟位计数单元的计数结果的累加和；

成功/失败检查单元，配置成根据所述数字加法单元的计算结果输出成功信号或失败信号；以及

控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。

2.权利要求1的非易失性存储装置，其中所述页缓冲单元包括与多条页缓冲信号线连接的多个页缓冲器，

其中所述多个页缓冲器形成多个多级结构；

其中所述多个多级结构中每一个多级结构中的页缓冲器共同电连接到所述多条页缓冲信号线中的一条页缓冲信号线。

3.权利要求2的非易失性存储装置，其中所述多个多级结构中的至少一级中的页缓冲器在校验读取期间电连接到所述多条页缓冲信号线。

4.权利要求3的非易失性存储装置，其中所述多个页缓冲器以所述至少一级为单位顺序地电连接到所述多条页缓冲信号线。

5.权利要求2的非易失性存储装置，其中所述多个页缓冲器中的每一个包括：

数据锁存器，连接到所述多条位线中的一条特定位线；

计数锁存器，配置成独立于所述数据锁存器进行操作并且对存储在所述数据锁存器中的数据进行存储；

第一晶体管，配置成响应于存储在所述计数锁存器中的数据进行操作并且其第一节点被提供第一地电压；以及

第二晶体管，配置成响应于来自所述控制单元的转移信号进行操作并且连接在所述第一晶体管的第二节点和所述多条页缓冲信号线中的一条特定页缓冲信号线之间。

6.权利要求1的非易失性存储装置，其中所述页缓冲解码单元配置成顺序地产生所述电流，每一个所述电流的量与所述多个组中每一组中的失效位的数目相对应。

7.权利要求1的非易失性存储装置，其中所述页缓冲解码单元配置成作为电流吸收器进行操作。

8.权利要求1的非易失性存储装置，其中所述页缓冲解码单元包括：

多个第三晶体管，分别连接到所述多条页缓冲信号线并且配置成响应于预充电信号将所述多条页缓冲信号线预充电到第一电源电压；

多个第四晶体管，配置成分别响应于所述多条页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压；

多个第五晶体管，配置成响应于所述参考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接；以及

解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线。

9.权利要求1的非易失性存储装置，其中所述参考电流产生单元包括：

差分放大器，配置成接收参考电压和第一电压并且输出输出电压；

反馈可变电阻器，配置成响应于所述输出电压和第二电源电压输出所述第一电压；以及

参考电流信号发生器，配置成根据所述输出电压分割第三电源电压以产生所述参考电流信号。

10.权利要求9的非易失性存储装置，其中所述反馈可变电阻器包括：

第一反馈晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供第二电源电压；以及

可变电阻器，连接在所述第一反馈晶体管的第二节点和第一地节点之间。

11.权利要求10非易失性存储装置，其中所述可变电阻器包括并联连接的多个电阻器块，

其中所述多个电阻器块中的每一块包括电阻器和响应于所述控制单元进行操作的选择晶体管。

12.权利要求9非易失性存储装置，其中所述参考电流信号发生器包括：

第一参考晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供所述第三电源电压；

第二参考晶体管，其栅极被提供第四电源电压并且其第一节点被提供第三地电压；

第三参考晶体管，连接在所述第一参考晶体管的第二节点和所述第二参考晶体管的第二节点之间；以及

信号线，所述第一参考晶体管的第二节点和所述第三参考晶体管的栅极共同连接到该信号线并且该信号线输出所述参考电流信号。

13.权利要求9的非易失性存储装置，其中所述参考电流产生单元还包括配置成将最大电流信号提供给所述模拟位计数单元的最大电流信号发生器，

其中所述模拟位计数单元配置成响应于所述最大电流信号来对其中消耗的最大电流的量进行控制。

14.权利要求13的非易失性存储装置，其中所述最大电流信号发生器包括：

第一最大晶体管，配置成响应于所述参考电流信号进行操作；

第二最大晶体管，连接在所述第一最大晶体管的第一节点和第二地节点之间并且其栅极被提供第五电源电压；

第三最大晶体管，其第一节点和栅极共同连接到所述第一最大晶体管的第二节点；

第四最大晶体管，配置成响应于最大电流使能信号进行操作并且连接在所述第三最大晶体管和电源节点之间；

第五最大晶体管，配置成响应于所述最大电流使能信号进行操作并且连接在所述第三最大晶体管的栅极和第三地节点之间；以及

信号线，连接到所述第三最大晶体管的栅极并且输出所述最大电流信号。

15.权利要求1的非易失性存储装置，其中所述参考电流产生单元配置成调节所述参考电流信号的电平。

16.权利要求1的非易失性存储装置，其中所述模拟位计数单元包括：

电流反射镜，配置成对从所述页缓冲解码单元输出的每个电流进行镜像以输出多个镜像电流；以及

多个计数器，

其中所述多个计数器中的每一个包括：

吸收电路，配置成接收所述多个镜像电流中的一个特定镜像电流；以及

差分放大器，配置成对与从所述页缓冲解码单元输出的每个电流相对应的电压和所述吸收电路的电压进行比较，并且输出比较结果。

17.权利要求16的非易失性存储装置，其中所述多个计数器的吸收电路包括分别连接在第四地节点和所述电流反射镜的输出节点之间的吸收晶体管。

18.权利要求17的非易失性存储装置，其中在所述多个计数器中所述吸收晶体管的尺寸彼此不同。

19.权利要求16的非易失性存储装置，其中被所述多个计数器的吸收电路泄出的电流的量彼此不同。

20.权利要求16的非易失性存储装置，其中所述模拟位计数单元包括：

参考负载电路，配置成从页缓冲解码单元输出的每个电流泄出第一电流；

多个负载电路，配置成分别从所述多个镜像电流中泄出与所述第一电流相同量的电流。

21.权利要求16的非易失性存储装置，其中所述电流反射镜还包括配置成响应于最大电流信号分别控制所述多个镜像电流的最大量的多个晶体管。

22.权利要求1的非易失性存储装置，其中所述数字加法单元包括：

解码器，配置成将所述模拟位计数单元的输出转换成特定数字系统的数字值并且输出所述数字值；

锁存器；以及

数字加法器，配置成将存储在所述锁存器中的值与所述数字值相加并且输出相加的值；

其中所述相加的值存储在所述锁存器中，

其中将存储在所述锁存器中的值提供给所述成功/失败检查单元。

23.权利要求1的非易失性存储装置，其中所述成功/失败检查单元包括：

旁路寄存器，配置成存储旁路值；以及

比较器，配置成在所述数字加法单元的输出值超过所述旁路值时输出所述失败信号，并且在所述数字加法单元的输出值等于或小于所述旁路值时输出所述成功信号。

24.权利要求1的非易失性存储装置，其中所述控制单元配置成在所述成功信号被激活时结束所述编程操作。

25.权利要求1的非易失性存储装置，其中在校验读取期间，对要编程到第一编程状态的存储单元和要编程到第二编程状态的存储单元一起进行校验，

其中当被编程到所述第一编程状态的存储单元在被编程到所述第二编程状态的存储单元之前编程成功时，所述控制单元结束对所述第一编程状态的校验读取并且继续对所述第二编程状态的校验读取。

26.权利要求25的非易失性存储装置，所述模拟位计数单元配置成在要编程到所述第一和第二编程状态的存储单元在校验读取期间一起被校验时，对被编程到所述第一编程状态的存储单元的校验读取结果进行计数；

其中所述模拟位计数单元配置成在要编程到所述第二编程状态的存储单元在校验读取期间被校验时，对要编程到所述第二编程状态的存储单元的校验读取结果进行计数。

27.权利要求1的非易失性存储装置，其中在所述模拟位计数单元执行所述计数期间向所述存储单元阵列提供编程电压。

28.一种非易失性存储装置，包括：

存储单元阵列；

页缓冲单元，经由多条位线与所述存储单元阵列连接，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；

页缓冲解码单元，配置成在第一校验模式期间根据从所述页缓冲单元输出的多个组中的每一组的失效位的数目来顺序地输出电流，并且在第二校验模式期间根据从所述页缓冲单元输出的多个组中的每一组的失效位的数目来顺序地输出进位信号以及和信号；

模拟位计数单元，配置成对从所述页缓冲解码单元顺序输出的电流顺序地进行计数；

数字加法单元，配置成在所述第一校验模式期间计算所述模拟位计数单元的计数结果的累加和，以及在所述第二校验模式期间计算所述和信号的累加和；

成功/失败检查单元，配置成在所述第一校验模式期间根据所述数字加法单元的计算结果输出成功信号或失败信号，并且在所述第二校验模式期间根据所述数字加法单元的计算结果和所述进位信号输出所述成功信号或失败信号；以及

控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。

29.权利要求28的非易失性存储装置，其中根据从最低有效位页开始的待编程的页的顺序激活所述第一校验模式或第二校验模式。

30.权利要求28的非易失性存储装置，其中当数据被编程到最高有效位页时激活所述第二校验模式，

其中当数据被编程到不是所述最高有效位页的一页时激活所述第一校验模式。

31.权利要求28的非易失性存储装置，其中当执行1-步编程或粗编程时激活所述第一校验模式，

其中当执行精编程时激活所述第二校验模式。

32.权利要求28的非易失性存储装置，其中所述页缓冲解码单元包括：

多个第三晶体管，连接到多条页缓冲信号线并且配置成分别将所述多条页缓冲信号线预充电到第一电源电压；

多个第四晶体管，配置成分别响应于所述多个页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压；

多个第五晶体管，配置成响应于参考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接；

解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线；以及

波纹和进位计算器，配置成根据所述多个第四晶体管的栅极电压输出所述进位信号和所述和信号。

33.权利要求28的非易失性存储装置，其中所述波纹和进位计算器配置成当所述多个组中的每一组中存在一个失效位时激活所述和信号，并且当所述多个组中的每一组中存在两个或更多失效位时激活所述进位信号。

34.一种编程非易失性存储装置的方法，该非易失性存储装置包括与多条字线和多条位线连接的多个存储单元，该方法包括步骤：

向被选字线施加第一编程电压；

向所述被选字线施加第一校验电压，以检测要编程到第一状态的存储单元中编程成功的第一存储单元和编程失败的第二存储单元；

对所述第一存储单元禁止编程并且向所述被选字线施加第二编程电压；以及

将要编程到所述第一状态的存储单元处理为编程成功。

35.权利要求34的方法，还包括步骤：

在向所述被选字线施加所述第二编程电压时计数所述第二存储单元的数目；以及

在所述第二存储单元的数目超过旁路值时向所述被选字线施加所述第一校验电压以检测所述第一和第二存储单元。

36.权利要求34的方法，还包括步骤：

向所述被选字线施加第二校验电压，以检测要编程到第二状态的存储单元中编程成功的第三存储单元和编程失败的第四存储单元；

其中当所述第一存储单元被禁止编程时对所述第三存储单元禁止编程。

37.权利要求36的方法，其中所述处理所述存储单元的步骤包括对所述第二存储单元禁止编程，

其中所述编程非易失性存储装置的方法还包括步骤：

向所述被选字线施加所述第二校验电压以检测所述第三和第四存储单元，对所述第三存储单元禁止编程以及向所述被选字线施加第三编程电压；以及

将要编程到所述第二状态的存储单元处理为编程成功。

38.权利要求37的方法，还包括步骤：

在向所述被选字线施加所述第三编程电压时计数所述第四存储单元的数目；以及

在所述第四存储单元的数目超过旁路值时向所述被选字线施加所述第二校验电压以检测所述第三和第四存储单元。

39.一种编程非易失性存储装置的方法，该非易失性存储装置包括与多条字线和多条位线连接的多个存储单元，该方法包括步骤：

向被选字线施加编程电压；

向所述被选字线施加校验电压；

根据所述校验电压的施加来存储校验结果；

根据编程执行方式选择第一校验模式或第二校验模式；以及

根据所选校验模式确定编程成功或编程失败。

40.权利要求39的方法，其中当执行1-步编程或粗编程时选择所述第一校验模式；

其中当执行精编程时选择所述第二校验模式。

41.权利要求39的方法，其中当执行最低有效位编程或中间有效位编程时选择所述第一校验模式，

其中当执行最高有效位编程时选择所述第二校验模式。

42.权利要求39的方法，其中所述编程电压逐渐增加，

其中当所述编程电压的增量超过参考值时选择所述第一校验模式，

其中当所述编程电压的增量等于或小于所述参考值时选择所述第二校验模式。

43.权利要求39的方法，其中当选择所述第一校验模式时，所述确定编程成功或编程失败的步骤包括：

产生与编程失败的存储单元的数目相对应的电流，并且将所产生的电流解码成数字值；以及

将该数字值与旁路值进行比较，并且根据比较结果确定编程成功或编程失败。

44.权利要求39的方法，其中当选择所述第二校验模式时，所述确定编程成功或编程失败的步骤包括：

根据所述校验结果产生和信号和进位信号；

当所述进位信号被激活时确定所述编程失败；以及

将所述和信号的激活的数目与旁路值进行比较，并且在所述进位信号被去激活时根据比较结果确定编程成功或编程失败。

45.一种存储器系统，包括：

非易失性存储装置；以及

控制器，配置成使用纠错代码纠正来自所述非易失性存储装置的读出数据的错误，

其中该非易失性存储装置包括：

存储单元阵列；

页缓冲单元，经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；

参考电流产生单元，配置成产生参考电流信号；

页缓冲解码单元，配置成基于所述参考电流信号根据从所述页缓冲单元输出的所述多个组中的每一组的失效位的数目顺序地输出电流；

模拟位计数单元，配置成基于所述参考电流信号对从所述页缓冲解码单元顺序输出的电流进行计数；

数字加法单元，配置成计算所述模拟位计数单元的计数结果的累加和；

成功/失败检查单元，配置成根据所述数字加法单元的计算结果输出成功信号或失败信号；以及

控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。

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