CN102217071A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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Abstract

本发明提供一种高性能的半导体装置，其难以发生电场集中且可以抑制漏电流，可以减小PN结区域中的无效区域，可以充分地确保肖特基结区域的面积，可以效率良好且容易地制造。这样的半导体装置是下述的半导体装置：在由SiC形成的第1导电类型的半导体基板(1)的一个面上设置有PN结区域(7a)和肖特基结区域(7b)，在PN结区域(7a)具备设置于半导体基板(1)上的包含第2导电类型层(2)的剖视为梯形的凸状部(2a)和在凸状部(2a)的第2导电类型层(2)上形成欧姆接触的接触层(3)，肖特基电极(4)覆盖凸状部(2a)的侧面和接触层(3)，连续地设置于PN结区域(7a)和肖特基结区域(7b)。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法，特别是涉及适合用于电力用半导体装置的半导体装置和半导体装置的制造方法。
本申请基于在2008年11月19日在日本申请的专利申请2008-295826号要求优先权，将其内容援引于本申请中。
背景技术
作为电力转换等所使用的电力用半导体装置，有利用了金属与半导体的肖特基结的肖特基势垒二极管(SBD)(例如，参照专利文献1和专利文献2)。SBD是多数载流子器件，所以在流通大的正向浪涌电流时，有正向电压降变大，引起元件破坏的情况。
另外，作为SBD，有使用了SiC半导体基板的SBD(例如，参照专利文献3)。
现有技术文献
专利文献1：日本特开平6-112474号公报
专利文献2：日本特开平8-236791号公报
专利文献3：日本特开2000-252478号公报
发明内容
作为提高因正向浪涌电流造成的元件破坏的耐受量的方法，可考虑下述方法：制成为将肖特基结与PN结复合化的半导体装置，通过来自PN结的少数载流子注入来降低正向电压降。为了顺利地进行来自PN结的少数载流子注入，在接触半导体装置的P型区域的电极与P型区域必须形成欧姆接触。
但是，在使用了SiC半导体基板的SBD中，与N型区域形成肖特基接触的肖特基电极，存在难以与P型区域形成良好的欧姆接触的不良情况。
在使用了SiC半导体基板的SBD中，为了形成与N型区域形成肖特基接触、并且与P型区域形成良好的欧姆接触的肖特基电极，可考虑制成为在P型区域与肖特基电极之间配置有接触金属膜的半导体装置的方法。在此，对于在P型区域与肖特基电极之间配置有接触金属膜的现有的半导体装置的课题，使用图4A～图4C进行说明。图4A是表示现有的半导体装置的一例的剖面图。另外，图4B和图4C是用于说明图4A所示的半导体装置的制造工序的一例的工序图。
在图4A中，标记11表示由SiC形成的N型半导体基板。N型半导体基板11是包含N+SiC层11a的基板，在N+SiC层11a上形成有N-SiC层11b。在N型半导体基板11的N-SiC层11b侧的面，设有PN结区域17a和肖特基结区域17b，所述PN结区域17a设置有与N型半导体基板11进行PN接合的P型区域12，所述肖特基结区域17b是肖特基电极14与N型半导体基板11的N-SiC层11b进行肖特基接触而成。
如图4A所示，在PN结区域17a，以被埋入的方式形成有剖视为矩形的多个P型区域12。在各P型区域12上，形成有平面面积比P型区域12小的接触金属膜13。接触金属膜13是与P型区域12形成良好的欧姆接触的接触金属膜。另外，如图4A所示，肖特基电极14覆盖各接触金属膜13上，连续地设置在PN结区域17a和肖特基结区域17b。因此，图4A所示的半导体装置，成为在PN结区域17a中，在P型区域12与肖特基电极14之间配置有接触金属膜13的半导体装置。另外，在N型半导体基板11的N+SiC层11a侧(图4中为下侧)的面，设有与N型半导体基板11的N+SiC层11a欧姆接触的欧姆电极15。
作为制造图4A所示的半导体装置的方法，可举出以下所示的方法等。首先，在具有N+SiC层11a和形成于N+SiC层11a上的N-SiC层11b的N型半导体基板11上，形成覆盖成为肖特基结区域17b的区域的掩模(省略图示)，向N型半导体基板11的成为PN结区域17a的区域离子注入P型杂质，除去掩模。接着，为使离子注入到N型半导体基板11的P型杂质扩散并活化，在高温下进行热处理。由此，如图4B所示，形成被埋入到N型半导体基板11中并与N型半导体基板11进行了PN接合的剖视为矩形的多个P型区域12。
其后，如图4B所示，在N型半导体基板11的N+SiC层11a侧形成欧姆电极15。
接着，在P型区域12上形成成为接触金属膜13的金属膜，进行用于与P型区域12形成良好的欧姆接触的热处理。接着，在成为接触金属膜13的金属膜上形成掩模(省略图示)，所述掩模覆盖在俯视中与P型区域12重合的区域，蚀刻成为肖特基结区域17b的区域的成为接触金属膜13的金属膜而进行图案化，如图4B所示，形成接触金属膜13。
其后，如图4C所示，形成肖特基电极14，所述肖特基电极14连续地设置在PN结区域17a和肖特基结区域17b，覆盖接触金属膜13上，在肖特基结区域17b与N型半导体基板11肖特基接触。
如以上那样得到图4A所示的半导体装置。
图4A所示的半导体装置，是通过离子注入并热处理而形成的剖视为矩形的P型区域12被埋入到N型半导体基板11中的装置，所以在图4A中用虚线表示的施加反向电压时的耗尽层(depletion layer)的扩展，在PN结区域17a和肖特基结区域17b，在N型半导体基板11的深度方向上大大不同，存在下述不良情况：在作为耗尽层的厚度较薄的P型区域12的侧面与底面的边界的角部(在图4A中，用虚线的圆形表示的区域)电场集中，容易产生较大的漏电流。漏电流损害半导体装置的可靠性，所以要求缓和电场集中从而抑制漏电流。
另外，在图4A～图4C所示的半导体装置的制造方法中，为了形成接触金属膜13，在成为接触金属膜13的金属膜上形成掩模，所述掩模覆盖在俯视中与P型区域12重合的区域。如果接触金属膜13形成于N型半导体基板11上，则会产生漏电流。因此，接触金属膜13是如图4B所示，平面面积比P型区域12小至少考虑了用于形成接触金属膜13的掩模的对位余量的尺寸d1的面积部分的金属膜。对位余量的尺寸d1是根据形成掩模时所用的曝光装置的对位精度等而决定的尺寸，通常为3μm左右的尺寸。
但是，P型区域12上的不与接触金属膜13重合的区域，成为在PN结区域17a不能够与肖特基电极14形成欧姆接触的无效区域，所以会使半导体装置产生多余的电力损耗。因此，在图4A所示的半导体装置中，要求减小P型区域12上的不与接触金属膜13重合的区域，使半导体装置的性能提高。
另外，在图4A所示半导体装置中，必须使接触金属膜13的平面面积比P型区域12小至少考虑了用于形成接触金属膜13的掩模的对位余量的尺寸d1的面积部分，但在进行接触金属膜13和P型区域12的微细加工时成为阻碍，有时不能充分地确保半导体装置上的肖特基结区域17b的面积。如果肖特基结区域17b的面积小，则有时不能充分地减小半导体装置的正向电压降。
另外，在图4A～图4C所示的半导体装置的制造方法中，优选采用将制造工序简化、可以效率良好地制造的生产率优异的方法。
本发明是鉴于上述状况而完成的，其目的在于提供一种高性能的半导体装置，其中，难以发生电场集中并可以抑制漏电流，可以减小PN结区域中的无效区域，可以充分地确保肖特基结区域的面积，可以效率良好并容易地进行制造。
另外，本发明的目的在于提供一种可以效率良好并容易地制造半导体装置的制造方法，所述半导体装置难以发生电场集中并可以抑制漏电流，可以减小PN结区域中的无效区域，可以充分地确保肖特基结区域的面积。
为了达到上述目的，本发明采用了以下的构成。
(1)一种半导体装置，其特征在于，在由SiC形成的第1导电类型的半导体基板的一个面上，设置有PN结区域和肖特基结区域，所述PN结区域是第2导电类型层与上述半导体基板进行PN接合而成的，所述肖特基结区域是肖特基电极与上述半导体基板进行肖特基接触而成的，在上述PN结区域具备：设置于上述半导体基板上的包含上述第2导电类型层的剖视为梯形的凸状部；和在上述凸状部的上述第2导电类型层上形成欧姆接触的接触层，上述肖特基电极覆盖上述凸状部的侧面和上述接触层，并连续地设置于上述PN结区域和上述肖特基结区域。
(2)根据(1)所述的半导体装置，其特征在于，上述肖特基结区域的上述半导体基板的表面的延伸方向和上述凸状部的侧面的延伸方向构成的角度为100°～135°的范围。
(3)根据(1)或(2)所述的半导体装置，其特征在于，上述肖特基结区域的上述半导体基板和上述凸状部的侧面相接的区域由曲面构成。
(4)根据(1)～(3)的任一项所述的半导体装置，其特征在于，上述接触层设置于上述第2导电类型层的上面整个面上。
(5)根据(1)～(4)的任一项所述的半导体装置，其特征在于，在上述半导体基板的另一个面上，设置有与上述半导体基板欧姆接触的欧姆电极。
(6)根据(1)～(5)的任一项所述的半导体装置，其特征在于，上述半导体基板包含：第1导电类型的第一SiC层；和形成于上述第一SiC层上，并含有浓度比上述第一SiC层低的第1导电类型的杂质的第二SiC层。
(7)一种半导体装置的制造方法，是制造在由SiC形成的第1导电类型的半导体基板的一个面上设置有第2导电类型层与上述半导体基板进行PN接合而成的PN结区域和肖特基电极与上述半导体基板肖特基接触而成的肖特基结区域的半导体装置的方法，其特征在于，具备：
在上述半导体基板上，顺序地形成第2导电类型的PN结层、和在上述PN结层上形成欧姆接触的欧姆接触层的工序；
蚀刻工序，该工序通过在上述欧姆接触层上形成在使上述肖特基结区域露出的同时覆盖上述PN结区域的掩模，并至少蚀刻上述欧姆接触层和上述PN结层，从而在上述PN结区域形成包含由上述PN结层构成的第2导电类型层的剖视为梯形的凸状部和由上述凸状部上的上述欧姆接触层构成的接触层，并除去上述掩模；和
形成上述肖特基电极的工序，所述肖特基电极被连续地设置于上述PN结区域以及上述肖特基结区域，覆盖上述凸状部的侧面和上述接触层，在上述肖特基结区域与上述半导体基板肖特基接触。
(8)根据(6)所述的半导体装置的制造方法，其特征在于，通过进行上述蚀刻工序，形成上述肖特基结区域的上述半导体基板的表面的延伸方向与上述凸状部的侧面的延伸方向构成的角度为100°～135°的范围的上述凸状部。
(9)根据(7)或(9)所述的半导体装置的制造方法，其特征在于，通过进行上述蚀刻工序，使上述肖特基结区域的上述半导体基板与上述凸状部的侧面相接的区域成为曲面。
(10)根据(7)～(9)的任一项所述的半导体装置的制造方法，其特征在于，上述蚀刻工序包括：通过蚀刻上述欧姆接触层，使上述PN结层露出后，使用CF4与O2的混合气体干蚀刻上述PN结层直到达到上述半导体基板，来形成上述凸状部的工序。
(11)根据(7)～(10)的任一项所述的半导体装置的制造方法，其特征在于，上述蚀刻工序包括：蚀刻上述PN结层直到达到上述半导体基板后，通过湿蚀刻来除去残存于在俯视中不与上述凸状部的顶部重合的区域的上述欧姆接触层的工序。
(12)根据(7)～(11)的任一项所述的半导体装置的制造方法，其特征在于，在上述蚀刻工序中，在上述第2导电类型层的上面整个面上残留上述接触层。
(13)根据(7)～(12)的任一项所述的半导体装置的制造方法，其特征在于，使用离子注入法形成上述PN结层。
(14)根据(7)～(12)的任一项所述的半导体装置的制造方法，其特征在于，使用外延生长法形成上述PN结层。
(15)根据(7)～(14)的任一项所述的半导体装置的制造方法，其特征在于，具备：在上述半导体基板的另一面上设置与上述半导体基板欧姆接触的欧姆电极的工序。
本发明的半导体装置，是在由SiC形成的第1导电类型的半导体基板的一个面上设有第2导电类型层与上述半导体基板PN接合而成的PN结区域和肖特基电极与上述半导体基板肖特基接触而成的肖特基结区域，在PN结区域具备设置在半导体基板上的包含上述第2导电类型层的剖视为梯形的凸状部和在上述凸状部的上述第2导电类型层上形成欧姆接触的接触层，上述肖特基电极覆盖上述凸状部的侧面和上述接触层而连续地设在上述PN结区域和上述肖特基结区域的装置，所以在半导体基板与第2导电类型层的PN接合面的形状成为平面状的同时，半导体基板与肖特基电极的肖特基接合面和PN接合面被大致直线状地配置，在施加反向电压时的耗尽层中扩大，在PN结区域和肖特基结区域，在半导体基板的深度方向几乎没有差异，成为耗尽层的厚度大致均匀的装置。因此，本发明的半导体装置，难以发生电场集中，可以抑制漏电流的产生，成为可靠性高的半导体装置。
另外，本发明的半导体装置，是在PN结区域具备设置在半导体基板上的包含上述第2导电类型层的凸状部和在上述凸状部的上述第2导电类型层上形成欧姆接触的接触层的半导体装置，所以成为可以采用下述方法在PN结区域形成凸状部和接触层的装置：在半导体基板上顺序地形成第2导电类型的PN结层和在上述PN结层上形成欧姆接触的欧姆接触层，在欧姆接触层上，形成在使肖特基结区域露出的同时覆盖上述PN结区域的掩模，至少蚀刻欧姆接触层和PN结层。
因而，本发明的半导体装置，为了形成接触层，不需要如在成为接触层的层上形成覆盖在俯视中与第2导电类型层重合的区域的掩模的情况那样使接触层的平面面积比第2导电类型层小考虑了用于形成接触层的掩模的对位余量的尺寸的面积部分，可以减小不与第2导电类型层上的接触层重合的区域。因此，可以减小PN结区域中的无效区域，可以制成为低损耗且高性能的半导体装置。
另外，在本发明的半导体装置中，不需要使接触层的平面面积比第2导电类型层小考虑了用于形成接触层的掩模的对位余量的尺寸的面积部分，所以接触层和第2导电类型层的微细加工变得容易，能够充分地确保肖特基结区域的面积，可以充分地减小半导体装置的正向电压降。
另外，本发明的半导体装置的制造方法，是具备下述工序的方法：在半导体基板上顺序地形成第2导电类型的PN结层、和在上述PN结层上形成欧姆接触的欧姆接触层的工序；通过在上述欧姆接触层上，形成在使上述肖特基结区域露出的同时覆盖上述PN结区域的掩模，至少蚀刻上述欧姆接触层和上述PN结层，来在上述PN结区域形成包含由上述PN结层构成的第2导电类型层的剖视为梯形的凸状部和由上述凸状部上的上述欧姆接触层构成的接触层，并除去上述掩模的蚀刻工序；和形成连续地设在上述PN结区域以及上述肖特基结区域，覆盖上述凸状部的侧面和上述接触层，并在上述肖特基结区域与上述半导体基板肖特基接触的上述肖特基电极的工序，所以在第2导电类型层的形成时和接触层的形成时都可以使用在蚀刻工序中所形成的掩模，与在第2导电类型层的形成时和接触层的形成时分别形成掩模的情况相比，可以将制造工序简化，可以效率良好地制造。
另外，在本发明的半导体装置的制造方法中，通过在欧姆接触层上，形成在使肖特基结区域露出的同时覆盖上述PN结区域的掩模，至少蚀刻上述欧姆接触层和上述PN结层，来在上述PN结区域形成包含由上述PN结层构成的第2导电类型层的凸状部和由上述凸状部上的上述欧姆接触层构成的接触层，所以不需要使接触层的平面面积比第2导电类型层小考虑了用于形成接触层的掩模的对位余量的尺寸的面积部分，可以减小PN结区域中的无效区域，可以形成低损耗且高性能的半导体装置，并且，接触层和第2导电类型层的微细加工变得容易，能够充分地确保肖特基结区域的面积，可以充分地减小半导体装置的正向电压降。
附图说明
图1A是表示作为本发明的半导体装置的一例的肖特基势垒二极管(SBD)的剖面图。
图1B是用于说明半导体装置的制造工序的一例的工序图。
图1C是用于说明半导体装置的制造工序的一例的工序图。
图1D是用于说明半导体装置的制造工序的一例的工序图。
图1E是用于说明半导体装置的制造工序的一例的工序图。
图2是表示作为本发明的半导体装置的另一例的肖特基势垒二极管(SBD)的剖面图。
图3A是表示实施例1和比较例的半导体装置的正向电流与正向电压降的关系的曲线图。
图3B是表示实施例2和比较例的半导体装置的反向电流和反向电压的关系的图。
图4A是表示现有的半导体装置的一例的剖面图。
图4B是用于说明半导体装置的制造工序的一例的工序图。
图4C是用于说明半导体装置的制造工序的一例的工序图。
具体实施方式
以下参照附图详细地说明本发明。另外，在以下的说明中，参照的附图所图示的各部分的大小、厚度和尺寸等，有时与实际的半导体装置的尺寸关系不同。
「半导体装置」
图1A是表示作为本发明的半导体装置的一例的肖特基势垒二极管(SBD)的剖面图。另外，图1B～图1E是用于说明图1A所示的半导体装置的制造工序的一例的工序图。
在图1A中，标记1表示N型(第1导电类型)的半导体基板。
半导体基板1，是在低电阻的N+SiC层1a(第一SiC层)上形成通过使N-型外延层生长而设置的N-SiC层1b(第二SiC层)而构成的基板。N-SiC层1b是含有浓度比N+SiC层1a低的N型杂质的层。
在半导体基板1的N-SiC层1b侧的面(一个面)上，设有P型层2(第2导电类型层)与半导体基板1PN接合而成的PN结区域7a和肖特基电极4与半导体基板1肖特基接触而成的肖特基结区域7b。
如图1A所示，在PN结区域7a具备剖视为梯形的凸状部2a、和接触层3。在本实施方式中，凸状部2a由凸部1c和P型层2形成，所述凸部1c由半导体基板1形成，是从半导体基板1的N-SiC层1b侧的面突出而形成的剖视为梯形的凸部，所述P型层2设置在凸部1c的顶部上的整个面上且剖视为梯形。P型层2是向半导体基板1的N-SiC层1b注入扩散Al和/或B等的P型杂质而成的层。
另外，优选：肖特基结区域7a的半导体基板1的表面的延伸方向与凸状部2a的侧面的延伸方向构成的角度θ为钝角，在100°～135°的范围。当上述的构成角度θ在100°～135°的范围内时，可以更有效地防止电场集中，可以有效地抑制漏电流的产生，可以在更进一步地提高可靠性的同时，有效地防止由凸状部2a和接触层3形成的阶差所引起的肖特基电极4的形成不良，而且，可以充分地缩小不与P型层2上的接触层3重合的区域。再者，上述的构成角度θ越接近180°，则越能有效地防止漏电流的产生和起因于阶差的形成不良。另外，上述的构成角度θ越接近90°，则越能够减小不与P型层2上的接触层3重合的区域，可以减小PN结区域中的无效区域。
另外，如图1A所示，接触层3被设置在P型层2的接触层3侧的面(上面)的整个面上，在凸状部2a的P型层2上形成欧姆接触。接触层3是与P型层2形成欧姆接触的层，是由包含Ti和Al的合金等的金属形成的层。当接触层3是由包含Ti和Al的合金形成的层时，接触层3的电阻值变得充分低，成为与P型层2良好地欧姆接合的层。
另外，如图1A所示，肖特基电极4覆盖凸状部2a的侧面、和接触层3的侧面以及上面，连续地设置在PN结区域7a以及肖特基结区域7b。并且，在图1A所示的半导体装置中，在PN结区域7a中，接触层3配置在P型层2与肖特基电极4之间。肖特基电极4是由Mo、Ti等的金属形成的电极，优选是由以Mo为主成分的金属形成的电极。当肖特基电极4是由以Mo为主成分的金属形成的电极时，成为与半导体基板1的N-SiC层1b良好地肖特基接触的电极。
进一步地，当接触层3由含有Ti和Al的合金形成，肖特基电极4由Mo为主成分的金属形成时，接触层3与肖特基电极4的电连接也变得良好。
另外，在肖特基电极4的与半导体基板1相反侧的面(图1A中为上侧的面)上，形成有由含有Al的金属形成的表面焊盘电极(省略图示)，在表面焊盘电极上，以规定的形状形成有由感光性聚酰亚胺膜等构成的钝化膜(省略图示)。
另外，如图1A所示，在半导体基板1的N+SiC层1a侧的面(另一个面)，设置有与半导体基板1的N+SiC层1a欧姆接触的欧姆电极5。欧姆电极5是由以Ni为主成分的金属等的金属形成的电极。
另外，在欧姆电极5的与半导体基板1相反侧的面(图1A中为下侧的面)，形成有由Ni层和Ag层等的金属形成的背面焊盘电极(省略图示)。
「半导体装置的制造方法」
图1A所示的半导体装置可以利用例如以下所示的方法制造。
首先，在由N+SiC层1a构成的半导体基板上，使N-型外延层生长，形成N-SiC层1b，制成为在N+SiC层1a上具备N-SiC层1b的N型的半导体基板1。
接着，使用离子注入法在半导体基板1的N-SiC层1b上形成PN结层(省略图示)。具体而言，例如，以利用CVD(化学气相沉积，Chemical Vapor Deposition)法形成的氧化膜为掩模，向半导体基板1的N-SiC层1b上的所希望的区域，离子注入Al和/或B等的P型杂质。其后，除去由氧化膜构成的掩模。
接着，为了使离子注入到半导体基板1的P型杂质扩散并活化，在高温下进行热处理。这里的热处理，例如在Ar等的惰性气体气氛中或真空中在1700℃左右的温度进行。由此，在半导体基板1上的所希望的区域形成与半导体基板1的N-SiC层1b进行PN接合的P型的PN结层。
其后，在半导体基板1的N+SiC层1a侧的面，利用例如溅射法形成由以Ni为主成分的金属形成的金属膜。接着，为了获得良好的欧姆接触，在例如Ar等的惰性气体气氛中在1000℃左右的温度进行热处理。
由此，如图1B所示，形成与半导体基板1的N+SiC层1a欧姆接触的欧姆电极5。
其后，在形成有PN结层的半导体基板1的N-SiC层1b侧的面，利用例如溅射法形成由含有Ti和Al的合金构成的金属膜。接着，为了获得良好的欧姆接触，在例如Ar等的惰性气体气氛中在900℃左右的温度进行热处理。由此，形成在PN结层上形成了欧姆接触的欧姆接触层3a。
(蚀刻工序)
接着，进行蚀刻欧姆接触层3a、PN结层和半导体基板1的N-SiC层1b的一部分的蚀刻工序。
在蚀刻工序中，首先，在欧姆接触层3a上形成抗蚀剂层，使用光刻技术进行图案化，如图1B所示，形成在使肖特基结区域7b露出的同时覆盖PN结区域7a的抗蚀剂图案所构成的掩模6。
其后，通过使用例如氯气的RIE(反应离子蚀刻，Reactive Ion Etching)等的干蚀刻来蚀刻欧姆接触层3a，使肖特基结区域7b的PN结层露出。
接着，使用例如CF4与O2的混合气体干蚀刻PN结层和半导体基板1的N-SiC层1b的一部分。此时，采用调整蚀刻速度等的蚀刻条件的方法等，如图1B所示，在PN结区域7a形成凸状部2a，该凸状部2a是由凸部1c和P型层2构成，所述凸部1c由半导体基板1的N-SiC层1b构成，所述P型层2由PN结层构成，且肖特基结区域7a的半导体基板1的表面的延伸方向与凸状部2a的侧面的延伸方向的构成的角度θ在100°～135°的范围的剖视为梯形的凸状部。
再者，在本实施方式中，列举通过将N-SiC层1b的一部分与PN结层一起干蚀刻、除去，形成包含半导体基板1的N-SiC层1b的一部分的凸状部2a的情况为例进行了说明，但这里的干蚀刻，只要可以除去PN结层即可，至少进行到达到半导体基板1即可。因此，在此处的干蚀刻中，半导体基板1也可以不被除去，但为了完全地除去肖特基结区域7b的PN结层，优选除去N-SiC层1b的一部分。但是，如果被除去的N-SiC层1b的厚度变多，则在半导体基板1与肖特基电极4的肖特基接合面和半导体基板1与P型层2的PN接合面之间形成阶差，有可能容易发生电场集中。因此，被除去的N-SiC层1b的厚度，优选在可完全地除去肖特基结区域7b的PN结层的范围尽量地薄。再者，此处的干蚀刻中，当半导体基板1未被除去时，凸状部2a仅由P型层2构成。
这样地形成凸状部2a后，通过湿蚀刻除去残存于在俯视中不与凸状部2a的顶部重合的区域的欧姆接触层3a。在此处的湿蚀刻中，如图1C所示，在P型层2上的整个面上残留欧姆接触层3a。由此，在PN结区域7a中，在构成凸状部2a的P型层2的接触层3侧的面的整个面上，形成由欧姆接触层3a构成的接触层3。
其后，如图1D所示，除去掩模6。
继而，在形成有直到接触层3的各层的图1D所示的半导体基板1的N-SiC层1b侧的面，利用蒸镀法或溅射法形成例如由Mo、Ti等的金属形成的金属膜以作为成为肖特基电极4的金属膜。接着，在成为肖特基电极4的金属膜上形成抗蚀剂层，使用光刻技术进行图案化，形成由抗蚀剂图案构成的掩模。其后，湿蚀刻成为肖特基电极4的金属膜，图案化成连续地设置在PN结区域7a和肖特基结区域7b，并覆盖凸状部2a的侧面和接触层3的侧面和上面的形状。其后，为了控制肖特基势垒高度(φB)，在例如Ar等的惰性气体气氛中在600℃左右的温度进行热处理，如图1E所示，形成为在肖特基结区域7b中与半导体基板1的N-SiC层1b肖特基接触的肖特基电极4。
接着，在肖特基电极4上，利用溅射法等形成例如Al等的金属膜以作为成为表面焊盘电极的金属膜，使用由抗蚀剂图案构成的掩模进行蚀刻，形成规定的形状的表面焊盘电极(省略图示)。
其后，通过在表面焊盘电极上涂布感光性聚酰亚胺膜，利用所希望的图案进行曝光、显像，来形成规定的形状的钝化膜(省略图示)。
继而，在欧姆电极5的与半导体基板1相反侧的面(图1A中为下侧的面)，利用溅射法等形成例如包含Ni层和Ag层的金属膜，形成背面焊盘电极(省略图示)。
如以上那样获得图1A所示的半导体装置。
图1A所示的半导体装置是下述的半导体装置：在半导体基板1的N-SiC层1b侧的面设置有PN结区域7a和肖特基结区域7b，所述PN结区域7a是P型层2与半导体基板1进行PN接合而成的，所述肖特基结区域7b是肖特基电极4与半导体基板1肖特基接触而成的，在PN结区域7a具备设置在半导体基板1上的包含P型层2的剖视为梯形的凸状部2a和在凸状部2a的P型层2上形成欧姆接触的接触层3，肖特基电极4覆盖凸状部2a的侧面和接触层3，连续地设置在PN结区域7a和肖特基结区域7b，由此，在半导体基板1与P型层2的PN接合面的形状成为平面状的同时，半导体基板1与肖特基电极4的肖特基接合面和PN接合面被配置成大致直线状。因此，在本实施方式的半导体装置中，如图1A中用虚线所示，施加反向电压时的耗尽层的扩大，在PN结区域7a和肖特基结区域7b中基本上没有在半导体基板1的深度方向的差异。因而，本实施方式的半导体装置，成为难以发生电场集中，可以抑制漏电流的产生，可靠性高的半导体装置。
另外，图1A所示的半导体装置，是在PN结区域7a具备设置在半导体基板1上的包含P型层2的凸状部2a和在凸状部2a的P型层2上形成欧姆接触的接触层3的半导体装置，所以利用在半导体基板1上顺序地形成第2导电类型的PN结层、和与PN结层欧姆接触的欧姆接触层3a，并在欧姆接触层3a上形成在使肖特基结区域7b露出的同时覆盖PN结区域7a的掩模6，至少蚀刻欧姆接触层3a和PN结层的方法，可以在PN结区域7a形成凸状部2a和接触层3。
因而，图1A所示的半导体装置，不需要使接触层3的平面面积比P型层2小考虑了用于形成接触层3的掩模的对位余量的尺寸的面积部分，可以减小不与P型层2上的接触层3重合的区域。因此，可以减小PN结区域7a中的无效区域，可以形成为低损耗且高性能的半导体装置。
进一步地，在图1A所示的半导体装置中，接触层3设置在P型层2的接触层3侧的面的整个面上，所以PN结区域7a中的无效区域非常小，可以形成为更低损耗且高性能的半导体装置。
另外，在图1A所示的半导体装置中，不需要使接触层3的平面面积比P型层2小考虑了用于形成接触层3的掩模的对位余量的尺寸的面积部分，所以接触层3和P型层2的微细加工变得容易，可充分地确保肖特基结区域7b的面积，可以充分地减小半导体装置的正向电压降。
另外，根据本实施方式的半导体装置的制造方法，在蚀刻欧姆接触层3a、PN结层和半导体基板1的N-SiC层1b的一部分时形成的掩模为1个，所以与在蚀刻欧姆接触层3a、PN结层和N-SiC层1b时分别形成掩模的情况相比，可以将制造工序简化，可以效率良好地制造。
「其他例」
本发明的半导体装置，并并不限定于上述的实施方式，例如，可以形成为图2所示的半导体装置。图2是表示作为本发明的半导体装置的另一例的肖特基势垒二极管(SBD)的剖面图。
图2所示的半导体装置，与图1A所示的半导体装置的不同之处仅在于：肖特基结区域7b的半导体基板1与凸状部2a的侧面的相连接的区域1d，在图1A所示的半导体装置中是由大致平面构成的，与此相对，在图2所示的半导体装置中是由曲面构成。因此，在图2所示的半导体装置中，关于与图1A所示的半导体装置相同的构件，附带相同的标记，省略说明。
图2所示的半导体装置，是在蚀刻工序中，采用调整蚀刻速度等的蚀刻条件的方法等来使肖特基结区域7b的半导体基板1与凸状部2a的侧面相连接的区域1d成为曲面，除此以外，可以与图1A所示的半导体装置同样地制造。
在图2所示的半导体装置中，肖特基结区域7b的半导体基板1与凸状部2a的侧面相连接的区域1d成为由曲面构成的区域，所以肖特基结区域7b的半导体基板1与凸状部2a的侧面相连接的区域1d形成电弧，在肖特基结区域7b的半导体基板1与凸状部2a的侧面相连接的区域1d中的电场集中被进一步缓和，如图2中用虚线所示，施加反向电压时的耗尽层的扩大，在PN结区域7a和肖特基结区域7b中在半导体基板1的深度方向的差异更加少，耗尽层的厚度变得更均匀。因此，根据本实施方式的半导体装置，可以更有效地抑制肖特基结区域7b的边缘部的漏电流的产生，可以更进一步地使可靠性提高。
另外，在图2所示的半导体装置中，与图1A所示的半导体装置同样地，不需要使接触层3的平面面积比P型层2小考虑了用于形成接触层3的掩模的对位余量的尺寸的面积部分，所以可以减小不与P型层2上的接触层3重合的区域，可以减小PN结区域7a中的无效区域，可以形成低损耗且高性能的半导体装置，并且，接触层3和P型层2的微细加工变得容易，可充分地确保肖特基结区域7b的面积，可以充分地减小半导体装置的正向电压降。
另外，在图2所示的半导体装置的制造方法中，与图1A所示的半导体装置的制造方法同样地，在蚀刻欧姆接触层3a和PN结层、以及半导体基板1的N-SiC层1b的一部分时形成的掩模为1个，所以可以容易地效率良好地制造。
进而，在上述的实施方式中，列举使用离子注入法形成成为P型层2的PN结层的方法作为例子进行了说明，但成为P型层2的PN结层也可以使用外延生长法形成。
「实施例」
以下，基于实施例具体地说明本发明。但是，本发明并不仅限定于这些实施例。
(实施例1)
如下所述地制造了图1A所示的实施例1的肖特基势垒二极管。首先，在由杂质浓度为2E18cm-3的N+SiC层1a形成的半导体基板1上使N-型外延层生长，形成杂质浓度为1E16cm-3的N-SiC层1b，得到具备N+SiC层1a和N-SiC层1b的N型的半导体基板1。接着，在半导体基板1的N-SiC层1b上，使用离子注入法形成了PN结层(省略图示)。具体而言，以利用CVD(Chemical Vapor Deposition)法形成的氧化膜为掩模，在半导体基板1的N-SiC层1b上，在600℃的温度离子注入由铝构成的P型杂质使得达到杂质浓度2E19cm-3。其后，除去由氧化膜构成的掩模。
接着，为了使离子注入到半导体基板1的P型杂质扩散并活化而进行热处理。在此的热处理，是在Ar气体气氛中在1700℃的温度进行。由此，在半导体基板1上的所希望的区域形成了与N-SiC层1b进行了PN接合的P型的PN结层。
其后，在半导体基板1的N+SiC层1a侧的面，利用溅射法形成由Ni构成的金属膜，为了获得良好的欧姆接触，在Ar气体气氛中在1000℃的温度进行热处理，由此形成了与半导体基板1的N+SiC层1a欧姆接触的欧姆电极5。
其后，在半导体基板1的N-SiC层1b侧的面，利用溅射法形成由含有Ti和Al的合金构成的金属膜，为了获得良好的欧姆接触，在Ar气体气氛中在900℃的温度下进行热处理，由此形成了与PN结层欧姆接触的欧姆接触层3a。
(蚀刻工序)
接着，在欧姆接触层3a上，形成在使肖特基结区域7b露出的同时覆盖PN结区域7a的抗蚀剂图案构成的掩模6，利用使用氯气的RIE来蚀刻欧姆接触层3a，使肖特基结区域7b的PN结层露出。
接着，使用CF4与O2的混合气体干蚀刻PN结层和半导体基板1的N-SiC层1b的一部分，在PN结区域7a形成了包含由N-SiC层1b构成的凸部1c和由PN结层构成的P型层2，且肖特基结区域7a的半导体基板1的表面的延伸方向与凸状部2a的侧面的延伸方向构成的角度为100°的剖视为梯形的凸状部2a。再者，肖特基结区域7b的半导体基板1与凸状部2a的侧面相连接的区域是由大致平面构成的区域。另外，在这样得到的P型层2中，相邻的P型层2之间的间隔为5μm。
这样地形成了凸状部2a后，通过湿蚀刻来除去残存于在俯视中不与凸状部2a的顶部重合的区域的欧姆接触层3a，在PN结区域7a中，在P型层2的接触层3侧的面的整个面上，形成了由欧姆接触层3a构成的接触层3。其后，除去了掩模6。
继而，在半导体基板1的N-SiC层1b侧的面，利用蒸镀法形成由Mo构成的金属膜，使用由抗蚀剂图案构成的掩模进行湿蚀刻，图案化成连续地设置在PN结区域7a和肖特基结区域7b，并覆盖凸状部2a的侧面和接触层3的侧面以及上面的形状。其后，为了控制肖特基势垒高度(φB)，在Ar气体气氛中在600℃的温度进行热处理，形成了在肖特基结区域7b中与N-SiC层1b肖特基接触的肖特基电极4。
接着，在肖特基电极4上，利用溅射法形成Al膜，使用由抗蚀剂图案构成的掩模进行蚀刻，形成了规定的形状的表面焊盘电极。其后，通过在表面焊盘电极上涂布感光性聚酰亚胺膜，利用所希望的图案进行曝光、显像，来形成了规定的形状的钝化膜。
继而，在欧姆电极5的与半导体基板1相反侧的面，利用溅射法形成包含Ni层和Ag层的金属膜，形成了背面焊盘电极。
如以上那样地操作，得到了实施例1的半导体装置。
(比较例)
如下所述地制造了图4A所示的比较例的肖特基势垒二极管。
首先，与实施例1同样地，得到了具备N+SiC层11a和N-SiC层11b的N型的半导体基板11。然后，在N型半导体基板11上形成掩模后，与实施例1同样地，离子注入P型杂质，进行热处理，由此形成了被埋入到N型半导体基板11的PN结区域17a的剖视为矩形的P型区域12。再者，在这样得到的P型区域12中，相邻的P型区域12之间的间隔为5μm。
其后，与实施例1同样地，形成了欧姆电极15。
继而，在P型区域12上，形成与实施例1的接触层3同样的金属膜，与实施例1同样地进行了热处理。接着，在金属膜上，形成覆盖在俯视中与P型区域12重合的区域的掩模，蚀刻金属膜来进行图案化，形成了接触金属膜13。再者，用于形成金属膜的掩模的对位余量的尺寸d1为3μm。
其后，与实施例1的肖特基电极4同样地，形成了连续地设置在PN结区域17a和肖特基结区域17b，覆盖接触金属膜13上，在肖特基结区域17b与N型半导体基板11肖特基接触的肖特基电极14。
其后，与实施例1同样地，形成了表面焊盘电极、钝化膜、背面焊盘电极。
如以上那样，得到了比较例的半导体装置。
调查了这样得到的实施例1和比较例的相邻的接触层3(接触金属膜13)之间的尺寸。
其结果，实施例为6μm，比较例为11μm。
另外，调查了实施例1和比较例的半导体装置的正向电流与正向电压降的关系。将其结果示于图3A。图3A是表示实施例1和比较例的半导体装置的正向电流与正向电压降的关系的曲线图。
如图3A所示，在实施例1中与比较例相比，正向电压降变小。这是因为在实施例中与比较例相比，可以将接触层3和P型层2微细化，可以将接触层3(接触金属膜13)之间的尺寸增大，可以充分地确保肖特基结区域7b的面积。
(实施例2)
如下所述地制造了图2所示的实施例2的肖特基势垒二极管。
即，在蚀刻工序中，采用调整蚀刻速度等的蚀刻条件的方法等，使肖特基结区域7b的半导体基板1与凸状部2a的侧面相连接的区域1d成为曲面，除此以外，与实施例1同样地操作，得到了实施例2的半导体装置。
调查了这样得到的实施例2和实施例1、比较例的半导体装置的反向电流与反向电压的关系。将其结果示于图3B。图3B是表示实施例2和实施例1、比较例的半导体装置的反向电流与反向电压的关系的曲线图。
如图3B所示，在实施例2和实施例1中与比较例相比，反向电压降变大，显示出难以发生电场集中，且漏电流较小。
进一步地可知，肖特基结区域7b的半导体基板1与凸状部2a的侧面相连接的区域1d为曲面的实施例2，其反向电压降比实施例1大，漏电流更小。
产业上的利用可能性
本发明可适用于半导体装置和半导体装置的制造方法，特别是可适用于很好地用于电力用半导体装置的半导体装置和半导体装置的制造方法。
附图标记说明
1...半导体基板；
11...N型半导体基板；
1a、11a...N+SiC层；
1b、11b...N-SiC层；
1c...凸部；
2...P型层(第2导电类型层)；
2a...凸状部；
3...接触层；
3a...欧姆接触层；
4、14...肖特基电极；
5、15...欧姆电极；
6...掩模；
7a、17a...PN结区域；
7b、17b...肖特基结区域；
12...P型区域；
13...接触金属膜。

Claims (15)

1.一种半导体装置，其特征在于，
在由SiC形成的第1导电类型的半导体基板的一个面上，设置有PN结区域和肖特基结区域，所述PN结区域是第2导电类型层与所述半导体基板进行PN接合而成的，所述肖特基结区域是肖特基电极与所述半导体基板进行肖特基接触而成的，
在所述PN结区域具备：设置于所述半导体基板上的包含所述第2导电类型层的剖视为梯形的凸状部；和在所述凸状部的所述第2导电类型层上形成欧姆接触的接触层，
所述肖特基电极覆盖所述凸状部的侧面和所述接触层，并连续地设置于所述PN结区域和所述肖特基结区域。
2.根据权利要求1所述的半导体装置，其特征在于，所述肖特基结区域的所述半导体基板的表面的延伸方向和所述凸状部的侧面的延伸方向构成的角度为100°～135°的范围。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述肖特基结区域的所述半导体基板和所述凸状部的侧面连接的区域由曲面构成。
4.根据权利要求1～3的任一项所述的半导体装置，其特征在于，所述接触层设置于所述第2导电类型层的上面整个面上。
5.根据权利要求1～4的任一项所述的半导体装置，其特征在于，在所述半导体基板的另一面上，设置有与所述半导体基板欧姆接触的欧姆电极。
6.根据权利要求1～5的任一项所述的半导体装置，其特征在于，所述半导体基板包括：第1导电类型的第一SiC层；和形成于所述第一SiC层上，并含有浓度比所述第一SiC层低的第1导电类型的杂质的第二SiC层。
7.一种半导体装置的制造方法，是制造在由SiC形成的第1导电类型的半导体基板的一个面上设置有第2导电类型层与所述半导体基板进行PN接合而成的PN结区域和肖特基电极与所述半导体基板肖特基接触而成的肖特基结区域的半导体装置的方法，其特征在于，具备：
在所述半导体基板上，顺序地形成第2导电类型的PN结层、和在所述PN结层上形成欧姆接触的欧姆接触层的工序；
蚀刻工序，该工序通过在所述欧姆接触层上形成在使所述肖特基结区域露出的同时覆盖所述PN结区域的掩模，并至少蚀刻所述欧姆接触层和所述PN结层，从而在所述PN结区域形成包含由所述PN结层构成的第2导电类型层的剖视为梯形的凸状部和由所述凸状部上的所述欧姆接触层构成的接触层，并除去所述掩模；和
形成所述肖特基电极的工序，所述肖特基电极被连续地设置于所述PN结区域以及所述肖特基结区域，覆盖所述凸状部的侧面和所述接触层，在所述肖特基结区域与所述半导体基板肖特基接触。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，通过进行所述蚀刻工序，形成所述肖特基结区域的所述半导体基板的表面的延伸方向与所述凸状部的侧面的延伸方向构成的角度为100°～135°的范围的所述凸状部。
9.根据权利要求6或8所述的半导体装置的制造方法，其特征在于，通过进行所述蚀刻工序，使所述肖特基结区域的所述半导体基板与所述凸状部的侧面连接的区域成为曲面。
10.根据权利要求7～9的任一项所述的半导体装置的制造方法，其特征在于，所述蚀刻工序包括：通过蚀刻所述欧姆接触层而使所述PN结层露出后，使用CF4与O2的混合气体干蚀刻所述PN结层直到达到所述半导体基板，来形成所述凸状部的工序。
11.根据权利要求7～10的任一项所述的半导体装置的制造方法，其特征在于，所述蚀刻工序包括：蚀刻所述PN结层直到达到所述半导体基板后，通过湿蚀刻来除去残存于在俯视中不与所述凸状部的顶部重合的区域的所述欧姆接触层的工序。
12.根据权利要求7～11的任一项所述的半导体装置的制造方法，其特征在于，在所述蚀刻工序中，在所述第2导电类型层的上面整个面上残留所述接触层。
13.根据权利要求7～12的任一项所述的半导体装置的制造方法，其特征在于，使用离子注入法形成所述PN结层。
14.根据权利要求7～12的任一项所述的半导体装置的制造方法，其特征在于，使用外延生长法形成所述PN结层。
15.根据权利要求7～14的任一项所述的半导体装置的制造方法，其特征在于，具备：在所述半导体基板的另一面上设置与所述半导体基板欧姆接触的欧姆电极的工序。
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