CN113711365A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

半导体装置(100)在层叠于半导体基板(101)的n型半导体层(102)的上表面形成沟道(104)，在形成该沟道的一个侧面(S3)的n型区域(102A)的上表面形成与金属(106)的肖特基结，在形成该沟道的另一个侧面(S2)的n型区域(102)的上表面形成pn结。pn结基于在形成所述另一个侧面的n型区域的上表面通过外延生长而晶体生长的p型半导体层(103A)和该n型区域的接合。

Description

半导体装置以及半导体装置的制造方法
技术领域
本公开涉及半导体装置以及半导体装置的制造方法。
背景技术
以往，如在日本特开平11-8399号公报中也记载的那样，已知并列的肖特基结和pn结在沟道的两侧分开形成的半导体装置。通过离子注入法等向n型半导体层导入p型杂质，由此形成pn结。
发明内容
发明要解决的课题
担心今后也产生在下一代器件材料(GaN、SiC等)等特定的半导体材料中离子注入技术未充分确立的阶段。在选择了这样的材料时，难以使用离子注入技术在要求的范围内精度优良地形成p型区域。
在使用沟道构造的半导体装置中，为了向n型半导体层导入p型杂质来形成pn结，在比n型半导体层的表面深的位置形成pn结，pn结接近沟道的底部。pn结以及沟道的底部成为在反向电压施加时电场集中的部位。由于在反向电压施加时电场集中的部位变近，所以存在针对反向电压施加的耐压下降的倾向。
用于解决课题的手段
本公开的一个方式的半导体装置在层叠于半导体基板的n型半导体层的上表面具有沟道，在位于该沟道的一个侧面侧的n型区域的上表面具有肖特基结，在位于该沟道的另一个侧面侧的n型区域的上表面具有pn结，所述pn结基于在位于所述另一个侧面侧的n型区域的上表面通过外延生长而晶体生长的p型半导体层和该n型区域的接合。
本公开的一个方式的半导体装置的制造方法具备：沟道形成工序，在层叠于半导体基板的n型半导体层的上表面形成沟道；肖特基结形成工序，在相当于形成所述沟道的一个侧面的n型区域的部位的上表面形成肖特基结；以及pn结形成工序，在相当于形成所述沟道的另一个侧面的n型区域的部位的上表面形成pn结，在所述pn结形成工序中，在相当于形成所述另一个侧面的n型区域的部位的上表面，通过外延生长来使p型半导体层晶体生长。
附图说明
图1是用于说明本公开的第1实施方式的剖面示意图。
图2是用于说明本公开的第1、2实施方式的剖面示意图。
图3是用于说明本公开的第1、2实施方式的剖面示意图。
图4是用于说明本公开的第1、2实施方式的剖面示意图。
图5是用于说明本公开的第1、2实施方式的剖面示意图。
图6是用于说明本公开的第1、2实施方式的剖面示意图。
图7是用于说明本公开的第1、2实施方式的剖面示意图。
图8是用于说明本公开的第1、2实施方式的剖面示意图。
图9是用于说明本公开的第3实施方式的剖面示意图。
图10是用于说明本公开的第3实施方式的剖面示意图。
图11是用于说明本公开的第3实施方式的剖面示意图。
图12是用于说明本公开的第3实施方式的剖面示意图。
图13是用于说明本公开的第3实施方式的剖面示意图。
图14是用于说明本公开的第3实施方式的剖面示意图。
图15是用于说明本公开的第3实施方式的剖面示意图。
图16是用于说明本公开的第4实施方式的剖面示意图。
图17是用于说明本公开的第4实施方式的剖面示意图。
图18是用于说明本公开的第4实施方式的剖面示意图。
图19是用于说明本公开的第4实施方式的剖面示意图。
图20是用于说明本公开的第4实施方式的剖面示意图。
图21是用于说明本公开的第4实施方式的剖面示意图。
图22是用于说明本公开的第4实施方式的剖面示意图。
图23是用于说明本公开的第5实施方式的剖面示意图。
图24是用于说明本公开的第5实施方式的剖面示意图。
图25是用于说明本公开的第5实施方式的剖面示意图。
图26是用于说明本公开的第5实施方式的剖面示意图。
图27是用于说明本公开的第5实施方式的剖面示意图。
图28是用于说明本公开的第5实施方式的剖面示意图。
图29是用于说明本公开的第5实施方式的剖面示意图。
图30是用于说明本公开的第5实施方式的剖面示意图。
图31是用于说明其他实施方式的剖面示意图。
图32是用于说明其他实施方式的剖面示意图。
图33是示出正向电流密度相对于正向电压的变化的曲线图。
图34是示出反向电流相对于反向电压的变化的曲线图。
具体实施方式
以下，参照附图对本公开的一个实施方式进行说明。
〔第1实施方式〕
首先，对第1实施方式的半导体装置的制造方法以及半导体装置进行说明。
(制造方法)
如下制造半导体装置。
(工序1)首先，在图1所示的层叠于半导体基板101的n型半导体层102的上表面，通过外延生长使p型半导体层103晶体生长。即，通过外延生长来层叠包含P型的杂质的p型半导体层103。另外，半导体基板101是n型且浓度比较高，n型半导体层102的浓度比较低。
在此，p型半导体层103形成在包含成为沟道的区域、成为肖特基结的区域以及成为pn结的区域的区域。
(工序2)接着，通过公知的选择性蚀刻，如图2所示，去除成为沟道的区域以及成为肖特基结的区域的p型半导体层103，留下成为器件要素的p型半导体层103A。
通过以上，形成基于n型半导体层102和p型半导体层103A的pn结(pn结形成工序)。
另外，p型半导体层103A的侧面S1相当于沟道的另一个侧面(pn结侧)的上部。
(工序3)接着，通过公知的选择性蚀刻，如图3所示，下挖n型半导体层102而形成沟道104。沟道104、104之间的相当于凸部的n型区域102A成为在其上表面形成肖特基结的部位。与p型半导体层103A的下表面形成pn结的n型区域102B的侧面S2相当于沟道104的另一个侧面(pn结侧)的下部。n型区域102A的侧面S3相当于沟道104的一个侧面(肖特基结侧)。
另外，工序2+工序3相当于沟道形成工序。此外，工序1+工序2相当于在相当于形成沟道104的另一个侧面S2的n型区域的部位(102B)的上表面形成pn结的pn结形成工序。
(工序4)接着，如图4所示，通过化学气相生长法等使其在整个上表面堆积绝缘材料，形成绝缘膜105。
(工序5)接着，通过公知的选择性蚀刻，如图5所示，对绝缘膜105进行蚀刻，使n型区域102A的上表面以及p型半导体层103A的上表面开口、露出。
(工序6)接着，如图6所示，在n型区域102A的上表面形成金属106，通过n型区域102A的上表面和金属106来形成肖特基结。这样，实施在相当于形成沟道104的一个侧面S3的n型区域的部位(102A)的上表面形成肖特基结的肖特基结形成工序。
此外，如图6所示，在p型半导体层103A的上表面形成金属107，通过p型半导体层103A的上表面和金属107来形成欧姆结。
肖特基结的形成和欧姆结的形成顺序不限。
金属106和金属107可以使用不同的金属，也可以使用相同的金属。此外，可以使用相同的金属一次形成金属106和金属107。
(工序7)接着，如图7所示，形成与金属106以及金属107连接的阳极电极金属108。另外，也可以在形成阳极电极金属108之前，将多晶硅埋入沟道104。
(工序8)接着，如图8所示，在半导体基板101的背面形成阴极电极金属109。
根据以上说明的半导体装置的制造方法，可发挥以下的作用效果。
通过外延生长使p型半导体层103A晶体生长，由此能够形成pn结，即使选择了离子注入技术未充分确立的半导体材料(GaN、SiC等)时，也容易在要求的范围内精度优良地形成p型半导体层103A。
控制外延生长时的p型杂质浓度，增大p型半导体层103A的p型杂质浓度，并且使厚度变薄，由此能够使工艺时间短期化，削减制造成本。
另外，通过外延生长形成的半导体层与在离子注入后进行退火而形成的半导体层相比，杂质浓度容易变均匀。
(半导体装置)
例如如图8所示，能够通过以上的制造方法制造的半导体装置100具备半导体基板101、n型半导体层102、p型半导体层103A、沟道104、绝缘膜105、形成肖特基结的金属106、形成欧姆结的金属107、阳极电极金属108、以及阴极电极金属109。
半导体装置100是在阳极电极金属108与阴极电极金属109之间并列地具有基于n型区域102A的上表面和金属106的肖特基结和基于n型区域102B和p型半导体层103A的pn结的二极管，也称为MPS(Merged PiN Schottky，混合PiN肖特基)二极管。
半导体装置100具有如下的构造，即，在层叠于半导体基板101的n型半导体层102的上表面形成有沟道104，在形成该沟道104的一个侧面S3的n型区域102A的上表面形成有肖特基结，在形成该沟道104的另一个侧面S2的n型区域102B的上表面形成有pn结。
该pn结基于在形成另一个侧面S2的n型区域102B的上表面通过外延生长而晶体生长的p型半导体层103A和该n型区域102B的接合。
在n型区域102B的上表面形成的pn结位于与在n型区域102A的上表面形成的肖特基结相同的高度。
作为半导体材料，设为n型半导体层102以及p型半导体层103A包含GaN的材料结构。
或者作为半导体材料，设为n型半导体层102以及p型半导体层103A包含SiC(碳化硅)、金刚石、Ga2O3(氧化镓)、AlN(氮化铝)中任意一个的材料结构。
根据以上说明的半导体装置100，可发挥以下的作用效果。
通过反向电压施加时的电场集中在沟道104的底部的绝缘膜105，从而高耐压化。
通过从p型半导体层103A注入空穴(hole)，从而在正向偏置时低电阻化。
通过p型半导体层103A，能够减少反向漏电流，实现低损耗化。
基于p型半导体层103A和n型区域102B的pn结位于比沟道104的底面靠上的位置。pn结以及沟道的底部(绝缘膜105)在反向电压施加时成为电场集中的部位。两者的距离分离了pn结和沟道的底部在上下方向(层厚方向)上分离的距离，从而电场集中缓和，针对反向电压施加的耐压提高。pn结和沟道的底部在上下方向(层厚方向)上分离的距离能够通过沟道104的底面相对于n型区域102B的上表面的深度(上述工序3的蚀刻深度)容易地控制，容易得到要求的耐压提高效果。
〔第2实施方式〕
接着，对第2实施方式的半导体装置的制造方法进行说明。
本实施方式的制造方法将上述第1实施方式中的工序1以及工序2置换为以下方法，其他如图2至图8所示同样地实施，制造相同构造的半导体装置。
在本实施方式中，在pn结形成工序中，选择成为pn结的区域，通过外延生长使p型半导体层103A(参照图2)晶体生长。即，在形成p型半导体层103A的区域使用开口的掩模图案，通过外延生长使p型半导体层103A晶体生长。因此，能够不经过工序1而成为图2的状态。
如以上那样，通过使用选择性外延生长，能够简化工序，削减制造成本。
〔第3实施方式〕
接着，对第3实施方式的半导体装置的制造方法以及半导体装置进行说明。
(制造方法)
如下制造半导体装置。
(工序B1)首先，通过公知的选择性蚀刻，如图9所示，选择层叠于半导体基板201的n型半导体层202的上表面之中成为pn结的区域并下挖而形成凹部202D。另外，半导体基板201是n型且浓度比较高，n型半导体层202的浓度比较低。
(工序B2)接着，选择凹部202D，通过外延生长使p型半导体层203晶体生长(pn结形成工序)。即，在凹部202D上使用开口的掩模图案，通过外延生长在凹部202D层叠包含P型的杂质的p型半导体层203。去除掩模图案，得到图10所示的构造。在去除掩模图案后，也可以实施对表面进行研磨而使n型半导体层202的上表面与p型半导体层203上表面的水平一致的平滑化处理。
(工序B3)接着，通过公知的选择性蚀刻，如图11所示，下挖n型半导体层202而形成沟道204(沟道形成工序)。沟道204、204之间的相当于凸部的n型区域202A成为在其上表面形成肖特基结的部位。
p型半导体层203的侧面S1相当于沟道的另一个侧面(pn结侧)的上部。与p型半导体层203的下表面形成pn结的n型区域202B的侧面S2相当于沟道204的另一个侧面(pn结侧)的下部。n型区域202A的侧面S3相当于沟道204的一个侧面(肖特基结侧)。
(工序B4)接着，如图12所示，通过化学气相生长法等使其在整个上表面堆积绝缘材料，形成绝缘膜205。
(工序B5)接着，通过公知的选择性蚀刻，如图13所示，对绝缘膜205进行蚀刻，使n型区域202A的上表面以及p型半导体层203的上表面开口、露出。
(工序B6)接着，如图14所示，在n型区域202A的上表面形成金属206，通过n型区域202A的上表面和金属206来形成肖特基结。这样，实施在相当于形成沟道204的一个侧面S3的n型区域的部位(202A)的上表面形成肖特基结的肖特基结形成工序。
此外，如图14所示，在p型半导体层203的上表面形成金属207，通过p型半导体层203的上表面和金属207来形成欧姆结。
肖特基结的形成和欧姆结的形成顺序不限。
金属206和金属207可以使用不同的金属，也可以使用相同的金属。此外，可以使用相同的金属一次形成金属206和金属207。
(工序B7)接着，如图15所示，形成与金属206以及金属207连接的阳极电极金属208。另外，也可以在形成阳极电极金属208之前，将多晶硅埋入沟道204。
(工序B8)另一方面，如图15所示，在半导体基板201的背面形成阴极电极金属209。
根据以上说明的半导体装置的制造方法，可发挥以下的作用效果。
通过外延生长使p型半导体层203晶体生长，由此能够形成pn结，即使选择了离子注入技术未充分确立的半导体材料(GaN、SiC等)时，也容易在要求的范围内精度优良地形成p型半导体层203。
控制外延生长时的p型杂质浓度，增大p型半导体层203的p型杂质浓度，并且使厚度变薄，由此能够使工艺时间短期化，削减制造成本。
由于能够使n型区域202A的上表面以及p型半导体层203的上表面一致为相同的高度，所以不需要考虑由面的高度不同而引起的金属206、207等的层叠量的变化，减少工艺上的负担，成品率得到改善。
(半导体装置)
例如如图15所示，能够通过以上的制造方法制造的半导体装置200具备半导体基板201、n型半导体层202、p型半导体层203、沟道204、绝缘膜205、形成肖特基结的金属206、形成欧姆结的金属207、阳极电极金属208、以及阴极电极金属209。
半导体装置200是在阳极电极金属208与阴极电极金属209之间并列地具有基于n型区域202A的上表面和金属206的肖特基结和基于n型区域202B和p型半导体层203的pn结的二极管，也称为MPS(Merged PiN Schottky，混合PiN肖特基)二极管。
半导体装置200具有如下的构造，即，在层叠在半导体基板201的n型半导体层202的上表面形成有沟道204，在形成该沟道204的一个侧面S3的n型区域202A的上表面形成有肖特基结，在形成该沟道204的另一个侧面S2的n型区域202B的上表面形成有pn结。
该pn结基于在形成另一个侧面S2的n型区域202B的上表面通过外延生长而晶体生长的p型半导体层203和该n型区域202B的接合。
在n型区域202B的上表面形成的pn结位于比形成在n型区域202A的上表面的肖特基结更低的高度。在n型区域202A的上表面形成的肖特基结位于与p型半导体层203的上表面相同的高度。
作为半导体材料，设为n型半导体层202以及p型半导体层203包含GaN的材料结构。
或者作为半导体材料，设为n型半导体层202以及p型半导体层203包含SiC、金刚石、Ga2O3、AlN中任意一个的材料结构。
根据以上说明的半导体装置200，可发挥以下的作用效果。
通过反向电压施加时的电场集中在沟道204的底部的绝缘膜205，从而高耐压化。
通过从p型半导体层203注入空穴，从而在正向偏置时低电阻化。
通过p型半导体层203，能够减少反向漏电流，实现低损耗化。
基于p型半导体层203和n型区域202B的pn结，位于比沟道204的底面靠上的位置。pn结以及沟道的底部(绝缘膜205)在反向电压施加时成为电场集中的部位。两者的距离分离了pn结和沟道的底部在上下方向(层厚方向)上分离的距离，从而电场集中缓和，针对反向电压施加的耐压提高。pn结和沟道的底部在上下方向(层厚方向)上分离的距离能够通过沟道204的底面相对于n型区域202B的上表面的深度((上述工序B3的蚀刻深度)-(上述工序B1的蚀刻深度))容易地控制，容易得到要求的耐压提高效果。
〔第4实施方式〕
接着，对第4实施方式的半导体装置的制造方法以及半导体装置进行说明。
(制造方法)
如下制造半导体装置。
(工序C1)首先，如图16所示，在层叠于半导体基板301的n型半导体层302的上表面形成p型半导体层303(pn结形成工序)。p型半导体层303的形成方法与上述第2实施方式同样地基于选择性外延生长。另外，半导体基板301是n型且浓度比较高，n型半导体层302的浓度比较低。
(工序C2)通过同样的选择性外延生长，如图17所示，选择成为肖特基结的区域，使n型半导体层302C晶体生长。
(工序C3)接着，通过公知的选择性蚀刻，如图18所示，下挖n型半导体层302而形成沟道304。工序C1+工序C2+工序C3相当于沟道形成工序。沟道304、304之间的n型区域302A是在其上表面层叠有n型半导体层302C的部位。
p型半导体层303的侧面S1相当于沟道的另一个侧面(pn结侧)的上部。与p型半导体层303的下表面形成pn结的n型区域302B的侧面S2相当于沟道304的另一个侧面(pn结侧)的下部。n型区域302A的侧面S3相当于沟道304的一个侧面(肖特基结侧)的下部。n型半导体层302C的侧面S4相当于沟道304的一个侧面(肖特基结侧)的上部。
(工序C4)接着，如图19所示，通过化学气相生长法等使其在整个上表面堆积绝缘材料，形成绝缘膜305。
(工序C5)接着，通过公知的选择性蚀刻，如图20所示，对绝缘膜305进行蚀刻，使n型半导体层302C的上表面以及p型半导体层303的上表面开口、露出。
(工序C6)接着，如图21所示，在n型半导体层302C的上表面形成金属306，通过n型半导体层302C的上表面和金属306来形成肖特基结。这样，实施在相当于形成沟道304的一个侧面S3、S4的n型区域的部位(302A、302C)的上表面形成肖特基结的肖特基结形成工序。
此外，如图21所示，在p型半导体层303的上表面形成金属307，通过p型半导体层303的上表面和金属307来形成欧姆结。
肖特基结的形成和欧姆结的形成顺序不限。
金属306和金属307可以使用不同的金属，也可以使用相同的金属。此外，可以使用相同的金属一次形成金属306和金属307。
(工序C7)接着，如图22所示，形成与金属306以及金属307连接的阳极电极金属308。另外，也可以在形成阳极电极金属308之前，将多晶硅埋入沟道304。
(工序C8)另一方面，如图22所示，在半导体基板301的背面形成阴极电极金属309。
根据以上说明的半导体装置的制造方法，可发挥以下的作用效果。
通过外延生长使p型半导体层303晶体生长，由此能够形成pn结，即使选择了离子注入技术未充分确立的半导体材料(GaN、SiC等)时，也容易地在要求的范围内精度优良地形成p型半导体层303。
控制外延生长时的p型杂质浓度，增大p型半导体层303的p型杂质浓度，并且使厚度变薄，由此能够使工艺时间短期化，削减制造成本。
由于能够使n型半导体层302C的上表面以及p型半导体层303的上表面一致为相同的高度，所以不需要考虑由面的高度不同而引起的金属306、307等的层叠量的变化，减少工艺上的负担，成品率得到改善。
与上述第3实施方式相比，减少一个蚀刻工艺，因此能够削减制造成本。
(半导体装置)
例如如图22所示，能够通过以上的制造方法制造的半导体装置300具备半导体基板301、n型半导体层302、302C、p型半导体层303、沟道304、绝缘膜305、形成肖特基结的金属306、形成欧姆结的金属307、阳极电极金属308、以及阴极电极金属309。
半导体装置300是在阳极电极金属308与阴极电极金属309之间并列地具有基于n型半导体层302C的上表面和金属306的肖特基结和基于n型区域302B和p型半导体层303的pn结的二极管，也称为MPS(Merged PiN Schottky，混合PiN肖特基)二极管。
半导体装置300具有如下的构造，即，在层叠在半导体基板301的n型半导体层302、302C的上表面形成有沟道304，在形成该沟道304的一个侧面S3、S4的n型区域302A、302C的上表面形成有肖特基结，在形成该沟道304的另一个侧面S2的n型区域302B的上表面形成有pn结。
该pn结基于在形成另一个侧面S2的n型区域302B的上表面通过外延生长而晶体生长的p型半导体层303和该n型区域302B的接合。
在n型区域302B的上表面形成的pn结位于比形成在n型半导体层302C的上表面的肖特基结更低的高度。在n型半导体层302C的上表面形成的肖特基结位于与p型半导体层303的上表面相同的高度。
作为半导体材料，设为n型半导体层302、302C以及p型半导体层303包含GaN的材料结构。
或者作为半导体材料，设为n型半导体层302、302C以及p型半导体层303包含SiC、金刚石、Ga2O3、AlN中任意一个的材料结构。
根据以上说明的半导体装置300，可发挥以下的作用效果。
通过反向电压施加时的电场集中在沟道304的底部的绝缘膜305，从而高耐压化。
通过从p型半导体层303注入空穴，从而在正向偏置时低电阻化。
通过p型半导体层303，能够减少反向漏电流，实现低损耗化。
基于p型半导体层303和n型区域302B的pn结位于比沟道304的底面靠上的位置。pn结以及沟道的底部(绝缘膜305)在反向电压施加时成为电场集中的部位。两者的距离分离了与pn结和沟道的底部在上下方向(层厚方向)上分离的距离对应的量，从而电场集中缓和，相对于反向电压施加的耐压提高。pn结和沟道的底部在上下方向(层厚方向)上分离的距离能够通过沟道304的底面相对于n型区域302B的上表面的深度(上述工序C3的蚀刻深度)容易地控制，容易得到要求的耐压提高效果。
〔第5实施方式〕
接着，对第5实施方式的半导体装置的制造方法以及半导体装置进行说明。
(制造方法)
如下制造半导体装置。
(工序D1)首先，如图24所示，在图23所示的层叠于半导体基板401的n型半导体层402的上表面，形成n型半导体层402A、402B。即，选择成为pn结的区域，通过外延生长使n型半导体层402B晶体生长。与此同时，选择成为肖特基结的区域，同时外延生长使n型半导体层402A晶体生长。另外，半导体基板401是n型且浓度比较高，n型半导体层402的浓度比较低。
(工序D2)通过同样的选择性外延生长，如图25所示，选择n型半导体层402B的上表面，使p型半导体层403晶体生长(pn结形成工序)。
工序D1+工序D2相当于形成沟道404的沟道形成工序。另外，还可以在n型半导体层402A的上表面也进一步通过外延生长来层叠n型半导体层，使高度与p型半导体层403一致。
沟道404、404之间的相当于凸部的n型半导体层402A成为在其上表面形成肖特基结的部位。
p型半导体层403的侧面S1相当于沟道404的另一个侧面(pn结侧)的上部。与p型半导体层403的下表面形成pn结的n型半导体层402B的侧面S2相当于沟道404的另一个侧面(pn结侧)的下部。n型半导体层402A的侧面S3相当于沟道404的一个侧面(肖特基结侧)。
(工序D3)接着，如图26所示，通过化学气相生长法等使其在整个上表面堆积绝缘材料，形成绝缘膜405。
(工序D4)接着，通过公知的选择性蚀刻，如图27所示，对绝缘膜405进行蚀刻，使n型半导体层402A的上表面以及p型半导体层403的上表面开口、露出。
(工序D5)接着，如图28所示，在n型半导体层402A的上表面形成金属406，通过n型半导体层402A的上表面和金属406来形成肖特基结。这样，实施在相当于形成沟道404的一个侧面S3的n型区域的部位(402A)的上表面形成肖特基结的肖特基结形成工序。
此外，如图28所示，在p型半导体层403的上表面形成金属407，通过p型半导体层403的上表面和金属407来形成欧姆结。
肖特基结的形成和欧姆结的形成顺序不限。
金属406和金属407可以使用不同的金属，也可以使用相同的金属。此外，可以使用相同的金属一次形成金属406和金属407。
(工序D6)接着，如图29所示，形成与金属406以及金属407连接的阳极电极金属408。另外，也可以在形成阳极电极金属408之前，将多晶硅埋入沟道404。
(工序D7)另一方面，如图30所示，在半导体基板401的背面形成阴极电极金属409。
根据以上说明的半导体装置的制造方法，可发挥以下的作用效果。
通过外延生长使p型半导体层403晶体生长，由此能够形成pn结，即使选择了离子注入技术未充分确立的半导体材料(GaN、SiC等)时，也容易地在要求的范围内精度优良地形成p型半导体层403。
控制外延生长时的p型杂质浓度，增大p型半导体层403的p型杂质浓度，并且使厚度变薄，由此能够使工艺时间短期化，削减制造成本。
由于不对半导体层402、402A、402B、403使用蚀刻，所以与绝缘膜405的界面的损伤残余变少，泄露得到改善。
(半导体装置)
例如如图30所示，能够通过以上的制造方法制造的半导体装置400具备半导体基板401、n型半导体层402、402A、402B、p型半导体层403、沟道404、绝缘膜405、形成肖特基结的金属406、形成欧姆结的金属407、阳极电极金属408、以及阴极电极金属409。
半导体装置400是在阳极电极金属408与阴极电极金属409之间并列地具有基于n型半导体层402A的上表面和金属406的肖特基结和基于n型半导体层402B和p型半导体层403的pn结的二极管，也称为MPS(Merged PiN Schottky，混合PiN肖特基)二极管。
半导体装置400具有如下的构造，即，在层叠于半导体基板401的n型半导体层402、402A、402B的上表面形成有沟道404，在形成该沟道404的一个侧面S3的n型区域402A的上表面形成有肖特基结，在形成该沟道404的另一个侧面S2的n型半导体层402B的上表面形成有pn结。n型半导体层402、402A、402B在上部包含通过选择性外延生长而晶体生长的n型半导体层402A、402B。通过该选择性外延生长所涉及的n型半导体层402A、402B，形成了形成一个侧面S3的n型区域以及形成另一个侧面S2的n型区域。
pn结基于在形成另一个侧面S2的n型半导体层402B的上表面通过外延生长而晶体生长的p型半导体层403和该n型半导体层402B的接合。
在n型半导体层402B的上表面形成的pn结位于与在n型半导体层402A的上表面形成的肖特基结相同的高度。
作为半导体材料，设为n型半导体层402、402A、402B以及p型半导体层403包含GaN的材料结构。
或者作为半导体材料，设为n型半导体层402、402A、402B以及p型半导体层403包含SiC、金刚石、Ga2O3、AlN中任意一个的材料结构。
根据以上说明的半导体装置400，可发挥以下的作用效果。
通过反向电压施加时的电场集中在沟道404的底部的绝缘膜405，从而高耐压化。
通过从p型半导体层403注入空穴，从而在正向偏置时低电阻化。
通过p型半导体层403，能够减少反向漏电流，实现低损耗化。
基于p型半导体层403和n型区域402B的pn结位于比沟道404的底面靠上的位置。pn结以及沟道的底部(绝缘膜405)在反向电压施加时成为电场集中的部位。两者的距离分离了与pn结和沟道的底部在上下方向(层厚方向)上分离的距离对应的量，从而电场集中缓和，针对反向电压施加的耐压提高。pn结和沟道的底部在上下方向(层厚方向)上分离的距离能够通过沟道404的底面相对于n型区域402B的上表面的深度(上述工序D1的层叠高度)容易地控制，容易得到要求的耐压提高效果。
〔与其他实施方式的特性比较〕
在以上的第1～第5实施方式中，肖特基结的面积的合计并不限于与pn结的面积的合计相等的情况(SBD率50％，PN率50％)。能够任意设定肖特基结的面积的合计与pn结的面积的合计的比率来实施。
此外，如图31或图32所示，能够实施肖特基结的面积的合计比pn结的面积的合计大的半导体装置。通过使肖特基结的面积的合计比pn结的面积的合计大，能够抑制比PN二极管的导通电压低的电压范围内的电流密度减少。
在图33以及图34示出针对具有以上说明的沟道的MPS和具有沟道的肖特基势垒二极管(以下“SBD”)的电压-电流特性。图33是示出正向电流密度相对于正向电压的变化的曲线图。图34是示出反向电流相对于反向电压的变化的曲线图。进行比较的模型为MPS1和SBD1。MPS1是具有沟道的MPS，是SBD率50％、PN率50％的器件。SBD1相当于相对于MPS1使SBD率为100％，使PN率为0％的器件，具有同样的沟道。
如图33所示，SBD1在大约1V处导通，并且电流相对于电压直线地变化，但是在MPS1中，pn二极管在3至4V下导通，因此抑制了其以上的电压上升。这是因为从p型半导体层(103A，203，303，403)注入空穴，电阻大幅减少。因此，与SBD1相比，在MPS1中浪涌耐量增加。
此外，如图33所示，在MPS1中，在SBD的导通电压以上且比PN二极管的导通电压低的电压范围500中，电流密度比SBD1低。这是因为pn二极管占据面积的一部分，pn二极管在导通之前。因此，如果使SBD率增加，则在该电压范围500中电流密度上升(接近SBD1的曲线图)。
因此，如上所述，通过使肖特基结的面积的合计比pn结的面积的合计大，能够抑制比PN二极管的导通电压低的电压范围内的电流密度减少。
另一方面，如图34所示，MPS1相对于SBD1，耐压提高。这是因为，通过p型半导体层(103A、203、303、403)来设置pn结，由此反向漏电流大的SBD率被夺走，而反向漏电流减少了。因此，MPS1的损耗更低。
以上对本公开的实施方式进行了说明，但是该实施方式是作为例子而示出的，能够以其他各种各样的方式进行实施，在不脱离发明的主旨的范围内，能够进行构成要素的省略、置换、变更。
产业上的可利用性
本公开能够用于半导体装置以及半导体装置的制造方法。
符号说明
100：半导体装置；
101：半导体基板；
102：n型半导体层；
102A：n型区域；
102B：n型区域；
103：p型半导体层；
103A：p型半导体层；
104：沟道；
105：绝缘膜；
106：金属；
107：金属；
108：阳极电极金属；
109：阴极电极金属；
200：半导体装置；
201：半导体基板；
202：n型半导体层；
202A：n型区域；
202B：n型区域；
202D：凹部；
203：p型半导体层；
204：沟道；
205：绝缘膜；
206：金属；
207：金属；
208：阳极电极金属；
209：阴极电极金属；
300：半导体装置；
301：半导体基板；
302：n型半导体层；
302A：n型区域；
302B：n型区域；
302C：n型半导体层；
303：p型半导体层；
304：沟道；
305：绝缘膜；
306：金属；
307：金属；
308：阳极电极金属；
309：阴极电极金属；
400：半导体装置；
401：半导体基板；
402：n型半导体层；
402A：n型半导体层；
402B：n型半导体层；
403：p型半导体层；
404：沟道；
405：绝缘膜；
406：金属；
407：金属；
408：阳极电极金属；
409：阴极电极金属；
S1：沟道的侧面；
S2：沟道的侧面；
S3：沟道的侧面；
S4：沟道的侧面。

Claims (14)

1.一种半导体装置，
在层叠于半导体基板的n型半导体层的上表面具有沟道，在位于该沟道的一个侧面侧的n型区域的上表面具有肖特基结，在位于该沟道的另一个侧面侧的n型区域的上表面具有pn结，
所述pn结基于在位于所述另一个侧面侧的n型区域的上表面通过外延生长而晶体生长的p型半导体层和该n型区域的接合。
2.根据权利要求1所述的半导体装置，其中，
所述pn结位于比所述沟道的底面靠上的位置。
3.根据权利要求1所述的半导体装置，其中，
所述pn结位于与所述肖特基结相同的高度。
4.根据权利要求1所述的半导体装置，其中，
所述肖特基结位于与所述p型半导体层的上表面相同的高度。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述n型半导体层在上部包含通过选择性外延生长而晶体生长的n型半导体层，
通过该选择性外延生长所涉及的n型半导体层，形成了形成所述一个侧面的n型区域以及形成所述另一个侧面的n型区域。
6.根据权利要求1至5中任一项所述的半导体装置，其中，
所述肖特基结的面积的合计比所述pn结的面积的合计大。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
n型半导体层以及p型半导体层包含GaN。
8.根据权利要求1至6中任一项所述的半导体装置，其中，
n型半导体层以及p型半导体层包含SiC、金刚石、Ga2O3、AlN中的任意一个。
9.一种半导体装置的制造方法，具备：
沟道形成工序，在层叠于半导体基板的n型半导体层的上表面形成沟道；
肖特基结形成工序，在相当于形成所述沟道的一个侧面的n型区域的部位的上表面形成肖特基结；以及
pn结形成工序，在相当于形成所述沟道的另一个侧面的n型区域的部位的上表面形成pn结，
在所述pn结形成工序中，在相当于形成所述另一个侧面的n型区域的部位的上表面，通过外延生长来使p型半导体层晶体生长。
10.根据权利要求9所述的半导体装置的制造方法，其中，
在所述pn结形成工序中，在包含成为所述沟道的区域、成为所述肖特基结的区域以及成为所述pn结的区域的区域，通过外延生长来使p型半导体层晶体生长之后，去除成为所述沟道的区域以及成为所述肖特基结的区域的该p型半导体层。
11.根据权利要求9所述的半导体装置的制造方法，其中，
在所述pn结形成工序中，选择成为所述pn结的区域，通过外延生长来使p型半导体层晶体生长。
12.根据权利要求9所述的半导体装置的制造方法，其中，
在所述pn结形成工序中，选择所述n型半导体层的上表面之中成为所述pn结的区域，通过蚀刻来进行下挖而形成凹部之后，选择该凹部，通过外延生长来使p型半导体层晶体生长。
13.根据权利要求9所述的半导体装置的制造方法，其中，
在所述沟道形成工序中，选择成为所述肖特基结的区域，通过外延生长来使n型半导体层晶体生长，并且通过蚀刻来对成为所述沟道的区域进行下挖。
14.根据权利要求9所述的半导体装置的制造方法，其中，
在所述沟道形成工序中，选择成为所述pn结的区域以及成为所述肖特基结的区域，通过外延生长来使n型半导体层晶体生长。
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