CN102165586A - 引线框基板以及该引线框基板的制造方法 - Google Patents

引线框基板以及该引线框基板的制造方法 Download PDF

Info

Publication number
CN102165586A
CN102165586A CN2009801381614A CN200980138161A CN102165586A CN 102165586 A CN102165586 A CN 102165586A CN 2009801381614 A CN2009801381614 A CN 2009801381614A CN 200980138161 A CN200980138161 A CN 200980138161A CN 102165586 A CN102165586 A CN 102165586A
Authority
CN
China
Prior art keywords
semiconductor element
outer frame
metallic plate
lead frame
splicing ear
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801381614A
Other languages
English (en)
Other versions
CN102165586B (zh
Inventor
塚本健人
马庭进
户田顺子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Publication of CN102165586A publication Critical patent/CN102165586A/zh
Application granted granted Critical
Publication of CN102165586B publication Critical patent/CN102165586B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

在金属板的第一面形成光致抗蚀图案，该光致抗蚀图案用于各自形成用于搭载半导体元件的半导体元件搭载部、用于与半导体元件的电极连接的半导体元件电极连接端子、第一外框部；金属板的第二面形成光致抗蚀图案，该光致抗蚀图案用于各自形成外部连接端子、第二外框部、在第二外框部的至少一部分上的沟部。在第二面的金属板露出的金属板露出部用蚀刻的方法形成不贯通金属板露出部的孔部、横穿从第二外框部的内侧至外侧的沟部；在孔部与沟部通过以平板冲压来加热、加压、涂敷预成型树脂的方法形成树脂层。通过蚀刻第一面来形成半导体元件搭载部、与外部连接端子电连接的半导体元件电极连接端子、第一外框部。

Description

引线框基板以及该引线框基板的制造方法
技术领域
本发明涉及封装半导体元件的半导体封装件基板，特别是涉及引线框基板以及该引线框基板的制造方法。
本申请基于2008年9月30日在日本申请的专利申请2008-254311号主张优先权，并将其内容引用于此。
背景技术
在利用以QFP(Quad Flat Package：四面扁平封装)为代表的引线框的半导体封装件中，用于与印刷引线基板连接的外部引线配置于半导体封装件的侧面。
引线框在金属板的两面形成所希望的光致抗蚀图案，并从两面蚀刻，由此能够得到半导体元件搭载部、与半导体元件电极连接的连接部即内部引线、外部引线以及用于固定它们的外框部。此外，除了蚀刻加工法，也能够由基于冲压的穿孔加工得到。
作为半导体封装件的组装工序，在半导体元件搭载部管芯焊接半导体元件后，利用金丝等电连接半导体元件的电极与内部引线。然后，用树脂封固包括内部引线部的半导体元件的附近，并剪断外框部，并根据需要在外部引线实施弯曲加工。
这样设置在侧面的外部引线，从精密加工能力的角度看来，对于约30mm见方封装尺寸所能够设置的管脚数上限为200至300个。
近年来，随着半导体元件的电极数的增加，在侧面具有外部引线的引线框型半导体封装件已无法满足对端子数的要求，所以有一部分已被置换成特定的半导体封装件，该特定的半导体封装件的如BGA(Ball Grid Array：球阵列封装)或LGA(Land Grid Array：触电阵列封装)型等与印刷布线基板连接的外部连接端子在封装件基板底面配置为阵列状。用于这些封装的基板，通常是用钻孔器在两面覆铜环氧玻璃基板上打孔，并电镀孔内部而使其导电，在一个面上形成用于连接半导体元件的电极的端子，在另一个面上形成排列成阵列状的外部连接端子。
然而，这些基板的制造工序复杂、成本高，并且，将电镀用于基板内的布线连接，所以与引线框型的封装件相比，存在可靠性低劣的问题。
因此，已公开利用称为从两面蚀刻引线框的工序，使用引线框的BGA型的半导体封装件结构。(例如专利文献1)
这是这样的方式：改变表里的光致抗蚀图案来同时蚀刻，或者，蚀刻一侧后，在蚀刻面表层形成电沉积聚酰亚胺树脂膜或是涂敷预成型树脂之后，从另一面加以蚀刻，由此在一个面上形成半导体元件电极的连接端子，在另一面上形成阵列状的外部连接端子。
现有技术文献
专利文献
专利文献1：日本专利第3642911号公报
发明内容
发明要解决的问题
图5A及图5B示出了以往技术的剖面图。
在BGA型的引线框中，如增加外部连接端子111的数量，则半导体元件电极连接端子109侧的引线110的长度变长。因为该引线是半蚀刻(half etching)金属板而制造的，所以其宽度和厚度都小，由此在蚀刻以后的工序中存在发生折断及弯曲这样的生产率变得非常差的问题。
在专利文献1中已公开这样的技术：首先只对外部连接端子111侧进行半蚀刻，然后在蚀刻面形成电沉积聚酰亚胺层117之后，再通过蚀刻来形成半导体元件电极连接端子109侧。由此，微细的布线110虽然是薄膜，但由电沉积聚酰亚胺层117支撑，因此可以避免制造引线框时的引线的折断或弯曲。
然而，在本结构的引线框基板上搭载半导体元件，并通过引线接合来连接半导体元件电极与半导体元件电极连接端子109时，由于连接端子109的下部为中空，所以会有这样的问题：因引线连接力不足而导致连接不良，明显地降低组装生产率。。
此外，虽然专利文献1中没有记载，但也考虑了这样的一个对策：用预成型树脂代替电沉积聚酰亚胺层来进行焊接(键合，bonding)，从而加厚树脂层的。可以推测到，若根据该对策，则能够在一定程度上避免焊接不良问题。
但是，该方法也绝不可以说是能够满足要求的技术。原因是，即便如此也不能够完全避免中空状态。此外，调整预成型树脂的涂敷量非常难，如涂敷量变大则在外部连接端子111上也形成树脂层，会导致需要增加一些除去工序的问题。此外，由于预成型树脂通常使用热固化环氧树脂类，所以不可避免固化收缩，在蚀刻后的金属表面上不能确保紧贴性，由此会导致如下问题：在组装工序中的加热处理中发生剥离，或在热周期测试中也不能确保可靠性。
本发明是为了解决上述问题而做出的，其目的在于，提供一种能够应对半导体元件的电极数的增加、可靠性高，能够容易并且稳定地制造及组装半导体封装件的引线框基板以及该引线框基板的制造方法。
用于解决问题的手段
本发明的第一方式是一种引线框基板的制造方法，其特征在于，在金属板的第一面上形成光致抗蚀图案，形成在所述第一面上的光致抗蚀图案用于分别形成用于搭载半导体元件的半导体元件搭载部、用于与所述半导体元件的电极连接的半导体元件电极连接端子、第一外框部；在所述金属板的第二面上形成光致抗蚀图案，形成在所述第二面上的光致抗蚀图案用于分别形成外部连接端子、第二外框部、在所述第二外框部的至少一部分上的沟部；在所述第二面的露出金属板的金属板露出部，通过蚀刻来形成不贯通所述金属板露出部的孔部、从所述第二外框部的内侧横穿至外侧的沟部；在所述孔部与所述沟部，通过平板冲压来加热、加压、涂敷预成型树脂，从而形成树脂层；通过蚀刻所述第一面，来形成所述半导体元件搭载部、与所述外部连接端子电连接的所述半导体元件电极连接端子、所述第一外框部。
本发明的第二方式是根据第一方式记载的引线框基板的制造方法，其特征在于，在所述第二面的所述金属板露出部形成所述孔部和所述沟部之后，对所蚀刻的表面实施粗糙化处理。
本发明的第三方式是一种引线框基板，其特征在于，金属板，其具有第一面与第二面；半导体元件搭载部，其形成在所述第一面上，用于搭载半导体元件；半导体元件电极连接端子，其形成在所述第一面上，用于与所述半导体元件的电极连接；第一外框部，其形成在所述第一面上；外部连接端子，其形成在所述第二面上，与所述半导体元件电极连接端子电连接；树脂层，其形成在所述第二面上；第二外框部，其形成在所述第二面上，与所述第一外框部一体成形；沟部，其设置在所述第二面侧的至少一部分上，从所述第二外框部的内侧横穿至所述第二外框部的外侧；孔部，其设置在所述第二面侧，内部填充所述树脂层，不贯通所述金属板。
本发明的第四方式是根据第三方式记载的引线框基板，其特征在于，所述孔部的表面已粗糙化。
发明效果
若采用本发明，则可以在引线框基板的内面的全面以阵列状配置用于连接印刷引线基板的外部连接端子，并能够对应半导体元件的多端子化。此外，因为基板以引线框为特征，而不使用电镀引线，所以能够确保对于热应力的可靠性。
另一方面，在制造引线框基板时，不发生引线的折断或弯曲等不良现象，在半导体封装件组装工序进行的引线接合时，在引线接合连接端子的下部的预成型树脂层与外部连接端子表面平齐，由此可以稳定地连接。
附图说明
图1A是示出了基于本发明的实施方式的引线框基板的制造方法的一个例子的剖面图。
图1B是示出了基于本发明的实施方式的引线框基板的制造方法的一个例子，即图1A的下一个工序的剖面图。
图1C是示出了基于本发明的实施方式的引线框基板的制造方法的一个例子，即图1B的下一个工序的剖面图。
图1D是示出了基于本发明的实施方式的引线框基板的制造方法的一个例子，即图1C的下一个工序的剖面图。
图1E是示出了基于本发明的实施方式的引线框基板的制造方法的一个例子，即图1D的下一个工序的剖面图。
图1F是示出了基于本发明的实施方式的引线框基板的制造方法的一个例子，即图1E的下一个工序的剖面图。
图1G是示出了基于本发明的实施方式的引线框基板的制造方法的一个例子，即图1F的下一个工序的剖面图。
图2A是示出了基于本发明的实施方式的引线框基板的第一次蚀刻后的状态的一个例子的俯视图。
图2B是示出了基于本发明的实施方式的引线框基板的第一次蚀刻后的状态的另一个例子的俯视图。
图2C是图2A的B-B剖面图。
图2D是图2A的A-A剖面图。
图3A是基于本发明的实施方式的引线框基板的半导体元件搭载部侧的俯视图。
图3B是基于本发明的实施方式的引线框基板的外部连接端子侧的俯视图。
图4A是示出了基于本发明的实施方式的引线框基板的搭载半导体元件之后进行引线接合的状态的一个例子的剖面图。
图4B是示出了基于本发明的实施方式的引线框基板的图4A的之后的进行传递模塑成型封固的状态的一个例子的剖面图。
图5A是以往的引线框基板的剖面图。
图5B是专利文献1的引线框基板的剖面图。
具体实施方式
在图1A～图1G示出了基于本发明的实施方式的引线框基板的制造过程的概略的剖面图。
在用于引线框的金属板1(图1A)的两面形成光致抗蚀图案2(图1B)。在图1A～图1G中，在金属板1的上表面形成半导体元件搭载部8、与半导体元件电极连接的连接端子9、布线10、外框部12等的图案，在金属板1的下表面形成外部连接端子11、外框部等的图案。同时，为了在下表面的外框部的至少一个分形成从内侧到外侧的沟，蚀刻时在沟形成区域形成不至于残留光致抗蚀图案的微细图案(未图示)。
作为金属板1，只要具有作为引线框的蚀刻加工性、机械强度、传热性、膨胀系数等即可，可以利用任何材料，但是普遍使用以42合金为代表的铁-镍系合金或为提高机械强度添加了各种金属元素的铜系合金等。
利用氯化铁溶液等用于溶解金属板1的蚀刻溶液从金属板1的下表面进行蚀刻，由此形成孔部3(图1C)。由于金属板的残留部最终成为布线，所以为了能够从上表面侧进行第二次蚀刻时形成微细布线，优选地使孔部3的深度保证金属板残留10μm至50μm厚度左右。
此外，同时在外框部12的至少一部分上形成沟部4。如图2A、图2B所示，形成沟部4的区域，只要不影响机械强度即可，没有特别限定，但是由于在通常的外框部形成有称为引孔的用于定位的孔，所以优选选择不在该孔周边部位形成沟部。沟部4的深度优选设定在孔部3的深度的一半以下。图2C是图2A的B-B剖面图。图2D是图2A的A-A剖面图。若沟部4的深度过深，则不能保证外框部的机械强度。沟部4的深度可以根据前述的光致抗蚀的微细图案的尺寸、间距的尺寸来调节。
翻转蚀刻加工出的金属板的上下表面，在金属板1的上表面搭载薄膜型的预成型树脂5(图1D)。若考虑处理的容易性，则优选薄膜型的预成型树脂，但是在金属板上涂敷不溶解型或稀释溶解型的液态预成型树脂也无妨。
接着，通过平板冲压从两侧加热、加压，由此熔融预成型树脂而使其假固化(图1E)。预成型树脂熔融时，由于多余的树脂从沟部4流出金属板外部，所以没有被蚀刻的金属面(外部连接端子11、沟部以外的外框部12)与预成型树脂面能够形成为同一个面，且没有被蚀刻的金属面的上表面几乎没有残留预成型树脂。在没有形成沟部4的金属板的情况下，由于熔融的预成型树脂在外框部12的上表面流动，所以外框部12的上表面将残留树脂，且外部端子的上表面也将残留该厚度的树脂，其厚度为20至50μm左右，有必要加一些除去工序。
进一步蚀刻相反的面，形成半导体搭载部8、半导体元件电极连接端子9、布线10，来制造出引线框基板7(图1G)。图3A示出了半导体元件搭载部8侧的俯视图，图3B示出了外部连接端子侧的俯视图。能够以阵列状配置外部连接端子，从而可以应对半导体元件的多管脚化。
图4A是示出了在在引线框基板搭载并引线接合半导体元件14的剖面图。用芯片固定材料(die attach material)15粘贴半导体元件14，并用金丝15与半导体元件电极连接端子9连接。如有必要，对半导体元件电极连接端子实施镍-金电镀、锡电镀、银电镀、镍-钯-金电镀。进行引线接合时，将本引线框基板放在微量恒温仪(heat block)上，一边加热一边进行接合，但由于在半导体元件电极连接端子9的下部存在与其处于同一个面的预成型树脂，不会构成中空结构，所以能够在不引起接合不良状态下组装半导体封装件。
最后，以传递模塑法成型或灌注来封固半导体元件侧，并用金刚石刀片(diamond blade)等来分离外框部来进行小块化(图4B)。若是BGA型，在外部连接端子11搭载焊料球，由此得到利用引线框基板7的半导体封装件。
实施例
下面，作为基于本发明的引线框基板的制造方法的例子，取LGA(Land Grid Array：触电阵列封装)型的引线框基板为例子，利用图1A～图1G进行说明。
制造的LGA的封装件是边长为10mm见方的形状，封装件下表面具有168个脚的阵列状的外部连接端子。
首先，准备宽度为150mm厚度为200μm的长条带状的铜合金製金属板(EFTEC64T，古河电工(FURUKAWAELECTRICCO.，LTD)制造)，作为图1A所示的金属板1。
接着，如图1B所示，用辊涂机(roll coater)在该金属板1的两面上将光致抗蚀剂(OFPR4000，东京应化株式会社(TOKYOUOHKAKOGYOCO.，LTD)制造)涂敷至5μm的厚度之后，以90℃进行预烤。接着，经由具有所希望的图案的光掩模从两面曝光图案，然后用1％碳酸钠水溶液进行显影处理，然后进行水洗及二次烘烤(post-baked)，从而得到如图1B所示的光致抗蚀图案2。
作为第一光致抗蚀图案，在第一面上形成的图案用于生成半导体元件搭载部8、半导体元件电极连接端子9、布线10、外框部12，此外，在第二面形成的图案用于形成外部连接端子11、外框部12以及沟部4，该沟部4在外框部12上从内侧向外侧形成，宽度为5mm，间隔大概10mm。并且以0.8mm间距配置为阵列状的直径为30μm的点图案，作为用于形成沟部4的图案。
接着，用背板覆盖金属板1的第一面侧来进行保护后(未图示)，利用氯化铁溶液从金属板1的第二面进行第一次的蚀刻处理，将从第二面侧的抗蚀图案露出的金属板部位蚀刻至其厚度薄到30μm(图1C)。此外，沟部4的深度为80至100μm。氯化铁溶液的比重为1.38，液温为50℃。
将蚀刻了第二面的金属板1在30℃、50g/L的过硫酸铵水溶液中浸泡5分钟，对在第一次的蚀刻中形成的蚀刻面的表面进行粗糙化(未图示)。再将其浸泡于规定的氢氧化钠水溶液类剥离液中，剥离第二面的光致抗蚀图案(为图示)。
接着，在由第一次的蚀刻形成的第二面上，设置薄膜状的热固性树脂5(ABFGX-13，味素法因德柯驽公司(味の素フアインテクノ，Ajinomoto Fine-Techno Co.，Inc.)制造)(图1D)，并利用真空平板冲压来进行120℃、5分钟的加热、加压处理，来进行假固化处理。进一步进行180℃、3小时的固化处理来形成预成型层(图1E)。
由于热固化树脂的埋置性良好，所以没有观察到孔隙等的不良。此外，通过在冲压板6与外框部12的之间形成的沟部4，将不需要的树脂挤压至外框部12的外侧。因此，在外部连接端子11、外框部12的没有被蚀刻的表面上几乎没有残留热固化树脂，但仍然兼作为表面洗净处理，利用60℃的高锰酸钾的碱性水溶液(40g/L高锰酸钾+20g/L氢氧化钠)进行了3分钟左右的处理。
接着，除去第一面侧的背板后，用氯化铁溶液从金属板的第一面侧实施第二次蚀刻处理，由此溶解并除去从抗蚀膜露出的金属板部位，由此形成了半导体元件搭载部8、半导体元件电极连接端子9、布线10、外框部12(图1F)。外部连接端子11从半导体元件电极连接端子9延伸出来。虽未图示，为了不在下表面侧进行不需要的蚀刻，第二次蚀刻处理时优选在第二面侧粘贴背板等。
接着，剥离第一面的光致抗蚀图案2，得到所希望的引线框型LGA基板7(图1G)。
接着，剥离抗蚀膜之后，对露出的金属面实施电解镍-金电镀。
镍的厚度为5μm，金的厚度为0.1μm(未图示)。
接着，用芯片固定材料15在基于本发明的实施方式的引线框型LGA基板7上搭载半导体元件13，并对芯片固定材料进行150℃、1小时的固化处理。再用直径为30μm的金丝14引线接合连接半导体元件的电极与半导体元件电极连接端子9(图4A)。引线接合的加热温度为200℃，测定半导体元件电极连接端子侧的金丝的拉拔强度的结果，其拉拔强度为9g以上，得到了良好的连接效果。
然后，如图4B所示，用传递模塑成型树脂16来封固包括半导体元件及半导体元件电极连接端子的区域，并剪断成小块而得到利用LGA型的引线框基板的半导体封装件。
产业上的可利用性
通过利用本发明的引线框基板的制造方法，可以降低制造时的不良及半导体封装件组装时的不良，且能够得到提高对于热应力的可靠性的引线框基板，特别是能够应用于在引线框型的半导体封装件中不能够对应的多管脚封装基板。
附图标记的说明
1金属板，
2光致抗蚀图案，
3孔部，
4沟部，
5预成型树脂，
6平板冲压板，
7引线框基板，
8半导体元件搭载部，
9半导体元件电极连接端子，
10布线，
11外部连接端子，
12外框部，
13半导体元件，
14金丝，
15芯片固定材料，
16传递模塑成型树脂，
17电沉积聚酰亚胺层

Claims (4)

1.一种引线框基板的制造方法，其特征在于：
在金属板的第一面上形成光致抗蚀图案，形成在所述第一面上的光致抗蚀图案用于分别形成用于搭载半导体元件的半导体元件搭载部、用于与所述半导体元件的电极连接的半导体元件电极连接端子、第一外框部；
在所述金属板的第二面上形成光致抗蚀图案，形成在所述第二面上的光致抗蚀图案用于分别形成外部连接端子、第二外框部、在所述第二外框部的至少一部分上的沟部；
在所述第二面的露出金属板的金属板露出部，通过蚀刻来形成不贯通所述金属板露出部的孔部、从所述第二外框部的内侧横穿至外侧的沟部；
在所述孔部与所述沟部，通过平板冲压来加热、加压、涂敷预成型树脂，从而形成树脂层；
通过蚀刻所述第一面，来形成所述半导体元件搭载部、与所述外部连接端子电连接的所述半导体元件电极连接端子、所述第一外框部。
2.根据权利要求1记载的引线框基板的制造方法，其特征在于，在所述第二面的所述金属板露出部形成所述孔部和所述沟部之后，对所蚀刻的表面实施粗糙化处理。
3.一种引线框基板，其特征在于，具有：
金属板，其具有第一面与第二面；
半导体元件搭载部，其形成在所述第一面上，用于搭载半导体元件；
半导体元件电极连接端子，其形成在所述第一面上，用于与所述半导体元件的电极连接；
第一外框部，其形成在所述第一面上；
外部连接端子，其形成在所述第二面上，与所述半导体元件电极连接端子电连接；
树脂层，其形成在所述第二面上；
第二外框部，其形成在所述第二面上，与所述第一外框部一体成形；
沟部，其设置在所述第二面侧的至少一部分上，从所述第二外框部的内侧横穿至所述第二外框部的外侧；
孔部，其设置在所述第二面侧，内部填充所述树脂层，不贯通所述金属板。
4.根据权利要求3记载的引线框基板，其特征在于，所述孔部的表面被粗糙化。
CN200980138161.4A 2008-09-30 2009-09-30 引线框基板以及该引线框基板的制造方法 Expired - Fee Related CN102165586B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008-254311 2008-09-30
JP2008254311A JP5493323B2 (ja) 2008-09-30 2008-09-30 リードフレーム型基板の製造方法
PCT/JP2009/005033 WO2010038450A1 (ja) 2008-09-30 2009-09-30 リードフレーム基板及びその製造方法

Publications (2)

Publication Number Publication Date
CN102165586A true CN102165586A (zh) 2011-08-24
CN102165586B CN102165586B (zh) 2014-06-04

Family

ID=42073230

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980138161.4A Expired - Fee Related CN102165586B (zh) 2008-09-30 2009-09-30 引线框基板以及该引线框基板的制造方法

Country Status (6)

Country Link
US (1) US8304294B2 (zh)
JP (1) JP5493323B2 (zh)
KR (1) KR101609405B1 (zh)
CN (1) CN102165586B (zh)
TW (1) TWI462253B (zh)
WO (1) WO2010038450A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104603937A (zh) * 2012-09-07 2015-05-06 日立汽车系统株式会社 半导体装置及其制造方法
CN104766832A (zh) * 2014-01-03 2015-07-08 海成帝爱斯株式会社 制造半导体封装基板的方法及用其制造的半导体封装基板
CN107039387A (zh) * 2016-01-18 2017-08-11 新光电气工业株式会社 引线框架、半导体装置及引线框架的制造方法
CN109285823A (zh) * 2017-07-19 2019-01-29 大口电材株式会社 半导体元件搭载用基板以及其制造方法
CN109716493A (zh) * 2016-09-15 2019-05-03 株式会社电装 半导体装置及其制造方法
CN110635015A (zh) * 2018-06-25 2019-12-31 日亚化学工业株式会社 封装、发光装置以及它们的制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673689B2 (en) * 2011-01-28 2014-03-18 Marvell World Trade Ltd. Single layer BGA substrate process
US20140145320A1 (en) * 2012-11-29 2014-05-29 Cambridge Silicon Radio Limited Die package
US9936579B2 (en) * 2013-02-01 2018-04-03 Apple Inc. Low profile packaging and assembly of a power conversion system in modular form
US9165867B1 (en) * 2014-08-01 2015-10-20 Stmicroelectronics, Inc. Semiconductor device with lead frame contact solder balls and related methods
JP6650723B2 (ja) * 2015-10-16 2020-02-19 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6589577B2 (ja) * 2015-11-10 2019-10-16 凸版印刷株式会社 樹脂付リードフレーム基板の製造方法
JP7182374B2 (ja) * 2017-05-15 2022-12-02 新光電気工業株式会社 リードフレーム及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307043A (ja) * 1996-05-10 1997-11-28 Dainippon Printing Co Ltd リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JP3642911B2 (ja) 1997-02-05 2005-04-27 大日本印刷株式会社 リードフレーム部材とその製造方法
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR20020058209A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
FR2825515B1 (fr) * 2001-05-31 2003-12-12 St Microelectronics Sa Boitier semi-conducteur a grille evidee et grille evidee
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
TWI264099B (en) * 2001-07-09 2006-10-11 Sumitomo Metal Mining Co Lead frame and manufacturing method therefor
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2003309241A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP4196606B2 (ja) * 2002-07-29 2008-12-17 日立化成工業株式会社 配線板の製造方法
US6927483B1 (en) * 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US7102209B1 (en) * 2003-08-27 2006-09-05 National Semiconductor Corporation Substrate for use in semiconductor manufacturing and method of making same
US7154186B2 (en) * 2004-03-18 2006-12-26 Fairchild Semiconductor Corporation Multi-flip chip on lead frame on over molded IC package and method of assembly
US7087986B1 (en) * 2004-06-18 2006-08-08 National Semiconductor Corporation Solder pad configuration for use in a micro-array integrated circuit package
JP2007281207A (ja) * 2006-04-07 2007-10-25 Renesas Technology Corp 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104603937A (zh) * 2012-09-07 2015-05-06 日立汽车系统株式会社 半导体装置及其制造方法
CN104766832A (zh) * 2014-01-03 2015-07-08 海成帝爱斯株式会社 制造半导体封装基板的方法及用其制造的半导体封装基板
CN107039387A (zh) * 2016-01-18 2017-08-11 新光电气工业株式会社 引线框架、半导体装置及引线框架的制造方法
CN107039387B (zh) * 2016-01-18 2021-09-28 新光电气工业株式会社 引线框架、半导体装置及引线框架的制造方法
CN109716493A (zh) * 2016-09-15 2019-05-03 株式会社电装 半导体装置及其制造方法
CN109716493B (zh) * 2016-09-15 2023-04-04 株式会社电装 半导体装置及其制造方法
CN109285823A (zh) * 2017-07-19 2019-01-29 大口电材株式会社 半导体元件搭载用基板以及其制造方法
CN110635015A (zh) * 2018-06-25 2019-12-31 日亚化学工业株式会社 封装、发光装置以及它们的制造方法

Also Published As

Publication number Publication date
JP2010087220A (ja) 2010-04-15
TWI462253B (zh) 2014-11-21
KR20110059860A (ko) 2011-06-07
US8304294B2 (en) 2012-11-06
WO2010038450A1 (ja) 2010-04-08
TW201019447A (en) 2010-05-16
CN102165586B (zh) 2014-06-04
KR101609405B1 (ko) 2016-04-05
JP5493323B2 (ja) 2014-05-14
US20110169153A1 (en) 2011-07-14

Similar Documents

Publication Publication Date Title
CN102165586B (zh) 引线框基板以及该引线框基板的制造方法
CN102165582B (zh) 引线框基板及其制造方法以及半导体装置
CN102362345B (zh) 半导体元件基板及其制造方法、半导体器件
CN102017142B (zh) 三维安装半导体装置及其制造方法
JP5549066B2 (ja) リードフレーム型基板とその製造方法、及び半導体装置
JP4620584B2 (ja) 回路部材の製造方法
JP5954871B2 (ja) 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法
JP5299411B2 (ja) リードフレームの製造方法
JP2001210775A (ja) リードフレーム、電子部品パッケージ、及びそれらの作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140604

Termination date: 20170930

CF01 Termination of patent right due to non-payment of annual fee