WO2010038450A1 - リードフレーム基板及びその製造方法 - Google Patents

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Abstract

 金属板の第1の面に、半導体素子を搭載する半導体素子搭載部、半導体素子の電極と接続する為の半導体素子電極接続端子、及び第1の外枠部を、それぞれ形成する為のフォトレジストのパターンを形成し、金属板の第2の面には、外部接続端子、第2の外枠部、及び第2の外枠部の少なくとも一部に溝部を、それぞれ形成する為のフォトレジストのパターンを形成する。第2の面の金属板が露出した金属板露出部に、金属板露出部を貫通しない孔部と、第2の外枠部の内側から外側へ横断する溝部を、エッチングにより形成し、孔部と溝部に、プリモールド樹脂を平板プレスにて加熱・加圧塗布することによって樹脂層を形成する。第1の面をエッチングすることにより、半導体素子搭載部、外部接続端子と電気的に接続される半導体素子電極接続端子、及び第1の外枠部を形成する。

Description

リードフレーム基板及びその製造方法
 本発明は、半導体素子を実装するための半導体パッケージ基板に関わり、特にはリードフレーム基板及びその製造方法に関する。
 本願は、2008年9月30日に、日本に出願された特願2008-254311号に基づき優先権を主張し、その内容をここに援用する。
 QFP(Quad Flat Package)に代表されるリードフレームを用いた半導体パッケージでは、プリント配線基板との接続のためのアウターリードは、半導体パッケージの側面に配置される。
 リードフレームは、金属板の両面に所望のフォトレジストパターンを形成し、両面からエッチングすることにより、半導体素子搭載部、半導体素子電極との接続部であるインナーリード、アウターリード、これらを固定している外枠部を得ることができる。また、エッチング工法以外に、プレスによる打ち抜き加工によっても得ることができる。
 半導体パッケージの組立工程としては、半導体素子搭載部に半導体素子をダイボンディングしたのち、金ワイヤー等を用いて、半導体素子の電極とインナーリードを電気的に接続する。その後、インナーリード部を含む半導体素子近傍を樹脂封止し、外枠部を断裁し、必要に応じてアウターリードに曲げ加工を施す。
 このように側面に設置されたアウターリードは、微細化の加工能力からみて、30mm角程度のパッケージサイズで200から300ピンが限界とされている。
 近年、半導体素子の電極数が増加するにつれて、アウターリードを側面に有するリードフレームタイプの半導体パッケージでは端子数が対応しきれなくなり、一部、BGA(Ball Grid Aray)やLGA(Land Grid Aray)タイプ等のプリント配線基板との外部接続端子がパッケージ基板底面でアレイ状に配置された半導体パッケージへ置き換わってきている。これらに用いられている基板は、両面銅貼りガラスエポキシ基板にドリルで穴を開け、穴内をめっきで導通をとり、一方の面は半導体素子の電極と接続するための端子を形成し、他方の面ではアレイ状に並べた外部接続端子を形成するのが一般的である。
 しかしながら、これらの基板の製造は工程が複雑になり、コスト高になるとともに、基板内の配線接続にめっきが使用されているため、リードフレームタイプのパッケージに比べ、信頼性が劣るという問題点がある。
 このため、リードフレームを両面からエッチングするという工程を利用して、リードフレームを用いたBGAタイプの半導体パッケージ構造が開示されている(特許文献1)。
 これは、表裏のフォトレジストのパターンを変えて、同時にエッチングするか、あるいは、片側をエッチングした後、エッチング面の表層に電着ポリイミド樹脂層を形成した後、または、プリモールド樹脂を塗布した後、他方の面からエッチングを加えることにより、一方の面には半導体素子電極の接続端子を形成し、他方の面にはアレイ状に外部接続端子を形成するものである。
特許第3642911号公報
 従来技術の断面図を図5A、図5Bに示す。
 BGAタイプのリードフレームでは、外部接続端子111の数が増加すると、半導体素子電極接続端子109側の配線110長が長くなる。この配線は金属板をハーフエッチングして作製するもので、その幅も厚さも小さく、エッチング以降の工程で折れや曲がりが発生して収率は非常に悪くなるという問題があった。
 特許文献1では、まず、外部接続端子111側のみハーフエッチングを行い、エッチング面に電着ポリイミド層117を形成した後、半導体素子電極接続端子109側をエッチングで形成することを開示している。これにより、微細な配線110は、薄膜ではあるがポリイミド樹脂層117で担持され、リードフレーム作製時の配線の折れや曲がりは回避される。
 しかしながら、本構造のリードフレーム基板に半導体素子を搭載し、ワイヤーボンディングにより半導体素子電極と接続端子109を接続する際、接続端子109の下部は中空になっているため、ワイヤー接続の力がかからず、接続不良が発生し、組み立て収率を著しく落とすという問題があった。
 尚、特許文献1には記載されていないが、電着ポリイミド層に代わりプリモールド樹脂をポッティングして樹脂層を厚くする、と云う対策も一つ考えられる。これによると、ボンディング不良の問題をある程度回避させることが或る程度できると推察される。
 しかし、この工夫もけっして満足できる技術とは言えない。何故なら、これによっても中空状態を完全に回避できるものではないからである。又、プリモールド樹脂の塗布量の調整が非常に難しく、塗布量が多くなると外部接続端子111上にも樹脂層が形成され、なんらかの除去工程が必要になるという問題が懸念される。又、プリモールド樹脂は一般的には熱硬化エポキシ樹脂系であるため、硬化収縮は避けられず、エッチング後の金属表面では密着性が確保できないことがあり、組立工程中の加熱処理で剥離が発生したり、温度サイクルテストにおいて信頼性が確保できないといった問題も懸念される。
 本発明は、このような従来技術の問題点に鑑み発明されたものであり、半導体素子の電極数の増加によく対応でき、信頼性が高く、作製および半導体パッケージの組み立てを容易に安定して行えるリードフレーム基板及びその製造方法を提供する事を課題とする。
 本発明の第1の態様は、金属板の第1の面に、半導体素子を搭載する半導体素子搭載部、前記半導体素子の電極と接続する為の半導体素子電極接続端子、及び第1の外枠部を、それぞれ形成する為のフォトレジストのパターンを形成し、前記金属板の第2の面には、外部接続端子、第2の外枠部、及び前記第2の外枠部の少なくとも一部に溝部を、それぞれ形成する為のフォトレジストのパターンを形成し、前記第2の面の金属板が露出した金属板露出部に、前記金属板露出部を貫通しない孔部と、前記第2の外枠部の内側から外側へ横断する溝部を、エッチングにより形成し、前記孔部と前記溝部に、プリモールド樹脂を平板プレスにて加熱・加圧塗布することによって樹脂層を形成し、前記第1の面をエッチングすることにより、前記半導体素子搭載部、前記外部接続端子と電気的に接続される前記半導体素子電極接続端子、及び前記第1の外枠部を形成することを特徴とするリードフレーム基板の製造方法である。
 本発明の第2の態様は、前記第2の面の前記金属板露出部に前記孔部と前記溝部を形成した後、エッチングされた表面に粗化処理を施すことを特徴とする第1の態様に記載のリードフレーム基板の製造方法である。
 本発明の第3の態様は、第1の面と第2の面とを有する金属板と、前記第1の面に形成され、半導体素子を搭載する半導体素子搭載部と、前記第1の面に形成され、前記半導体素子の電極と接続する為の半導体素子電極接続端子と、前記第1の面に形成された第1の外枠部と、前記第2の面に形成され、前記半導体素子電極接続端子と電気的に接続された外部接続端子と、前記第2の面に形成された樹脂層と、前記第2の面に形成され、前記第1の外枠部と一体成形された第2の外枠部と、前記第2の面の側の少なくとも一部に設けられ、前記第2の外枠部を内側から外側に横断する溝部と、前記第2の面の側に設けられ、前記樹脂層が充填され、前記金属板を貫通しない孔部と、を備えることを特徴とするリードフレーム基板である。
 本発明の第4の態様は、前記孔部は、表面が粗化されていることを特徴とする第3の態様に記載のリードフレーム基板である。
 本発明によれば、プリント配線基板と接続するための外部接続端子をリードフレーム基板の裏面全面にアレイ状に配置することが可能であり、半導体素子の多端子化に対応できる。又、リードフレームをベースにした基板であり、めっき配線を使用しないため、熱応力に対する信頼性を確保することができる。
 一方、リードフレーム基板の作製時において、配線の折れや曲がり等の不良が発生せず、半導体パッケージ組み立て工程であるワイヤーボンディング時において、ワイヤーボンディング接続端子の下部はプリモールド樹脂層が外部接続端子表面と面一に存在するため、安定して接続が可能となる。
本発明の実施形態によるリードフレーム基板の製造方法の一例を示す断面図である。 本発明の実施形態によるリードフレーム基板の製造方法の一例を示し、図1Aの次の工程における断面図である。 本発明の実施形態によるリードフレーム基板の製造方法の一例を示し、図1Bの次の工程における断面図である。 本発明の実施形態によるリードフレーム基板の製造方法の一例を示し、図1Cの次の工程における断面図である。 本発明の実施形態によるリードフレーム基板の製造方法の一例を示し、図1Dの次の工程における断面図である。 本発明の実施形態によるリードフレーム基板の製造方法の一例を示し、図1Eの次の工程における断面図である。 本発明の実施形態によるリードフレーム基板の製造方法の一例を示し、図1Fの次の工程における断面図である。 本発明の実施形態によるリードフレーム基板において、最初のエッチング後の状態の一例を示す上面図である。 本発明の実施形態によるリードフレーム基板において、最初のエッチング後の状態の他の一例を示す上面図である。 図2AのB-B断面図である。 図2AのA-A断面図である。 本発明の実施形態によるリードフレーム基板であって、半導体素子搭載部側の上面図である。 本発明の実施形態によるリードフレーム基板であって、外部接続端子側の上面図である。 本発明の実施形態によるリードフレーム基板であって、半導体素子を搭載後に、ワイヤーボンディングした状態の一例を示す断面図である。 本発明の実施形態によるリードフレーム基板であって、図4Aの後に、トランスファーモールド封止した状態の一例を示す断面図である。 従来のリードフレーム基板の断面図である。 特許文献1のリードフレーム基板の断面図である。
 本発明の実施形態によるリードフレーム基板の製造プロセスの概略断面を図1A~図1Gに示す。
 リードフレームに用いられる金属板1(図1A)の両面に、フォトレジストのパターン2を形成する(図1B)。図1A~図1Gでは、金属板1の上面に、半導体素子搭載部8、半導体素子電極との接続端子9、配線10、外枠部12のパターンを形成し、金属板1の下面に、外部接続端子11、外枠部のパターンを形成する。同時に、下面の外枠部の少なくとも一部に、内側から外側にかけての溝を形成するために、エッチング時にフォトレジストのパターンが残存しない程度の微細パターンを溝形成領域に形成する(図示せず)。
 金属板1としては、リードフレームとしてのエッチング加工性、機械的強度、熱伝導性、膨張係数等を有していればいずれの材料を用いて良いが、42合金に代表される鉄-ニッケル系合金や、機械的強度を向上させるために各種金属元素を添加した銅系合金等が良く用いられる。
 塩化第二鉄液等、金属板を溶解するエッチング液を用いて、金属板1の下面からエッチングを行い、孔部3を形成する(図1C)。孔部3の深さは金属板の残存部が最終的に配線になるため、第2回目の上面側からのエッチング時に微細配線が形成できるように10から50μm厚程度残すことが好ましい。
 また、外枠部12には、少なくとも一部に溝部4が同時に形成される。図2A、図2Bに示すように、溝部4を形成する領域は機械的強度に影響を与えない程度であれば特に限定しないが、一般的な外枠部には、ガイドホールと呼ばれる位置決めの穴が形成されており、その周辺部は溝部の形成を行わないほうが好ましい。溝部4の深さは、孔部3の深度の半分以下に設定することが好ましい。図2Cは、図2AのB-B断面図である。図2Dは、図2AのA-A断面図である。溝部4の深度が深すぎると外枠部の機械的強度が保たれなくなる。溝部4の深度は、先に述べたフォトレジストの微細パターンの寸法、ピッチ寸法によって調節は可能である。
 エッチング加工された金属板1の上下面を逆にして、金属板1の上面にフィルムタイプのプリモールド樹脂5を搭載する(図1D)。取り扱い易さを考慮するとフィルムタイプのプリモールド樹脂が良いが、無溶剤タイプや溶剤希釈タイプの液状プリモールド樹脂を金属板上に塗布してもかまわない。
 続いて、平板プレスで両側から加熱、加圧して、プリモールド樹脂を溶融フローさせて仮硬化させる(図1E)。プリモールド樹脂が溶融フローする際、余分量の樹脂は溝部4から金属板外部へ流出するため、エッチングされていない金属面(外部接続端子11、溝部以外の外枠部12)とプリモールド樹脂面は同一の面を形成することができ、エッチングされていない金属面上にはほとんどプリモールド樹脂は残存しない。溝部4を形成していない金属板の場合、溶融したプリモールド樹脂は外枠部12上をフローするため、外枠部12上に樹脂が残り、その厚さ分、外部端子上にも樹脂が残ってしまう。その厚さは20から50μm程度となり、なんらかの除去工程を入れる必要が出てくる。
 さらに、反対の面をエッチングして、半導体搭載部8、半導体素子電極接続端子9、配線10を形成してリードフレーム基板7を作製した(図1G)。半導体素子搭載部8側の上面図を図3Aに示し、外部接続端子側の上面図を図3Bに示す。外部接続端子をアレイ状に配置することができ、半導体素子の多ピン化に対応が可能となった。
 図4Aに、半導体素子14を搭載しワイヤーボンディングしたリードフレーム基板の断面図を示す。ダイアタッチ材15により半導体素子14を貼り付け、金線15で半導体素子電極接続端子9と接続する。必要に応じて、半導体素子電極接続端子には、ニッケル-金めっき、錫めっき、銀めっき、ニッケル-パラジウム-金めっきを施す。ワイヤーボンディングを行う際、本リードフレーム基板をヒートブロックの上に載せ、加熱しながら接合を行うが、半導体素子電極接続端子9の下部にプリモールド樹脂が面一で存在し、中空構造をとらないため、接合不良を起こさず組み立てることができる。
 最後に、半導体素子側をトランスファーモルード、あるいは、ポッティングにより封止を行い、ダイヤモンドブレード等で外枠部を分離させて、小片化する(図4B)。BGAタイプであれば、はんだボールを外部接続端子に搭載して、リードフレーム基板を用いた半導体パッケージが得られる。
 以下、本発明の実施形態によるリードフレーム基板の製造方法として、LGA(Land Grid Aray)タイプのリードフレーム基板を例にとり図1A~図1Gを用いて説明する。
 製造したLGAのパッケージサイズは10mm角で、パッケージ下面には168ピンのアレイ状の外部接続端子を持つ。
 まず、図1Aに示すように、幅が150mm厚みが200μmの長尺帯状の銅合金製金属板1(古河電工製、EFTEC64T)を用意した。
 次いで、図1Bに示すように、金属板1の両面に、ロールコーターでフォトレジスト(東京応化(株)製、OFPR4000)を5μmの厚さになるようにコーティングした後、90℃でプレベークを行った。次に、所望のパターンを有するフォトマスクを介して両面からパターン露光し、その後1%炭酸ナトリウム水溶液で現像処理を行った後に水洗及びポストベークを行い、図1Bに示すようにフォトレジストパターン2を得た。
 フォトレジストパターンとしては、第1の面には、半導体素子搭載部8、半導体素子電極接続端子9、配線10、外枠部12を形成するためのパターンを形成し、第2の面には外部接続端子11、外枠部12、および、外枠部12に内側から外側に向けて幅5mmの溝部4をおよそ10mm間隔に形成するためのパターンを形成した。溝部4を形成するためのパターンとして、30μm径のドットパターンを0.8mmピッチでアレイ状に配置した。
 次に、金属板1の第1の面側をバックシートで覆って保護した後(図示せず)、塩化第二鉄溶液を用いて金属板の第2の面より第1回目のエッチング処理を行い、第2の面側のレジストパターンから露出した金属板部位を厚さを30μmまで薄くした(図1C)。また、溝部4の深さは80から100μmであった。塩化第二鉄溶液の比重は1.38、液温50℃とした。
 第2面をエッチングした金属板を、30℃、50g/Lの過硫酸アンモニウム水溶液に5分間浸漬して、第1回目のエッチングで形成されたエッチング面の表面を粗化した(図示せず)。さらに、所定の水酸化ナトリウム水溶液系剥離液に浸漬して、第2面のフォトレジストを剥離した(図示せず)。
 次に、第1回目のエッチングで形成された第2の面に、フィルム状の熱硬化性樹脂5(味の素ファインテクノ製、ABF GX-13)を設置し(図1D)、真空平板プレス装置を用いて、120℃、5分間、加熱、加圧を行い仮硬化を行った。さらに、180℃、3時間、本硬化を行い、プリモールド層を形成した(図1E)。
 熱硬化樹脂の埋め込み性は良好で、ボイド等の不良は観察されなかった。また、不要な樹脂分はプレス板6と外枠部12の間に形成された溝部4を通り、外枠部12外側に押し出された。このため、外部接続端子11、外枠部12のエッチングされなかった面上には、ほとんど熱硬化樹脂が残存しなかったが、その表面洗浄を兼ねて、60℃の過マンガン酸カリウムのアルカリ水溶液(40g/L過マンガン酸カリウム+20g/L水酸化ナトリウム)を用いて、3分ほど処理を行った。
 次に、第1の面側のバックシートを除去後、塩化第二鉄溶液により金属板の第1の面側より第2回目のエッチング処理を施しレジストパターンから露出した金属板部位を溶解除去し、半導体素子搭載部8、半導体素子電極接続端子9、配線10、外枠部12を形成した(図1F)。外部接続端子11は半導体素子電極接続端子9から延在している。なお図示していないが、下面側に不要なエッチングが行われないよう、第2回目のエッチング処理時には第2の面側にバックシート等を貼り付けておくことが好ましい。
 次いで、第1の面のフォトレジストパターン2の剥離を行い、所望のリードフレーム型LGA基板7を得た(図1G)。
 次に、レジストの剥離後、露出した金属面に対し、電解ニッケル-金めっきを施した。
 ニッケルの厚さは5μm、金の厚さは0.1μmであった(図示せず)。
 次いで、本発明の実施形態によるリードフレーム型LGA基板7に、ダイアタッチ材15を用いて半導体素子13を搭載し、150℃、1時間、ダイアタッチ材を硬化させた。さらに、30μm径の金線14を用いて、半導体素子の電極と半導体素子電極接続端子9をワイヤーボンディング接続を行った(図4A)。ワイヤーボンディングの加熱温度は200℃で行い、半導体素子電極接続端子側のワイヤーのプル強度を測定したところ、9g以上あり、良好な接続が得られた。
 その後、図4Bに示すように、半導体素子、半導体素子電極接続端子を含むエリアをトランスファーモールド樹脂16で封止し、小片に断裁してリードフレーム型LGA基板を用いた半導体パッケージを得た。
 本発明のリードフレーム基板及びその製造方法を用いることにより、製造時の不良や半導体パッケージ組立時の不良を低減し、熱応力に対する信頼性を高めたリードフレーム基板を得ることが可能となり、特にリードフレームタイプの半導体パッケージでは対応できない多ピンパッケージ基板に適用される。
1・・・金属板、
2・・・フォトレジストパターン、
3・・・孔部、
4・・・溝部、
5・・・プリモールド樹脂、
6・・・平板プレス板、
7・・・リードフレーム基板、
8・・・半導体素子搭載部、
9・・・半導体素子電極接続端子、
10・・・配線、
11・・・外部接続端子、
12・・・外枠部、
13・・・半導体素子、
14・・・金線、
15・・・ダイアタッチ材、
16・・・トランスファーモールド樹脂、
17・・・電着ポリイミド層

Claims (4)

  1.  金属板の第1の面に、半導体素子を搭載する半導体素子搭載部、前記半導体素子の電極と接続する為の半導体素子電極接続端子、及び第1の外枠部を、それぞれ形成する為のフォトレジストのパターンを形成し、
     前記金属板の第2の面には、外部接続端子、第2の外枠部、及び前記第2の外枠部の少なくとも一部に溝部を、それぞれ形成する為のフォトレジストのパターンを形成し、
     前記第2の面の金属板が露出した金属板露出部に、前記金属板露出部を貫通しない孔部と、前記第2の外枠部の内側から外側へ横断する溝部を、エッチングにより形成し、
     前記孔部と前記溝部に、プリモールド樹脂を平板プレスにて加熱・加圧塗布することによって樹脂層を形成し、
     前記第1の面をエッチングすることにより、前記半導体素子搭載部、前記外部接続端子と電気的に接続される前記半導体素子電極接続端子、及び前記第1の外枠部を形成することを特徴とするリードフレーム基板の製造方法。
  2.  前記第2の面の前記金属板露出部に前記孔部と前記溝部を形成した後、エッチングされた表面に粗化処理を施すことを特徴とする請求項1に記載のリードフレーム基板の製造方法。
  3.  第1の面と第2の面とを有する金属板と、
     前記第1の面に形成され、半導体素子を搭載する半導体素子搭載部と、
     前記第1の面に形成され、前記半導体素子の電極と接続する為の半導体素子電極接続端子と、
     前記第1の面に形成された第1の外枠部と、
     前記第2の面に形成され、前記半導体素子電極接続端子と電気的に接続された外部接続端子と、
     前記第2の面に形成された樹脂層と、
     前記第2の面に形成され、前記第1の外枠部と一体成形された第2の外枠部と、
     前記第2の面の側の少なくとも一部に設けられ、前記第2の外枠部を内側から外側に横断する溝部と、
     前記第2の面の側に設けられ、前記樹脂層が充填され、前記金属板を貫通しない孔部と、
     を備えることを特徴とするリードフレーム基板。
  4.  前記孔部は、表面が粗化されていることを特徴とする請求項3に記載のリードフレーム基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014504032A (ja) * 2011-01-28 2014-02-13 マーベル ワールド トレード リミテッド 単一層bga基板プロセス
GB2508633A (en) * 2012-11-29 2014-06-11 Cambridge Silicon Radio Ltd Die package

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112013003902B4 (de) * 2012-09-07 2022-05-12 Hitachi Astemo, Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US9936579B2 (en) * 2013-02-01 2018-04-03 Apple Inc. Low profile packaging and assembly of a power conversion system in modular form
CN104766832B (zh) * 2014-01-03 2020-07-14 海成帝爱斯株式会社 制造半导体封装基板的方法及用其制造的半导体封装基板
US9165867B1 (en) * 2014-08-01 2015-10-20 Stmicroelectronics, Inc. Semiconductor device with lead frame contact solder balls and related methods
JP6650723B2 (ja) * 2015-10-16 2020-02-19 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6589577B2 (ja) * 2015-11-10 2019-10-16 凸版印刷株式会社 樹脂付リードフレーム基板の製造方法
JP6577373B2 (ja) * 2016-01-18 2019-09-18 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6737099B2 (ja) * 2016-09-15 2020-08-05 株式会社デンソー 半導体装置の製造方法
JP7182374B2 (ja) * 2017-05-15 2022-12-02 新光電気工業株式会社 リードフレーム及びその製造方法
JP6863846B2 (ja) * 2017-07-19 2021-04-21 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP7164804B2 (ja) * 2018-06-25 2022-11-02 日亜化学工業株式会社 パッケージ、発光装置およびそれらの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307043A (ja) * 1996-05-10 1997-11-28 Dainippon Printing Co Ltd リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2003309241A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2004063742A (ja) * 2002-07-29 2004-02-26 Hitachi Chem Co Ltd 配線板、半導体パッケージ及びそれらの製造方法
JP2007281207A (ja) * 2006-04-07 2007-10-25 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3642911B2 (ja) 1997-02-05 2005-04-27 大日本印刷株式会社 リードフレーム部材とその製造方法
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR20020058209A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
FR2825515B1 (fr) * 2001-05-31 2003-12-12 St Microelectronics Sa Boitier semi-conducteur a grille evidee et grille evidee
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
KR100908891B1 (ko) * 2001-07-09 2009-07-23 스미토모 긴조쿠 고잔 가부시키가이샤 리드 프레임 및 그 제조방법
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6927483B1 (en) * 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US7102209B1 (en) * 2003-08-27 2006-09-05 National Semiconductor Corporation Substrate for use in semiconductor manufacturing and method of making same
US7154186B2 (en) * 2004-03-18 2006-12-26 Fairchild Semiconductor Corporation Multi-flip chip on lead frame on over molded IC package and method of assembly
US7087986B1 (en) * 2004-06-18 2006-08-08 National Semiconductor Corporation Solder pad configuration for use in a micro-array integrated circuit package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307043A (ja) * 1996-05-10 1997-11-28 Dainippon Printing Co Ltd リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2003309241A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2004063742A (ja) * 2002-07-29 2004-02-26 Hitachi Chem Co Ltd 配線板、半導体パッケージ及びそれらの製造方法
JP2007281207A (ja) * 2006-04-07 2007-10-25 Renesas Technology Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014504032A (ja) * 2011-01-28 2014-02-13 マーベル ワールド トレード リミテッド 単一層bga基板プロセス
GB2508633A (en) * 2012-11-29 2014-06-11 Cambridge Silicon Radio Ltd Die package

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