KR20110059860A - 리드 프레임 기판 및 그 제조 방법 - Google Patents

리드 프레임 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20110059860A
KR20110059860A KR1020117006868A KR20117006868A KR20110059860A KR 20110059860 A KR20110059860 A KR 20110059860A KR 1020117006868 A KR1020117006868 A KR 1020117006868A KR 20117006868 A KR20117006868 A KR 20117006868A KR 20110059860 A KR20110059860 A KR 20110059860A
Authority
KR
South Korea
Prior art keywords
semiconductor element
metal plate
outer frame
connection terminal
lead frame
Prior art date
Application number
KR1020117006868A
Other languages
English (en)
Other versions
KR101609405B1 (ko
Inventor
다께히또 쯔까모또
스스무 마니와
준꼬 도다
Original Assignee
도판 인사츠 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도판 인사츠 가부시키가이샤 filed Critical 도판 인사츠 가부시키가이샤
Publication of KR20110059860A publication Critical patent/KR20110059860A/ko
Application granted granted Critical
Publication of KR101609405B1 publication Critical patent/KR101609405B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

금속판의 제1면에, 반도체 소자를 탑재하는 반도체 소자 탑재부, 반도체 소자의 전극과 접속하기 위한 반도체 소자 전극 접속 단자, 및 제1 외측(outer) 프레임부를, 각각 형성하기 위한 포토레지스트의 패턴을 형성하고, 금속판의 제2면에는, 외부 접속 단자, 제2 외측 프레임부, 및 제2 외측 프레임부 중 적어도 일부에 홈부를, 각각 형성하기 위한 포토레지스트의 패턴을 형성한다. 제2면의 금속판이 노출된 금속판 노출부에, 금속판 노출부를 관통하지 않는 구멍부와, 제2 외측 프레임부의 내측으로부터 외측으로 횡단하는 홈부를, 에칭에 의해 형성하고, 구멍부와 홈부에, 프리 몰드 수지를 평판 프레스로 가열ㆍ가압 도포함으로써 수지층을 형성한다. 제1면을 에칭함으로써, 반도체 소자 탑재부, 외부 접속 단자와 전기적으로 접속되는 반도체 소자 전극 접속 단자, 및 제1 외측 프레임부를 형성한다.

Description

리드 프레임 기판 및 그 제조 방법{LEADFRAME SUBSTRATE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체 소자를 실장하기 위한 반도체 패키지 기판에 관한 것으로, 특히 리드 프레임 기판 및 그 제조 방법에 관한 것이다.
본원은, 2008년 9월 30일에, 일본에 출원된 특원 제2008-254311호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
QFP(Quad Flat Package)로 대표되는 리드 프레임을 이용한 반도체 패키지에서는, 프린트 배선 기판과의 접속을 위한 아우터 리드는, 반도체 패키지의 측면에 배치된다.
리드 프레임은, 금속판의 양면에 원하는 포토레지스트 패턴을 형성하고, 양면으로부터 에칭함으로써, 반도체 소자 탑재부, 반도체 소자 전극과의 접속부인 이너 리드, 아우터 리드, 이들을 고정하고 있는 외측 프레임부를 얻을 수 있다. 또한, 에칭 공법 이외에, 프레스에 의한 펀칭 가공에 의해서도 얻을 수 있다.
반도체 패키지의 조립 공정으로서는, 반도체 소자 탑재부에 반도체 소자를 다이 본딩한 후, 금 와이어 등을 이용하여, 반도체 소자의 전극과 이너 리드를 전기적으로 접속한다. 그 후, 이너 리드부를 포함하는 반도체 소자 근방을 수지 밀봉하고, 외측 프레임부를 재단하고, 필요에 따라서 아우터 리드에 굽힘 가공을 실시한다.
이와 같이 측면에 설치된 아우터 리드는, 미세화의 가공 능력에서 보면, 30㎜×30㎜ 정도의 패키지 사이즈에서 200 내지 300핀이 한계로 되어 있다.
최근, 반도체 소자의 전극수가 증가함에 따라서, 아우터 리드를 측면에 갖는 리드 프레임 타입의 반도체 패키지에서는 단자수가 전부 대응할 수 없게 되어, 일부, BGA(Ball Grid Aray)나 LGA(Land Grid Aray) 타입 등의 프린트 배선 기판과의 외부 접속 단자가 패키지 기판 저면에서 어레이 형상으로 배치된 반도체 패키지로 치환되고 있다. 이들에 이용되고 있는 기판은, 양면에 구리가 점착된 글래스 에폭시 기판에 드릴로 구멍을 뚫어, 구멍 내를 도금으로 도통을 취하고, 한쪽의 면은 반도체 소자의 전극과 접속하기 위한 단자를 형성하고, 다른 쪽의 면에서는 어레이 형상으로 배열한 외부 접속 단자를 형성하는 것이 일반적이다.
그러나, 이들의 기판의 제조는 공정이 복잡하게 되고, 코스트가 높아짐과 함께, 기판 내의 배선 접속에 도금이 사용되고 있기 때문에, 리드 프레임 타입의 패키지에 비해, 신뢰성이 뒤떨어진다고 하는 문제점이 있다.
이 때문에, 리드 프레임을 양면으로부터 에칭한다고 하는 공정을 이용하여, 리드 프레임을 이용한 BGA 타입의 반도체 패키지 구조가 개시되어 있다(특허 문헌 1).
이것은, 표리의 포토레지스트의 패턴을 바꾸어, 동시에 에칭하거나, 혹은, 한쪽측을 에칭한 후, 에칭면의 표층에 전착(電着) 폴리이미드 수지층을 형성한 후, 또는, 프리 몰드 수지를 도포한 후, 다른 쪽의 면으로부터 에칭을 가함으로써, 한쪽의 면에는 반도체 소자 전극의 접속 단자를 형성하고, 다른 쪽의 면에는 어레이 형상으로 외부 접속 단자를 형성하는 것이다.
특허 문헌 1 : 일본 특허 제3642911호 공보
종래 기술의 단면도를 도 5a, 도 5b에 도시한다.
BGA 타입의 리드 프레임에서는, 외부 접속 단자(111)의 수가 증가하면, 반도체 소자 전극 접속 단자(109)측의 배선(110) 길이가 길어진다. 이 배선은 금속판을 하프 에칭하여 제작하는 것으로, 그 폭도 두께도 작고, 에칭 이후의 공정에서 꺾임이나 굽힘이 발생하여 수율은 매우 나빠진다고 하는 문제가 있었다.
특허 문헌 1에서는, 우선, 외부 접속 단자(111)측만 하프 에칭을 행하고, 에칭면에 전착 폴리이미드층(117)을 형성한 후, 반도체 소자 전극 접속 단자(109)측을 에칭으로 형성하는 것을 개시하고 있다. 이에 의해, 미세한 배선(110)은, 박막이지만 폴리이미드 수지층(117)에서 담지되어, 리드 프레임 제작 시의 배선의 꺾임이나 굽힘은 회피된다.
그러나, 본 구조의 리드 프레임 기판에 반도체 소자를 탑재하고, 와이어 본딩에 의해 반도체 소자 전극과 접속 단자(109)를 접속할 때, 접속 단자(109)의 하부는 중공으로 되어 있으므로, 와이어 접속의 힘이 가해지지 않아 접속 불량이 발생하고, 조립 수율을 현저하게 떨어뜨린다고 하는 문제가 있었다.
또한, 특허 문헌 1에는 기재되어 있지 않지만, 전착 폴리이미드층을 대신해 프리 몰드 수지를 포팅하여 수지층을 두껍게 한다고 하는 대책도 생각할 수 있다. 이에 의하면, 본딩 불량의 문제를 어느 정도 회피시키는 것을 어느 정도 가능하다고 추찰된다.
그러나, 이 고안도 결코 만족할 수 있는 기술이라고는 말할 수 없다. 왜냐하면, 이에 의해서도 중공 상태를 완전히 회피할 수 있는 것은 아니기 때문이다. 또한, 프리 몰드 수지의 도포량의 조정이 매우 어려워, 도포량이 많아지면 외부 접속 단자(111) 상에도 수지층이 형성되어, 어떠한 제거 공정이 필요하게 된다고 하는 문제가 염려된다. 또한, 프리 몰드 수지는 일반적으로는 열경화 에폭시 수지계이기 때문에, 경화 수축은 피할 수 없어, 에칭 후의 금속 표면에서는 밀착성을 확보할 수 없는 경우가 있어, 조립 공정 중의 가열 처리에서 박리가 발생하거나, 온도 사이클 테스트에서 신뢰성을 확보할 수 없다고 하는 문제도 염려된다.
본 발명은, 이와 같은 종래 기술의 문제점을 감안하여 발명된 것이며, 반도체 소자의 전극수의 증가에 잘 대응할 수 있고, 신뢰성이 높고, 제작 및 반도체 패키지의 조립을 용이하게 안정적으로 행할 수 있는 리드 프레임 기판 및 그 제조 방법을 제공하는 것을 과제로 한다.
본 발명의 제1 양태는, 금속판의 제1면에, 반도체 소자를 탑재하는 반도체 소자 탑재부, 상기 반도체 소자의 전극과 접속하기 위한 반도체 소자 전극 접속 단자, 및 제1 외측 프레임부를, 각각 형성하기 위한 포토레지스트의 패턴을 형성하고, 상기 금속판의 제2면에는, 외부 접속 단자, 제2 외측 프레임부, 및 상기 제2 외측 프레임부 중 적어도 일부에 홈부를, 각각 형성하기 위한 포토레지스트의 패턴을 형성하고, 상기 제2면의 금속판이 노출된 금속판 노출부에, 상기 금속판 노출부를 관통하지 않는 구멍부와, 상기 제2 외측 프레임부의 내측으로부터 외측으로 횡단하는 홈부를, 에칭에 의해 형성하고, 상기 구멍부와 상기 홈부에, 프리 몰드 수지를 평판 프레스로 가열ㆍ가압 도포함으로써 수지층을 형성하고, 상기 제1면을 에칭함으로써, 상기 반도체 소자 탑재부, 상기 외부 접속 단자와 전기적으로 접속되는 상기 반도체 소자 전극 접속 단자, 및 상기 제1 외측 프레임부를 형성하는 것을 특징으로 하는 리드 프레임 기판의 제조 방법이다.
본 발명의 제2 양태는, 상기 제2면의 상기 금속판 노출부에 상기 구멍부와 상기 홈부를 형성한 후, 에칭된 표면에 조화(粗化) 처리를 실시하는 것을 특징으로 하는 제1 양태에 기재된 리드 프레임 기판의 제조 방법이다.
본 발명의 제3 양태는, 제1면과 제2면을 갖는 금속판과, 상기 제1면에 형성되고, 반도체 소자를 탑재하는 반도체 소자 탑재부와, 상기 제1면에 형성되고, 상기 반도체 소자의 전극과 접속하기 위한 반도체 소자 전극 접속 단자와, 상기 제1면에 형성된 제1 외측 프레임부와, 상기 제2면에 형성되고, 상기 반도체 소자 전극 접속 단자와 전기적으로 접속된 외부 접속 단자와, 상기 제2면에 형성된 수지층과, 상기 제2면에 형성되고, 상기 제1 외측 프레임부와 일체 성형된 제2 외측 프레임부와, 상기 제2면의 측의 적어도 일부에 형성되고, 상기 제2 외측 프레임부를 내측으로부터 외측으로 횡단하는 홈부와, 상기 제2면의 측에 형성되며, 상기 수지층이 충전되고, 상기 금속판을 관통하지 않는 구멍부를 구비하는 것을 특징으로 하는 리드 프레임 기판이다.
본 발명의 제4 양태는, 상기 구멍부는, 표면이 조화되어 있는 것을 특징으로 하는 제3 양태에 기재된 리드 프레임 기판이다.
본 발명에 따르면, 프린트 배선 기판과 접속하기 위한 외부 접속 단자를 리드 프레임 기판의 이면 전체면에 어레이 형상으로 배치하는 것이 가능하며, 반도체 소자의 다단자화에 대응할 수 있다. 또한, 리드 프레임을 베이스로 한 기판이며, 도금 배선을 사용하지 않기 때문에, 열응력에 대한 신뢰성을 확보할 수 있다.
한편, 리드 프레임 기판의 제작 시에서, 배선의 꺾임이나 굽힘 등의 불량이 발생하지 않고, 반도체 패키지 조립 공정인 와이어 본딩 시에서, 와이어 본딩 접속 단자의 하부는 프리 몰드 수지층이 외부 접속 단자 표면과 같은 높이의 면에 존재하기 때문에, 안정적으로 접속이 가능하게 된다.
도 1a는 본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 방법의 일례를 도시하는 단면도.
도 1b는 본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 방법의 일례를 도시하고, 도 1a의 다음의 공정에서의 단면도.
도 1c는 본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 방법의 일례를 도시하고, 도 1b의 다음의 공정에서의 단면도.
도 1d는 본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 방법의 일례를 도시하고, 도 1c의 다음의 공정에서의 단면도.
도 1e는 본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 방법의 일례를 도시하고, 도 1d의 다음의 공정에서의 단면도.
도 1f는 본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 방법의 일례를 도시하고, 도 1e의 다음의 공정에서의 단면도.
도 1g는 본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 방법의 일례를 도시하고, 도 1f의 다음의 공정에서의 단면도.
도 2a는 본 발명의 실시 형태에 따른 리드 프레임 기판에서, 최초의 에칭 후의 상태의 일례를 도시하는 상면도.
도 2b는 본 발명의 실시 형태에 따른 리드 프레임 기판에서, 최초의 에칭 후의 상태의 다른 일례를 도시하는 상면도.
도 2c는 도 2a의 B-B 단면도.
도 2d는 도 2a의 A-A 단면도.
도 3a는 본 발명의 실시 형태에 따른 리드 프레임 기판으로서, 반도체 소자 탑재부측의 상면도.
도 3b는 본 발명의 실시 형태에 따른 리드 프레임 기판으로서, 외부 접속 단자측의 상면도.
도 4a는 본 발명의 실시 형태에 따른 리드 프레임 기판으로서, 반도체 소자를 탑재 후에, 와이어 본딩한 상태의 일례를 도시하는 단면도.
도 4b는 본 발명의 실시 형태에 따른 리드 프레임 기판으로서, 도 4a 후에, 트랜스퍼 몰드 밀봉한 상태의 일례를 도시하는 단면도.
도 5a는 종래의 리드 프레임 기판의 단면도.
도 5b는 특허 문헌 1의 리드 프레임 기판의 단면도.
본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 프로세스의 개략 단면을 도 1a∼도 1g에 도시한다.
리드 프레임에 이용되는 금속판(1)(도 1a)의 양면에, 포토레지스트의 패턴(2)을 형성한다(도 1b). 도 1a∼도 1g에서는, 금속판(1)의 상면에, 반도체 소자 탑재부(8), 반도체 소자 전극과의 접속 단자(9), 배선(10), 외측 프레임부(12)의 패턴을 형성하고, 금속판(1)의 하면에, 외부 접속 단자(11), 외측 프레임부의 패턴을 형성한다. 동시에, 하면의 외측 프레임부 중 적어도 일부에, 내측으로부터 외측에 걸친 홈을 형성하기 위해, 에칭 시에 포토레지스트의 패턴이 잔존하지 않을 정도의 미세 패턴을 홈 형성 영역에 형성한다(도시 생략).
금속판(1)으로서는, 리드 프레임으로서의 에칭 가공성, 기계적 강도, 열전도성, 팽창 계수 등을 갖고 있으면 어떤 재료를 이용하여도 되지만, 42 합금으로 대표되는 철-니켈계 합금이나, 기계적 강도를 향상시키기 위해 각종 금속 원소를 첨가한 구리계 합금 등이 자주 이용된다.
염화제2철액 등, 금속판을 용해하는 에칭액을 이용하여, 금속판(1)의 하면으로부터 에칭을 행하고, 구멍부(3)를 형성한다(도 1c). 구멍부(3)의 깊이는 금속판의 잔존부가 최종적으로 배선으로 되기 때문에, 제2회째의 상면측으로부터의 에칭 시에 미세 배선을 형성할 수 있도록 10 내지 50㎛ 두께 정도 남기는 것이 바람직하다.
또한, 외측 프레임부(12)에는, 적어도 일부에 홈부(4)가 동시에 형성된다. 도 2a, 도 2b에 도시한 바와 같이, 홈부(4)를 형성하는 영역은 기계적 강도에 영향을 주지 않는 정도이면 특별히 한정되지 않지만, 일반적인 외측 프레임부에는, 가이드 홀이라고 불리는 위치 결정의 구멍이 형성되어 있고, 그 주변부는 홈부의 형성을 행하지 않는 쪽이 바람직하다. 홈부(4)의 깊이는, 구멍부(3)의 심도의 절반 이하로 설정하는 것이 바람직하다. 도 2c는, 도 2a의 B-B 단면도이다. 도 2d는, 도 2a의 A-A 단면도이다. 홈부(4)의 심도가 지나치게 깊으면 외측 프레임부의 기계적 강도가 유지되지 않게 된다. 홈부(4)의 심도는, 앞서 설명한 포토레지스트의 미세 패턴의 치수, 피치 치수에 의해서 조절은 가능하다.
에칭 가공된 금속판(1)의 상하면을 반대로 하여, 금속판(1)의 상면에 필름 타입의 프리 몰드 수지(5)를 탑재한다(도 1d). 취급 용이함을 고려하면 필름 타입의 프리 몰드 수지가 좋지만, 무용제 타입이나 용제 희석 타입의 액상 프리 몰드 수지를 금속판 상에 도포하여도 상관없다.
계속해서, 평판 프레스로 양측으로부터 가열, 가압하여, 프리 몰드 수지를 용융 플로우시켜 가경화시킨다(도 1e). 프리 몰드 수지가 용융 플로우할 때, 여분량의 수지는 홈부(4)로부터 금속판 외부로 유출하기 때문에, 에칭되어 있지 않은 금속면(외부 접속 단자(11), 홈부 이외의 외측 프레임부(12))과 프리 몰드 수지면은 동일한 면을 형성할 수 있고, 에칭되어 있지 않은 금속면 상에는 거의 프리 몰드 수지는 잔존하지 않는다. 홈부(4)를 형성하고 있지 않은 금속판의 경우, 용융한 프리 몰드 수지는 외측 프레임부(12) 상을 플로우하기 때문에, 외측 프레임부(12) 상에 수지가 남고, 그 두께만큼, 외부 단자 상에도 수지가 남게 된다. 그 두께는 20 내지 50㎛ 정도로 되고, 어떠한 제거 공정을 필요로 한다.
또한, 반대의 면을 에칭하여, 반도체 탑재부(8), 반도체 소자 전극 접속 단자(9), 배선(10)을 형성하여 리드 프레임 기판(7)을 제작하였다(도 1g). 반도체 소자 탑재부(8)측의 상면도를 도 3a에 도시하고, 외부 접속 단자측의 상면도를 도 3b에 도시한다. 외부 접속 단자를 어레이 형상으로 배치할 수 있어, 반도체 소자의 다핀화에 대응이 가능하게 되었다.
도 4a에, 반도체 소자(14)를 탑재하여 와이어 본딩한 리드 프레임 기판의 단면도를 도시한다. 다이어태치재(15)에 의해 반도체 소자(14)를 접착하고, 금선(15)으로 반도체 소자 전극 접속 단자(9)와 접속한다. 필요에 따라서, 반도체 소자 전극 접속 단자에는, 니켈-금도금, 주석 도금, 은도금, 니켈-팔라듐-금도금을 실시한다. 와이어 본딩을 행할 때, 본 리드 프레임 기판을 히트 블록 상에 재치하고, 가열하면서 접합을 행하지만, 반도체 소자 전극 접속 단자(9)의 하부에 프리 몰드 수지가 같은 높이의 면으로 존재하고, 중공 구조를 취하지 않으므로, 접합 불량을 일으키지 않아 조립할 수 있다.
마지막으로, 반도체 소자측을 트랜스퍼 몰드, 혹은, 포팅에 의해 밀봉을 행하고, 다이아몬드 블레이드 등으로 외측 프레임부를 분리시켜, 소편화한다(도 4b). BGA 타입이면, 땜납 볼을 외부 접속 단자에 탑재하여, 리드 프레임 기판을 이용한 반도체 패키지가 얻어진다.
<실시예>
이하, 본 발명의 실시 형태에 따른 리드 프레임 기판의 제조 방법으로서, LGA(Land Grid Aray) 타입의 리드 프레임 기판을 예로 들어 도 1a∼도 1g를 이용하여 설명한다.
제조한 LGA의 패키지 사이즈는 10㎜×10㎜이고, 패키지 하면에는 168핀의 어레이 형상의 외부 접속 단자를 갖는다.
우선, 도 1a에 도시한 바와 같이, 폭이 150㎜ 두께가 200㎛의 긴 띠 형상의 동합금제 금속판(1)(후루가와 전기 공업제, EFTEC64T)을 준비하였다.
다음으로, 도 1b에 도시한 바와 같이, 금속판(1)의 양면에, 롤 코터로 포토레지스트(동경 오우카(주)제, OFPR4000)를 5㎛의 두께가 되도록 코팅한 후, 90℃에서 프리 베이크를 행하였다. 다음으로, 원하는 패턴을 갖는 포토마스크를 통하여 양면으로부터 패턴 노광하고, 그 후 1％ 탄산 나트륨 수용액으로 현상 처리를 행한 후에 수세 및 포스트 베이크를 행하고, 도 1b에 도시한 바와 같이 포토레지스트 패턴(2)을 얻었다.
포토레지스트 패턴으로서는, 제1면에는, 반도체 소자 탑재부(8), 반도체 소자 전극 접속 단자(9), 배선(10), 외측 프레임부(12)를 형성하기 위한 패턴을 형성하고, 제2면에는 외부 접속 단자(11), 외측 프레임부(12), 및, 외측 프레임부(12)에 내측으로부터 외측을 향하여 폭 5㎜의 홈부(4)를 약 10㎜ 간격으로 형성하기 위한 패턴을 형성하였다. 홈부(4)를 형성하기 위한 패턴으로서, 30㎛ 직경의 도트 패턴을 0.8㎜ 피치로 어레이 형상으로 배치하였다.
다음으로, 금속판(1)의 제1면측을 백 시트로 덮어서 보호한 후(도시 생략), 염화제2철용액을 이용하여 금속판의 제2면으로부터 제1회째의 에칭 처리를 행하고, 제2면측의 레지스트 패턴으로부터 노출된 금속판 부위를 두께를 30㎛까지 얇게 하였다(도 1c). 또한, 홈부(4)의 깊이는 80 내지 100㎛이었다. 염화제2철용액의 비중은 1.38, 액체 온도 50℃로 하였다.
제2면을 에칭한 금속판을, 30℃, 50g/L의 과황산 암모늄 수용액에 5분간 침지하여, 제1회째의 에칭으로 형성된 에칭면의 표면을 조화하였다(도시 생략). 또한, 소정의 수산화나트륨 수용액계 박리액에 침지하여, 제2면의 포토레지스트를 박리하였다(도시 생략).
다음으로, 제1회째의 에칭으로 형성된 제2면에, 필름 형상의 열경화성 수지(5)(아지노모또 파인 테크노제, ABF GX-13)를 설치하고(도 1d), 진공 평판 프레스 장치를 이용하여, 120℃, 5분간, 가열, 가압을 행하고 가경화를 행하였다. 또한, 180℃, 3시간, 본 경화를 행하고, 프리 몰드층을 형성하였다(도 1e).
열경화 수지의 매립성은 양호하며, 보이드 등의 불량은 관찰되지 않았다. 또한, 불필요한 수지분량은 프레스판(6)과 외측 프레임부(12)의 사이에 형성된 홈부(4)를 통해, 외측 프레임부(12) 외측으로 압출되었다. 이 때문에, 외부 접속 단자(11), 외측 프레임부(12)의 에칭되지 않았던 면 상에는, 거의 열경화 수지가 잔존하지 않았지만, 그 표면 세정을 겸하여, 60℃의 과망간산 칼륨의 알칼리 수용액(40g/L 과망간산 칼륨+20g/L 수산화나트륨)을 이용하여, 3분쯤 처리를 행하였다.
다음으로, 제1면측의 백 시트를 제거한 후, 염화제2철용액에 의해 금속판의 제1면측으로부터 제2회째의 에칭 처리를 실시하여 레지스트 패턴으로부터 노출된 금속판 부위를 용해 제거하고, 반도체 소자 탑재부(8), 반도체 소자 전극 접속 단자(9), 배선(10), 외측 프레임부(12)를 형성하였다(도 1f). 외부 접속 단자(11)는 반도체 소자 전극 접속 단자(9)로부터 연장되어 있다. 또한 도시하고 있지 않지만, 하면측에 불필요한 에칭이 행해지지 않도록, 제2회째의 에칭 처리 시에는 제2면측에 백 시트 등을 접착해 두는 것이 바람직하다.
다음으로, 제1면의 포토레지스트 패턴(2)의 박리를 행하고, 원하는 리드 프레임형 LGA 기판(7)을 얻었다(도 1g).
다음으로, 레지스트의 박리 후, 노출된 금속면에 대해, 전해 니켈-금도금을 실시하였다.
니켈의 두께는 5㎛, 금의 두께는 0.1㎛이었다(도시 생략).
다음으로, 본 발명의 실시 형태에 따른 리드 프레임형 LGA 기판(7)에, 다이어태치재(15)를 이용하여 반도체 소자(13)를 탑재하고, 150℃, 1시간, 다이어태치재를 경화시켰다. 또한, 30㎛ 직경의 금선(14)을 이용하여, 반도체 소자의 전극과 반도체 소자 전극 접속 단자(9)를 와이어 본딩 접속을 행하였다(도 4a). 와이어 본딩의 가열 온도는 200℃로 행하고, 반도체 소자 전극 접속 단자측의 와이어의 풀 강도를 측정한 바, 9g 이상으로, 양호한 접속이 얻어졌다.
그 후, 도 4b에 도시한 바와 같이, 반도체 소자, 반도체 소자 전극 접속 단자를 포함하는 에리어를 트랜스퍼 몰드 수지(16)로 밀봉하고, 소편으로 재단하여 리드 프레임형 LGA 기판을 이용한 반도체 패키지를 얻었다.
본 발명의 리드 프레임 기판 및 그 제조 방법을 이용함으로써, 제조 시의 불량이나 반도체 패키지 조립 시의 불량을 저감하여, 열응력에 대한 신뢰성을 높인 리드 프레임 기판을 얻는 것이 가능해지고, 특히 리드 프레임 타입의 반도체 패키지에서는 대응할 수 없는 다핀 패키지 기판에 적용된다.
1 : 금속판
2 : 포토레지스트 패턴
3 : 구멍부
4 : 홈부
5 : 프리 몰드 수지
6 : 평판 프레스판
7 : 리드 프레임 기판
8 : 반도체 소자 탑재부
9 : 반도체 소자 전극 접속 단자
10 : 배선
11 : 외부 접속 단자
12 : 외측 프레임부
13 : 반도체 소자
14 : 금선
15 : 다이어태치재
16 : 트랜스퍼 몰드 수지
17 : 전착 폴리이미드층

Claims (4)

  1. 금속판의 제1면에, 반도체 소자를 탑재하는 반도체 소자 탑재부, 상기 반도체 소자의 전극과 접속하기 위한 반도체 소자 전극 접속 단자, 및 제1 외측 프레임부를, 각각 형성하기 위한 포토레지스트의 패턴을 형성하고,
    상기 금속판의 제2면에는, 외부 접속 단자, 제2 외측 프레임부, 및 상기 제2 외측 프레임부 중 적어도 일부에 홈부를, 각각 형성하기 위한 포토레지스트의 패턴을 형성하고,
    상기 제2면의 금속판이 노출된 금속판 노출부에, 상기 금속판 노출부를 관통하지 않는 구멍부와, 상기 제2 외측 프레임부의 내측으로부터 외측으로 횡단하는 홈부를, 에칭에 의해 형성하고,
    상기 구멍부와 상기 홈부에, 프리 몰드 수지를 평판 프레스로 가열ㆍ가압 도포함으로써 수지층을 형성하고,
    상기 제1면을 에칭함으로써, 상기 반도체 소자 탑재부, 상기 외부 접속 단자와 전기적으로 접속되는 상기 반도체 소자 전극 접속 단자, 및 상기 제1 외측 프레임부를 형성하는 것을 특징으로 하는 리드 프레임 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 제2면의 상기 금속판 노출부에 상기 구멍부와 상기 홈부를 형성한 후, 에칭된 표면에 조화 처리를 실시하는 것을 특징으로 하는 리드 프레임 기판의 제조 방법.
  3. 제1면과 제2면을 갖는 금속판과,
    상기 제1면에 형성되고, 반도체 소자를 탑재하는 반도체 소자 탑재부와,
    상기 제1면에 형성되고, 상기 반도체 소자의 전극과 접속하기 위한 반도체 소자 전극 접속 단자와,
    상기 제1면에 형성된 제1 외측 프레임부와,
    상기 제2면에 형성되고, 상기 반도체 소자 전극 접속 단자와 전기적으로 접속된 외부 접속 단자와,
    상기 제2면에 형성된 수지층과,
    상기 제2면에 형성되고, 상기 제1 외측 프레임부와 일체 성형된 제2 외측 프레임부와,
    상기 제2면의 측의 적어도 일부에 형성되고, 상기 제2 외측 프레임부를 내측으로부터 외측으로 횡단하는 홈부와,
    상기 제2면의 측에 형성되며, 상기 수지층이 충전되고, 상기 금속판을 관통하지 않는 구멍부
    를 구비하는 것을 특징으로 하는 리드 프레임 기판.
  4. 제3항에 있어서,
    상기 구멍부는, 표면이 조화되어 있는 것을 특징으로 하는 리드 프레임 기판.
KR1020117006868A 2008-09-30 2009-09-30 리드 프레임 기판 및 그 제조 방법 KR101609405B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-254311 2008-09-30
JP2008254311A JP5493323B2 (ja) 2008-09-30 2008-09-30 リードフレーム型基板の製造方法

Publications (2)

Publication Number Publication Date
KR20110059860A true KR20110059860A (ko) 2011-06-07
KR101609405B1 KR101609405B1 (ko) 2016-04-05

Family

ID=42073230

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117006868A KR101609405B1 (ko) 2008-09-30 2009-09-30 리드 프레임 기판 및 그 제조 방법

Country Status (6)

Country Link
US (1) US8304294B2 (ko)
JP (1) JP5493323B2 (ko)
KR (1) KR101609405B1 (ko)
CN (1) CN102165586B (ko)
TW (1) TWI462253B (ko)
WO (1) WO2010038450A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673689B2 (en) * 2011-01-28 2014-03-18 Marvell World Trade Ltd. Single layer BGA substrate process
WO2014038587A1 (ja) * 2012-09-07 2014-03-13 日立オートモティブシステムズ株式会社 半導体装置及びその製造方法
US20140145320A1 (en) * 2012-11-29 2014-05-29 Cambridge Silicon Radio Limited Die package
US9936579B2 (en) * 2013-02-01 2018-04-03 Apple Inc. Low profile packaging and assembly of a power conversion system in modular form
CN104766832B (zh) * 2014-01-03 2020-07-14 海成帝爱斯株式会社 制造半导体封装基板的方法及用其制造的半导体封装基板
US9165867B1 (en) * 2014-08-01 2015-10-20 Stmicroelectronics, Inc. Semiconductor device with lead frame contact solder balls and related methods
JP6650723B2 (ja) * 2015-10-16 2020-02-19 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6589577B2 (ja) * 2015-11-10 2019-10-16 凸版印刷株式会社 樹脂付リードフレーム基板の製造方法
JP6577373B2 (ja) * 2016-01-18 2019-09-18 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6737099B2 (ja) * 2016-09-15 2020-08-05 株式会社デンソー 半導体装置の製造方法
JP7182374B2 (ja) * 2017-05-15 2022-12-02 新光電気工業株式会社 リードフレーム及びその製造方法
JP6863846B2 (ja) * 2017-07-19 2021-04-21 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP7164804B2 (ja) * 2018-06-25 2022-11-02 日亜化学工業株式会社 パッケージ、発光装置およびそれらの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307043A (ja) * 1996-05-10 1997-11-28 Dainippon Printing Co Ltd リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JP3642911B2 (ja) 1997-02-05 2005-04-27 大日本印刷株式会社 リードフレーム部材とその製造方法
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR20020058209A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
FR2825515B1 (fr) * 2001-05-31 2003-12-12 St Microelectronics Sa Boitier semi-conducteur a grille evidee et grille evidee
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
ATE546835T1 (de) * 2001-07-09 2012-03-15 Sumitomo Metal Mining Co Verfahren zur herstellung eines leiterrahmens
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2003309241A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP4196606B2 (ja) * 2002-07-29 2008-12-17 日立化成工業株式会社 配線板の製造方法
US6927483B1 (en) * 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US7102209B1 (en) * 2003-08-27 2006-09-05 National Semiconductor Corporation Substrate for use in semiconductor manufacturing and method of making same
US7154186B2 (en) * 2004-03-18 2006-12-26 Fairchild Semiconductor Corporation Multi-flip chip on lead frame on over molded IC package and method of assembly
US7087986B1 (en) * 2004-06-18 2006-08-08 National Semiconductor Corporation Solder pad configuration for use in a micro-array integrated circuit package
JP2007281207A (ja) * 2006-04-07 2007-10-25 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TW201019447A (en) 2010-05-16
CN102165586B (zh) 2014-06-04
JP2010087220A (ja) 2010-04-15
CN102165586A (zh) 2011-08-24
KR101609405B1 (ko) 2016-04-05
WO2010038450A1 (ja) 2010-04-08
US8304294B2 (en) 2012-11-06
TWI462253B (zh) 2014-11-21
JP5493323B2 (ja) 2014-05-14
US20110169153A1 (en) 2011-07-14

Similar Documents

Publication Publication Date Title
KR101609405B1 (ko) 리드 프레임 기판 및 그 제조 방법
KR101640625B1 (ko) 반도체 소자 기판, 그 제조 방법 및 반도체 장치
KR101604154B1 (ko) 리드 프레임 기판과 그 제조 방법 및 반도체 장치
KR101602982B1 (ko) 리드 프레임 기판과 그 제조 방법, 및 반도체 장치
US20080210457A1 (en) Tape carrier for semiconductor device and method for making same
CN114695303A (zh) 引线框架、引线框架的制造方法以及半导体装置
JP2011103337A (ja) 半導体装置及びその製造方法
JP2006196667A (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
LAPS Lapse due to unpaid annual fee