CN101887893A - 一种薄膜晶体管阵列基板及其制造方法 - Google Patents

Abstract

本发明提供了一种薄膜晶体管阵列基板及其制造方法。该薄膜晶体管阵列基板包括基板，第一金属层，绝缘层，半导体层，第二金属层，钝化层和透明电极层依续形成在该基板上，其中第一金属层至少具有三层铝薄膜，然第二金属层亦可为三层铝薄膜组成，该三层铝薄膜具有不同的膜质致密度且在不同的镀膜参数下形成。因此，本发明至少具有三层铝薄膜不仅具有低电阻率的特性，而且还可以防止铝金属在高温镀膜过程中产生的小丘(hillock)生长的现象。

Description

一种薄膜晶体管阵列基板及其制造方法

技术领域

本发明涉及一种液晶显示器薄膜晶体管阵列基板以及该阵列基板的制造方法；特别涉及薄膜晶体管阵列基板金属层形成的方法。

背景技术

目前，使用液晶显示器(LCD)成为一种潮流，液晶显示器具有高画质、较佳的空间利用率、低消耗功率、无辐射等优越特性，随着液晶显示器的技术日益成熟，也使得液晶显示器广泛的应用到各个领域中。一般而言，液晶显示器由一薄膜晶体管阵列基板，一彩色滤光片基板以及夹于两基板之间的液晶层所构成。其中，薄膜晶体管阵列基板主要包括一基板、以阵列方式排布于基板上的画素结构。前述的画素结构主要由扫描线、数据线、薄膜晶体管(Thin Film Transistor，TFT)、画素电极以及共通电极线所构成。扫描线和数据线分别用来传输扫描信号和数据信号，为了防止信号在传输过程中产生信号失真，一般用导电性能好的金属或者金属合金来作为扫描线和数据线的材料。

又，传统的液晶显示器技术中，位于薄膜晶体管阵列基板上的扫描线和数据线具有钼(Mo)和铝钕(AlNd)双层结构，该钼(Mo)和铝钕(AlNd)双层结构在中国已公开专利CN101392375中已经揭露。图1为扫描线具有该钼(Mo)和铝钕(AlNd)双层结构的薄膜晶体管阵列基板画素结构示意图。如图1所示，在基板10上，扫描线11与数据线12相互垂直交叉排列限定了画素结构13，画素电极14设置于画素结构13，且该画素电极14通过薄膜晶体管15分别与扫描线11和数据线12相连接。图2为图1中薄膜晶体管阵列基板画素结构沿A-A`的剖视图。请一并参考图1和图2，薄膜晶体管15包括栅极151、源极152和漏极153，栅极151与扫描线11相连接，源极152与数据线12相连接，漏极153与画素电极13相连接；第一金属层22设置在基板21上，且栅极151和扫描线11皆由第一金属层22所形成，又第一金属层22由一铝钕(AlNd)层221和一钼(Mo)金属层222两层结构构成，且铝钕(AlNd)层221位于基板21上，钼(Mo)金属层222位于铝钕(AlNd)层221上；绝缘层23设置在该钼(Mo)金属层222，半导体层24设置在绝缘层23上，第二金属层25位于半导体层24之上且部分覆盖半导体层24，其中源极152、漏极153和数据线12皆由第二金属层25所形成，钝化层26覆盖在第二金属层25上且该钝化层26上具有接触孔261暴露部分第二金属层25，使得设置于钝化层26之上的透明电极层27通过接触孔261与暴露部分第二金属层25相连接，其中画素电极14由透明电极层所27形成。

在上述的画素结构中，栅极具有钼(Mo)金属层和铝钕(AlNd)层的双层结构，虽然铝钕(AlNd)相较于铝(Al)金属具有较好的温度稳定性，可以防止高温成膜时铝原子晶粒之间挤压应力过大产生小丘(hillock)生长的问题，但是铝钕(AlNd)与铝(Al)金属相较之下会有较高的电阻率的缺点。

考虑到LCD尺寸不断增大的趋势，然而扫描线与数据线的长度会随着LCD尺寸的增大而一同增长，使得增长的扫描线与数据线随长度而增加电阻值，因而产生信号延迟(RC Delay)的问题，所以需要一种具有低电阻率的材料来解决上述问题。

虽然铝(Al)金属与铝钕(AlNd)相比具有电阻率低，价格低廉的优点；但是传统铝(Al)金属制程在高温成膜时由于铝原子之间挤压应力过大容易产生小丘(hillock)生长的问题，进而容易诱发薄膜晶体管栅极和源极、汲极间短路的发生。

鉴于以上的问题，目前产业上希望能够获取一种薄膜晶体管阵列基板的制造方法，该制造方法既可以应用现有技术中低电阻率的材料，同时又能够克服此种材料在高温成膜时產生小丘(hillock)的问题。

发明内容

然本发明目的在提供一种薄膜晶体管阵列基板及其制造方法，其中位于薄膜晶体管阵列基板上的第一金属层具有至少三层铝薄膜结构，而且本发明三层铝薄膜结构与上述前案技术中所提及之铝钕(AlNd)形成的栅极相比较，本发明三层铝薄膜结构可具有较低的电阻率，并且可以有效的克服金属层高温成膜时诱发hillock生长的问题。

为了达到上述目的，本发明提供一种薄膜晶体管阵列基板，其包括有一基板，形成第一金属层于基板上，再于基板上形成绝缘层覆盖第一金属层，并于绝缘层上形成一半导体层，设置第二金属层于半导体层上部分区域，形成钝化层于第二金属层和半导体层并覆盖第二金属层和半导体层，透明电极层位于钝化层上并覆盖钝化层；其中该第一金属层为多层薄膜结构，其至少具有三层铝薄膜，该三层铝薄膜系为第一铝薄膜、第二铝薄膜及第三铝薄膜，其中该第二铝薄膜系覆盖在该第一铝薄膜上，且该第二铝薄膜夹置于该第一铝薄膜和第三铝薄膜之间。

本发明一实施例中提供一种薄膜晶体管阵列基板，其包括有一基板，形成第一金属层于基板上，再于基板上形成绝缘层覆盖第一金属层，并于绝缘层上形成一半导体层，设置第二金属层于半导体层上部分区域，形成钝化层于第二金属层和半导体层并覆盖第二金属层和半导体层，透明电极层位于钝化层上并覆盖钝化层；其中该第二金属层为多层薄膜结构，其至少具有三层铝薄膜。

本发明一实施例中提供一种薄膜晶体管阵列基板，其包括有一基板，形成第一金属层于基板上，再于基板上形成绝缘层覆盖第一金属层，并于绝缘层上形成一半导体层，设置第二金属层于半导体层上部分区域，形成钝化层于第二金属层和半导体层并覆盖第二金属层和半导体层，透明电极层位于钝化层上并覆盖钝化层；其中该第一金属层与第二金属层皆为为多层薄膜结构，其至少具有三层铝薄膜，该三层铝薄膜系为第一铝薄膜、第二铝薄膜及第三铝薄膜，其中该第二铝薄膜系覆盖在该第一铝薄膜上，且该第二铝薄膜夹置于该第一铝薄膜和第三铝薄膜之间。

为了达到上述的目的，本发明另提供一种薄膜晶体管阵列基板的制造方法，该薄膜晶体管阵列基板的制造方法包括：

先提供一基板，再于该基板上形成一第一金属层，接着于该第一金属层上形成一绝缘层且覆盖该第一金属层于该基板，再由一半导体层沉积於该绝缘层上，且於该半导体层與该绝缘层上沉积一第二金属层，接续于该绝缘层、该半导体层及第二金属层上形成一钝化层并由其覆盖，最后在该钝化层上形成一透明电极层；其中该第一金属层更包含有至少三层铝薄膜镀膜，其中先将一铝靶材及该基板置于一镀膜腔体中，在镀膜压力为0.03Pa～0.4Pa、镀膜功率不大于53kw、镀膜时间为不大于10s的时间下于该基板上沉积一第一铝薄膜，接续在镀膜压力为0.03Pa～0.4Pa、镀膜功率不大于85kw、镀膜时间不大于26s的时间下于该第一铝薄膜上沉积一第二铝薄膜，然后在镀膜压力为0.03Pa～0.4Pa、镀膜功率为不大于53kw、镀膜时间不大于12s的时间下于该第二铝薄膜上沉积一第三铝薄膜。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下，其中相同标号指示同样或相似的步骤。

附图说明

图1为现有技术薄膜晶体管阵列基板画素结构示意图；

图2为图1中沿A-A`方向的薄膜晶体管阵列基板具有Mo-AlNd结构的剖视图；

图3为本发明的薄膜晶体管阵列基板画素结构示意图；

图4a为图3中沿B-B`方向的薄膜晶体管阵列基板具有三层铝(Al)结构的剖视图；

图4b为图4a的局部放大图；

图5为本发明一实施例的薄膜晶体管阵列基板制造方法流程图；

图6a为图3中沿B-B`方向的薄膜晶体管阵列基板具有Mo-Al结构的剖视图；

图6b为图6a的局部放大图；

图7为本发明另一实施例的薄膜晶体管阵列基板制造方法流程图；

图8a为图3中沿B-B`方向的薄膜晶体管阵列基板具有Mo-Al-Mo结构的剖视图；

图8b为图8a的局部放大图；

图9为本发明另一实施例的薄膜晶体管阵列基板制造方法流程图。

图10a和图10b为铝薄膜扫描电子显微镜(SEM)的照片。

图11为第一金属层为单层铝薄膜和第一金属层为三层铝薄膜的扫描电子显微镜(SEM)照片。

具体实施方式

下面将参照附图更为全面地对本发明的优选实施例进行描述，在这些附图中示出了本发明的优选实施例。但是，本发明也可以以不同的形式实施，并且不应解释为仅限于在此阐述的实施例。然而，提供该些实施例的目的在于使本发明更加的详尽完整，并将本发明的范围充分传达给本领域的技术人员。

在附图中，为了清晰起见，层、膜和区域的厚度被放大显示。贯彻这些附图，相同的附图标记指代相同的元件。还应理解的是，当诸如层、膜、区域或者基板的元件被称作在另一元件“上”时，其可以直接在另一元件上，或者可以存在有插入元件。

下面，将参照附图详细地对根据本发明实施例的薄膜晶体管阵列基板及其制造方法进行描述，从而使得相关技术领域中的普通技术人员可以容易的实施本发明。

为使相关技术领域中的普通技术人员可以容易的实施本发明，请同时参照图3、4a及4b，其中图3为本发明的薄膜晶体管阵列基板画素结构示意图，图4a为图3中沿B-B`方向的薄膜晶体管阵列基板具有三层铝(Al)结构的剖视图，图4b为图4a的局部放大图。如图3所示，于基板30上，设置有扫描线32与数据线33且彼此相互垂直交叉排列，因此限定了画素结构31，画素电极34设置于画素结构31里，且该画素电极34通过薄膜晶体管35分别与扫描线32和数据线33相连接，其中薄膜晶体管35包括栅极351、源极352和漏极353，栅极351与扫描线32相连接，源极352与数据线33相连接，漏极353与画素电极34相连接。接续上述再同时参照图4a及图4b，其第一金属层41设置在基板40上，且栅极351和扫描线32皆由第一金属层41所形成，又其第一金属层41包含有三层铝薄膜，三层铝薄膜分别由第一铝薄膜411、第二铝薄膜412和第三铝薄膜413所组成，在此细部描述第一金属层41的各层薄膜之间的结构关系为：第一铝薄膜411系设置在基板40上，第二铝薄膜设412设置在第一铝薄膜411之上并覆盖第一铝薄膜411，第三铝薄膜413设置在第二铝薄膜412之上并覆盖第二铝薄膜412，其中第二铝薄膜412夹置于第一铝薄膜411与第三铝薄膜413之间，然第一铝薄膜411、第二层铝薄膜412和第三层铝薄膜413系采用不同的镀膜参数所形成，因此分别具有不同膜质；其中第一铝薄膜411和第三铝薄膜413采用低功率等镀膜参数，镀膜而成的铝薄膜表面较为光滑，其铝薄膜中铝金属晶粒之间的间隙很小，因此使其铝薄膜呈现为膜质致密的铝薄膜；第二铝薄膜412采用高功率等镀膜参数，镀膜而成的铝薄膜表面较为粗糙，其薄膜中铝金属晶粒之间间隙较大，因此使其铝薄膜呈现为膜质疏松的铝薄膜；续上，绝缘层42位于第一金属层41之上并覆盖基板40和第一金属层41，而半导体层43设置在绝缘层42上，第二金属层44位于半导体层43之上且部分覆盖半导体层43，其中源极352、漏极353和数据线33由第二金属层44所形成，钝化层45设置在第二金属层44之上，且该钝化层45具有一接触孔451暴露部分的第二金属层44，使得设置在钝化层45上的透明电极层46通过接触孔451与部分的第二金属层44相连接，其中画素电极34由透明电极层所46形成。

图5为本发明一实施例的薄膜晶体管阵列基板制造方法流程图，如图5所示，并请同时参照图3、4a和4b，该薄膜晶体管阵列基板的制造方法的流程如下列步骤：

首先提供一基板(S51)，将该基板与铝靶材设置于一镀膜腔体中，接着于该镀膜腔体内以磁控溅镀方式将铝靶材溅镀于基板上形成一第一金属层(S52)，然该第一金属层系由三层铝薄膜所组成，其三层铝薄膜系首先将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于53kw、镀膜时间为不大于10s的时间，再利用磁控溅镀方式将铝靶材溅镀于该基板上沉积一第一铝薄膜(S521)，接续再将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于85kw、镀膜时间不大于26s的时间，再利用磁控溅镀方式将铝靶材溅镀于该第一铝薄膜上沉积一第二铝薄膜(S522)，然后再将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率为不大于53kw、镀膜时间不大于12s的时间，再利用磁控溅镀方式将铝靶材溅镀于该第二铝薄膜上沉积一第三铝薄膜(S523)，完成以上作动后再经过制版工程及蝕刻工程对该三层铝薄膜进行涂抹、曝光、显影及蚀刻将该第一金属层形成出多条扫描线和栅极，其上制版工程主要包含涂抹(Coating)、曝光(Exposure)、显影(Development)等工程。

然后利用化学气相沉积的方法形成一绝缘层于该第一金属层上，并该绝缘层系将该第一金属层完全覆盖(S53)，接续再将半导体层沉积于该绝缘层上(S54)，然在该绝缘层和该半导体层沉积后，经过制版工程及蝕刻工程对该半导体层进行涂抹、曝光、显影及蚀刻形成薄膜晶体管的通道，其中该绝缘层的材料通常是氮化硅，也可以使用氧化硅和氮氧化硅等。

接着在该镀膜腔体内以磁控溅镀方式将铝靶材溅镀于绝缘层和半导体层上形成第二金属层(S55)，经过制版工程及蝕刻工程对该第二金属层进行涂抹、曝光、显影及蚀刻形成多条数据线和多个薄膜晶体管的源极和漏极；接续于该绝缘层、该半导体层及该第二金属层上形成一钝化层(S56)，对该钝化层进行蚀刻形成一接触孔，该接触孔暴露部分为该第二金属层的漏极部份；最后，在该钝化层上形成一透明电极层(S57)，并经过制版工程及蝕刻工程对该透明电极层进行涂抹、曝光、显影及蚀刻形成多个画素电极，其中该透明电极层的材料为氧化铟锡(ITO)或氧化铟锌(IZO)的一种，但也可以为其他透明导电材料。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之第一铝薄膜在镀膜腔体之镀膜控制参数设定为压力0.03Pa～0.4Pa、镀膜功率不大于53kw、镀膜时间不大于10s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第一铝薄膜于基板上，在此镀膜控制参数设定下可得到膜质致密的第一铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之该第二铝薄膜在镀膜腔体之镀膜控制参数设定为压力0.03Pa～0.4Pa、镀膜功率不大于85kw、镀膜时间不大于26s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第二铝薄膜于第一铝薄膜上，在此镀膜控制参数设定下可得到膜质疏松的第二铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之该第三铝薄膜在镀膜腔体之镀膜控制参数设定为压力0.03Pa～0.4Pa、镀膜功率为不大于53kw、镀膜时间不大于12s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第三铝薄膜于第二铝薄膜上，在此镀膜控制参数设定下可得到膜质致密的第三铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之该第一铝薄膜时，在镀膜控制参数中镀膜功率设定为30kw～53kw系最佳镀膜功率。在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之第二铝薄膜时，在镀膜控制参数中镀膜功率设定为50kw～85kw、镀膜时间设定为16s～26s系最佳镀膜功率及镀膜时间。

在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之第三铝薄膜时，在镀膜控制参数中镀膜功率设定为30kw～53kw、镀膜时间设定为2s～12s系最佳镀膜功率及镀膜时间。

图6a为图3中沿B-B`方向的薄膜晶体管阵列基板具有Mo-Al结构的剖视图，图6b为图6a的局部放大图。以下叙述说明请同时参照图3、6a、6b，其中如图3所示，于基板30上，设置有扫描线32与数据线33且彼此相互垂直交叉排列，因此限定了画素结构31，画素电极34设置于画素结构31里，且该画素电极34通过薄膜晶体管35分别与扫描线32和数据线33相连接，其中薄膜晶体管35包括栅极351、源极352和漏极353，栅极351与扫描线32相连接，源极352与数据线33相连接，漏极353与画素电极34相连接。接续上述再同时参照图6a和图6b，其第一金属层61设置在基板60上，且栅极351和扫描线32皆由第一金属层61所形成，又其第一金属层61包含有三层铝薄膜和一第一钼薄膜614，其中三层铝薄膜分别由第一铝薄膜611、第二铝薄膜612和第三铝薄膜613所组成，在此细部描述第一金属层61的各层薄膜之间的结构关系为：第一铝薄膜611系设置在基板60上，第二铝薄膜设612设置在第一铝薄膜611之上并覆盖第一铝薄膜611，第三铝薄膜613设置在第二铝薄膜612之上并覆盖第二铝薄膜612，最后再由该第一钼薄膜614设置在第三铝薄膜613之上并覆盖第三铝薄膜613，该第一钼薄膜614覆盖在该三层铝薄膜上形成一钼-铝结构，藉以加强第一金属层的密实度，以减少小丘(hillock)的产生，然第一铝薄膜611、第二层铝薄膜612和第三层铝薄膜613系采用不同的镀膜参数所形成，因此分别具有不同膜质；其中第一铝薄膜611和第三铝薄膜613采用低功率等镀膜参数，镀膜而成的铝薄膜表面较为光滑，其铝薄膜中铝金属晶粒之间的间隙很小，因此使其铝薄膜呈现为膜质致密的铝薄膜；第二铝薄膜612采用高功率等镀膜参数，镀膜而成的铝薄膜表面较为粗糙，其薄膜中铝金属晶粒之间间隙较大，因此使其铝薄膜呈现为膜质疏松的铝薄膜；续上，绝缘层62位于第一金属层61之上并覆盖基板60和第一金属层61，而半导体63层设置在绝缘层62上，第二金属层64位于半导体层63之上且部分覆盖半导体层63，其中源极352、漏极353和数据线33由第二金属层64所形成，钝化层65设置在第二金属层64之上，且该钝化层65具有一接触孔651暴露部分的第二金属层64，使得设置在钝化层65上的透明电极层66通过接触孔651与部分的第二金属层64相连接，其中画素电极34由透明电极层所66形成。

图7为本发明另一实施例的薄膜晶体管阵列基板制造方法流程图。如图7所示，并请同时参照图3、6a和6b，该薄膜晶体管阵列基板的制造方法的流程如下列步骤：

首先提供一基板(S71)，将该基板与铝靶材设置于一镀膜腔体中，接着于该镀膜腔体内以磁控溅镀方式将铝靶材溅镀于基板上形成一第一金属层(S72)，然该第一金属层系由三层铝薄膜及一层钼薄膜所组成，其三层铝薄膜及一第一钼薄膜系首先将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于53kw、镀膜时间为不大于10s的时间，再利用磁控溅镀方式将铝靶材溅镀于该基板上沉积一第一铝薄膜(S721)，接续再将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于85kw、镀膜时间不大于26s的时间，再利用磁控溅镀方式将铝靶材溅镀于该第一铝薄膜上沉积一第二铝薄膜(S722)，然后再将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率为不大于53kw、镀膜时间不大于12s的时间，再利用磁控溅镀方式将铝靶材溅镀于该第二铝薄膜上沉积一第三铝薄膜(S723)，再于第三铝薄膜上沉积一第一钼薄膜(S724)，完成以上作动后再经过制版工程及蝕刻工程对该三层铝薄膜和第一钼薄膜进行涂抹、曝光，、显影及蚀刻将该第一金属层形成出多条扫描线和栅极，其上制版工程主要包含涂抹(Coating)、曝光(Exposure)、显影(Development)等工程。

然后利用化学气相沉积的方法连续形成一绝缘层于该第一金属层上，并该绝缘层系将该第一金属层完全覆盖(S73)，接续再将半导体层沉积于该绝缘层上(S74)，然在该绝缘层和该半导体层沉积后，经过制版工程及蝕刻工程对该半导体层进行涂抹、曝光、显影及蚀刻形成薄膜晶体管的通道，其中该绝缘层的材料通常是氮化硅，也可以使用氧化硅和氮氧化硅等。

接着在该镀膜腔体内以磁控溅镀方式将铝靶材溅镀于绝缘层和半导体层上形成第二金属层(S75)，经过制版工程及蝕刻工程对该第二金属层进行涂抹、曝光、显影及蚀刻形成多条数据线和多个薄膜晶体管的源极和漏极；接续于该绝缘层、该半导体层及该第二金属层上形成一钝化层(S76)，对该钝化层进行干蚀刻形成接触孔，该接触孔暴露部分为该第二金属层的漏极部分；最后，在该钝化层上形成一透明电极层(S77)，并经过制版工程及蝕刻工程对该透明电极层进行涂抹、曝光、显影及蚀刻形成多个画素电极，其中该透明电极层的材料为氧化铟锡(ITO)或氧化铟锌(IZO)的一种，但也可以为其他透明导电材料。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之第一铝薄膜在镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于53kw、镀膜时间不大于10s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第一铝薄膜于基板上，在此镀膜控制参数设定下可得到膜质致密的第一铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之该第二铝薄膜在镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于85kw、镀膜时间不大于26s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第二铝薄膜于第一铝薄膜上，在此镀膜控制参数设定下可得到膜质疏松的第二铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之该第三铝薄膜在镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率为不大于53kw、镀膜时间不大于12s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第三铝薄膜于第二铝薄膜上，在此镀膜控制参数设定下可得到膜质致密的第三铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之该第一铝薄膜时，在镀膜控制参数中镀膜功率设定为30kw～53kw系最佳镀膜功率。在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之第二铝薄膜时，在镀膜控制参数中镀膜功率设定为50kw～85kw、镀膜时间设定为16s～26s系最佳镀膜功率及镀膜时间。

在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之第三铝薄膜时，在镀膜控制参数中镀膜功率设定为30kw～53kw、镀膜时间设定为2s～12s系最佳镀膜功率及镀膜时间。

本发明的薄膜晶体管阵列基板及其制造方法，其中上述该第一钼薄膜也可以为钼合金或其它材料所取代；且本发明的薄膜晶体管阵列基板及其制造方法，其中该第一钼薄膜覆盖在三层铝薄膜之上，不但可以缓解三层铝薄膜经高温后产生hillock，而且可以防止三层铝薄膜与绝缘层之间相互扩散。

图8a为图3中沿B-B`方向的薄膜晶体管阵列基板具有Mo-Al-Mo结构的剖视图，图8b为图8a的局部放大图。以下叙述说明请同时参照图3、8a和图8b，如图3所示，于基板30上，设置有扫描线32与数据线33且彼此相互垂直交叉排列，因此限定了画素结构31，画素电极34设置于画素结构31里，且该画素电极34通过薄膜晶体管35分别与扫描线32和数据线33相连接，其中薄膜晶体管35包括栅极351、源极352和漏极353，栅极351与扫描线32相连接，源极352与数据线33相连接，漏极353与画素电极34相连接。接续上述再同时参照图8a及图8b，其第一金属层81设置在基板80上(图上未标示)，且栅极351和扫描线32皆由第一金属层81所形成，又其第一金属层81包含有三层铝薄膜、第一钼薄膜815和第二钼薄膜811，三层铝薄膜分别由第一铝薄膜812、第二铝薄膜813和第三铝薄膜814所组成，在此细部描述第一金属层81的各层薄膜之间的结构关系为：第二钼薄膜811系设置在基板80上，第一铝薄膜设812设置在第二钼薄膜811之上并覆盖第二钼铝薄膜811，第二铝薄膜813设置在第一铝薄膜812之上并覆盖第一铝薄膜812，第三铝薄膜814设置在第二铝薄膜813之上并覆盖第二铝薄膜813，最后再由该第一钼薄膜815设置在第三铝薄膜814之上并覆盖第三铝薄膜814，该三层铝薄膜夹置于该第一钼薄膜815和第二钼薄膜811其之间，形成一钼-铝-钼结构，藉以加强第一金属层的密实度，以减少小丘(hillock)的产生。然第一铝薄膜812、第二层铝薄膜813和第三层铝薄膜814系采用不同的镀膜参数所形成，因此分别具有不同膜质；其中第一铝薄膜812和第三铝薄膜814采用低功率等镀膜参数，镀膜而成的铝薄膜表面较为光滑，其铝薄膜中铝金属晶粒之间的间隙很小，因此使其铝薄膜呈现为膜质致密的铝薄膜；第二铝薄膜813采用高功率等镀膜参数，镀膜而成的铝薄膜表面较为粗糙，其薄膜中铝金属晶粒之间间隙较大，因此使其铝薄膜呈现为膜质疏松的铝薄膜；续上，绝缘层82于第一金属层41之上并覆盖基板80和第一金属层81，而半导体层83设置在绝缘层82上，第二金属层84位于半导体层83之上且部分覆盖半导体层83，其中源极352、漏极353和数据线33由第二金属层84所形成，钝化层85设置在第二金属层84之上，且该钝化层85具有一接触孔851暴露部分的第二金属层84，使得设置在钝化层85上的透明电极层86通过接触孔851与部分的第二金属层84相连接，其中画素电极34由透明电极层所86形成。

图9为本发明另一实施例的薄膜晶体管阵列基板制造方法流程图。如图9所示，并请请同时参照图3、8a和8b，该薄膜晶体管阵列基板的制造方法的流程包括以下步骤：

首先提供一基板(S91)，并将该基板与铝靶材设置于一镀膜腔体中，接着于该镀膜腔体内以磁控溅镀方式将铝靶材溅镀于基板上形成一第一金属层(S92)，然该第一金属层系由三层铝薄膜、第一层钼薄膜和第二钼薄膜所组成，其三层铝薄膜、第一层钼薄膜和第二钼薄膜系首先沉积一第二钼薄膜于基板上(S921)，然后将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于53kw、镀膜时间为不大于10s的时间，再利用磁控溅镀方式将铝靶材溅镀于该第二钼薄膜上沉积一第一铝薄膜(S922)，接续再将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于85kw、镀膜时间不大于26s的时间，再利用磁控溅镀方式将铝靶材溅镀于该第一铝薄膜上沉积并覆盖一第二铝薄膜(S923)，然后再将该镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率为不大于53kw、镀膜时间不大于12s的时间，再利用磁控溅镀方式将铝靶材溅镀于该第二铝薄膜上沉积并覆盖一第三铝薄膜(S924)，再于第三铝薄膜上沉积一第一钼薄膜(S925)，完成以上作动后再经过制版工程及蝕刻工程对该三层铝薄膜、第一钼薄膜和第二钼薄膜进行涂抹、曝光，、显影及蚀刻将该第一金属层形成出多条扫描线和栅极，其上制版工程主要包含涂抹(Coating)、曝光(Exposure)、显影(Development)等工程。

然后利用化学气相沉积的方法连续形成一绝缘层于该第一金属层上，并该绝缘层系将该第一金属层完全覆盖(S93)，接续再将半导体层沉积于该绝缘层上(S94)，然在该绝缘层和该半导体层沉积后，经过制版工程及蝕刻工程对该半导体层进行涂抹、曝光、显影及蚀刻形成薄膜晶体管的通道，其中该绝缘层的材料通常是氮化硅，也可以使用氧化硅和氮氧化硅等。

接着在该镀膜腔体内以磁控溅镀方式将铝靶材溅镀于绝缘层和半导体层上形成第二金属层(S95)，经过制版工程及蝕刻工程对该第二金属层进行涂抹、曝光、显影及蚀刻形成多条数据线和多个薄膜晶体管的源极和漏极；接续于该绝缘层、该半导体层及该第二金属层上形成一钝化层(S96)，对该钝化层进行干蚀刻形成接触孔，该接触孔暴露部分为该第二金属层的漏极部分；最后，在该钝化层上形成一透明电极层(S97)，并经过制版工程及蝕刻工程对该透明电极层进行涂抹、曝光、显影及蚀刻形成多个画素电极，其中该透明电极层的材料为氧化铟锡(ITO)或氧化铟锌(IZO)的一种，但也可以为其他透明导电材料。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之第一铝薄膜在镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于53kw、镀膜时间不大于10s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第一铝薄膜于第二钼薄膜上，在此镀膜控制参数设定下可得到膜质致密的第一铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之该第二铝薄膜在镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率不大于85kw、镀膜时间不大于26s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第二铝薄膜于第一铝薄膜上，在此镀膜控制参数设定下可得到膜质疏松的第二铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中该第一金属层系由三层铝薄膜所组成，其三层铝薄膜之该第三铝薄膜在镀膜腔体之镀膜控制参数设定为镀膜压力0.03Pa～0.4Pa、镀膜功率为不大于53kw、镀膜时间不大于12s的时间，再利用磁控溅镀方式将铝靶材溅镀沉积出该第三铝薄膜于第二铝薄膜上，在此镀膜控制参数设定下可得到膜质致密的第三铝薄膜。

在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之该第一铝薄膜时，在镀膜控制参数中镀膜功率设定为30kw～53kw系最佳镀膜功率。在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之第二铝薄膜时，在镀膜控制参数中镀膜功率设定为50kw～85kw、镀膜时间设定为16s～26s系最佳镀膜功率及镀膜时间。

在上述薄膜晶体管阵列基板的制造方法中，其中形成第一金属层之第三铝薄膜时，在镀膜控制参数中镀膜功率设定为30kw～53kw、镀膜时间设定为2s～12s系最佳镀膜功率及镀膜时间。

本发明的薄膜晶体管阵列基板及其制造方法，其中上述该第一钼薄膜和第二钼薄膜也可以为钼合金或其它材料所取代；且本发明的薄膜晶体管阵列基板及其制造方法，其中该第一钼薄膜覆盖在三层铝薄膜之上，不但可以缓解三层铝薄膜经高温后产生hillock，而且可以防止三层铝薄膜与绝缘层之间相互扩散。

综合本发明的上述实施例可以知道，本发明薄膜晶体管阵列基板及其制造方法中其第一金属层包括三层铝薄膜的结构，由于第一铝薄膜和第三铝薄膜采用低功率等镀膜参数，镀膜而成的铝薄膜表面较为光滑，其铝薄膜中铝金属晶粒之间的间隙很小，第二铝薄膜采用高功率等镀膜参数，镀膜而成的铝薄膜表面较为粗糙，其薄膜中铝金属晶粒之间间隙较大，这种晶粒之间间隙的不同能够给予高温时产生的应力释放的空间，从而可以克有效的抑制hillock的产生，并且铝(Al)金属与铝钕(AlNd)相比较具有较低的电阻率，因此本发明能够提高液晶显示器的质量，获得更好的画面显示效果。

图10a和图10b为铝薄膜扫描电子显微镜(SEM)的照片，示出了在不同镀膜功率下镀出的铝薄膜的情况。图10a为镀膜功率为40kw，镀膜压力为0.1Pa下镀出的铝薄膜的扫描电子显微镜照片，图10b为镀膜功率为65kw～70kw，镀膜压力为0.1Pa下镀出的铝薄膜的扫描电子显微镜照片，可以看出40kw镀膜功率下镀出的镀膜而成的铝薄膜表面较为光滑，其铝薄膜中铝金属晶粒之间的间隙很小，因此使其铝薄膜呈现为膜质致密的铝薄膜；65kw～70kw镀膜功率下镀出的铝薄膜表面较为粗糙，其薄膜中铝金属晶粒之间间隙较大，因此使其铝薄膜呈现为膜质疏松的铝薄膜。

图11为第一金属层为单层铝薄膜和第一金属层为三层铝薄膜的扫描电子显微镜(SEM)照片。其中样品1为第一金属层为单层铝薄膜采用70KW、0.1Pa的镀膜参数一次性镀膜完成，经360℃、8m和230℃、60m两次退火(Anneal)后的扫描电子显微镜(SEM)的照片；样品2为第一金属层为三层铝薄膜采用本发明的三层镀膜法镀膜完成，经360℃、8m和230℃、60m两次退火(Anneal)后的扫描电子显微镜(SEM)的照片；可以明显的发现，样品1退火后有hillock产生，而样品2退火后则无hillock产生。

本发明的另一实施例薄膜晶体管阵列基板及其制造方法中，第二金属层包括第三钼薄膜、第四钼薄膜和三层铝薄膜的结构，其中三层铝薄膜的结构和上述实施例中第一金属层的三层铝薄膜结构相同，第三钼薄膜设置在该半导体层上，第四钼薄膜覆盖在该三层铝薄膜上，三层铝薄膜夹置于该第三钼薄膜和第四钼薄膜之间，形成一钼-铝-钼结构，藉以加强第二金属层的密实度，以减少小丘(hillock)的产生。

本发明的另一实施例薄膜晶体管阵列基板的制造方法中，其中形成第二金属层的方法与上述一实施例中具有钼-铝-钼结构的第一金属层的形成方法一样，在此不再赘述。

本发明薄膜晶体管阵列基板及其制造方法中其第二金属层包括三层铝薄膜的结构，由于采用三层铝薄膜采用的镀膜功率等镀膜参数不同，采用低镀膜功率等镀膜参数镀出的膜膜面较光滑，晶粒之间的间隙很小，采用高镀膜功率等镀膜参数镀出的膜膜面较粗糙，晶粒之间间隙较大，这种晶粒之间间隙的不同能够给予高温时产生的应力释放的空间，从而可以克有效的抑制hillock的产生，并且铝(Al)金属与铝钕(AlNd)相比较具有较低的电阻率，因此本发明能够提高液晶显示器的质量，获得更好的画面显示效果。

当然在本发明的薄膜晶体管阵列基板及其制造方法中，第一金属层和第二金属层可以同时设置为多层薄膜结构，且其至少具有三层铝薄膜；制造具有至少三层铝薄膜的第一金属层和第二金属层的方法在上述实施例中已经详细揭露，在此不再进行赘述。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (14)

1.一种薄膜晶体管阵列基板，其包括有一基板，形成一第一金属层于该基板上，再于该基板上形成一绝缘层覆盖该第一金属层，并于该绝缘层上形成一半导体层，一第二金属层形成于该半导体层上部分区域，并由一钝化层覆盖该第二金属层及该半导体层，一透明电极层在该钝化层上形成并覆盖，其特征在于：

该第一金属层为多层薄膜结构，其至少具有三层铝薄膜，该三层铝薄膜系为第一铝薄膜、第二铝薄膜及第三铝薄膜，其中该第二铝薄膜系覆盖在该第一铝薄膜上，且该第二铝薄膜夹置于该第一铝薄膜和第三铝薄膜之间。

2.如权利要求1所述的薄膜晶体管阵列基板，其中该三层铝薄膜之该第一铝薄膜和该第三铝薄膜为膜质致密的铝薄膜。

3.如权利要求1所述的薄膜晶体管阵列基板，其中该三层铝薄膜之该第二铝薄膜为膜质疏松的铝薄膜。

4.如权利要求1所述的薄膜晶体管阵列基板，其中该第一金属层更包括该一第一钼薄膜，其覆盖在该三层铝薄膜上形成一钼-铝结构，藉以加强第一金属层的密实度，以减少小丘(hillock)的产生。

5.如权利要求1所述的薄膜晶体管阵列基板，其中该第一金属层更包括一第一钼薄膜和一第二钼薄膜两层钼薄膜，该第二钼薄膜覆盖该基板上，该第一钼薄膜覆盖在该三层铝薄膜上，且该三层铝薄膜夹置于该第一钼薄膜和第二钼薄膜之间，形成一钼-铝-钼结构，藉以加强第一金属层的密实度，以减少小丘(hillock)的产生。

6.如权利要求1所述的薄膜晶体管阵列基板，其中该第二金属层包括一第三钼薄膜、一第四钼薄膜和一三层铝薄膜，该第三钼薄膜覆盖该半导体层上，该第四钼薄膜覆盖在该三层铝薄膜上，且该三层铝薄膜夹置于该第三钼薄膜和该第四钼薄膜之间，形成一钼-铝-钼结构，藉以加强第二金属层的密实度，以减少小丘(hillock)的产生。

7.一种薄膜晶体管阵列基板的制造方法，其包括：

先提供一基板，再于该基板上形成一第一金属层，接着于该第一金属层上形成一绝缘层并覆盖该第一金属层于该基板，再由一半导体层沉积於该绝缘层上，且於该半导体层與该绝缘层上沉积一第二金属层，接续于该绝缘层、该半导体层及第二金属层上形成一钝化层并由其覆盖，最后在该钝化层上形成一透明电极层，其特征在于：

该第一金属层更包含有至少三层铝薄膜镀膜，其中先将一铝靶材及该基板置于一镀膜腔体中，在镀膜压力为0.03Pa～0.4Pa、镀膜功率不大于53kw、镀膜时间为不大于10s的时间下于该基板上沉积一第一铝薄膜，接续在镀膜压力为0.03Pa～0.4Pa、镀膜功率不大于85kw、镀膜时间不大于26s的时间下于该第一铝薄膜上沉积一第二铝薄膜，然后在镀膜压力为0.03Pa～0.4Pa、镀膜功率为不大于53kw、镀膜时间不大于12s的时间下于该第二铝薄膜上沉积一第三铝薄膜。

8.如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中沉积该第一铝薄膜的镀膜功率为30kw～53kw、镀膜时间为2s～10s。

9.如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中沉积该第二铝薄膜的镀膜功率为50kw～85kw、镀膜时间16s～26s。

10.如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中沉积该第三铝薄膜的镀膜功率为30kw～53kw、镀膜时间2s～12s。

11.如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中该三层铝薄膜之该第一铝薄膜和该第三铝薄膜为膜质致密的铝薄膜。

12.如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中该三层铝薄膜之该第二铝薄膜为膜质疏松的铝薄膜。

13.如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中该第一金属层更包括一第一钼薄膜，该第一钼薄膜系在三层铝薄膜形成后沉积于该三层铝薄膜之该第三铝薄膜上。

14.如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中该第一金属层更包括一第一钼薄膜和一第二钼薄膜两层钼薄膜，在该三层铝薄膜之前沉积该第二钼薄膜，在该三层铝薄膜之后沉积该第一钼薄膜于该三层铝薄膜之该第三铝薄膜上。

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