WO2015024337A1 - 阵列基板及其制作方法和显示装置 - Google Patents

阵列基板及其制作方法和显示装置 Download PDF

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WO2015024337A1
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metal
layer
array substrate
forming
electrode
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PCT/CN2013/089350
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李登涛
郑在纹
郑载润
崔大永
王世凯
金童燮
耿军
吕世伟
Original Assignee
京东方科技集团股份有限公司
合肥鑫晟光电科技有限公司
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Definitions

  • the present invention relates to the field of display technologies, and in particular to an array substrate, a method for fabricating the same, and a display device.
  • display technologies and in particular to an array substrate, a method for fabricating the same, and a display device.
  • the performance of a thin film transistor determines the display quality of a liquid crystal display.
  • the conventional TFT array substrate generally includes a substrate substrate, a common electrode, a gate electrode, a gate insulating layer, a semiconductor layer, an ohmic contact layer, a source electrode, and a drain.
  • the pole electrode, the passivation layer and the pixel electrode, wherein the gate electrode, the source electrode and the drain electrode are generally prepared by using a metal material having good conductivity.
  • a metal electrode can be prepared by using Cu or a Cu alloy, but Cu is a metal that is easily oxidized.
  • the oxide causes an increase in the impedance of the metal electrode and a decrease in the electrical conductivity; and also causes the surface of the metal electrode to be rough, which tends to cause the insulating layer covering the metal electrode to fall off, which seriously affects the performance of the TFT, thereby causing the display to fail to display properly.
  • Metal electrodes are prepared using other metals such as silver, aluminum or alloys, and there are also problems in that metal electrodes are easily oxidized, which affects the performance of the TFT.
  • the technical problem to be solved by the present invention is to provide an array substrate, a manufacturing method thereof and a display device.
  • the method for fabricating the array substrate of the present invention can remove the metal oxide on the surface of the metal layer and improve the performance of the TFT.
  • the technical solution provided by the embodiment of the present invention is as follows:
  • a method of fabricating an array substrate comprising: forming a metal layer on a substrate, and removing a metal oxide on a surface of the metal layer by a cleaning process.
  • the cleaning process includes removing the metal oxide layer on the surface of the metal layer by cleaning the substrate on which the metal layer is formed by using an organic acid or an ethanolamine solution, in the above scheme, The cleaning process is carried out for 30 seconds in an environment of 25 to 40 Torr.
  • the metal layer is a metal pattern formed by patterning a metal thin film.
  • the metal pattern includes a gate electrode and/or a source/drain electrode.
  • the method includes:
  • the metal oxide including the surface of the metal pattern of the gate electrode is removed by a cleaning process.
  • the method includes:
  • the metal oxide of the surface of the metal pattern including the source and drain electrodes is removed by a cleaning process.
  • the method includes: forming a first transparent conductive layer and a first metal film on the base substrate;
  • Removing a metal oxide including a surface of the first metal pattern of the gate electrode by a cleaning process comprising forming a gate insulating layer, a semiconductor layer, an ohmic etching layer, and a second metal thin film,
  • the metal layer is made of at least one of Cu, V Ru, Au, Ag, Mo, Cr, Al, Ta, and W.
  • the embodiment of the invention further provides an array substrate, wherein the array substrate is fabricated by the above manufacturing method, and the surface of the metal layer of the array substrate is not covered with a metal oxide.
  • the metal layer of the array substrate includes a gate layer and/or a source/drain layer of the thin film transistor.
  • Embodiments of the present invention also provide a display device including the array substrate as described above.
  • the metal oxide on the surface of the metal layer is removed by a cleaning process, so that the problem that the metal oxide affects the electrical conductivity of the metal layer does not occur, and the metal layer can have a smooth surface to cover
  • the insulating layer on the metal layer is not easily peeled off, thereby ensuring the performance of the TFT and the normal display of the display.
  • FIG. 1 is a partial structural schematic view of a prior art array substrate
  • FIG. 3 is a flow chart of a method for fabricating an array substrate according to an embodiment of the present invention.
  • FIG. 4 is a schematic partial structural view of an array substrate according to an embodiment of the present invention.
  • the metal oxide formed on the surface of the metal electrode causes an increase in the impedance of the metal electrode, and the electrical conductivity is degraded; and the surface of the metal electrode is rough, which is likely to be caused to cover the metal electrode.
  • the embodiment of the present invention provides an array substrate, a manufacturing method thereof, and a display device.
  • the embodiment of the present invention provides an array substrate, a method for fabricating the same, and a display device.
  • the method for fabricating the array substrate provided by the embodiment of the invention can remove the metal oxide on the surface of the metal layer and improve the performance of the TFT.
  • Embodiments of the present invention provide a method for fabricating an array substrate, including: forming gold on a substrate a genus layer that removes metal oxides on the surface of the metal layer.
  • the substrate may be a substrate on which no other film layer is formed, or a substrate on which another film layer has been formed.
  • the metal layer includes elemental metals and alloys, and the metal layer is not only a metal electrode but also a signal line formed simultaneously with the metal electrode, such as a gate line and a data line.
  • Metal layer can be composed of
  • the metal oxide on the surface of the metal layer is removed by a cleaning process, so that the problem that the metal oxide affects the electrical conductivity of the metal layer does not occur, and the metal layer can be
  • the smooth surface makes the insulating layer covering the metal layer not easy to fall off, thereby ensuring the performance of the TFT and the normal display of the display.
  • the metal oxide on the surface of the metal layer may be removed by a cleaning process of cleaning the substrate on which the metal layer is formed by using an organic acid or an ethanolamine solution to remove the metal oxide on the surface of the metal layer.
  • the cleaning agent used in the cleaning process has no influence on the metal layer, and the metal oxide can be completely removed within a certain period of time without affecting the tact time of the process.
  • the substrate on which the metal layer is formed may be washed with an organic acid or an ethanolamine solution for 30 seconds or more in an environment of 25 to 40 Torr.
  • the substrate can be cleaned at room temperature.
  • the organic acid forms a complex with the metal ions in the metal oxide to dissolve and remove the metal oxide.
  • a layer of copper oxide is formed on the surface of the metal layer to affect the electrical conductivity of the metal layer.
  • the substrate is cleaned with a copper oxide cleaning agent to remove copper oxide on the surface of Cu.
  • the metal layer may be a metal thin film or a metal pattern formed by patterning a metal thin film.
  • the metal pattern includes a gate electrode, a source electrode, a drain electrode, a gate line, a data line, a common electrode, and the like.
  • the metal pattern includes a gate electrode and/or a source/drain electrode.
  • the manufacturing method specifically includes:
  • the metal oxide including the surface of the metal pattern of the gate electrode is removed by a cleaning process.
  • the manufacturing method specifically includes: Forming a metal film
  • the metal oxide of the surface of the metal pattern including the source and drain electrodes is removed by a cleaning process.
  • the manufacturing method specifically includes: forming a first transparent conductive layer and a first metal film on the base substrate;
  • first transparent conductive layer pattern including a common electrode, a first metal pattern including a gate electrode by one patterning process
  • Removing a metal oxide including a surface of the first metal pattern of the gate electrode by a cleaning process comprising forming a gate insulating layer, a semiconductor layer, an ohmic etching layer, and a second metal film;
  • the technical solution of the present invention is applicable to various array substrates, including a bottom gate array substrate, a top gate array substrate, a TN (twisted nematic) array substrate, a VA (vertical alignment) array substrate, and an IPS (coplanar) Switch) array substrate, FFS (Fringe Field Switch) type array substrate, ADS (Advanced Super Dimensional Field Switch) type array substrate.
  • the embodiment of the present invention further provides an array substrate fabricated by the above method, wherein a surface of the metal layer of the array substrate is not covered with a metal oxide.
  • the metal oxide on the surface of the metal layer is removed, so that the problem that the metal oxide affects the electrical conductivity of the metal layer does not occur, and the metal layer can have a smooth surface to make the insulation covering the metal layer.
  • the layer is not easily peeled off, thereby ensuring the performance of the TFT and the normal display of the display.
  • Embodiments of the present invention also provide a display device including the array substrate as described above.
  • the structure of the array substrate is the same as the above embodiment, and details are not described herein again.
  • the structure of other parts of the display device can refer to the prior art, which will not be described in detail herein.
  • the display device can be: liquid crystal Products or parts with any display function, such as panels, electronic paper, LCD TVs, LCD monitors, digital photo frames, mobile phones, and tablets.
  • the TFTiCD can be classified into a vertical electric field and a horizontal electric field according to the direction of the electric field driving the liquid crystal.
  • the vertical electric field type such as the commonly used TN mode, requires the formation of a pixel electrode on the TFT substrate to form a common electrode on the color filter substrate; and the horizontal electric field type such as IPS mode, FFS mode, and ADS mode requires simultaneous formation of a pixel electrode on the TFT substrate.
  • the common electrode for the above different types of array substrates, it is necessary to form a metal layer on the array substrate, but after forming the metal layer, it is difficult to avoid the metal oxide surface from being oxidized to affect the TFT performance.
  • the present invention provides a method for fabricating an array substrate. After forming a metal layer, removing a metal under the surface of the metal layer, a horizontal electric field type array substrate is taken as an example, and the array of the present invention is combined with a specific embodiment. The method of making the substrate is described in detail:
  • FIG. 1 is a partial schematic view showing a conventional horizontal electric field type array substrate
  • FIG. 2 is a schematic diagram showing a production process of a horizontal electric field type array substrate as follows:
  • Ml Prepare the common electrode away from the first patterning process, including the following steps:
  • Step SI 01 depositing a first transparent conductive layer on the substrate, wherein the first transparent conductive layer may be ITO or IZO;
  • Step SI 02 coating a photoresist on the first transparent conductive layer, and performing mask exposure on the first transparent conductive layer coated with the photoresist;
  • Step SI 03 etching the common electrode after development
  • Step S104 stripping the photoresist on the common electrode to form a pattern of the common electrode;
  • Step SI05 annealing the substrate on which the common electrode is formed, and converting the amorphous ITO into crystalline ITO.
  • ⁇ 2 Prepare the gate electrode by the second patterning process, including the following steps:
  • Step S20h depositing a gate metal layer on the substrate passing through the MI, wherein the gate metal layer may be
  • Step S202 coating a photoresist on the gate metal layer, and performing mask exposure on the gate metal layer coated with the photoresist;
  • Step S203 performing etching of the gate electrode and the gate line after development; Step S204: stripping the photoresist on the gate electrode and the gate line to form a pattern of the gate electrode and the gate line.
  • Step S301 sequentially depositing a gate insulating layer, a semiconductor layer, an ohmic contact layer, and a source/drain metal layer on the substrate passing through M2, wherein the source and drain are
  • the metal layer can be composed of Cu, Pt, Ru, Au, Ag, Mo,
  • Step S302 coating a photoresist on the source/drain metal layer, and performing mask exposure on the source/drain metal layer coated with the photoresist;
  • Step S303 performing etching of the pattern of the semiconductor layer, the pattern of the ohmic contact layer, the source electrode, the drain electrode, and the data line after development;
  • Step S304 stripping the source electrode, the drain electrode and the photoresist on the data line to form a pattern of the source electrode, the drain electrode and the data line.
  • the pattern of the passivation layer is prepared by the fourth patterning process, including the following steps:
  • Step S40h depositing a passivation layer on the substrate passing through M3, wherein the passivation layer may be silicon nitride;
  • Step S402 coating a photoresist on the passivation layer, and performing mask exposure on the photoresist layer coated with the photoresist;
  • Step S403 performing etching of the passivation layer after development
  • Step S404 peeling off the photoresist on the passivation layer to form a pattern including a passivation layer having via holes.
  • Step S501 depositing a second transparent conductive layer on the substrate passing through the M4, wherein the second transparent conductive layer may be made of ITO or IZO;
  • Step S502 coating a photoresist on the second transparent conductive layer, and performing mask exposure on the second transparent conductive layer coated with the photoresist;
  • Step S503 performing etching of the second transparent conductive layer after development
  • Step S504 peeling off the photoresist on the second transparent conductive layer to form a pattern of the pixel electrode, and the pixel electrode is connected to the drain electrode through the via hole.
  • the existing horizontal electric field type array substrate is fabricated by five patterning processes, and the process is relatively complicated; and the gate electrode is made of metal such as ffi Cu, P Ru, Au, Ag, Mo, Cr, Ai, Ta and W. , source and drain electrodes, easy to form metal oxide on the gate electrode, source electrode and drain electrode The compound affects the performance of the TFT.
  • a metal oxide is formed on the outside of the gate electrode, the impedance of the gate electrode is increased, the electrical properties are lowered, and the surface of the gate electrode is rough, and the adhesion of the gate insulating layer is poor and falls off, resulting in a short circuit phenomenon; if the source electrode and the drain electrode are external The formation of a metal oxide causes an increase in the contact resistance between the source electrode and the drain electrode, affecting the transfer of the signal, and at the same time, the adhesion of the passivation layer is poor and the pixel electrode is broken.
  • the embodiment of the present invention provides a method for fabricating an array substrate. As shown in FIG. 3, the embodiment specifically includes the following steps:
  • Step 101 ′ providing a substrate, and depositing a first transparent conductive layer on the substrate; wherein the substrate can be a glass substrate Or quartz substrate.
  • the first transparent conductive layer having a thickness of 300A to 600A may be deposited by magnetron sputtering, thermal evaporation or other film forming methods, and the first transparent conductive layer may be indium tin oxide (yttrium) or indium zinc oxide (yttrium).
  • the first transparent conductive layer having a thickness of 300A to 600A may be deposited by magnetron sputtering, thermal evaporation or other film forming methods, and the first transparent conductive layer may be indium tin oxide (yttrium) or indium zinc oxide (yttrium).
  • yttrium indium tin oxide
  • yttrium indium zinc oxide
  • Step 102' depositing a gate metal layer
  • a gate metal layer may be deposited on the substrate by sputtering or thermal evaporation, and the gate metal layer is made of a metal having good conductivity, and may be Cii, Pt, Ru, ⁇ , Ag, Mo, Cr, At least one of Ai, and , preferably, Cu may be used as the gate metal layer;
  • Step 103 coating a photoresist on the gate metal layer, and performing mask exposure on the gate metal layer coated with the photoresist;
  • exposure is performed using a Half Tone Mask.
  • Step 104' etching the common electrode 1 and the gate electrode 2 after development
  • the photoresist at the gate line is completely exposed, the pixel region is partially exposed, the first gate metal layer etching is performed, and the first first transparent conductive layer is etched to form the gate line and the common electrode, and then the light is removed. After the etched ash is formed, the gate metal layer is exposed, and the second gate metal layer is etched to form a common electrode, a gate electrode, and a gate line;
  • Step 105' stripping the photoresist remaining on the gate electrode, the gate line and the common electrode;
  • Step 106' performing an annealing process to convert the amorphous ITO constituting the common electrode into crystalline ITO;
  • Step 107' Remove the metal oxide on the gate electrode and the gate line.
  • the gate electrode and the gate line are mostly made of easily oxidizable metal, such as Cii, after annealing.
  • a layer of metal oxide is easily formed on the surface of the gate electrode and the gate line, which affects the performance of the TFT.
  • the cleaning process is added to remove the metal oxide on the gate electrode and the gate line.
  • the substrate may be cleaned by a cleaning agent, and the cleaning agent has no influence on the metal forming the gate electrode and the gate line. , and ensure that the metal oxide can be completely removed within a certain period of time without affecting the tact time of the process.
  • the substrate can be cleaned with a copper oxide cleaning agent to remove copper oxide from the gate electrode and the surface of the gate line.
  • Step S201' sequentially depositing the gate insulating layer 3, the semiconductor layer 4, the ohmic contact layer 5, and the source on the substrate passing through M1 Leaking metal layer;
  • a plasma enhanced chemical vapor deposition (PECVD) method may be used to deposit a gate insulating layer material having a thickness of 300 A to 800 A on a substrate of M1, wherein the gate insulating layer material may be an oxide, Nitride or oxynitride, specifically, the gate insulating layer may be selected from silicon nitride, and the gate insulating layer may be a single layer, a double layer or a multilayer structure.
  • PECVD plasma enhanced chemical vapor deposition
  • the semiconductor layer is sequentially deposited on the gate insulating layer by magnetron sputtering, thermal evaporation or other film forming methods.
  • the semiconductor layer can be made of ffi a-Si, and the source and drain electrodes of the TFT device are integrated on the a-Si.
  • a conductive ohmic contact layer is added between the source electrode, the drain electrode and the semiconductor layer.
  • the ohmic etch layer may be used. N+a-Si.
  • a source/drain metal layer is deposited on the ohmic contact layer by magnetron sputtering, thermal evaporation or other film formation methods, and the source/drain metal layer may be composed of Cu, Pt, Ri Au, Ag, Mo, Cr, Al, and The at least one of W is formed, and the source/drain metal layer may also be composed of a plurality of metal thin films.
  • ffi Cu may be used as the source/drain metal layer;
  • Step S202' coating a photoresist on the source/drain metal layer, and performing mask exposure on the source/drain metal layer coated with the photoresist;
  • Step S203' performing patterning of the semiconductor layer, patterning of the ohmic contact layer, etching of the source electrode, the drain electrode, and the data line after development;
  • Step S204' stripping the source electrode, the drain electrode, and the photoresist on the data line to form a pattern of the source electrode 161, the drain electrode 6.2, and the data line.
  • the source electrode, the drain electrode, and the data line are mostly made of a metal that is easily oxidized, such as Cu, it is easy to form a metal oxide on the surface of the source electrode, the drain electrode, and the data line, which affects the performance of the TFT.
  • the cleaning process may be added to remove the metal oxides on the source electrode, the drain electrode, and the data line.
  • the substrate may be cleaned with a cleaning agent, and the cleaning agent needs to form a source electrode and a drain electrode.
  • the metal of the data line has no effect, and the metal oxide can be completely removed within a certain period of time without affecting the tact time of the process.
  • the substrate may be cleaned with a copper oxide cleaning agent to remove copper oxide from the source electrode, the drain electrode, and the surface of the data line.
  • Step S301' depositing a passivation layer on the substrate passing through M2;
  • a passivation layer material having a thickness of I 500A to 2500A is deposited on the substrate subjected to M2 by magnetron sputtering, thermal evaporation or other film formation method, and the passivation layer material may be an oxide or a nitride.
  • the passivation layer can be made of silicon nitride;
  • Step S302' coating a photoresist on the passivation layer, and performing mask exposure on the photoresist-coated passivation layer;
  • Coating a photoresist on the passivation layer material exposing the photoresist to form a photoresist unretained region and a photoresist retention region, wherein the photoresist retention region corresponds to passivation Where the layer of the layer is located, the unretained area of the photoresist corresponds to an area other than the above-mentioned pattern;
  • Step S303' etching the passivation layer after development
  • the photoresist in the unreserved area of the photoresist is completely removed, and the thickness of the photoresist in the photoresist remaining area remains unchanged; the passivation process completely etches away the passivation of the unretained area of the photoresist a layer material forming a pattern of a passivation layer 7 including via holes;
  • Step S304' The photoresist on the passivation layer is peeled off to form a pattern including a passivation layer having via holes b.
  • Preparing the pixel electrode 8 by the fourth patterning process includes the following steps: Step S401': depositing a second transparent conductive layer on the substrate passing through M3;
  • a second transparent conductive layer having a thickness of 300A to 600A is deposited on the substrate through M3 by magnetron sputtering, thermal evaporation or other film forming method, wherein the second transparent conductive layer may be made of oxygen.
  • Step S402 ′ coating a photoresist on the second transparent conductive layer, and performing mask exposure on the second transparent conductive layer coated with the photoresist;
  • the photoresist is exposed by using a mask to form a photoresist unretained region and a photoresist-retained region, wherein the photoresist-retained region corresponds to a region where the pattern of the pixel electrode 8 is located, and the photoresist-unretained region corresponds to the above An area other than the graphic;
  • Step S403' performing etching of the second transparent conductive layer after development
  • the photoresist in the unreserved area of the photoresist is completely removed, and the thickness of the photoresist in the photoresist remaining area remains unchanged; the transparent conductive layer in the unretained area of the photoresist is completely etched away by the etching process.
  • Step S404' peeling off the photoresist on the second transparent conductive layer to form a pattern of the pixel electrode 8, and the pixel electrode 8 is connected to the drain electrode 6-2 through the via hole b.
  • the array substrate shown in Fig. 4 is obtained. It can be seen that the method for fabricating the array substrate of the embodiment uses the four-time patterning process to complete the fabrication of the array substrate, which saves the process flow, improves the production efficiency, and reduces the production cost of the array substrate.
  • the array of the embodiment The method for fabricating the substrate, after forming the metal layer, removing the metal oxide on the surface of the metal layer, so that the metal oxide does not affect the electrical conductivity of the metal layer, and - the surface of the metal layer can be made smoother, covered The insulating layer on the metal layer does not fall off, ensuring the performance of the TFT and the normal display of the display.

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Abstract

一种阵列基板及其制作方法和显示装置，属于显示技术领域。其中，该阵列基板的制作方法包括：在基板上形成金属层，通过清洗工艺去除金属层表面的金属氧化物。该技术方案能够去除金属电极表面的金属氧化物，提高阵列基板上薄膜晶体管的性能。

Description

阵列基板及其制作方法和显示装置 本发明涉及显示技术领域， 特别涉及一种阵列基板及其制作方法和显示 装置 随着科技的不断进步， 用户对液晶显示设备的需求日益增加， 也成为了手机、 平板电脑等产品中使用的主流显示器。
薄膜晶体管 （TFT) 的性能决定了液晶显示器的显示品质， 现有的 TFT 阵列基板一般依次包括有衬底基板、 公共电极、 栅电极、 栅绝缘层、 半导体 层、 欧姆接触层、 源电极和漏电极、 钝化层和像素电极， 其中栅电极、 源电 极和漏电极一般采用导电性能比较好的金属材料制备。 为了提高金属电极的 导电性能， 可以采用 Cu或 Cu合金来制备金属电极， 但是 Cu是一种容易被 氧化的金属， 在采用 Cu或 Cu合金制备金属电极之后， 金属电极的表面容易 出现一层 Cu氧化物， 造成金属电极阻抗增加， 导电性能下降； 并且还会造成 金属电极表面粗糙，容易引起覆盖在金属电极上的绝缘层脱落，严重影响 TFT 的性能， 进而导致显示器不能正常显示。 采用其他金属如银、 铝或合金制备 金属电极， 也存在金属电极容易被氧化， 影响 TFT性能的问题。 本发明要解决的技术问题是提供一种阵列基板及其制作方法和显示装 置。 本发明的阵列基板的制作方法能够去除金属层表面的金属氧化物， 提高 TFT的性能。
为解决上述技术问题， 本发明的实施例提供的技术方案如下：
一方面， 提供一种阵列基板的制作方法， 包括： 在基板上形成金属层， 遥过清洗工艺去除所述金属层表面的金属氧化物。
进一步地， 上述方案中， 所述清洗工艺包括通过使 ^有机酸或乙醇胺溶 液对形成有所述金属层的基板进行清洗而去除所述金属层表面的金属氧化 迸一歩地， 上述方案中， 所述清洗工艺在 25〜40Ό的环境下进行 30秒以 进一步地， 上述方案中， 所述金属层为对金属薄膜进行构图工艺后形成 的金属图案。
进一步地， 上述方案中， 所述金属图案包括栅电极和 /或源漏电极。
迸一步地， 上述方案中， 所述方法包括：
形成金属薄膜；
通过一次构图工艺形成包括栅电极的金属图案；
通过清洗工艺去除包括栅电极的金属图案的表面的金属氧化物。
迸一步地， 上述方案中， 所述方法包括：
形成金属薄膜；
通过一次构图工艺形成包括源漏电极的金属图案；
通过清洗工艺去除包括源漏电极的金属图案的表面的金属氧化物。
迸一歩地， 上述方案中， 所述方法包括： 在所述衬底基板上形成第一透明导电层和第一金属薄膜；
通过一次构图工艺形成包括公共电极的第一透明导电层图案、 包括栅电 极的第一金属图案，
通过清洗工艺去除包括栅电极的第一金属图案的表面的金属氧化物； 形成栅绝缘层、 半导体层、 欧姆接蝕层和第二金属薄膜，
通过一次构图工艺形成半导体层图案、 欧姆接蝕层图案、 包括源漏电极 的第二金属图案，
通过清洗工艺去除包括源漏电极的第二金属图案的表面的金属氧化物； 形成钝化层， 通过一次构图工艺形成包括有过孔的钝化层图案； 形成第二透明导电层， 通过一次构图工艺形成包括像素电极的第二透明 导电层图案， 所述像素电极通过所述过孔与所述漏电极连接。
进一步地， 上述方案中， 所述金属层由 Cu、 V Ru、 Au、 Ag、 Mo、 Cr、 Al、 Ta和 W的至少一种制成。
本发明实施例还提供了一种阵列基板， 所述阵列基板采用上述的制作方 法制作， 所述阵列基板的金属层的表面未覆盖有金属氧化物。 迸一步地， 上述方案中， 所述阵列基板的金属层包括薄膜晶体管的栅极 层和 /或源漏极层。
本发明实施例还提供了一种显示装置， 包括如上所述的阵列基板。
本发明的实施例具有以下有益效果：
上述方案中， 在形成金属层之后， 通过清洗工艺去除金属层表面的金属 氧化物， 这样就不会出现金属氧化物影响金属层的导电性能的问题， 并且能 够使得金属层具有光滑表面， 使覆盖在金属层上的绝缘层不易脱落， 从而保 证 TFT的性能以及显示器的正常显示。
图 1为现有技术的阵列基板的局部结构示意图；
图 2为现有技术中阵列基板的制作方法流程图；
图 3为本发明实施例阵列基板的制作方法流程图；
图 4为本发明实施例阵列基板的局部结构示意图。
附图标记
I 公共电极 2 栅电极 3 栅绝缘层
4 半导体层 5 欧姆接触层 6-1 源电极
6 2 漏电极 7 钝化层 8 像素电极
a TFT 过孑 L 为使本发明的实施例要解决的技术问题、 技术方案和优点更加清楚， 下 面将结合附图及具体实施例进行详细描述。
针对现有技术中在使用易氧化的金属制作金属电极后， 金属电极表面形 成的金属氧化物造成金属电极阻抗增加， 导电性能下降； 并且还会造成金属 电极表面粗糙， 容易引起覆盖在金属电极上的绝缘层脱落， 严重影响 TFT的 性能， 进而导致显示器不能正常显示的问题， 本发明的实施例提供一种阵列 基板及其制作方法和显示装置。 本发明实施例提供的阵列基板的制作方法能 够去除金属层表面的金属氧化物， 提高 TFT的性能。
本发明实施例提供了一种阵列基板的制作方法， 包括： 在基板上形成金 属层， 去除所述金属层表面的金属氧化物。
其中， 所述基板可以为没有形成其他膜层的衬底基板， 也可以是已形成 有其他膜层的基板。金属层包括单质金属和合金， 金属层不仅仅为金属电极， 还包括与金属电极同时形成的信号线， 比如栅线和数据线等。 金属层可以由
Cu、 Pt、 Ru、 Au、 Ag、 Mo、 Cr、 Al、 Tit和 W中至少一种制成。
本发明的阵列基板的制作方法， 在形成金属层之后， 通过清洗工艺去除 金属层表面的金属氧化物， 这样就不会出现金属氧化物影响金属层的导电性 能的问题， 并且能够使得金属层具有光滑表面， 使覆盖在金属层上的绝缘层 不易脱落， 从而保证 TFT的性能以及显示器的正常显示。
具体地， 可以采用清洗工艺去除所述金属层表面的金属氧化物， 清洗工 艺为采用有机酸或乙醇胺溶液对形成有所述金属层的基板进行清洗， 以去除 所述金属层表面的金属氧化物。 另外， 清洗工艺所采用的清洗剂需对金属层 没有影响， 且保证一定时间内可完全去除金属氧化物， 不影响工艺节拍时间。
进一步地， 可以在 25〜40Ό的环境下， 采用有机酸或乙醇胺溶液对形成 有所述金属层的基板进行 30秒以上的清洗。例如， 可以在室温下对基板进行 清洗。 在采用有机酸溶液进行清洗时， 有机酸与金属氧化物中的金属离子形 成复合物， 从而溶解去除金属氧化物。
比如， 在利用 Cu形成金属层时， 由于 Cii容易被氧化， 在金属层表面形 成一层氧化铜， 影响金属层的导电性能。本发明中， 在利用 Cii制作金属层之 后， 采用氧化铜清洗剂对基板进行清洗， 可以去除 Cu表面的氧化铜。
其中， 所述金属层可以是金属薄膜， 也可以是对金属薄膜进行构图工艺 后形成的金属图案。 金属图案包括栅电极、 源电极、 漏电极、 栅线、 数据线、 公共电极等等。
具体地， 所述金属图案包括栅电极和 /或源漏电极。
迸一歩地， 所述制作方法具体包括：
形成金属薄膜；
通过一次构图工艺形成包括栅电极的金属图案；
通过清洗工艺去除包括栅电极的金属图案的表面的金属氧化物。
迸一歩地， 所述制作方法具体包括： 形成金属薄膜；
通过一次构图工艺形成包括源漏电极的金属图案；
通过清洗工艺去除包括源漏电极的金属图案的表面的金属氧化物。
进一步地， 所述制作方法具体包括： 在所述衬底基板上形成第一透明导电层和第一金属薄膜；
通过一次构图工艺形成包括公共电极的第一透明导电层图案、 包括栅电 极的第一金属图案；
通过清洗工艺去除包括栅电极的第一金属图案的表面的金属氧化物； 形成栅绝缘层、 半导体层、 欧姆接蝕层和第二金属薄膜；
通过一次构图工艺形成半导体层图案、 欧姆接蝕层图案、 包括源漏电极 的第二金属图案；
通过清洗工艺去除包括源漏电极的第二金属图案的表面的金属氧化物； 形成钝化层， 通过一次构图工艺形成包括有过孔的钝化层图案； 形成第二透明导电层， 遥过一次构图工艺形成包括像素电极的第二透明 导电层图案， 所述像素电极通过所述过孔与所述漏电极连接。
其中， 本发明的技术方案适用于各种阵列基板， 包括底栅型阵列基板、 顶栅型阵列基板， TN (扭曲向列） 型阵列基板、 VA (垂直取向） 型阵列基 板、 IPS (共面开关）型阵列基板、 FFS (边缘场开关）型阵列基板、 ADS (高 级超维场开关） 型阵列基板。
本发明实施例还提供了一种采用上述方法制作的阵列基板， 其中， 所述 阵列基板的金属层的表面未覆盖有金属氧化物。
本发明的阵列基板， 金属层表面的金属氧化物被去除， 这样就不会出现 金属氧化物影响金属层的导电性能的问题， 并且能够使得金属层具有光滑表 面， 使覆盖在金属层上的绝缘层不易脱落， 从而保证 TFT的性能以及显示器 的正常显示。
本发明实施例还提供了一种显示装置， 包括如上所述的阵列基板。其中， 阵列基板的结构同上述实施例， 在此不再赘述。 另外， 显示装置其他部分的 结构可以参考现有技术， 对此本文不再详细描述。 该显示装置可以为： 液晶 面板、 电子纸、 液晶电视、 液晶显示器、 数码相框、 手机、 平板电脑等具有 任何显示功能的产品或部件。
TFTiCD根据驱动液晶的电场方向， 可以分为垂直电场和水平电场。 垂 直电场型如常用的 TN模式， 需要在 TFT基板上形成像素电极，在彩膜基板 上形成公共电极； 而水平电场型如 IPS模式、 FFS模式、 ADS模式则需要在 TFT基板上同时形成像素电极和公共电极， 对于上述不同类型的阵列基板， 都需要在阵列基板上形成金属层， 但是在形成金属层之后， 难以避免金属层 表面被氧化出现金属氧化物， 影响 TFT性能。 为了解决这一问题， 本发明提 供了一种阵列基板的制作方法， 在形成金属层之后， 去除金属层表面的金属 下面以一种水平电场型阵列基板为例， 结合具体实施例对本发明的阵列 基板的制作方法进行详细介绍：
图 i所示为现有的一种水平电场型阵列基板的局部结构示意图， 图 2所 示为现有的一种水平电场型阵列基板的制作流程如下：
Ml : 遥过第一次构图工艺制备公共电极， 包括以下步骤：
歩骤 SI 01 : 在衬底基板上沉积第一透明导电层， 其中， 第一透明导电层 可以采用 ITO或 IZO;
歩骤 SI 02: 在第一透明导电层上涂覆光刻胶， 对涂覆有光刻胶的第一透 明导电层进行掩膜曝光；
歩骤 SI 03 : 显影之后进行公共电极的刻蚀；
步骤 S104: 剥离公共电极上的光刻胶， 形成公共电极的图形； 歩骤 SI05: 对形成有公共电极的基板进行退火， 将非晶态的 ITO转化成 结晶态 ITO。
Μ2 : 通过第二次构图工艺制备栅电极， 包括以下步骤：
步骤 S20h 在经过 MI的基板上沉积栅金属层， 其中， 栅金属层可以由
Cu、 Pt、 Ri Au、 Ag、 Mo、 Cr、 Al、 T¾和 W的至少一种制成；
步骤 S202: 在栅金属层上涂覆光刻胶， 对涂覆有光刻胶的栅金属层进行 掩膜曝光；
步骤 S203 : 显影之后进行栅电极和栅线的刻蚀； 步骤 S204: 剥离栅电极和栅线上的光刻胶， 形成栅电极和栅线的图形。
M3 : 通过第三次构图工艺制备源电极和漏电极， 包括以下步骤： 步骤 S301 : 在经过 M2的基板上依次沉积栅绝缘层、 半导体层、 欧姆接 触层和源漏金属层， 其中， 源漏金属层可以由 Cu、 Pt、 Ru、 Au、 Ag、 Mo、
Cr、 Al、 T∑i和 W的至少一种制成；
步骤 S302: 在源漏金属层上涂覆光刻胶， 对涂覆有光刻胶的源漏金属层 进行掩膜曝光；
步骤 S303:显影之后进行半导体层的图形、欧姆接触层的图形、源电极、 漏电极和数据线的刻蚀；
步骤 S304: 剥离源电极、 漏电极和数据线上的光刻胶， 形成源电极、 漏 电极和数据线的图形。
M4: 通过第四次构图工艺制备钝化层的图形， 包括以下步骤：
步骤 S40h 在经过 M3的基板上沉积钝化层， 其中， 钝化层可以采用氮 化硅；
步骤 S402: 在钝化层上涂覆光刻胶， 对涂覆有光刻胶的钝化层进行掩膜 曝光；
步骤 S403: 显影之后进行钝化层的刻蚀；
歩骤 S404: 剥离钝化层上的光刻胶， 形成包括有过孔的钝化层的图形。
M5: 遥过第五次构图工艺制备像素电极， 包括以下步骤：
歩骤 S501 : 在经过 M4的基板上沉积第二透明导电层， 其中， 第二透明 导电层可以由 ITO或 IZO制成；
歩骤 S502: 在第二透明导电层上涂覆光刻胶， 对涂覆有光刻胶的第二透 明导电层进行掩膜曝光；
歩骤 S503: 显影之后进行第二透明导电层的刻蚀；
步骤 S504: 剥离第二透明导电层上的光刻胶， 形成像素电极的图形， 像 素电极通过过孔与漏电极连接。
可以看出， 现有的水平电场型阵列基板采用五次构图工艺制成， 工艺比 较复杂； 并且采 ffi Cu、 P Ru、 Au、 Ag、 Mo、 Cr、 Ai、 Ta和 W等金属制 作栅电极、 源电极和漏电极， 容易在栅电极、 源电极和漏电极上形成金属氧 化物， 影响 TFT的性能。 比如若栅电极外部形成有金属氧化物， 会导致栅电 极阻抗增大， 电性能下降， 并且使得栅电极表面粗糙， 栅绝缘层粘附性差而 脱落， 导致短路现象； 若源电极和漏电极外部形成有金属氧化物， 会使得源 电极和漏电极的接触阻抗增加， 影响信号的传送切换， 同时会导致钝化层粘 附性差而脱落以及像素电极断开的现象。
为解决上述问题， 本发明实施例提供了一种阵列基板的制作方法， 如图 3所示， 本实施例具体包括以下步骤：
ΜΓ: 通过第一次构图工艺制备公共电极和栅电极， 包括以下步骤： 步骤 101': 提供一衬底基板， 在衬底基板上沉积第一透明导电层； 其中， 衬底基板可为玻璃基板或石英基板。 具体地， 可以采用磁控溅射、 热蒸发或其它成膜方法沉积厚度为 300A〜600A的第一透明导电层，第一透明 导电层可以采用氧化铟锡 （ΙΤΟ)、 氧化铟锌 （ΙΖΟ) 等材料制成；
步骤 102': 沉积栅金属层；
具体地， 可以采 ^溅射或热蒸发的方法在基板上沉积一层栅金属层， 栅 金属层选用导电性能比较好的金属， 可以为 Cii、 Pt、 Ru、 Αιι、 Ag、 Mo、 Cr、 Ai、 和 的至少一种， 优选地， 可以采用 Cu作为栅金属层；
步骤 103 在栅金属层上涂覆光刻胶， 对涂覆有光刻胶的栅金属层进行 掩膜曝光；
具体地， 利用 Half Tone Mask (半色调掩膜板） 进行曝光。
歩骤 104': 显影之后进行公共电极 1和栅电极 2的刻蚀；
具体地， 首先将栅线处的光刻胶完全曝光， 像素区部分曝光， 进行第一 次栅金属层刻蚀和第一次第一透明导电层刻蚀形成栅线和公共电极， 再将光 刻胶灰化， 露出像素区栅金属层后进行第二次栅金属层刻蚀， 形成公共电极 和栅电极、 栅线；
步骤 105': 剥离栅电极、 栅线和公共电极上残留的光刻胶；
歩骤 106': 进行退火工艺， 使组成公共电极的非晶态的 ITO转化成结晶 态 ITO;
歩骤 107': 去除栅电极和栅线上的金属氧化物。
因为栅电极和栅线多数采用易氧化的金属制成，如 Cii等，在经过退火工 艺后容易在栅电极和栅线表面形成一层金属氧化物， 影响 TFT的性能。 本实 施例的制作方法中， 增加清洗工艺去除栅电极和栅线上的金属氧化物， 具体 地， 可以用清洗剂对基板迸行清洗， 清洗剂需对形成栅电极和栅线的金属没 有影响， 且保证一定时间内可完全去除金属氧化物， 不影响工艺节拍时间。 具体地， 在采用 Cu制备栅电极和栅线时， 由于 Cu容易被氧化， 在栅电极和 栅线表面形成一层氧化铜， 将会影响栅电极和栅线的导电性能， 本实施例中， 可以采用氧化铜清洗剂对基板进行清洗， 去除栅电极和栅线表面的氧化铜。
M2':通过第二次构图工艺制备源电极和漏电极、数据线，包括以下步骤： 步骤 S201': 在经过 Ml的基板上依次沉积栅绝缘层 3、 半导体层 4、 欧 姆接触层 5和源漏金属层；
具体地， 可以采 ^等离子体增强化学气相沉积 （PECVD) 方法， 在经过 Ml的基板上沉积厚度为 300 A〜800A的栅绝缘层材料形成栅绝缘层其中， 栅 绝缘层材料可以选用氧化物、 氮化物或者氮氧化物， 具体地， 栅绝缘层可以 选用氮化硅， 栅绝缘层可以为单层、 双层或多层结构。
之后在栅绝缘层上采用磁控溅射、 热蒸发或其它成膜方法依次沉积半导 体层， 具体地， 半导体层可以采 ffi a- Si, TFT器件的源电极与漏电极集成在 a- Si 上； 为了减小源电极、 漏电极和半导体层之间的电阻， 在源电极、 漏电 极和半导体层之间加上一层导电性较好的欧姆接触层， 具体地， 欧姆接蝕层 可以采用 N+a- Si。
之后再在欧姆接触层上采用磁控溅射、 热蒸发或其它成膜方法沉积一层 源漏金属层， 源漏金属层可以由 Cu、 Pt、 Ri Au、 Ag、 Mo、 Cr、 Al、 和 W的至少一种制成， 源漏金属层也可以是由多层金属薄膜组成， 优选地， 可 以采 ffi Cu作为源漏金属层；
歩骤 S202': 在源漏金属层上涂覆光刻胶， 对涂覆有光刻胶的源漏金属层 进行掩膜曝光；
歩骤 S203':显影之后进行半导体层的图形、欧姆接触层的图形、源电极、 漏电极和数据线的刻蚀；
歩骤 S204': 剥离源电极、漏电极和数据线上的光刻胶， 形成源电极 6 1、 漏电极 6- 2和数据线的图形。 由于源电极、漏电极、 数据线多数采用易氧化的金属制成， 如 Cu等， 因 此容易在源电极、 漏电极、 数据线表面形成一层金属氧化物， 影响 TFT的性 能。 本实施例的制作方法中， 可以增加清洗工艺去除源电极、 漏电极、 数据 线上的金属氧化物， 具体地， 可以用清洗剂对基板进行清洗， 清洗剂需对形 成源电极、 漏电极、 数据线的金属没有影响， 且保证一定时间内可完全去除 金属氧化物，不影响工艺节拍时间。具体地，在采用 Cu制备源电极、漏电极、 数据线时， 由于 Cu容易被氧化， 在源电极、 漏电极、 数据线表面形成一层氧 化铜， 将会影响源电极、 漏电极、 数据线的导电性能， 本实施例中， 可以采 用氧化铜清洗剂对基板进行清洗， 去除源电极、 漏电极、 数据线表面的氧化 铜。
M3!: 通过第三次构图工艺制备钝化层 7的图形， 包括以下步骤： 歩骤 S301': 在经过 M2的基板上沉积钝化层；
具体地， 在经过 M2的基板上采用磁控溅射、 热蒸发或其它成膜方法沉 积厚度为 I 500A〜2500A的钝化层材料， 其中， 钝化层材料可以选用氧化物或 者氮化物。 具体地， 钝化层可以采用氮化硅制成；
歩骤 S302': 在钝化层上涂覆光刻胶， 对涂覆有光刻胶的钝化层进行掩膜 曝光；
在钝化层材料上涂敷一层光刻胶； 采 ^掩膜板对光刻胶进行曝光形成光 刻胶未保留区域和光刻胶保留区域， 其中， 光刻胶保留区域对应于钝化层的 图形所在区域， 光刻胶未保留区域对应于上述图形以外的区域；
步骤 S303': 显影之后迸行钝化层的刻蚀；
进行显影处理， 光刻胶未保留区域的光刻胶被完全去除， 光刻胶保留区 域的光刻胶厚度保持不变； 遥过刻蚀工艺完全刻蚀掉光刻胶未保留区域的钝 化层材料， 形成包括过孔的钝化层 7的图形；
步骤 S304':剥离钝化层上的光刻胶，形成包括有过孔 b的钝化层的图形。
通过第四次构图工艺制备像素电极 8, 包括以下歩骤： 步骤 S401': 在经过 M3的基板上沉积第二透明导电层；
具体地， 在经过 M3 的基板上采用磁控溅射、 热蒸发或其它成膜方法沉 积厚度为 300A〜600A的第二透明导电层， 其中， 第二透明导电层可以采用氧 化铟锡 ατο)、 氧化镭锌 αζο) 等材料；
步骤 S402': 在第二透明导电层上涂覆光刻胶， 对涂覆有光刻胶的第二透 明导电层进行掩膜曝光；
采用掩膜板对光刻胶进行曝光形成光刻胶未保留区域和光刻胶保留区 域， 其中， 光刻胶保留区域对应于像素电极 8的图形所在区域， 光刻胶未保 留区域对应于上述图形以外的区域；
步骤 S403': 显影之后迸行第二透明导电层的刻蚀；
进行显影处理， 光刻胶未保留区域的光刻胶被完全去除， 光刻胶保留区 域的光刻胶厚度保持不变； 通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的透 明导电层， 形成像素电极 8的图形；
步骤 S404': 剥离第二透明导电层上的光刻胶， 形成像素电极 8的图形， 像素电极 8遥过过孔 b与漏电极 6-2连接„
经过上述工艺 ΜΓ- M4'即得到如图 4所示的阵列基板。 可以看出， 本实 施例的阵列基板的制作方法采用四次构图工艺完成阵列基板的制作， 节省了 工艺流程， 提高了生产效率， 从而降低了阵列基板的生产成本； 另外， 本实 施例的阵列基板的制作方法， 在形成金属层之后， 去除金属层表面的金属氧 化物， 这样就不会让金属氧化物影响金属层的导电性能， 并—且.能够使得金属 层的表面比较光滑， 覆盖在金属层上的绝缘层不会脱落， 保证 TFT的性能以 及显示器的正常显示。
以上所述是本发明的优选实施方式， 应当指出， 对于本技术领域的普通 技术人员来说， 在不脱离本发明所述原理的前提下， 还可以作出若千改进和 润饰， 这些改进和润饰也应视为本发明的保护范围。

Claims

1 . 一种阵列基板的制作方法， 包括： 在基板上形成金属层， 通过清洗工 艺去除所述金属层表面的金属氧化物。
2. 根据权利要求 1所述的阵列基板的制作方法， 其特征在于， 所述清洗 工艺包括通过使用有机酸或乙醇胺溶液对形成有所述金属层的基板迸行清洗 而去除所述金属层表面的金属氧化物。
3. 根据权利要求 2所述的阵列基板的制作方法， 其特征在于， 所述清洗 工艺在 25〜40Ό的环境下迸行 30秒以上。
4. 根据权利要求 1所述的阵列基板的制作方法， 其特征在于， 所述金属 层为对金属薄膜进行构图工艺后形成的金属图案。
5. 根据权利要求 4所述的阵列基板的制作方法， 其特征在于， 所述金属
6. 根据权利要求 5所述的阵列基板的制作方法， 其特征在于， 所述方法 包括：
形成所述金属薄膜；
通过一次构图工艺形成包括栅电极的金属图案；
通过清洗工艺去除包括栅电极的金属图案的表面的金属氧化物。
7. 根据权利要求 5所述的阵列基板的制作方法， 其特征在于， 所述方法 包括：
形成所述金属薄膜；
通过一次构图工艺形成包括源漏电极的金属图案；
通过清洗工艺去除包括源漏电极的金属图案的表面的金属氧化物。
8. 根据权利要求 5所述的阵列基板的制作方法， 其特征在于， 所述方法 包括： 在所述衬底基板上形成第一透明导电层和第一金属薄膜；
通过一次构图工艺形成包括公共电极的第一透明导电层图案、 包括栅电 极的第一金属图案； 通过清洗工艺去除包括栅电极的第一金属图案的表面的金属氧化物； 形成栅绝缘层、 半导体层、 欧姆接蝕层和第二金属薄膜；
通过一次构图工艺形成半导体层图案、 欧姆接蝕层图案、 包括源漏电极 的第二金属图案；
通过清洗工艺去除包括源漏电极的第二金属图案的表面的金属氧化物； 形成钝化层， 通过一次构图工艺形成包括有过孔的钝化层图案； 形成第二透明导电层， 通过一次构图工艺形成包括像素电极的第二透明 导电层图案， 所述像素电极通过所述过孔与所述漏电极连接。
9. 根据权利要求 1所述的阵列基板的制作方法， 其特征在于， 所述金属 层由 Cu、 Pt、 Ru、 Aiu Ag、 Mo, Cr、 Al、 Ta和 W的至少一种制成。
10. 一种阵列基板， 其特征在于， 所述阵列基板由权利要求 1-9任一项所 述的制作方法而制作， 所述阵列基板的金属层的表面未覆盖有金属氧化物。
11. 根据权利要求 10所述的阵列基板， 其特征在于， 所述阵列基板的金 属层包括薄膜晶体管的栅极层和 /或源漏极层。
12. 一种显示装置， 其特征在于， 包括权利要求 10或 I I所述的阵列基
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