CN101788738B - 薄膜晶体管阵列基板、其制造方法、及液晶显示装置 - Google Patents

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Abstract

本发明提供一种在FFS模式的液晶显示装置中，不使用半透过掩模而能够削减光刻工序数的薄膜晶体管阵列基板、其制造方法、及液晶显示装置。本发明的薄膜晶体管阵列基板具备：源极布线(44)，在覆盖栅极布线(43)的栅极绝缘膜(11)上形成；半导体层(2)，在栅极绝缘膜(11)上形成，配置在漏极电极(5)下的大致整个面、源极电极(4)下的大致整个面、源极布线(44)下的大致整个面、栅极电极的对面；像素电极(6)，在漏极电极(5)上直接重叠形成；透明导电图案(6a)，在源极电极(4)和源极布线(44)上，通过与像素电极(6)相同的层直接重叠形成；对置电极(8)，在覆盖像素电极(6)和透明导电图案(6a)的层间绝缘膜(12)上形成，在与像素电极(6)之间使边缘电场产生。

Description

薄膜晶体管阵列基板、其制造方法、及液晶显示装置
技术领域
本发明涉及薄膜晶体管阵列基板、其制造方法、及液晶显示装置，特别具体涉及在边缘场切换(Fringe Field Switching)模式(mode)的液晶显示装置中使用的薄膜晶体管阵列基板、其制造方法、及液晶显示装置。 
背景技术
边缘场切换(Fringe Field Switching：FFS)模式的液晶显示装置，是对在相向的基板间夹持的液晶施加边缘电场而进行显示的显示方式。在FFS模式的液晶显示装置中，由于通过透明导电膜形成有像素电极和对置电极，所以与共面切换(In-Plane Switching：IPS)模式相比能够得到更高的开口率和透过率。 
在现有的FFS模式的液晶显示装置中，为了制造薄膜晶体管(ThinFilm Transistor：TFT)阵列基板，需要：(1)对置电极，(2)栅极(gate)电极，(3)半导体层，(4)源极(source)/漏极(drain)电极，(5)接触孔(contact hole)，(6)像素电极的至少6次的照相制版(光刻(photolithography))工序。因此，与通常能够以5次的光刻工序制造TFT阵列基板的TN(Twisted Nematic，扭曲向列)模式相比，存在制造成本(cost)变高的问题。 
针对这样的问题，例如在专利文献1中，提出了一种使用半透过掩模(mask)来削减光刻工序数的方案。 
专利文献 
专利文献1：日本专利申请特开2001-235763号公报 
本发明要解决的课题 
可是，在使用半透过掩模的光刻工序中，与通常的光刻工序相比工序管理复杂，对于稳定地大量生产存在问题。此外，半透过掩模与通常的掩模相比价格高，在费用面上也存在问题。 
发明内容
本发明正是为了解决上述那样的问题点而完成的，其目的在于提供一种在FFS模式的液晶显示装置中，不使用半透过掩模而能够削减光刻工序数的薄膜晶体管阵列基板、其制造方法、及液晶显示装置。 
用于解决课题的方法 
本发明的薄膜晶体管阵列基板，具有薄膜晶体管，其中，具备：栅极布线，在基板上形成，与所述薄膜晶体管的栅极电极连接；栅极绝缘膜，覆盖所述栅极电极和所述栅极布线；源极布线，在所述栅极绝缘膜上形成，与所述薄膜晶体管的源极电极连接；半导体层，在所述栅极绝缘膜上形成，在所述薄膜晶体管的漏极电极下的大致整个面、所述源极电极下的大致整个面、所述源极布线下的大致整个面、以及所述栅极电极的对面配置；像素电极，在所述漏极电极上直接重叠形成，与所述漏极电极电连接；透明导电图案(pattern)，在所述源极电极和所述源极布线上，通过与所述像素电极相同的层而直接重叠形成；层间绝缘膜，覆盖所述像素电极和所述透明导电图案；以及对置电极，在所述层间绝缘膜上形成，在与所述像素电极之间使边缘电场产生。 
此外，本发明的薄膜晶体管阵列基板的制造方法，是具有薄膜晶体管的薄膜晶体管阵列基板的制造方法，其中，具备：在基板上形成所述薄膜晶体管的栅极电极、和连接于所述栅极电极的栅极布线的工序；形成覆盖所述栅极电极和所述栅极布线的栅极绝缘膜的工序；在所述栅极绝缘膜上，依次成膜半导体层、欧姆接触(ohmic contact)膜、金属膜的工序；对所述金属膜进行构图，形成：在成为所述薄膜晶体管的沟道(channel)区域的所述半导体层上连结的状态的所述薄膜晶体管的源极电极和漏极电极、和连接于所述源极电极的源极布线的工序；将被构图的所述金属膜作为掩模，对所述半导体层和所述欧姆接触膜进行蚀刻(etching)的工序；对在所述金属膜上直接重叠的透明导电膜进行成膜，对所述透明导电膜进行构图，形成：在所述漏极电极上直接重叠的像素电极、和在所述源极电极和所述源极布线上直接重叠配置的透明导电图案的工序；将所述像素电极和所述透明导电图案作为掩模，对所述金属膜和所述欧姆接触膜进行蚀刻，使成为所述 薄膜晶体管的沟道区域的所述半导体层露出的工序；形成覆盖所述像素电极和所述透明导电图案的层间绝缘膜的工序；以及在所述层间绝缘膜上，形成在与所述像素电极之间使边缘电场产生的对置电极的工序。 
发明的效果 
根据本发明，能够提供一种在FFS模式的液晶显示装置中，不使用半透过掩模而能够削减光刻工序数的薄膜晶体管阵列基板、其制造方法、及液晶显示装置。 
附图说明
图1是表示在实施方式1的液晶显示装置中使用的TFT阵列基板的结构的正视图。 
图2是表示实施方式1的TFT阵列基板的像素结构的俯视图。 
图3是表示实施方式1的TFT阵列基板的像素结构的剖视图。 
图4是表示实施方式1的TFT阵列基板的一个制造工序的俯视图。 
图5是表示实施方式1的TFT阵列基板的一个制造工序的俯视图。 
图6是表示实施方式1的TFT阵列基板的一个制造工序的俯视图。 
图7是表示实施方式1的TFT阵列基板的一个制造工序的俯视图。 
图8是表示实施方式1的TFT阵列基板的一个制造工序的俯视图。 
图9是表示实施方式1的TFT阵列基板的一个制造工序的剖视图。 
图10是表示实施方式1的TFT阵列基板的一个制造工序的剖视图。 
图11是表示实施方式1的TFT阵列基板的一个制造工序的剖视图。 
图12是表示实施方式1的TFT阵列基板的一个制造工序的剖视图。 
图13是表示实施方式1的TFT阵列基板的一个制造工序的剖视图。 
图14是表示实施方式2的TFT阵列基板的像素结构的俯视图。 
图15是表示实施方式2的TFT阵列基板的像素结构的剖视图。 
图16是表示实施方式3的TFT阵列基板的像素结构的俯视图。 
图17是表示实施方式3的TFT阵列基板的像素结构的剖视图。 
图18是表示实施方式4的TFT阵列基板的TFT部的结构的图。 
图19是表示实施方式4的TFT阵列基板的一个制造工序的图。 
附图标记说明 
1基板，2半导体层，3欧姆接触膜， 
4源极电极，5漏极电极，6像素电极， 
6a透明导电图案，8对置电极， 
8a、8b连结部，11栅极绝缘膜， 
12层间绝缘膜，13接触孔，14第二金属图案， 
41显示区域，42框缘区域， 
43栅极布线，43a共同布线，44源极布线， 
45扫描信号驱动电路，46显示信号驱动电路， 
47像素，48、49外部布线，50TFT 
具体实施方式
以下，对本发明的优选实施方式进行说明。以下的说明对本发明的实施方式进行说明，本发明并不限定于以下的实施方式。为了说明的明确化，以下的记述和附图被适宜地省略和简略化。此外，为了说明的明确化，对应于需要而省略重复说明。再有，在各图中被赋予相同的附图标记的部分表示相同的要素，适宜地省略说明。 
实施方式1 
首先，使用图1对本实施方式1的液晶显示装置进行说明。图1是表示在实施方式1的液晶显示装置中使用的TFT阵列基板的结构的正视图。本实施方式1的液晶显示装置，是在TFT阵列基板形成了像素电极和对置电极的FFS模式的液晶显示装置。关于该液晶显示装置的整体结构，在以下叙述的实施方式1～3中是共同的。 
本实施方式1的液晶显示装置具有基板1。基板1例如是TFT阵列基板等的阵列基板。在基板1设置有显示区域41和以包围显示区域41的方式设置的框缘区域42。在该显示区域41中，形成有多个栅极布线(扫描信号线)43和多个源极布线(显示信号线)44。多个栅极布线43平行地设置。同样地，多个源极布线44平行地设置。栅极布 线43与源极布线44以相互交叉的方式形成。以邻接的栅极布线43与源极布线44包围的区域成为像素47。因此，在显示区域41中，像素47排列为矩阵(matrix)状。 
在基板1的框缘区域42设置有扫描信号驱动电路45和显示信号驱动电路46。栅极布线43从显示区域41延伸设置到框缘区域42，在基板1的端部连接于扫描信号驱动电路45。源极布线44也同样地，从显示区域41延伸设置到框缘区域42，在基板1的端部与显示信号驱动电路46连接。在扫描信号驱动电路45的附近连接有外部布线48。此外，在显示信号驱动电路46的附近连接有外部布线49。外部布线48、49例如是FPC(挠性印刷电路，Flexible Printed Circuit)等的布线基板。 
来自外部的各种信号经由外部布线48、49供给到扫描信号驱动电路45、及显示信号驱动电路46。扫描信号驱动电路45基于来自外部的控制信号，将栅极信号(扫描信号)供给到栅极布线43。根据该栅极信号，依次选择栅极布线43。显示信号驱动电路46基于来自外部的控制信号、显示数据(data)，将显示信号供给到源极布线44。由此，能够将与显示数据对应的显示电压对各像素47供给。 
在像素47内至少形成有1个TFT50。TFT50配置在源极布线44与栅极布线43的交叉点附近。例如，该TFT50对像素电极供给显示电压。即，根据来自栅极布线43的栅极信号，作为开关(switching)元件的TFT50接通(on)。由此，显示电压从源极布线44施加到连接于TFT50的漏极电极的像素电极。进而，像素电极与具有狭缝(slit)的共同电极(对置电极)隔着绝缘膜相向配置。在像素电极与对置电极之间，产生对应于显示电压的边缘电场。再有，在基板1的表面，形成有取向膜(未图示)。关于像素47的详细的结构，在后面叙述。 
进而，对置基板与基板1相向地配置。对置基板例如是滤色(colorfilter)基板，配置在视认侧。在对置基板形成有滤色片、黑矩阵(blackmatrix)(BM)、以及取向膜等。在基板1与对置基板之间夹持有液晶层。即，在基板1与对置基板之间导入有液晶。进而，在基板1和对置基板的外侧的面，设置偏振片、以及相位差板等。此外，在液晶显示面板(panel)的视认相反侧，配置背光灯单元(back light unit)等。 
通过像素电极和对置电极之间的边缘电场，从而驱动液晶。即，基板间的液晶的取向方向变化。由此，通过液晶层的光的偏振状态变 化。即，通过偏振片而成为直线偏振光的光通过液晶层，偏振状态变化。具体地，来自背光灯单元的光通过阵列基板侧的偏振片而成为直线偏振光。该直线偏振光通过液晶层，由此偏振状态变化。 
根据偏振状态，通过对置基板侧的偏振片的光量变化。即，在从背光灯单元起透过液晶显示面板的透过光中，通过视认侧的偏振片的光的光量变化。液晶的取向方向根据被施加的显示电压而变化。因此，通过控制显示电压，能够使通过视认侧的偏振片的光量变化。即，通过按像素的每一个改变显示电压，能够显示所希望的图像。 
接着，使用图2及图3对本实施方式1的液晶显示装置的像素结构进行说明。图2是表示实施方式1的TFT阵列基板的像素结构的俯视图。图3是表示实施方式1的TFT阵列基板的像素结构的剖视图。图2表示TFT阵列基板的一个像素47。图3(a)是图2的IIIA-IIIA剖视图，图3(b)是图2的IIIB-IIIB剖视图，图3(c)是图2的IIIC-IIIC剖视图。 
在图2及图3中，在玻璃(glass)等的透明的绝缘性基板1上，形成有与TFT50的栅极电极连接的栅极布线43。在这里，栅极布线43以其一部分构成栅极电极的方式形成。栅极布线43以在基板1上在一个方向直线地延伸的方式而配置。此外，在基板1上，多个共同布线43a通过与栅极布线43相同的层而形成。共同布线43a配置在邻接的栅极布线43之间。多个共同布线43a平行地设置。共同布线43a和栅极布线43以相互大致平行的方式配置。栅极布线43和共同布线43a通过第一金属膜而形成，该第一金属膜包括：例如Cr、Al、Ta、Ti、Mo、W、Ni、Cu、Au、Ag或以它们作为主成分的合金膜、或它们的层叠膜。 
以覆盖栅极布线43和共同布线43a的方式，设置有作为第一绝缘膜的栅极绝缘膜11。栅极绝缘膜11例如通过氮化硅(silicon)、氧化硅等绝缘膜形成。 
在栅极绝缘膜11上形成有半导体层2。在本实施方式1中，以与栅极布线43和共同布线43a交叉的方式，直线状地形成有半导体层2。在这里，例如与栅极布线43和共同布线43a正交。该半导体层2以在基板1上在与栅极布线43交叉的方向上直线地延伸的方式而配置。半导体层2设置间隔而配置有多个。 
半导体层2在与栅极布线43的交叉部中分叉。分叉了的半导体层2沿着栅极布线43延伸，进一步向像素47内延伸。在TFT50的形成区域中，半导体层2隔着栅极绝缘膜11在栅极电极的对面设置。即，在从与栅极布线43的交叉部分叉的半导体层2中，与栅极电极重复的部分作为构成TFT50的活性区域而发挥功能。在这里，半导体层2的活性区域以与栅极布线43重叠的方式在栅极绝缘膜11上形成，与该半导体层2的活性区域重复的区域的栅极布线43成为栅极电极。半导体层2例如通过非晶硅、多晶硅等形成。 
再有，在与栅极布线43交叉的方向上延伸的直线状的半导体层2，能够作为后述的源极布线44的冗余布线而利用。即，该直线状的半导体层2是配合源极布线44的形成区域而形成的，即使在源极布线44断线的情况下也能够防止电信号的中断。 
在半导体层2上，形成有掺杂了(doping)导电性杂质的欧姆接触膜3。欧姆接触膜3在除了TFT50的沟道区域之外的半导体层2上的大致整个面配置。在与栅极电极重复的半导体层2中，对应于欧姆接触膜3的半导体层2的区域成为源极/漏极区域。具体地说，图3(a)中的与栅极电极重复的左侧的欧姆接触膜3所对应的半导体层2的区域成为源极区域。而且，图3(a)中的与栅极电极重复的右侧的欧姆接触膜3所对应的半导体层2的区域成为漏极区域。这样，在构成TFT50的半导体层2的活性区域的两端形成有源极/漏极区域。而且，半导体层2的源极/漏极区域所夹持的区域成为沟道区域。在半导体层2的沟道区域上，没有形成欧姆接触膜3。欧姆接触膜3例如由被高浓度地掺杂了磷(phosphorus)(P)等的杂质的、n型非晶硅或n型多晶硅等形成。 
在欧姆接触膜3上，形成有源极电极4、漏极电极5、以及源极布线44。具体地，在半导体层2的源极区域侧的欧姆接触膜3上，形成有源极电极4。而且，在漏极区域侧的欧姆接触膜3上，形成有漏极电极5。像这样，构成沟道蚀刻(channel-etch)型的TFT50。而且，源极电极4和漏极电极5以向半导体层2的沟道区域的外侧延伸的方式形成。即，源极电极4及漏极电极5与欧姆接触膜3同样地，不在半导体层2的沟道区域上形成。 
源极电极4向半导体层2的沟道区域的外侧延伸，与源极布线44 连接。即，源极布线44与源极电极4连接。源极布线44在半导体层2上隔着欧姆接触膜3形成，在基板1上以在与栅极布线43交叉的方向上直线延伸的方式配置。因此，源极布线44在与栅极布线43的交叉部中分叉，然后沿着栅极布线43延伸，成为源极电极4。源极电极4、漏极电极5、以及源极布线44通过第二金属膜形成，该第二金属膜包括：例如Cr、Al、Ta、Ti、Mo、W、Ni、Cu、Au、Ag或以它们作为主成分的合金膜、或它们的层叠膜。 
像这样，在本实施方式1中，半导体层2成为如下结构，即在源极布线44下的大致整个面、源极电极4下的大致整个面、漏极电极5下的大致整个面、栅极电极的对面配置。而且，在这里，成为如下结构，即在源极布线44、源极电极4、以及漏极电极5，与半导体层2之间，分别进一步形成有欧姆接触膜3。 
漏极电极5向半导体层2的沟道区域的外侧延伸，与像素电极6电连接。在本实施方式1中，像素电极6在漏极电极5上直接重叠而形成。即，像素电极6的下表面(下侧的表面)以与漏极电极5的上表面(上侧的表面)直接接触的方式而形成。此外，像素电极6在漏极电极5上的大致整个面形成。而且，像素电极6从漏极电极5上向像素47内延伸，如图2和图3所示，在构成像素47的由源极布线44和栅极布线43包围的区域的大致整个面形成。即，像素电极6以其一部分重复于漏极电极5的方式配置。这时，像素电极6的沟道区域侧的图案端部，以配置在与漏极电极5的沟道区域侧的图案端部大致相同位置的方式，重复配置。因此，漏极电极5的沟道区域侧的图案端部没有被像素电极6覆盖。而且，像素电极6例如以覆盖漏极电极5的沟道区域侧以外的图案端部的方式形成。像素电极6通过ITO等的第一透明导电膜形成。 
像这样，像素电极6不隔着绝缘膜，而在源极电极4、漏极电极5、以及源极布线44的上层直接重叠而形成。通过这样的结构，不再需要用于将像素电极6与漏极电极5电连接的接触孔。这是因为，通过以将像素电极6的一部分直接重叠于漏极电极5上的方式进行配置，能够获得它们之间的电连接。因此，对漏极电极5和像素电极6的连接，能够不设置对接触孔进行配置的区域(area)来构成像素47，因此能够提高开口率。 
此外，在本实施方式1中，通过与像素电极6相同的第一透明导电膜，形成有透明导电图案6a。透明导电图案6a在源极电极4和源极布线44上的大致整个面直接重叠形成。透明导电图案6a例如以覆盖源极电极4和源极布线44的方式形成。但是，源极电极4的沟道区域侧的图案端部没有被透明导电图案6a覆盖。因此，透明导电图案6a的沟道区域侧的图案端部与沟道区域侧的源极电极4的图案端部成为大致相同的位置。透明导电图案6a和像素电极6以相互离开的方式配置。此外，透明导电图案6a和像素电极6不在半导体层2的沟道区域上设置。 
像这样，在本实施方式1中，成为如下结构，即，在由第二金属膜构成的源极电极4、漏极电极5、以及源极布线44上，层叠形成由第一透明导电膜构成的像素电极6或透明导电图案6a。在这里，通过第一透明导电膜形成的图案，以完全覆盖第二金属膜形成的图案中的、除了TFT50的沟道区域之外全部的区域的方式形成。由此，能够将用于对各像素47供给显示信号的源极布线44作为第二金属膜和第一透明导电膜的2层的层叠结构。因此，具有抑制源极布线44的短线的发生的效果。即，在源极布线44上层叠的透明导电图案6a与源极布线44下的半导体层2同样地，能够作为源极布线44的冗余布线进行利用。因此，即使在源极布线44短线的情况下也能够防止显示信号中断。 
以覆盖像素电极6和透明导电图案6a的方式，设置有作为第二绝缘膜的层间绝缘膜12。层间绝缘膜12覆盖TFT50。层间绝缘膜12通过氮化硅、氧化硅等的绝缘膜形成。 
而且，在本实施方式1中，在层间绝缘膜12上形成有对置电极8。对置电极8隔着层间绝缘膜12配置在像素电极6的对面，在与像素电极6之间设置有用于使边缘电场产生的狭缝。该狭缝如图2所示，与源极布线44大致并行地设置有多个。狭缝例如在与栅极布线43交叉的方向上直线状地设置。 
对置电极8经由贯通层间绝缘膜12和栅极绝缘膜11的接触孔13与共同布线43a电连接。此外，对置电极8以与夹着栅极布线43而邻接的像素电极47的对置电极8连接的方式形成。即，对置电极8以与夹着栅极布线43而邻接的像素电极47的对置电极8连接的方式而整体地形成。具体地，夹着栅极布线43而邻接的像素电极47的对置电 极8在连结部8a连接。该连结部8a以越过栅极布线43的方式形成，对夹着栅极布线43而邻接的像素47的对置电极8的彼此进行连结。在这里，对置电极8的连结部8a以越过不与源极布线44或TFT50重复的区域的栅极布线43的方式形成。即，对置电极8以与栅极布线43的至少一部分重合的方式形成。对置电极8通过ITO等的第二透明导电膜形成。 
接着，使用图4～图13对本实施方式1的液晶显示装置的制造方法进行说明。图4～图8是表示实施方式1的TFT阵列基板的一个制造工序的俯视图。此外，图9～图13是表示实施方式1的TFT阵列基板的一个制造工序的剖视图。在图9～图13的各图中，(a)表示对应于图2的IIIA-IIIA剖面处的剖视图，(b)表示对应于图2的IIIB-IIIB剖面处的剖视图，(c)表示对应于图2的IIIC-IIIC剖面处的剖视图。即，这些图是分别对应于图3的各图处的各个制造工序的剖视图。 
首先在最初，在玻璃等的透明绝缘性的基板1上的整个面，对第一金属膜进行成膜，该第一金属膜包括：例如Cr、Al、Ta、Ti、Mo、W、Ni、Cu、Au、Ag或以它们作为主成分的合金膜、或它们的层叠膜。例如，使用溅射(sputter)法或蒸镀法等在基板1整个面进行成膜。之后，涂覆抗蚀剂(resist)，对涂覆了的抗蚀剂从光掩模(photomask)上进行曝光，使抗蚀剂感光。接着，对感光后的抗蚀剂进行显影，对抗蚀剂进行构图。以后，将该一连串的工序称为光刻工序。之后，将该抗蚀剂图案作为掩模进行蚀刻，除去光抗蚀剂图案。以后，将这样的工序称为微细加工技术。由此，如图4和图9所示，栅极电极、栅极布线43、以及共同布线43a被构图。像这样，通过第一光刻工序和微细加工技术，形成栅极电极、栅极布线43、以及共同布线43a。 
接着，以覆盖栅极电极、栅极布线43、和共同布线43a的方式，对成为栅极绝缘膜11的第一绝缘膜、半导体层2、以及欧姆接触膜3以该顺序进行成膜。例如，使用等离子体(plasma)CVD、常压CVD、减压CVD等，在基板1的整个面上对其进行成膜。作为栅极绝缘膜11，能够使用氮化硅、氧化硅等。再有，栅极绝缘膜11为了防止针孔(pinhole)等的膜缺损的产生导致的短路，优选分为多次进行成膜。对于半导体层2，能够使用非晶硅、多晶硅(poly silicon)等。此外，对于欧姆接触膜3，能够使用高浓度地添加了磷(P)等的杂质的n型 非晶硅或n型多晶硅等。 
接着，在本实施方式1中，在成膜后的欧姆接触膜3上，进一步对第二金属膜进行成膜，该第二金属膜包括：例如Cr、Al、Ta、Ti、Mo、W、Ni、Cu、Au、Ag或以它们作为主成分的合金膜、或它们的层叠膜。例如，使用溅射法或蒸镀法等进行成膜。之后，通过第二光刻工序以及微细加工技术，对第二金属膜进行构图。由此，通过第二金属膜形成源极布线44、和从源极布线44分叉并向TFT50的形成区域上延伸的部分。该从源极布线44分叉的部分，以从源极布线44的与栅极布线43的交叉部起分叉并向像素47内延伸的方式形成，成为包含在后面的工序中分离的源极电极4和漏极电极5的形状。即，在该时刻，在沟道区域上残存第二金属膜，成为源极电极4和漏极电极5连接的图案。即，当对第二金属膜进行构图时，形成在成为TFT50的沟道区域的半导体层2上连结的状态的源极电极4和漏极电极5，和连接于该源极电极4的源极布线44。 
接着，将被构图后的第二金属膜的图案、或在对第二金属膜进行构图时使用的抗蚀剂图案(或将在对第二金属膜进行构图时使用的抗蚀剂图案残留的状态下)作为掩模，对欧姆接触膜3和半导体层2进行蚀刻。由此，如图5和图10所示，除去没有被第二金属膜覆盖的部分的欧姆接触膜3和半导体层2。以这样的方式，对欧姆接触膜3和半导体层2进行构图，由此能够将欧姆接触膜3和半导体层2的构图、和源极布线44的构图统合起来。即，能够以一次的光刻工序，进行欧姆接触膜3和半导体层2的构图、和源极布线44的构图。 
接着，在其上通过溅射法等在基板1的整个面上对ITO等第一透明导电膜进行成膜。之后，通过第三光刻工序以及微细加工技术，对该第一透明导电膜进行构图。在本实施方式1中，以在像素电极6的形成区域上、和除了TFT50的沟道区域之外的第二金属膜图案上，残留第一透明导电膜的方式进行构图。由此，在源极布线44上、和从源极布线44分叉的部分的成为源极电极4的区域上，形成透明导电图案6a。此外，在从源极布线44分叉的部分中的成为漏极电极5的区域上，以一部分重叠的方式形成像素电极6。通过第一透明导电膜形成的透明导电图案6a和像素电极6，在后述的沟道蚀刻工序中作为蚀刻阻挡(barrier)图案而发挥功能。 
接着，将像素电极6和透明导电图案6a作为掩模，对第二金属膜和沟道区域上的欧姆接触膜3进行蚀刻。具体地，通过蚀刻对不被像素电极6或透明导电图案6a覆盖而露出的部分的第二金属膜进行除去。由此，沟道区域上的第二金属膜被除去，源极电极4和漏极电极5分离。进而，对通过除去第二金属膜而在表面露出的、沟道区域上的欧姆接触膜3通过蚀刻进行除去。由此，如图6和图11所示，成为TFT50的沟道区域的半导体层2露出。像这样，在本实施方式1中，将通过第一透明导电膜形成的透明导电图案6a和像素电极6作为蚀刻阻挡图案进行使用，能够除去沟道区域上的第二金属膜和欧姆接触膜3。 
再有，在上述说明中，将像素电极6和透明导电图案6a作为掩模进行蚀刻，但将对像素电极6和透明导电图案6a进行构图时使用的抗蚀剂图案直接作为掩模，进行第二金属膜和欧姆接触膜3的蚀刻也可。 
接着，从其上，对成为层间绝缘膜12的第二绝缘膜进行成膜。例如，作为层间绝缘膜12使用CVD法等在基板1的整个面成膜氮化硅、氧化硅等的无机绝缘膜。由此，像素电极6和透明导电图案6a被层间绝缘膜12覆盖。此外，半导体层2的沟道区域被层间绝缘膜12覆盖。之后，通过第四光刻工序以及微细加工技术，在层间绝缘膜12和栅极绝缘膜11形成接触孔。由此，如图7和图12所示，形成到达共同布线43a的接触孔，共同布线43a一部分露出。再有，在框缘区域42中，用于与扫描信号驱动电路45或显示信号驱动电路46连接的端子(未图示)通过与栅极布线43或源极布线44相同的层而形成。因此，在第四光刻工序和微细加工技术中，与到达共同布线43a的接触孔13一起，在层间绝缘膜12和栅极绝缘膜11形成到达这些端子的接触孔。 
接着，在层间绝缘膜12上通过溅射法等在基板1的整个面上对ITO等第二透明导电膜进行成膜。之后，通过第五光刻工序以及微细加工技术，对该第二透明导电膜进行构图。由此，如图8和图13所示，隔着层间绝缘膜12在像素电极6的对面，以经由接触孔13与共同布线43a连接的方式形成具有狭缝的对置电极8。再有，在框缘区域42中，经由接触孔与栅极端子连接的栅极端子焊盘(pad)通过与对置电极8相同的第二透明导电膜而形成。同样地，经由接触孔与源极端子连接的源极端子焊盘(pad)通过与对置电极8相同的第二透明导电膜而形成。 
通过以上的工序，完成本实施方式1的TFT阵列基板。像这样，在本实施方式1中，不使用作为通常的工序削减方法的半透过掩模，能够至少以(1)栅极电极(第一金属膜)、(2)源极/漏极电极(第二金属膜)、(3)像素电极和透明导电图案、(4)接触孔、(5)对置电极这5次光刻工序形成TFT阵列基板。由此，能够使光刻工序数与通常的液晶显示装置的TN模式的TFT阵列基板制造所需要的光刻工序数同等。 
特别是，能够在现有的FFS模式的液晶显示装置中，将为了制造TFT阵列基板至少需要的(1)对置电极、(2)栅极电极(第一金属膜)、(3)半导体层、(4)源极/漏极电极(第二金属膜)、(5)接触孔、(6)像素电极这6次光刻工序中的、(3)半导体层、(4)源极/漏极电极(第二金属膜)、(6)像素电极这3次光刻工序，在本实施方式1中集约到(2)第二金属膜、(3)像素电极和透明导电图案这2次通常的光刻工序中。因此，不使用半透过掩模，能够削减制造FFS模式的液晶显示装置的TFT阵列基板所需要的光刻工序数，能够降低制造成本。 
在以该方式制作的TFT阵列基板上，在以后的单元(cell)工序中形成取向膜。此外，在另外制作的对置基板上也同样地形成取向膜。然后，对该取向膜，使用摩擦(rubbing)等的方法，在与液晶的接触面实施在一个方向上赋予微细(micro)的伤痕的取向处理。接着，在基板周缘部涂覆密封(sealing)材料，将TFT阵列基板和对置基板以相互的取向膜相向的方式以规定的间隔粘合。在将TFT阵列基板和对置基板粘合之后，使用真空注入法等，从液晶注入口注入液晶。然后，密封液晶注入口。在这样形成的液晶单元的两面上粘贴偏振片，连接驱动电路之后，安装背光灯单元。这样，完成了本实施方式1的液晶显示装置。 
再有，在本实施方式1中，说明了夹着栅极布线43而邻接的像素47间的对置电极8以连结的方式形成，但对置电极8的形状不限定于此。对应于各像素47的对置电极8经由接触孔13与共同布线43a电连接。因此，如果对该共同布线43a施加相同信号的话，夹着栅极布线43而邻接的像素47间的对置电极8也可以以相互离开的方式形成。 
如上所述，在本实施方式1中，在第二光刻工序中，对第二金属膜进行构图，形成在沟道区域连接的形状的源极/漏极电极、和源极布 线44。然后，将构图后的第二金属膜的图案作为掩模，对欧姆接触膜3和半导体层2进行蚀刻。之后，在其上以直接重叠的方式对第一透明导电膜进行成膜，在第三光刻工序中，将构图后的第一透明导电膜作为掩模，进一步对沟道区域上的第二金属膜和欧姆接触膜3进行蚀刻除去。由此，不使用半透过掩模，能够削减TFT阵列基板的制造所需要的光刻工序数。因此，工程管理不会变得复杂，能够进一步使大量生产稳定化，并且能够抑制掩模费用。 
在以这样方式形成的TFT阵列基板中，在构成源极布线44、源极电极4、以及漏极电极5等的第二金属膜之下的大致整个区域(整个面)，隔着欧姆接触膜3存在半导体层2。此外，在构成源极布线44、源极电极4、以及漏极电极5等的第二金属膜上的大致整个区域(整个面)直接重叠地存在有构成像素电极6、透明导电图案6a等的第一透明导电膜。由此，成为透明导电图案6a在源极布线44上层叠的结构，成为源极布线44的冗余布线。因此，即使源极布线44断线，也能够防止显示信号的中断。 
实施方式2 
使用图14及图15对本实施方式2的液晶显示装置的像素结构进行说明。图14是表示实施方式2的TFT阵列基板的像素结构的俯视图。图15是表示实施方式2的TFT阵列基板的像素结构的剖视图。图14表示TFT阵列基板的一个像素47。图15(a)是图14的XVA-XVA剖视图，图15(b)是图14的XVB-XVB剖视图，图15(c)是图14的XVC-XVC剖视图。在本实施方式2中，仅是对置电极8的形状与实施方式1不同，除此之外的结构与实施方式1相同，因此省略说明。 
在本实施方式2中，对置电极8以覆盖位于源极布线44上的透明导电图案6a的方式形成。具体地，如图14和图15(b)所示，隔着层间绝缘膜12在源极布线44的对面，配置有比源极布线44和透明导电图案6a宽度宽的对置电极8。对置电极8覆盖像素47的源极布线44、和位于其上的透明导电图案6a的大部分。即，源极布线44和位于其上的透明导电图案6a中的、除了与栅极布线43交叉的部分之外的区域的大部分，与对置电极8重合。因此，对置电极8以与源极布线44和位于其上的透明导电图案6a在固定的区域中重合的方式形成，与夹 着源极布线44而邻接的像素47的对置电极8连接。该重合区域的对置电极8与源极布线44和位于其上的透明导电图案6a的宽度相比以宽度宽的方式形成。 
再有，在本实施方式2中，与实施方式1同样地，如图14和图15所示，在构成源极布线44、源极电极4、以及漏极电极5等的第二金属膜下的大致整个区域(整个面)，隔着欧姆接触膜3存在半导体层2。此外，在构成源极布线44、源极电极4、以及漏极电极5等的第二金属膜上的大致整个区域(整个面)，直接重叠地存在有构成像素电极6、透明导电图案6a等的第一透明导电膜。 
这样构成的TFT阵列基板在第五光刻工序和微细加工技术中，形成与实施方式1不同形状的对置电极8即可。关于除此之外的制造工序与实施方式1相同，因此省略说明。 
如上所述，在本实施方式2中，以覆盖源极布线44和位于其上的透明导电图案6a的层叠膜中的、除去与栅极布线43交叉的部分之外的区域的大部分的方式，形成对置电极8。由此，能够通过对置电极8有效地对从源极布线44、和源极布线44上的透明导电图案6a产生的漏电场进行遮蔽。因此，能够降低由来自源极布线44和其上形成的透明导电图案6a的漏电场引起的串扰(cross talk)。此外，能够发挥与实施方式1同样的效果。 
实施方式3 
使用图16及图17对本实施方式3的液晶显示装置的像素结构进行说明。图16是表示实施方式3的TFT阵列基板的像素结构的俯视图。图17是表示实施方式3的TFT阵列基板的像素结构的剖视图。图16表示TFT阵列基板的一个像素47。图17(a)是图16的XVIIA-XVIIA剖视图，图17(b)是图16的XVIIB-XVIIB剖视图。 
在实施方式1中，是如下结构，即从经由各像素47的接触孔13电连接的共同布线43a对各像素47的对置电极8供给信号的结构，但在本实施方式3中，是如下结构，即经由以在邻接的全部像素47中连接的方式形成的对置电极8，从显示区域41的周边部向对置电极8供给信号。 
具体地，如图16所示，夹着栅极布线43而邻接的像素电极47的 对置电极8在连结部8a连接。该连结部8a以越过栅极布线43的方式形成，对夹着栅极布线43而邻接的像素47的对置电极8的彼此进行连结。在这里，对置电极8的连结部8a以跨过源极布线44或不与TFT50重复的区域的栅极布线43的方式形成。 
此外，夹着源极布线44而邻接的像素电极47的对置电极8在连结部8b连接。该连结部8b以越过源极布线44的方式形成，对夹着源极布线44而邻接的像素47的对置电极8的彼此进行连结。在这里，与实施方式2同样地，对置电极8的连结部8b以跨过源极布线44和位于其上的透明导电图案6a的层叠膜中的、除去与栅极布线43交叉的部分之外的区域的大部分的方式形成。 
像这样，对置电极8以与邻接的全部像素47的对置电极8平面式连接的方式形成，进行电连接。即，成为显示区域41内的全部像素47的对置电极8电连接的状态。因此，尽管通过电阻率比较高的透明导电膜形成，但能够降低对置电极8的电阻。因此，在本实施方式3中，如图16所示，不需要形成为了向各像素47的对置电极8供给信号而配置的电阻率比较低的非透过的共同布线43a。此外，也不需要形成用于取得与共同布线43a的连接的接触孔13。 
再有，在本实施方式3中，与实施方式1同样地，如图16和图17所示，在构成源极布线44、源极电极4、以及漏极电极5等的第二金属膜下的大致整个区域(整个面)，隔着欧姆接触膜3存在半导体层2。此外，在构成源极布线44、源极电极4、以及漏极电极5等的第二金属膜上的大致整个区域(整个面)，直接重叠地存在有构成像素电极6、透明导电图案6a等的第一透明导电膜。 
在这样结构的TFT阵列基板中，也可以不在第一光刻工序和微细加工技术中形成共同布线43a。此外，也可以不在第四光刻工序和微细加工技术中形成各像素47的接触孔13。但是，在显示区域41的周边部需要设置接触孔，向对置电极8供给信号。而且，在第五光刻工序和微细加工技术中，形成与实施方式1不同形状的对置电极8即可。除此之外的制造工序与实施方式1相同，因此省略说明。 
如上所述，在本实施方式3中，将对置电极8以在邻接的像素间连接的方式形成。即，对置电极8跨过源极布线44和栅极布线43与邻接的像素的对置电极8连接而形成。由此，显示区域41内的全像素 47的对置电极8整体形成，进行电连接。由此，能够降低对置电极8的电阻，不需要形成非透过的共同布线43a，能够提高开口率。此外，能够发挥与实施方式1同样的效果。 
实施方式4 
使用图8对本实施方式4的液晶显示装置进行说明。图18是表示实施方式4的TFT阵列基板的TFT部的结构的图。图18(a)是表示实施方式4的TFT阵列基板的TFT部的结构的俯视图，图18(b)是图18(a)的XVIIIB-XVIIIB剖视图。图18表示设置在TFT阵列基板的各像素47的TFT50的一个。在本实施方式4中，与实施方式1～3不同结构的TFT50设置于TFT阵列基板，除此之外的结构与实施方式1～3相同，因此省略说明。 
在本实施方式4中，如图18所示，在栅极布线43上，像素电极6和透明电极图案6a以与半导体层2的图案端部相比配置于内侧的方式形成。即，在实施方式1～3中，像素电极6和透明电极图案6a以覆盖源极电极4和漏极电极5的沟道区域侧以外的图案端部的方式形成，是与隔着在其下设置的欧姆接触膜3而存在的半导体层2的端部相接的结构。另一方面，在本实施方式4中，像素电极6和透明电极图案6a对源极电极4和漏极电极5的沟道区域侧以外的图案端部与沟道区域侧的图案端部同样地没有进行覆盖。 
而且，在与栅极电极相向的区域中，像素电极6的图案端部与漏极电极5的图案端部成为大致相同的位置。同样地，在与栅极电极相向的区域中，透明导电图案6a的图案端部与源极电极4的图案端部成为大致相同的位置。像这样，本实施方式4的TFT50是通过第一透明导电膜形成的像素电极6和透明导电图案6a在栅极电极上不与半导体层2的端部相接的结构。 
在这里，在半导体层2的图案端部存在导电性的残渣的可能性高，当像素电极6或透明导电图案6a与该半导体层2的图案端部在栅极电极上相接时，有时TFT50的断开(off)电流增加。相对于此，在本实施方式4中，由于是像素电极6和透明导电图案6a在栅极电极上不与半导体层2的端部相接的结构，所以能够抑制TFT50的断开电流的增加。 
接着，使用图19对本实施方式4的液晶显示装置的制造方法进行说明。图19是表示实施方式4的TFT阵列基板的一个制造工序的图。图19(a)是表示像素电极和透明导电图案形成后的TFT部的俯视图，图19(b)是图19(a)的XIXB-XIXB剖视图。在本实施方式4中，仅是像素电极6和透明导电图案6a的形成工序与实施方式1～3不同，除此之外的工序与实施方式1～3相同，因此省略说明。 
即，如图19所示，将在基板1整个面成膜的第一透明导电膜，以使栅极电极上的第二金属膜图案14的端部露出的方式进行构图，形成像素电极6和透明导电图案6a。然后，使用以该方式栅极电极上的第二金属膜图案14的端部露出的像素电极6和透明导电图案6a，对露出部分的第二金属膜和欧姆接触膜3进行蚀刻即可。 
如上所述，在本实施方式4中，像素电极6和透明电极图案6a在与栅极电极相向的位置中，以在俯视中配置于半导体层2的图案内侧的方式形成。由此，能够作为像素电极6和透明导电图案6a在栅极电极上不与半导体层2的端部相接的结构。因此，能够抑制TFT50的断开电流的增加。此外，能够发挥与实施方式1～3同样的效果。 
再有，在实施方式1～3中，针对对置电极8的狭缝的方向与源极布线44是平行的情况例示地进行了说明，但并不局限于此。对置电极8的狭缝的方向不仅是与源极布线44平行的方向，也可以是任意的方向、或任意的不同方向的组合。此外，对置电极8的形状并不限定于狭缝状，例如是梳齿状等，能够在与像素电极6之间使边缘电场产生的形状即可。 
此外，实施方式1～3的像素结构中的TFT50也可以与实施方式4中说明的结构的TFT50置换。进而，本发明不限定于具有在实施方式1～4说明的结构的TFT50的TFT阵列基板，对于具有像素电极6直接重叠于漏极电极5上而形成的其他结构的TFT50的TFT阵列基板也能够应用。 
以上的说明是说明本发明的实施方式的一个例子，本发明并不限定于上述实施方式1～4。此外，只要是本领域技术人员，能够在本发明的范围中容易地对以上的实施方式1～4的各要素进行变更、追加、变换。 

Claims (14)

1.一种薄膜晶体管阵列基板，具有薄膜晶体管，其中，具有：
栅极布线，在基板上形成，与所述薄膜晶体管的栅极电极连接；
栅极绝缘膜，覆盖所述栅极电极和所述栅极布线；
源极布线，在所述栅极绝缘膜上形成，与所述薄膜晶体管的源极电极连接；
半导体层，在所述栅极绝缘膜上形成，在所述薄膜晶体管的漏极电极下的大致整个面、所述源极电极下的大致整个面、所述源极布线下的大致整个面、以及所述栅极电极的对面配置；
像素电极，在所述漏极电极上直接重叠形成，与所述漏极电极电连接；
透明导电图案，在所述源极电极和所述源极布线上，通过与所述像素电极相同的层而直接重叠形成；
层间绝缘膜，覆盖所述像素电极和所述透明导电图案；以及
对置电极，在所述层间绝缘膜上形成，在与所述像素电极之间使边缘电场产生。
2.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述对置电极以与所述源极布线和所述源极布线上的所述透明导电图案在固定的区域中重合的方式形成，与夹着所述源极布线而邻接的像素的所述对置电极连接。
3.根据权利要求2所述的薄膜晶体管阵列基板，其中，与所述源极布线和所述源极布线上的所述透明导电图案重合的区域的所述对置电极，以与所述源极布线和所述源极布线上的所述透明导电图案的宽度相比宽度宽的方式形成。
4.根据权利要求1至3的任一项所述的薄膜晶体管阵列基板，其中，所述对置电极以与夹着所述栅极布线而邻接的像素的所述对置电极连接的方式形成。
5.根据权利要求1至3的任一项所述的薄膜晶体管阵列基板，其中，还具备：共同布线，在与所述栅极布线相同的层形成，
所述对置电极经由贯通所述栅极绝缘膜和所述层间绝缘膜的接触孔而与所述共同布线电连接。
6.根据权利要求1至3的任一项所述的薄膜晶体管阵列基板，其中，还具有：欧姆接触膜，在所述源极电极和所述半导体层之间、所述漏极电极和所述半导体层之间、以及所述源极布线和所述半导体层之间形成，
所述半导体层隔着所述欧姆接触膜与所述源极电极和所述漏极电极电连接。
7.根据权利要求1至3的任一项所述的薄膜晶体管阵列基板，其中，所述像素电极和所述透明导电图案在与所述栅极电极相向的位置中，以在俯视中配置于所述半导体层的图案的内侧的方式形成。
8.一种液晶显示装置，其中，具有：权利要求1至3的任一项所述的薄膜晶体管阵列基板。
9.一种具有薄膜晶体管的薄膜晶体管阵列基板的制造方法，其中，具备：
在基板上形成所述薄膜晶体管的栅极电极、和连接于所述栅极电极的栅极布线的工序；
形成覆盖所述栅极电极和所述栅极布线的栅极绝缘膜的工序；
在所述栅极绝缘膜上，依次成膜半导体层、欧姆接触膜、金属膜的工序；
对所述金属膜进行构图，形成：在成为所述薄膜晶体管的沟道区域的所述半导体层上连结的状态的所述薄膜晶体管的源极电极和漏极电极、和连接于所述源极电极的源极布线的工序；
将被构图的所述金属膜作为掩模，对所述半导体层和所述欧姆接触膜进行蚀刻的工序；
对在所述金属膜上直接重叠的透明导电膜进行成膜，对所述透明导电膜进行构图，形成：在所述漏极电极上直接重叠的像素电极、和在所述源极电极和所述源极布线上直接重叠配置的透明导电图案的工序；
将所述像素电极和所述透明导电图案作为掩模，对所述金属膜和所述欧姆接触膜进行蚀刻，使成为所述薄膜晶体管的沟道区域的所述半导体层露出的工序；
形成覆盖所述像素电极和所述透明导电图案的层间绝缘膜的工序；以及
在所述层间绝缘膜上，形成在与所述像素电极之间使边缘电场产生的对置电极的工序。
10.根据权利要求9所述的薄膜晶体管阵列基板的制造方法，其中，在所述对置电极的形成工序中，以与所述源极布线和所述源极布线上的所述透明导电图案在固定的区域中重合，与夹着所述源极布线而邻接的像素的所述对置电极连接的方式形成所述对置电极。
11.根据权利要求10所述的薄膜晶体管阵列基板的制造方法，其中，与所述源极布线和所述源极布线上的所述透明导电图案重合的区域的所述对置电极，以与所述源极布线和所述源极布线上的所述透明导电图案的宽度相比宽度宽的方式形成。
12.根据权利要求9至11的任一项所述的薄膜晶体管阵列基板的制造方法，其中，在所述对置电极的形成工序中，以与夹着所述栅极布线而邻接的像素的所述对置电极连接的方式形成所述对置电极。
13.根据权利要求9至11的任一项所述的薄膜晶体管阵列基板的制造方法，其中，在形成所述栅极电极和所述栅极布线的工序中，进一步在邻接的所述栅极布线之间形成共同布线，
在所述对置电极的形成工序中，以经由贯通所述栅极绝缘膜和所述层间绝缘膜的接触孔与所述共同布线电连接的方式形成所述对置电极。
14.根据权利要求9至11的任一项所述的薄膜晶体管阵列基板的制造方法，其中，在形成所述像素电极和所述透明导电图案的工序中，在与所述栅极电极相向的位置中，以在俯视中配置于所述半导体层的图案的内侧的方式形成所述像素电极和所述透明导电图案。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5456980B2 (ja) 2008-02-15 2014-04-02 三菱電機株式会社 液晶表示装置、及びその製造方法
JP5659708B2 (ja) * 2010-11-08 2015-01-28 三菱電機株式会社 液晶表示パネル、及び液晶表示装置
KR101529557B1 (ko) 2011-06-09 2015-06-19 엘지디스플레이 주식회사 프린지 필드형 액정표시장치의 제조방법
JP5863399B2 (ja) * 2011-11-07 2016-02-16 三菱電機株式会社 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置
JP5907697B2 (ja) 2011-11-09 2016-04-26 三菱電機株式会社 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置
TWI459477B (zh) * 2011-11-16 2014-11-01 Chunghwa Picture Tubes Ltd 畫素結構及其製作方法
JP5950638B2 (ja) 2012-03-12 2016-07-13 三菱電機株式会社 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置
CN102654703B (zh) * 2012-03-31 2015-01-07 京东方科技集团股份有限公司 一种阵列基板及其制造方法、以及显示设备
JP2014002250A (ja) * 2012-06-18 2014-01-09 Mitsubishi Electric Corp 液晶表示装置及びその製造方法
KR101992341B1 (ko) * 2012-11-06 2019-06-25 삼성디스플레이 주식회사 액정 표시 장치
JP6278633B2 (ja) 2013-07-26 2018-02-14 三菱電機株式会社 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法
TW202334724A (zh) 2013-08-28 2023-09-01 日商半導體能源研究所股份有限公司 顯示裝置
JP6315966B2 (ja) * 2013-12-11 2018-04-25 三菱電機株式会社 アクティブマトリックス基板およびその製造方法
CN103715096A (zh) * 2013-12-27 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及其制作方法
CN104037126A (zh) * 2014-05-16 2014-09-10 京东方科技集团股份有限公司 一种阵列基板的制备方法、阵列基板和显示装置
CN106575062B (zh) 2014-08-07 2019-11-08 夏普株式会社 有源矩阵基板及其制造方法
JP6218949B2 (ja) 2014-08-07 2017-10-25 シャープ株式会社 アクティブマトリクス基板および液晶パネル
TWI534682B (zh) * 2015-03-24 2016-05-21 群創光電股份有限公司 顯示面板
JP6501879B2 (ja) 2015-06-05 2019-04-17 シャープ株式会社 アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法
CN105633100B (zh) * 2016-03-17 2018-11-02 深圳市华星光电技术有限公司 薄膜晶体管阵列面板及其制作方法
JP6978243B2 (ja) * 2017-07-26 2021-12-08 三菱電機株式会社 アレイ基板と当該アレイ基板を有する液晶表示装置
JP2019184698A (ja) * 2018-04-04 2019-10-24 三菱電機株式会社 液晶表示装置と当該液晶表示装置の製造方法
CN113474830B (zh) * 2019-02-27 2023-04-18 夏普株式会社 显示装置及其制造方法
CN112054031B (zh) * 2019-06-06 2023-06-27 夏普株式会社 有源矩阵基板及其制造方法
US11226530B2 (en) 2019-12-23 2022-01-18 Sharp Kabushiki Kaisha Active matrix substrate and method for manufacturing active matrix substrate
CN111584523B (zh) * 2020-05-25 2023-09-12 成都京东方显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315472A (ja) 1986-07-07 1988-01-22 Stanley Electric Co Ltd 薄膜トランジスタの製造方法
JPH112828A (ja) 1997-06-10 1999-01-06 Matsushita Electric Ind Co Ltd 液晶画像表示装置およびその製造方法
US6449026B1 (en) * 1999-06-25 2002-09-10 Hyundai Display Technology Inc. Fringe field switching liquid crystal display and method for manufacturing the same
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001154214A (ja) 1999-11-30 2001-06-08 Casio Comput Co Ltd 液晶表示素子
KR100325079B1 (ko) 1999-12-22 2002-03-02 주식회사 현대 디스플레이 테크놀로지 고개구율 및 고투과율 액정표시장치의 제조방법
JP5408829B2 (ja) * 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
KR100482468B1 (ko) 2000-10-10 2005-04-14 비오이 하이디스 테크놀로지 주식회사 프린지 필드 구동 액정 표시 장치
KR100476045B1 (ko) 2000-12-12 2005-03-10 비오이 하이디스 테크놀로지 주식회사 프린지 필드 스위칭 모드 액정표시장치
JP3949897B2 (ja) * 2001-01-29 2007-07-25 株式会社日立製作所 液晶表示装置
JP2005257883A (ja) 2004-03-10 2005-09-22 Nec Lcd Technologies Ltd 液晶表示装置
KR101107246B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR100966453B1 (ko) * 2005-12-30 2010-06-28 엘지디스플레이 주식회사 액정표시소자 제조방법
JP4946135B2 (ja) * 2006-01-31 2012-06-06 カシオ計算機株式会社 液晶表示素子
JP2007293155A (ja) 2006-04-27 2007-11-08 Epson Imaging Devices Corp 液晶表示装置
JP4916770B2 (ja) * 2006-05-22 2012-04-18 三菱電機株式会社 液晶表示装置、及びその製造方法
KR101182322B1 (ko) * 2006-06-30 2012-09-20 엘지디스플레이 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
JP4241850B2 (ja) * 2006-07-03 2009-03-18 エプソンイメージングデバイス株式会社 液晶装置、液晶装置の駆動方法、および電子機器
JP2008052161A (ja) 2006-08-28 2008-03-06 Epson Imaging Devices Corp 液晶装置及び電子機器
TWI414864B (zh) * 2007-02-05 2013-11-11 Hydis Tech Co Ltd 邊緣電場切換模式之液晶顯示器
KR101294232B1 (ko) 2007-06-08 2013-08-07 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및이의 제조 방법
KR100968720B1 (ko) * 2007-06-29 2010-07-08 소니 주식회사 액정 장치, 및 전자기기
JP5456980B2 (ja) * 2008-02-15 2014-04-02 三菱電機株式会社 液晶表示装置、及びその製造方法

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