KR20080077475A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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삼성전자주식회사
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Abstract

본 발명에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 반도체, 반도체와 중첩하는 소스 전극을 가지는 데이터선, 반도체와 중첩하며 소스 전극과 마주하는 드레인 전극, 데이터선 및 드레인 전극을 노출하는 제1 개구부를 포함하는 보호막, 보호막 위에 형성되어 있는 색필터, 색필터 위에 형성되어 있는 덮개막, 그리고 덮개막 위에 형성되어 있으며 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함한다.
색필터, 액정표시장치, 화소전극, 접촉구멍

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이다.
도 3은 도 2의 액정 표시 장치에서 화소 전극과 공통 전극의 평면도이다.
도 4는 도 2의 액정 표시 장치를 IV-IV선으로 잘라 도시한 단면도이다.
도 5는 도 2의 액정 표시 장치를 V-V선을 따라 잘라 도시한 단면도이다.
도 6은 도 2의 VI-VI선을 따라 잘라 도시한 단면도이다.
도 7은 도 2의 액정 표시 장치에서 화소 전극 및 공통 전극의 절개부의 일부분을 도시한 평면도이다.
도 8, 도 15, 도 25 및 도 29는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.
도 9 내지 도 11은 도 8의 박막 트랜지스터 표시판을 IX-IX, X-X, XI-XI선으로 각각 잘라 도시한 단면도이다.
도 12 내지 도 14는 도 9 내지 도 11의 다음 단계에서의 단면도로 도 8의 박막 트랜지스터 표시판을 IX-IX, X-X, XI-XI선으로 각각 잘라 도시한 단면도이다.
도 16 내지 도 18은 도 15의 박막 트랜지스터 표시판을 XVI-XVI, XVII-XVII, XVIII-XVIII선으로 각각 잘라 도시한 단면도이다.
도 19 내지 도 21은 도 16 내지 도 18의 다음 단계에서의 단면도로 도 15의 박막 트랜지스터 표시판을 XVI-XVI, XVII-XVII, XVIII-XVIII선으로 각각 잘라 도시한 단면도이다.
도 22 내지 도 24는 도 19 내지 도 21의 다음 단계에서의 단면도로 도 15의 박막 트랜지스터 표시판을 XVI-XVI, XVII-XVII, XVIII-XVIII선으로 각각 잘라 도시한 단면도이다.
도 26 내지 28은 도 25의 박막 트랜지스터 표시판을 XXVI-XXVI, XXVII-XXVII, XXVIII-XXVIII선으로 각각 잘라 도시한 단면도이다.
도 30 내지 도 32는 도 29의 박막 트랜지스터 표시판을 XXX-XXX, XXXI-XXXI, XXXII-XXXII선으로 각각 잘라 도시한 단면도이다.
<도면 부호의 설명>
11, 21: 배향막
30: 덮개층
71, 72: 공통 전극 절개부
81a, 81b, 82: 접촉 보조 부재
90, 91, 92: 화소 전극 절개부
110, 210: 기판 120: 광차단막
121a, 121b, 129a, 129b: 게이트선
124a, 124b: 게이트 전극
131: 유지 전극선 137: 유지 전극
140: 게이트 절연막 151, 154a, 154b: 반도체
161, 163a, 165a, 163b, 165b: 저항성 접촉 부재
171, 179: 데이터선
173a, 173b: 소스 전극 175a, 175b: 드레인 전극
180: 보호막
181a, 181b, 182, 185a, 185b: 접촉 구멍
191, 191a, 191b: 화소 전극
191a1, 191a2, 191b1, 191b2, 191b3, 191b4, 191b5, 191b6: 전극편
230: 색필터 270: 공통 전극
본 발명은 박막 트랜지스터 표시판에 관한 것으로, 특히, 색필터가 형성되어 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 가장 널리 사용되는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장을 생성하는 전계 생성 전극을 가지고 있으며, 간극(間隙)을 두고 있는 두 표시판과 표시판 사이의 간극에 채워진 액정층을 포함한다. 이러한 액정 표시 장치에서는 두 전계 생성 전극에 전압을 인가하여 액정층에 전계 를 형성함으로써 액정 분자들의 배향을 결정하고 입사광의 편광을 조절하여 영상을 표시한다.
이러한 액정 표시 장치는 전계 생성 전극과 이에 연결된 박막 트랜지스터를 포함하며 행렬의 형태로 배열되어 있는 복수의 화소와 이에 신호를 전달하는 복수의 신호선을 포함한다. 신호선에는 주사 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등이 있으며, 각 화소는 전계 생성 전극과 박막 트랜지스터 외에도 색상을 표시하기 위한 색필터를 포함한다.
일반적으로, 두 표시판 중 한쪽에 게이트선, 데이터선, 화소 전극 및 박막 트랜지스터를 배치하고, 다른 표시판에 공통 전극과 색필터를 배치하고 있으나 박막 트랜지스터와 함께 색필터를 형성할 수 도 있다.
그러나 색필터는 색필터에 포함되어 있는 안료의 확산 및 아웃 개싱 현상이 발생하며, 색필터의 상, 하부막을 오염시킨다. 특히, 박막 트랜지스터와 색필터를 같은 기판에 형성할 경우 반도체가 색필터로 인해 오염되어 박막 트랜지스터의 특성이 떨어지는 문제점이 있다.
또한, 두꺼운 색필터의 상, 하부에 절연막이 더 형성되기 때문에 두께가 더 두꺼워져 접촉 구멍을 형성하는 식각 공정이 어려워지는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 색필터로부터 반도체를 보호하면서도 용이하게 접촉 구멍을 형성하는 것이다.
이러한 기술적 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 반도체, 반도체와 중첩하는 소스 전극을 가지는 데이터선, 반도체와 중첩하며 소스 전극과 마주하는 드레인 전극, 데이터선 및 드레인 전극을 노출하는 제1 개구부를 포함하는 보호막, 보호막 위에 형성되어 있는 색필터, 색필터 위에 형성되어 있는 덮개막, 그리고 덮개막 위에 형성되어 있으며 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함한다.
제1 개구부의 평면 패턴은 데이터선 및 드레인 전극의 평면 패턴과 동일할 수 있다.
제1 개구부의 경계선은 데이터선 및 드레인 전극의 경계선과 일치할 수 있다.
기판 위에 형성되며 게이트선과 분리되어 형성되어 있는 유지 전극선을 더 포함하고, 색필터는 유지 전극선을 노출하는 제2 개구부를 포함할 수 있다.
유지 전극선 및 게이트선과 분리되어 있으며 데이터선과 중첩하는 광차단층을 더 포함할 수 있다.
반도체는 데이터선 및 드레인 전극과 중첩하는 제1 부분, 소스 전극과 드레인 전극 사이에 위치하는 제2 부분을 포함하고, 반도체의 제1 부분은 데이터선 및 드레인 전극과 동일한 평면 패턴을 가질 수 있다.
데이터선은 굽어 있을 수 있다.
한 다른 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체를 형성하는 단계, 반도체 위에 저항성 접촉 부재를 형성하는 단계, 반도체 위에 금속층을 적층하는 단계, 금속층 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스클 금속층을 식각하여 데이터선 및 드레인 전극을 형성하는 단계, 감광막 패턴 위에 보호막을 형성하는 단계, 감광막 패턴을 제거하여 보호막에 데이터선 및 드레인 전극을 노출하는 개구부를 형성하는 단계, 보호막 위에 색필터를 형성하는 단계, 색필터 위에 캐핑층을 형성하는 단계, 그리고 캐핑층 위에 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
또는 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 불순물이 도핑되지 않은 제1 비정질 규소층, 불순물이 도핑된 제2 비정질 규소층 및 금속층을 적층하는 단계, 금속층 위에 제1 부분, 제1 부분보다 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 금속층, 제2 비정질 규소층 및 제1 비정질 규소층을 식각하여 데이터용 금속 패턴, 저항성 접촉 패턴 및 반도체를 형성하는 단계, 감광막 패턴의 제1 부분을 제거하는 단계, 감광막 패턴의 제2 부분을 마스크로 데이터용 금속 패턴을 식각하여 데이터선 및 드레인 전극을 형성하는 단계, 감광막 패턴의 제2 부분을 마스크로 저항성 접촉 패턴을 식각하여 저항성 접촉 부재를 형성하는 단계, 제2 부분을 포함하는 기판 위에 보호막을 형성하는 단계, 감광막 패턴의 제2 부분을 제 거하여 보호막에 데이터선 및 드레인 전극을 노출하는 제1 개구부를 형성하는 단계, 보호막 위에 색필터를 형성하는 단계, 색필터 위에 캐핑층을 형성하는 단계, 그리고 캐핑층 위에 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
보호막은 1,000Å이하의 두께로 형성할 수 있다.
이하, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 액정 표시 장치에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1을 참고하면, 본 실시예에 따른 액정 표시판 조립체는 복수 쌍의 게이트선(GLa, GLb), 복수의 데이터선(DL) 및 복수의 유지 전극선(SL)을 포함하는 신호선과 이에 연결된 복수의 화소(PX)를 포함한다.
각 화소(PX)는 한 쌍의 부화소(PXa, PXb)를 포함하며, 각 부화소(PXa/PXb)는 각각 해당 게이트선(GLa, GLb) 및 데이터선(DL)에 연결되어 있는 스위칭 소 자(Qa/Qb)와 이에 연결된 액정 축전기(Clca/Clcb), 그리고 스위칭 소자(Qa/Qb) 및 유지 전극선(SL)에 연결되어 있는 유지 축전기(storage capacitor)(Csta/Cstb)를 포함한다.
각 스위칭 소자(Qa/Qb)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(GLa, GLb)과 연결되어 있고, 입력 단자는 데이터선(DL)과 연결되어 있으며, 출력 단자는 액정 축전기(Clca/Clcb) 및 유지 축전기(Csta/Cstb)와 연결되어 있다.
액정 축전기(Clca/Clcb)의 보조적인 역할을 하는 유지 축전기(Csta/Cstb)는 하부 표시판(100)에 구비된 유지 전극선(SL)과 화소 전극(PE)이 절연체를 사이에 두고 중첩되어 이루어지며 유지 전극선(SL)에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(Csta, Cstb)는 부화소 전극(PEa, PEb)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수도 있다.
그러면 도 1에 도시한 액정 표시 장치의 한 예에 대하여 도 2 내지 도 7을 참고하여 상세하게 설명한다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이고, 도 3은 도 2의 액정 표시 장치에서 화소 전극과 공통 전극의 평면도이고, 도 4는 도 2의 액정 표시 장치를 IV-IV선으로 잘라 도시한 단면도이고, 도 5는 도 2의 액정 표시 장치를 V-V선을 따라 잘라 도시한 단면도이고, 도 6은 도 2의 VI-VI선을 따라 잘라 도시한 단면도이고, 도 7은 도 2의 액정 표시 장치에서 화소 전극 및 공통 전극의 절개부의 일부분을 도시한 평면도이다.
먼저 하부 표시판에 대해서 설명한다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate lines)(121a, 121b), 복수의 광차단막(120) 및 복수의 유지 전극선(storage lines)(131)을 포함하는 복수의 게이트 도전체가 형성되어 있다.
게이트선(121a, 121b)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗어 있다. 각 게이트선(121a, 121b)은 위로 돌출한 제1 및 제2 게이트 전극(124a, 124b)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129a, 129b)을 포함한다.
유지 전극선(131)은 소정의 전압을 인가 받으며 주로 가로 방향으로 뻗어 있다. 각 유지 전극선(131)은 인접한 두 게이트선(121a, 121b) 사이에 위치하며 두 게이트선(121a, 121b)으로부터 거의 동일한 거리를 두고 있다. 유지 전극선(131)은 아래 위로 확장되어 있는 유지 전극(137)을 포함하고, 유지 전극(137)은 유지 전극선(131)을 중심으로 상하 대칭이다.
광차단막(120)은 주로 세로 방향으로 뻗어 있으며, 서로 떨어져 있는 복수의 소차단막을 포함한다. 광차단막(120)은 제1 및 제2 게이트선(121a, 121b) 및 유지 전극선(131)과 단락되지 않도록 여러 부분으로 나뉘어 있다.
게이트 도전체(120, 121a, 121b, 131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗으며, 게이트 전극(124a, 124b)을 향하여 뻗어 나온 복수의 돌출부(projection)(154a, 154b)를 포함한다.
선형 반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165a, 165b)가 형성되어 있다. 저항성 접촉 부재(161, 165a, 165b)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163a, 163b)를 가지고 있으며, 이 돌출부(163a, 163b)와 섬형 저항성 접촉 부재(165a, 165b)는 쌍을 이루어 반도체(151)의 돌출부(154a, 154b) 위에 배치되어 있다.
게이트 절연막(140) 및 저항성 접촉 부재(161, 165a, 165b) 위에는 복수의 데이터선(171)과 복수 쌍의 제1 및 제2 드레인 전극(173a, 173b)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121a, 121b) 및 유지 전극선(131)과 교차하며, 적어도 두 번 이상 꺾여 있다.
각 데이터선(171)은 제1 및 제2 게이트 전극(124a, 124b)을 향하여 뻗은 복수의 제1 및 제2 소스 전극(173a, 173b)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다.
제1 및 제2 드레인 전극(173a, 173b)은 서로 분리되어 있고, 데이터선(171)과도 분리되어 있다. 각 드레인 전극(175a, 175b)은 게이트 전극(124a, 124b)을 중심으로 제1 및 제2 소스 전극(173a, 173b)과 마주하며, 한 쪽 끝에 면적이 넓은 확장부를 포함한다. 소스 전극(173a, 173b)과 마주하는 드레인 전극(175a, 175b)은 C자 형의 소스 전극(173a, 173b)으로 일부 둘러싸여 있다.
제1/제2 게이트 전극(124a/124b), 제1/제2 소스 전극(173a/173b) 및 제1/제2 드레인 전극(173a/173b)은 반도체(154a/154b)와 함께 제1/제2 박막 트랜지스터(Qa/Qb)를 이루며, 박막 트랜지스터(Qa/Qb)의 채널은 제1/제2 소스 전극(173a/173b)과 제1/제2 드레인 전극(173a/173b) 사이의 반도체(154a/154b)에 형성된다.
저항성 접촉 부재(163a, 163b, 165a, 165b)는 그 아래의 반도체(154a, 154b)와 그 위의 데이터선(171a, 171b) 및 드레인 전극(173a, 173b) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 섬형 반도체(154a, 154b)에는 소스 전극(173a, 173b)과 드레인 전극(175a, 175b) 사이를 비롯하여 이들로 가리지 않고 노출된 부분이 있다.
각 데이터선(171)은 광차단막(120)과 중첩하고, 광차단막(120)은 데이터선(171)의 형태에 따라서 굽은 부분을 가진다. 그리고 광차단막(120)의 폭은 데이터선(171)보다 넓거나 같을 수 있다.
데이터 도전체(171, 175a, 175b)로 가리지 않고 노출된 반도체(151)의 돌출부(154a, 154b) 및 게이트 절연막(140) 위에는 질화 규소 따위로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)은 데이터 도전체(171, 175a, 175b)를 노출하는 개구부를 포함하고, 개구부의 평면 패턴은 데이터 도전체(171, 175a, 175b)의 평면 패턴과 동일하 다. 개구부의 경계선은 데이터 도전체(171, 175a, 175b)의 경계선과 일치할 수 있다.
기판(110) 위에는 색필터(230)가 형성되어 있으며, 데이터선(171)을 따라 꺾여 있다. 색필터(230)의 왼쪽 및 오른쪽 경계선은 데이터선(171) 위에 위치하며, 이웃하는 색필터(230)의 가장자리가 데이터선(171) 위에서 중첩(도시하지 않음)할 수 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색 중 하나를 표시할 수 있다.
색필터(230)는 개구부(235, 237)를 포함하고, 개구부(235, 237)는 드레인 전극(175a, 175b) 및 유지 전극(137) 상부에 위치한다.
드레인 전극(175a, 175b) 상부의 개구부(235)는 접촉 구멍(185a, 185b)의 형성을 용이하게 하기 위한 것이고, 유지 전극(137) 상부의 개구부(237)은 유지 용량을 형성하는 유전체의 두께를 얇게 하여 유지 용량을 증가시키기 위해서이다.
색필터(230) 위에는 색필터(230)로부터 발생하는 아웃개싱(out gassing)으로 인한 상부막이 오염되는 것을 방지하기 위해서 질화 규소 따위로 이루어지는 덮개층(capping layer)(30)이 형성되어 있다.
덮개층(30), 색필터(230) 및 보호막(180)에는 제1 및 제2 드레인 전극(175a, 175b)을 각각 노출하는 접촉구멍(185a, 185b)이 형성되어 있고, 덮개층(30)과 보호막(180)에는 데이터선(171)의 끝부분(179)을 노출하는 접촉 구멍(182)이 형성되어 있고, 덮개층(30), 보호막(180) 및 게이트 절연막(140)에는 게이트선(121a, 121b)의 끝부분(129a, 129b)을 노출하는 접촉 구멍(181a, 181b)이 형성되어 있다.
덮개층(30) 위에는 복수의 화소 전극(191) 및 복수의 접촉 보조 부재(81a, 81b, 82)가 형성되어 있다.
각 화소 전극(191)은 서로 분리되어 있는 한 쌍의 제1 및 제2 부화소 전극(191a, 191b)을 포함한다.
제1 부화소 전극(191a)은 각각 접촉 구멍(185a)을 통하여 각각의 제1 드레인 전극(175a)과 연결되어 있으며, 제2 부화소 전극(191b)은 접촉 구멍(185b)을 통하여 각각의 제2 드레인 전극(175b)과 연결되어 있다.
하나의 데이터선(171)은 이웃하는 화소 전극(191)과 모두 중첩한다. 데이터선(171)은 굽어진 화소 전극(191)으로 인해서, 제1 및 제2 박막 트랜지스터(Qa, Qb)를 통하여 연결되어 있는 자기 화소 전극(191)과 자기 화소 전극(191)과 이웃하는 화소 전극(191)과 모두 중첩한다.
도 2, 도 3 및 7을 참조하여 좀 더 구체적으로 설명하면, 각 화소 전극 (191)은 서로 분리되어 있는 한 쌍의 제1 및 제2 부화소 전극(191a, 191b)을 포함한다. 제1 부화소 전극(191a)과 제2 부화소 전극(191b)은 행 방향으로 인접하며, 절개부(cutout)(91, 92, 93)를 가진다. 공통 전극(270)은 제1 및 제2 부화소 전극(191a, 191b)과 마주하는 절개부(71, 72)를 가진다.
제1 및 제2 부화소 전극(191a, 191b) 각각은 적어도 도 7에 도시한 기본 전극(198)을 적어도 하나 이상 포함하여 이러한 기본 전극을 근간으로 하는 구조를 가진다.
도 7에 도시한 기본 전극(198)은 우경사 전극편(196)과 좌경사 전극편(197) 이 결합하여 이루어진다. 우경사 전극편(196)과 좌경사 전극편(197)이 이루는 각도는 대략 직각인 것이 바람직하며, 두 전극편(196, 197)의 연결은 일부에서만 이루어진다. 연결되지 않은 부분은 절개부(90)를 이루며 오목하게 들어간 쪽에 위치한다. 그러나 절개부(90)는 생략될 수도 있다.
또한, 공통 전극(270)의 절개부(60)는 기본 전극(198)의 우경사 전극편(196)과 좌경사 전극편(197)의 사선 경계선과 나란하게 뻗어 있다. 절개부(60)는 전극편(196, 197)의 가로 경계선과 나란한 가로부를 포함하고, 절개부(60)에서 중복되는 가로부는 합쳐져서 하나의 가로부(60t)를 이룬다. 절개부(60)의 사선부는 기본 전극(198)을 좌반부와 우반부로 이등분하고, 가로부(60t)는 상반부와 하반부로 이등분한다.
기본 전극(198)과 절개부(60)는 가상의 가로 중심선에 대하여 대략 반전 대칭이다.
도 3에 도시한 각 화소 전극(191)에서 제1 부화소 전극(191a)의 크기는 제2 부화소 전극(191b)의 크기보다 작다. 특히 제2 부화소 전극(191b)의 높이가 제1 부화소 전극(191a)의 높이보다 높다. 제2 부화소 전극(191b)을 이루는 우경사 전극편(196) 및 좌경사 전극편(197)의 수효는 제1 부화소 전극(191a)의 전극편 수효보다 많다.
제1 부화소 전극(191a)은 좌경사 전극편(197)과 우경사 전극편(196)으로 이루어지며, 도 7에 도시한 기본 전극(198)과 실질적으로 동일한 구조를 가진다.
제2 부화소 전극(191b)은 두 개 이상의 좌경사 전극편(197)과 두 개 이상의 우경사 전극편(196)의 조합으로 이루어지며, 도 7에 도시한 기본 전극(198)과 이에 결합된 좌경사 및 우경사 전극편(196, 197)을 포함한다.
도 3에 도시한 제2 부화소 전극(191b)은 모두 6개의 전극편(191b1-191b6)으로 이루어지며, 이 중 두 개의 전극편(191b5, 191b6)은 제1 부화소 전극(191a) 상하에 배치되어 있다. 하부의 두 전극편(191b3, 191b5)과 상부의 두 전극편(191b4, 191b6)은 빗변의 일부가 연결되어 있으며 연결되지 않은 부분은 화소 전극(191)의 사선 절개부(91)를 이룬다.
제1 부화소 전극(191a)과 제2 부화소 전극(191b)의 중간 전극편(191b1, 191b2)은 간극(92)을 두고 분리되어 있으며, 간극(92)은 화소 전극(191)의 상부 및 하부 사선 절개부(91)와 연결되어 있다. 또 가로 절개부(93)가 간극(92)에 연결되어 있다. 가로 절개부(93)는 간극(92)이 꺾인 부분에 제2 부화소 전극(191b)을 파고들어간 형태로 형성되어 있으며 유지 전극(137) 위에 놓인다.
화소 전극(191b)은 세 번 꺾인 구조를 가지며, 한 번 굴곡된 구조에 비해 세로줄 표현이 우수하다. 중간의 전극편(191a1, 191a2, 191b1, 191b2)과 그 상하에 배치된 전극편(191b3-191b6)의 높이가 서로 다르다. 예를 들면, 상하 전극편(191b3-191b6)의 높이가 중간 전극편(191a1, 191a2, 191b1, 191b2)의 약 1/2이고, 이에 따라 제1 부화소 전극(191a)과 제2 부화소 전극(191b)의 면적비는 대략 1:2가 된다. 이와 같이 상하 전극편(191b3-191b6)의 높이를 조절하면 원하는 면적비를 얻을 수 있다.
도 3에서 제1 및 제2 부화소 전극(191a, 191b)의 위치 관계 및 꺾인 방향은 바뀔 수 있으며, 도 3의 화소 전극(191)을 상하 좌우로 반전 대칭 이동하거나 회전 이동함으로써 변형할 수 있다.
한편, 광차단막(120)의 폭은 개구율과 공정상의 배치 오류를 고려하여 데이터선(171)의 폭보다 크게 형성할 수 있으나, 동일하게 형성할 수도 있다.
다음, 공통 전극 표시판(200)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판(210) 위에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 ITO, IZO 등의 투명한 도전체 따위로 만들어진다. 공통 전극(270) 아래에는 제1 및 제2 반도체(154a, 154b)와 중첩하는 위치에 차광 부재(도시하지 않음)가 형성될 수 있다. 차광 부재는 빛샘 방지를 위한 것으로 반도체(154a, 154b) 뿐 아니라 빛샘이 발생하는 부분에 선택적으로 형성할 수 있다.
공통 전극(270)에는 복수의 절개부(71, 72)가 형성되어 있다. 절개부(71, 72)에는 삼각형 모양의 노치(7)가 형성되어 있다. 이러한 노치는 사각형, 사다리꼴 또는 반원형의 모양을 가질 수도 있으며, 볼록하게 또는 오목하게 만들 수도 있다. 이러한 노치는 절개부(72-74b)에 대응하는 영역 경계에 위치하는 액정 분자(31)의 배열 방향을 결정해준다.
도 7에 도시한 기본 전극(198)의 절개부(60, 60t)가 연결되어 본 발명의 실시예에서는 절개부(71, 72)가 된다. 이에 대하여는 앞에서 설명하였으므로 생략한다.
표시판(100, 200)의 안쪽 면에는 배향막(11, 21)이 형성되어 있으며 이들은 수직 배향막일 수 있다.
제1 및 제2 부화소 전극(191a, 191b)은 각각 접촉 구멍(185a, 185b)을 통하여 제1 및 제2 드레인 전극(175a, 175b)과 연결되어 있으며, 제1 및 제2 드레인 전극(175a, 175b)으로부터 데이터 전압을 인가 받는다. 한 쌍의 부화소 전극(191a, 191b)에는 하나의 입력 영상 신호에 대하여 미리 설정되어 있는 서로 다른 데이터 전압이 인가되는데, 그 크기는 부화소 전극(191a, 191b)의 크기 및 모양에 따라 설정될 수 있다. 또한 부화소 전극(191a, 191b)의 면적은 서로 다를 수 있다. 한 예로 제1 부화소 전극(191a)은 제2 부화소 전극(191b)에 비하여 높은 전압을 인가 받으며, 제2 부화소 전극(191b)보다 면적이 작다.
데이터 전압이 인가된 부화소 전극(191a, 191b)과 공통 전압을 인가 받는 공통 전극(270)은 제1 및 제2 액정 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지한다. 각 액정 축전기는 액정층(3)을 유전체로서 포함한다.
그러면, 도 2 내지 도 7에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 8 내지 도 32를 참조하여 상세하게 설명한다.
도 8, 도 15, 도 25 및 도 29는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 9 내지 도 11은 도 8의 박막 트랜지스터 표시판을 IX-IX, X-X, XI-XI선으로 각각 잘라 도시한 단면도이고, 도 12 내지 도 14는 도 9 내지 도 11의 다음 단계에서의 단면도로 도 8의 박막 트랜지스터 표시판을 IX-IX, X-X, XI-XI선으로 각각 잘라 도시한 단면도이고, 도 16 내지 도 18은 도 15의 박막 트랜지스터 표시판을 XVI-XVI, XVII-XVII, XVIII-XVIII선으로 각각 잘라 도시한 단면도이고, 도 19 내지 도 21은 도 16 내지 도 18의 다음 단계에서의 단면도로 도 15의 박막 트랜지스터 표시판을 XVI-XVI, XVII-XVII, XVIII-XVIII선으로 각각 잘라 도시한 단면도이고, 도 22 내지 도 24는 도 19 내지 도 21의 다음 단계에서의 단면도로 도 15의 박막 트랜지스터 표시판을 XVI-XVI, XVII-XVII, XVIII-XVIII선으로 각각 잘라 도시한 단면도이고, 도 26 내지 28은 도 25의 박막 트랜지스터 표시판을 XXVI-XXVI, XXVII-XXVII, XXVIII-XXVIII선으로 각각 잘라 도시한 단면도이고, 도 30 내지 도 32는 도 29의 박막 트랜지스터 표시판을 XXX-XXX, XXXI-XXXI, XXXII-XXXII선으로 각각 잘라 도시한 단면도이다.
먼저, 투명 유리 또는 플라스틱 따위로 이루어진 절연 기판(110) 위에 금속을 증착하여 게이트용 금속막을 형성한다.
다음, 도 8 내지 도 11에 도시한 바와 같이, 게이트용 금속막을 패터닝하여 게이트 전극(124a, 124b) 및 끝부분(129a, 129b)을 포함하는 복수의 게이트선(121a, 121b)과 유지 전극(137)을 포함하는 복수의 유지 전극선(131)을 형성한다.
다음, 도 12 내지 도 14에 도시한 바와 같이, 게이트선(121a, 121b) 및 유지 전극선(131) 위에 질화규소(SiNx) 따위로 만들어진 게이트 절연막(140), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층 및 불순물이 도핑된 비정질 규소(n+ a-Si)층을 플라스마 화학 기상 증착(PECVD)으로 형성한다. 이어서, 스퍼터링 방법 등으로 금속을 증착하여 데이터 금속층을 형성한다.
그리고, 데이터 금속층 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다.
여기서, 설명의 편의상, 배선이 형성될 부분의 데이터 금속층, 불순물이 도핑된 비정질 규소층, 진성 비정질 규소층을 배선 부분(A)이라 하고, 게이트 전극(124a, 124b) 위에 채널이 형성되는 부분을 채널 부분(B)이라 하고, 배선 부분(A) 및 채널 부분(B)을 제외한 영역을 나머지 부분(C)이라 한다.
감광막 패턴(52, 54) 중에서 배선 부분(A)에 위치한 제1 감광막 패턴(52)은 채널 부분(B)에 위치한 제2 감광막 패턴(54)보다 두껍게 형성하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이 때, 제1 감광막 패턴(52)의 두께와 제2 감광막 패턴(54)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 감광막 패턴(54)의 두께를 제1 감광막 패턴(52)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution) 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마 스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
이후, 제1 및 제2 감광막 패턴(52, 54)을 이용하여 나머지 부분(C)에 노출되어 있는 데이터 금속층을 습식 식각(wet etching)으로 제거한다. 이어서, 나머지 부분(C)이 제거된 데이터 금속 패턴(174)을 마스크로 하여 나머지 부분(C)에 남아있는 불순물이 도핑된 비정질 규소층 및 진성 비정질 규소층을 건식 식각(dry etching)하여 불순물이 도핑된 비정질 규소 패턴(164) 및 반도체(151, 154a, 154b)를 형성한다.
다음 도 15 내지 도 18에 도시한 바와 같이, 에치백(etch back) 공정을 이용하여 채널 부분(B)에 존재하는 제2 감광막 패턴(54)을 제거한다. 이 때, 제1 감광막 패턴(52)의 두께도 어느 정도 얇아진다. 제2 감광막 패턴(54)이 제거된 제1 감광막 패턴(52)을 마스크로 습식 식각하여, 데이터 금속 패턴(174)을 소스 전극(173)과 드레인 전극(175)으로 분리하고, 소스 전극(173)과 드레인 전극(175) 사이의 채널 영역에 불순물이 도핑된 비정질 규소 패턴(164)을 노출시킨다.
그리고, 채널 영역에 위치한 불순물이 도핑된 비정질 규소 패턴(164)을 건식 식각(dry etch)하여 저항성 접촉층(163a, 163b, 165a, 165b)을 형성한다. 이어서, 노출된 진성 반도체(154a, 154b) 부분의 표면을 안정화시키기 위하여 산소(O2) 플라스마 또는 질소(N2) 플라스마를 실시한다.
다음, 도 19 내지 도 21에 도시한 바와 같이, 제1 감광막 패턴(52)을 포함하 는 기판(110) 위에 질화 규소 따위로 절연막(10)을 형성한다. 절연막(10)은 1,000Å이하의 두께로 형성한다. 절연막(10)은 비정질 규소 패턴(164)를 식각한 후 동일한 챔버(chamber)에서 형성할 수 있다. 이때, 건식 식각 장치는 챔버에 유입되는 기체 및 전력 등을 변경하여 증착 장비로 사용할 수 있으므로 필요에 따라 선택적으로 사용한다.
다음 도 22 및 도 24에 도시한 바와 같이, 리프트 오프(lift off) 방식으로 감광막(PR)과 함께 감광막(PR) 위에 형성되어 있는 절연막(10)도 제거하여 보호막(180)을 형성한다.
다음 도 25 및 도 28에 도시한 바와 같이, 데이터 도전체(171, 175a, 175b) 위에 안료를 포함하는 필터용 감광막을 도포한다. 이후 광마스크를 사용하여 색필터용 감광막을 노광하고 현상하여 색필터(230)를 형성한다. 이러한 공정을 각각의 색 필터(R, G, B) 별로 진행한다.
이때, 접촉 구멍이 형성되는 부분의 색필터(230)도 함께 제거하여 하부 도전체(175a, 175b) 및 유지 전극(137) 상부의 게이트 절연막(140)을 노출하는 개구부(235, 237)를 형성한다.
다음 도 29 내지 도 32에 도시한 바와 같이, 색필터(230)를 포함하는 기판 위에 질화규소(SiNx) 따위를 플라스마 화학 기상 증착(PECVD)으로 캐핑층(30)을 형성한다.
캐핑층(30)은 하부 색필터의 특성이 변경되는 것을 방지하기 위해서 200℃ 이하로 증착하는 것이 바람직하다.
그리고 사진 식각 공정으로 캐핑층(30)을 식각하여 접촉 구멍(182, 185a, 185b)과 캐핑층(30), 보호막(180) 및 게이트 절연막(140)을 패터닝하여 복수의 접촉구(181a, 181b)를 형성한다.
본 발명의 실시예에서는 도 22 내지 도 24에 도시한 바와 같이 데이터 도전체(171, 175a, 175b) 상부에 위치하는 보호막(180)을 모두 제거하고, 25 내지 도 28에 도시한 바와 같이 색필터(230)에 개구부(235)를 형성하기 때문에 데이터 도전체(171, 175a, 175b)를 노출하는 접촉 구멍(182, 185a, 185b)을 형성할 때 캐핑층(30)만 제거하면 되므로 식각 공정이 간소화된다.
그 다음, 도 2 내지 도 6에 도시한 바와 같이, 보호막(180) 위에 ITO 따위의 투명 도전층을 스퍼터링으로 적층한 후 패터닝하여, 화소 전극(191), 접촉 보조 부재(81a, 81b, 82)를 형성한다.
이상의 실시예에서는 데이터 도전체(171, 175a, 175b), 저항성 접촉 부재(161, 165a, 165b) 및 반도체(151, 154a, 154b)를 하나의 마스크로 형성하였으나, 데이터 도전체(171, 175a, 175b), 저항성 접촉 부재(161, 165a, 165b) 및 반도체(151, 154a, 154b)를 각각의 마스크 또는 적어도 2개 이상의 마스크를 사용하여 형성할 수 있다. 별도의 마스크를 사용하지 않는 경우 데이터선(171) 아래에 반도체(151) 및 저항성 접촉 부재(161)를 남기지 않을 수 있다.
이상 기술한 바와 같이, 본 발명에서는 데이터 도전체 부분의 보호막을 제거 함으로써 캐핑층에 접촉 구멍을 형성하는 공정을 간소화할 수 있다. 또한, 데이터 도전체를 형성하는 감광막 패턴을 이용하여 리프트 오프 방식으로 보호막을 제거함으로써 별도의 마스크 공정이 필요하지 않는다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 기판,
    상기 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체,
    상기 반도체와 중첩하는 소스 전극을 가지는 데이터선,
    상기 반도체와 중첩하며 상기 소스 전극과 마주하는 드레인 전극,
    상기 데이터선 및 상기 드레인 전극을 노출하는 제1 개구부를 포함하는 보호막,
    상기 보호막 위에 형성되어 있는 색필터,
    상기 색필터 위에 형성되어 있는 덮개막, 그리고
    상기 덮개막 위에 형성되어 있으며 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극
    을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 개구부의 평면 패턴은 상기 데이터선 및 상기 드레인 전극의 평면 패턴과 동일한 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 개구부의 경계선은 상기 데이터선 및 상기 드레인 전극의 경계선과 일치하는 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 기판 위에 형성되며 상기 게이트선과 분리되어 형성되어 있는 유지 전극선을 더 포함하고,
    상기 색필터는 상기 유지 전극선을 노출하는 제2 개구부를 포함하는 박막 트랜지스터 표시판.
  5. 제1항에서,
    상기 유지 전극선 및 상기 게이트선과 분리되어 있으며 상기 데이터선과 중첩하는 광차단층을 더 포함하는 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 반도체는 상기 데이터선 및 상기 드레인 전극과 중첩하는 제1 부분,
    상기 소스 전극과 상기 드레인 전극 사이에 위치하는 제2 부분을 포함하고,
    상기 반도체의 제1 부분은 상기 데이터선 및 상기 드레인 전극과 동일한 평면 패턴을 가지는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 데이터선은 굽어 있는 박막 트랜지스터 표시판.
  8. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 반도체 위에 저항성 접촉 부재를 형성하는 단계,
    상기 반도체 위에 금속층을 적층하는 단계,
    상기 금속층 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 금속층을 식각하여 데이터선 및 드레인 전극을 형성하는 단계,
    상기 감광막 패턴 위에 보호막을 형성하는 단계,
    상기 감광막 패턴을 제거하여 상기 보호막에 상기 데이터선 및 드레인 전극을 노출하는 개구부를 형성하는 단계,
    상기 보호막 위에 색필터를 형성하는 단계,
    상기 색필터 위에 캐핑층을 형성하는 단계, 그리고
    상기 캐핑층 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 불순물이 도핑되지 않은 제1 비정질 규소층, 불순물이 도핑된 제2 비정질 규소층 및 금속층을 적층하는 단계,
    상기 금속층 위에 제1 부분, 상기 제1 부분보다 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 금속층, 제2 비정질 규소층 및 제1 비정질 규소층을 식각하여 데이터용 금속 패턴, 저항성 접촉 패턴 및 반도체를 형성하는 단계,
    상기 감광막 패턴의 제1 부분을 제거하는 단계,
    상기 감광막 패턴의 제2 부분을 마스크로 상기 데이터용 금속 패턴을 식각하여 데이터선 및 드레인 전극을 형성하는 단계,
    상기 감광막 패턴의 제2 부분을 마스크로 상기 저항성 접촉 패턴을 식각하여 저항성 접촉 부재를 형성하는 단계,
    상기 제2 부분을 포함하는 상기 기판 위에 보호막을 형성하는 단계,
    상기 감광막 패턴의 제2 부분을 제거하여 상기 보호막에 상기 데이터선 및 드레인 전극을 노출하는 제1 개구부를 형성하는 단계,
    상기 보호막 위에 색필터를 형성하는 단계,
    상기 색필터 위에 캐핑층을 형성하는 단계, 그리고
    상기 캐핑층 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형 성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제8항 또는 제9항에서,
    상기 보호막은 1,000Å이하의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
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