CN101670546B - 抛光半导体晶圆的方法 - Google Patents

抛光半导体晶圆的方法 Download PDF

Info

Publication number
CN101670546B
CN101670546B CN2009101641204A CN200910164120A CN101670546B CN 101670546 B CN101670546 B CN 101670546B CN 2009101641204 A CN2009101641204 A CN 2009101641204A CN 200910164120 A CN200910164120 A CN 200910164120A CN 101670546 B CN101670546 B CN 101670546B
Authority
CN
China
Prior art keywords
cmp
back side
crystal wafer
semiconductor crystal
polishing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009101641204A
Other languages
English (en)
Other versions
CN101670546A (zh
Inventor
C·萨皮尔克
T·耶施克
田畑诚
K·勒特格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of CN101670546A publication Critical patent/CN101670546A/zh
Application granted granted Critical
Publication of CN101670546B publication Critical patent/CN101670546B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/04Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02024Mirror polishing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

本发明涉及一种用于抛光具有正面和背面的半导体晶圆的方法。该方法包括通过CMP抛光所述半导体晶圆的背面,所述抛光包括以沿着所述半导体晶圆的直径的轮廓产生材料去除,根据所述轮廓所述背面的中心区域的材料去除高于所述背面的边缘区域的材料去除;以及通过CMP抛光所述半导体晶圆的正面,所述抛光包括以沿着所述半导体晶圆的直径的轮廓产生材料去除,根据所述轮廓所述正面的中心区域的材料去除低于所述正面的边缘区域的材料去除。

Description

抛光半导体晶圆的方法
技术领域
本发明涉及一种通过化学机械抛光(CMP)抛光半导体晶圆的方法。
背景技术
CMP是通常用来降低半导体晶圆的正面粗糙度的单面抛光。因此还将CMP称为镜面抛光。在CMP过程中,通过旋转抛光头,半导体晶圆待抛光的表面被压在旋转抛光布上,并在所提供的抛光剂的情况下进行平滑。抛光过程中引起的材料去除及其他取决于将半导体晶圆压在抛光布上的压力。还有可能在不同区域选择不同的抛光压力,从而引起当沿着半导体晶圆的直径方向看材料去除时具有不均匀轮廓的材料去除。可以借助于例如压力室或压力环来建立压力区域。在例如US5,916,016中描述了具有使压力区域能够细分的载体的抛光头。因此CMP还可以用来有针对性地影响半导体晶圆的几何形状,即,表明局部和整体平整度的半导体晶圆的参数。
除了CMP之外,DSP(“双面抛光”)同样在半导体晶圆的抛光中起着重要的作用。DSP一般包括同时被抛光的多个半导体晶圆。在DSP过程中,半导体晶圆位于载体切口中设置有抛光布的两个抛光板之间,并且借助于所提供的抛光剂对两面进行抛光。DSP尤其具有消除在通过半导体晶圆的研磨和/或打磨的成形机械加工之后在表面区域中残留的损坏的任务。在DSP的情况下,总去除通常为10至30μm的材料去除明显比CMP情况下的高。因此,DSP通常还被称为一次抛光。
标准参数适用于半导体晶圆几何形状的量化表征。这还应用于半导体晶圆的正面的边缘区域,正面通常是指作为集成电子元件的基础的半导体晶圆的一面。
电子元件的制造者还尽力地将边缘区域尽可能地包括在可用区域FQA(“质量保证区域”)中。因此,指定允许的边缘排除EE不断地变小。当前,所要求的规格仅仅允许1mm的边缘排除。
不平整度可以由参数SFQR描述。SFQR表示在具有例如20mm×20mm面积的特定尺寸的测量区域中的局部平整度,其以测量区域中的半导体晶圆的正面相对于通过误差平方最小化而获得的相同尺寸的参考区域的最大高度偏差的形式来精确表示。局部位置是边缘区域中的测量区域,边缘区域不再是FQA的所有部分,但其中心仍位于FQA中。参数PSFQR表示局部位置的局部平整度,与参数ESFQR一样。后者基于更广泛的米制。
除了局部平整度,还必须考虑半导体晶圆的正面的整体平整度。用于描述整体平整度的标准参数是GBIR和与该值关联的SBIR。两个参数都表示半导体晶圆的正面相对于背面的最大高度偏差,假设背面是理想地平整,两个参数的不同之处在于在GBIR的情况下将FQA用于计算,而在SBIR的情况下将限于测量区域的区域用于计算。
上述参数的定义和用于测量所述参数的方法的说明包括在相关的SEMI标准中,尤其是在M1、M67和M1530标准中。
通过DSP抛光的半导体晶圆的厚度通常朝着边缘显著地减少。该边缘塌边(roll-off)可能削弱整体平整度和部分位置上的局部平整度。因此,应将边缘塌边尽可能地限制到边缘排除的区域。
US2003/0022495A1提出为了减少边缘塌边,首先以改善参考平面的方法抛光半导体晶圆的背面。出于该目的,使正面吸附在硬质载体上,并在背面上进行优选地总计为3至8μm的材料去除。然后,对半导体晶圆的正面进行抛光。
发明内容
本发明的目的是提出一种抛光半导体晶圆的方法,该方法导致整体平整度和局部平整度的显著提高,尤其是在半导体晶圆的正面的边缘区域。
本发明涉及一种用于抛光具有正面和背面的半导体晶圆的方法,包括:通过CMP抛光所述半导体晶圆的背面,所述抛光包括以沿着所述半导体晶圆的直径的轮廓产生材料去除,根据所述轮廓所述背面的中心区域的材料去除高于所述背面的边缘区域的材料去除;以及通过CMP抛光所述半导体晶圆的正面,所述抛光包括以沿着所述半导体晶圆的直径的轮廓产生材料去除,根据所述轮廓所述正面的中心区域的材料去除低于所述正面的边缘区域的材料去除。
以中心区域比边缘区域去除更多材料的方式执行的背面的CMP将直接导致边缘几何形状的改善,尤其是参数PSFQR和ESFQR的改善。然而,因为由不均匀的材料去除引起的半导体晶圆的中心区域和边缘区域之间的厚度差增加,所以将同样导致整体几何形状恶化,尤其是参数GBIR和SBIR。随后以中心区域比边缘区域去除更少材料的方式执行的正面的CMP主要具有在不损害边缘几何形状的情况下使整体几何形状再次变好的效果。结果将导致所有参数改善,例如,GBIR、SBIR、ESFQR和PSFQR。即使在要求仅1mm的边缘排除时,也能够达到利用该方法实现半导体晶圆的几何形状改善的目的。
中心区域包括半导体晶圆的中心和半径为半导体晶圆的半径的至少50%的圆形区域。边缘区域从半导体晶圆的边缘开始在半导体晶圆的中心方向上延伸,且宽度总计为半导体晶圆的半径的至少5%。
优选地,在通过CMP抛光半导体晶圆的背面时所产生的材料去除的轮廓的轨迹相对于在用CMP抛光半导体晶圆的正面时所产生的材料去除的轮廓的轨迹镜像反转。为了达到该目的,在通过CMP抛光半导体晶圆的背面之后确定目标轮廓是有利的,所述目标轮廓描述了在通过CMP抛光正面时试图获得的材料去除。通过在背面的CMP之后沿着半导体晶圆的直径测量背面与平面的高度偏差并使高度偏差的轨迹与目标轮廓的轨迹一致。随后在正面的CMP过程中通过对半导体晶圆压力区域施加不同的压力来实现正面的CMP过程中的目标轮廓,通过这种方式,以便产生具有与目标轮廓相对应的轮廓的材料去除。
CMP的材料去除总计(来自背面的去除和来自正面的去除)不超过1.5μm。因此,该方法还是特别经济的。在背面的CMP过程中,背面的中心区域的材料去除优选为0.2至0.8μm。所述背面的边缘区域的材料去除优选地要低0.02至0.2μm。在正面的CMP过程中,正面的中心区域的材料去除优选为0.2至0.8μm。所述正面的边缘区域的材料去除优选地要高0.02至0.2μm。
在通过CMP抛光背面时所产生的材料去除的轮廓优选地具有凸面轨迹,而在通过CMP抛光正面时所产生的材料去除的轮廓优选地具有凹面轨迹。材料去除的轮廓不必是严格的凸面或严格的凹面。因此,通过示例,在半导体晶圆的边缘之前已经获得材料去除的最大化的轨迹,或仅在背面或正面距离半导体晶圆的中心的距离为半导体晶圆半径的至少55%的区域中获得材料去除显著增加或显著降低的轨迹同样是可能的。
附图说明
图1-4示出了在所有情况下去除轮廓的两个示例,针对正面的CMP的具有趋于凹面(图1和2)的轨迹的精确轮廓及针对背面的CMP的具有趋于凸面(图3和4)的轨迹的轮廓;以及
图5示出了所测量的去除轮廓。
具体实施方式
根据本发明的方法优选地利用之前已经经过DSP处理的半导体晶圆来执行。此外,为了抛光背面和/或正面,还可以进一步执行CMP步骤。尤其优选地至少进一步对半导体晶圆的正面执行CMP,其在正面的第一CMP之后执行,目的在于降低正面的粗糙度。
本发明的成功之处基于以下的示例和比较例来示出:
示例:
在DSP之后,对由直径300mm的硅组成的半导体晶圆首先进行背面的CMP,接着进行正面的CMP。可通过美国应用材料公司制造的Reflexion LKCMP型抛光机来执行CMP。
对于背面的CMP,选择具有趋于凸面的轮廓的材料去除。中心的材料去除是0.65μm,而在距离边缘2mm位置处的边缘区域中的材料去除是0.55μm。
对于正面的CMP,选择具有趋于凹面的轮廓的材料去除。中心的材料去除是0.25μm,而在距离边缘2mm位置处的边缘区域中的材料去除是0.35μm。
所测量的去除轮廓如图5中所示。
考虑1mm的边缘排除,几何形状参数ESFQRavq、PSFQRmax、SBIRmax、GBIR和SFQRmax编制在下表1中。具体值(Δ)表示在背面的CMP前后各个参数的变化以及在背面的CMP和正面的CMP前后各个参数的变化。
表1
  Δ(背面的CMP)[μm]   Δ(背面和正面的CMP)
  ESFQRavq   0.044   0.042
  PSFQRmax   0.023   0.022
  SBIRmax   -0.003   0.032
  GBIR   -0.056   0.017
  SFQRmax   0.025   0.022
背面的CMP导致平均ESFQR显著增加44nm。参数PSFQR增加23nm。相反地,SBIR和GBIR降低,即分别减小了3nm和56nm。在背面和正面的CMP之后,所考虑的所有几何形状参数得到改善。
比较例1:
为了比较,首先进一步对DSP-抛光半导体晶圆进行背面的CMP,接着进行正面的CMP。对于背面的CMP,选择具有趋于凸面的轮廓的材料去除。中心的材料去除是0.65μm,而在距离边缘2mm位置处的边缘区域中的材料去除是0.58μm。对于正面的CMP,选择具有同样地趋于凸面的轮廓的材料去除,在背面的CMP过程中获得相同的性能。
几何形状测量的结果编制在下表2中:
表2
  Δ(背面的CMP)[μm]   Δ(背面和正面的CMP)
  ESFQRavq   -0.015   0.01
  PSFQRmax   -0.011   0.004
  SBIRmax   0.026   -0.075
  GBIR   0.032   -0.13
  SFQRmax   -0.012   0.011
实际上,利用所选择的半导体晶圆的背面和正面的CMP的结构不能实现几何形状参数的改善。当在所有情况下将具有趋于凹面的轮廓的材料去除选择用于背面和正面的CMP时,这对于实验的变型结构同样依然正确。
比较例2:
为了比较,首先进一步对DSP-抛光半导体晶圆进行背面的CMP,接着进行正面的CMP。对于背面的CMP,选择0.4μm的区域均匀的材料去除,使得轮廓基本上是平坦的。对于正面的CMP,选择轮廓趋于凸面的0.45μm的区域的材料去除。
几何形状测量的结果编制在下表3中:
表3
  Δ(背面的CMP)[μm]   Δ(背面和正面的CMP)
  ESFQRavq   0.002   0.004
  PSFQRmax   0.001   0.003
  SBIRmax   -0.003   -0.023
  GBIR   0.007   -0.002
  SFQRmax   0   0.011
具有0.4μm的材料去除和平坦轮廓的背面的CMP对于半导体晶圆的几何形状几乎不具有任何影响。参数波动小于10nm。

Claims (8)

1.一种用于抛光具有正面和背面的半导体晶圆的方法,包括:
通过CMP抛光所述半导体晶圆的背面,所述抛光包括以沿着所述半导体晶圆的直径的轮廓产生材料去除,根据所述轮廓所述背面的中心区域的材料去除高于所述背面的边缘区域的材料去除;以及通过CMP抛光所述半导体晶圆的正面,所述抛光包括以沿着所述半导体晶圆的直径的轮廓产生材料去除,根据所述轮廓所述正面的中心区域的材料去除低于所述正面的边缘区域的材料去除。
2.根据权利要求1所述的方法,其中,所述背面的中心区域的材料去除是0.2至0.8μm,且所述背面的边缘区域的材料去除要比所述背面的中心区域的材料去除低0.02至0.2μm。
3.根据权利要求1所述的方法,其中,所述正面的中心区域的材料去除是0.2至0.8μm,且所述正面的边缘区域的材料去除要比所述正面的中心区域的材料去除高0.02至0.2μm。
4.根据权利要求1-3中任一项所述的方法,其中,在通过CMP抛光所述半导体晶圆的背面时所产生的材料去除的轮廓的轨迹相对于在通过CMP抛光所述半导体晶圆的正面时所产生的材料去除的轮廓的轨迹镜像反转。
5.根据权利要求1-3中任一项所述的方法,其中,在通过CMP抛光所述半导体晶圆的背面之后,通过沿着所述半导体晶圆的直径测量所述背面与参考平面的高度偏差并使所述高度偏差的轨迹与目标轮廓的轨迹一致,来确定用于通过CMP抛光所述正面的材料去除的所述目标轮廓。
6.根据权利要求1-3中任一项所述的方法,其中,在通过CMP抛光所述背面时所产生的材料去除的轮廓具有凸面轨迹,而在通过CMP抛光所述正面时所产生的材料去除的轮廓具有凹面轨迹。
7.根据权利要求1所述的方法,包括对所述半导体晶圆的正面进行至少一次进一步的CMP,以此降低所述正面的粗糙度。
8.根据权利要求1所述的方法,包括通过DSP抛光所述半导体晶圆,其中,在所述半导体晶圆的背面的CMP之前执行所述DSP。
CN2009101641204A 2008-09-03 2009-08-06 抛光半导体晶圆的方法 Active CN101670546B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102008045534A DE102008045534B4 (de) 2008-09-03 2008-09-03 Verfahren zum Polieren einer Halbleiterscheibe
DE102008045534.2 2008-09-03

Publications (2)

Publication Number Publication Date
CN101670546A CN101670546A (zh) 2010-03-17
CN101670546B true CN101670546B (zh) 2012-02-15

Family

ID=41650655

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101641204A Active CN101670546B (zh) 2008-09-03 2009-08-06 抛光半导体晶圆的方法

Country Status (7)

Country Link
US (2) US8157617B2 (zh)
JP (1) JP5322856B2 (zh)
KR (1) KR101032932B1 (zh)
CN (1) CN101670546B (zh)
DE (1) DE102008045534B4 (zh)
SG (1) SG159465A1 (zh)
TW (1) TWI409869B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009052744B4 (de) 2009-11-11 2013-08-29 Siltronic Ag Verfahren zur Politur einer Halbleiterscheibe
US8952496B2 (en) * 2009-12-24 2015-02-10 Sumco Corporation Semiconductor wafer and method of producing same
JP5644401B2 (ja) * 2010-11-15 2014-12-24 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
CN102814725B (zh) * 2011-06-08 2015-11-25 无锡华润上华科技有限公司 一种化学机械研磨方法
JP6100002B2 (ja) * 2013-02-01 2017-03-22 株式会社荏原製作所 基板裏面の研磨方法および基板処理装置
DE102015224933A1 (de) * 2015-12-11 2017-06-14 Siltronic Ag Monokristalline Halbleiterscheibe und Verfahren zur Herstellung einer Halbleiterscheibe
DE102017210423A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
DE102017210450A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
DE102018202059A1 (de) 2018-02-09 2019-08-14 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
KR20200090361A (ko) 2019-01-21 2020-07-29 명용일 자가 정화 및 관수기능을 갖는 화분
DE102019216267A1 (de) 2019-10-23 2021-04-29 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben
CN111079889B (zh) * 2019-12-13 2022-07-05 吉林大学 改进的基于分解的多目标粒子群规划螺旋线抛光轨迹方法
FI3940124T3 (fi) 2020-07-14 2024-04-03 Siltronic Ag Kidekappale yksikiteisestä piistä
CN113436960B (zh) * 2021-05-13 2023-02-28 上海新硅聚合半导体有限公司 一种提高薄膜cmp抛光厚度均匀性的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1545723A (zh) * 2002-06-13 2004-11-10 信越半导体株式会社 半导体晶片

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6193614A (ja) * 1984-10-15 1986-05-12 Nec Corp 半導体単結晶基板
JPH06224164A (ja) * 1993-01-27 1994-08-12 Hitachi Cable Ltd 半導体ウエハの製造方法
JPH09262762A (ja) * 1996-03-28 1997-10-07 Naoetsu Seimitsu Kako Kk 薄板の面加工方法および面加工装置
US5821166A (en) * 1996-12-12 1998-10-13 Komatsu Electronic Metals Co., Ltd. Method of manufacturing semiconductor wafers
US5885135A (en) * 1997-04-23 1999-03-23 International Business Machines Corporation CMP wafer carrier for preferential polishing of a wafer
US5916016A (en) 1997-10-23 1999-06-29 Vlsi Technology, Inc. Methods and apparatus for polishing wafers
US6336845B1 (en) * 1997-11-12 2002-01-08 Lam Research Corporation Method and apparatus for polishing semiconductor wafers
JP3664593B2 (ja) * 1998-11-06 2005-06-29 信越半導体株式会社 半導体ウエーハおよびその製造方法
JP3329288B2 (ja) * 1998-11-26 2002-09-30 信越半導体株式会社 半導体ウエーハおよびその製造方法
WO2000047369A1 (en) * 1999-02-12 2000-08-17 Memc Electronic Materials, Inc. Method of polishing semiconductor wafers
KR20010017439A (ko) * 1999-08-11 2001-03-05 윤종용 화학적 기계적 연마 장치
DE10023002B4 (de) * 2000-05-11 2006-10-26 Siltronic Ag Satz von Läuferscheiben sowie dessen Verwendung
KR100842473B1 (ko) * 2000-10-26 2008-07-01 신에츠 한도타이 가부시키가이샤 웨이퍼의 제조방법 및 연마장치 및 웨이퍼
DE10314212B4 (de) * 2002-03-29 2010-06-02 Hoya Corp. Verfahren zur Herstellung eines Maskenrohlings, Verfahren zur Herstellung einer Transfermaske
JP4520327B2 (ja) * 2004-03-31 2010-08-04 不二越機械工業株式会社 吸水方法及び吸水装置
JP4333466B2 (ja) * 2004-04-22 2009-09-16 日立電線株式会社 半導体基板の製造方法及び自立基板の製造方法
JP2007088193A (ja) * 2005-09-22 2007-04-05 Sumitomo Metal Mining Co Ltd サファイア基板およびその製造方法
DE102006044367B4 (de) * 2006-09-20 2011-07-14 Siltronic AG, 81737 Verfahren zum Polieren einer Halbleiterscheibe und eine nach dem Verfahren herstellbare polierte Halbleiterscheibe
JP5233111B2 (ja) * 2006-11-30 2013-07-10 株式会社Sumco 貼り合わせsoiウェーハの製造方法
KR100901019B1 (ko) * 2007-08-13 2009-06-04 주식회사 실트론 양면 연마기 및 이를 이용한 연마 방법
JP2009262762A (ja) 2008-04-25 2009-11-12 Nippon Seiki Co Ltd 車両用オドメータ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1545723A (zh) * 2002-06-13 2004-11-10 信越半导体株式会社 半导体晶片

Also Published As

Publication number Publication date
KR20100027960A (ko) 2010-03-11
CN101670546A (zh) 2010-03-17
USRE44986E1 (en) 2014-07-01
JP5322856B2 (ja) 2013-10-23
US20100056027A1 (en) 2010-03-04
KR101032932B1 (ko) 2011-05-06
DE102008045534A1 (de) 2010-03-11
SG159465A1 (en) 2010-03-30
DE102008045534B4 (de) 2011-12-01
TW201013770A (en) 2010-04-01
TWI409869B (zh) 2013-09-21
JP2010062561A (ja) 2010-03-18
US8157617B2 (en) 2012-04-17

Similar Documents

Publication Publication Date Title
CN101670546B (zh) 抛光半导体晶圆的方法
US6884154B2 (en) Method for apparatus for polishing outer peripheral chamfered part of wafer
US7077726B2 (en) Semiconductor wafer with improved local flatness, and method for its production
KR101627897B1 (ko) 반도체 웨이퍼 연마 방법
CN103493184B (zh) 半导体晶片及其制造方法
JP5847789B2 (ja) 両面研磨装置用キャリアの製造方法およびウエーハの両面研磨方法
CN101148025A (zh) 用于抛光半导体晶片的方法及用该方法制造的半导体晶片
JP5494552B2 (ja) 両頭研削方法及び両頭研削装置
CN110010458B (zh) 控制半导体晶圆片表面形貌的方法和半导体晶片
WO2020137186A1 (ja) ウェーハの製造方法およびウェーハ
CN112218737A (zh) 晶片的镜面倒角方法、晶片的制造方法及晶片
JP2011077413A (ja) シリコンウェハーの製造方法
KR100741216B1 (ko) 반도체 웨이퍼의 제조방법 및 반도체 웨이퍼
JP6825733B1 (ja) 半導体ウェーハの製造方法
CN110052955B (zh) 载体的制造方法及晶圆的双面研磨方法
JP2003163192A (ja) 溝入り研磨布並びにワークの研磨方法及び研磨装置
JP7131724B1 (ja) 半導体ウェーハの製造方法
WO2022219955A1 (ja) 半導体ウェーハの製造方法
JP7276246B2 (ja) 両面研磨装置用キャリアの製造方法及びウェーハの両面研磨方法
WO2023095503A1 (ja) テンプレートアセンブリ、研磨ヘッド及びウェーハの研磨方法
CN116900925A (zh) 晶圆的双面研磨方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant