CN101148025A - 用于抛光半导体晶片的方法及用该方法制造的半导体晶片 - Google Patents

用于抛光半导体晶片的方法及用该方法制造的半导体晶片 Download PDF

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Abstract

本发明涉及用于在上抛光盘与下抛光盘之间抛光半导体晶片的方法，其中，该半导体晶片在一个转盘的空腔中在输入抛光剂的情况下被双面抛光。该方法包括：在第一抛光步骤中双面抛光该半导体晶片，该双面抛光以一个负的过量结束，其中，该过量是该第一抛光步骤之后该半导体晶片的厚度与该转盘的厚度之间的差值；在第二抛光步骤中双面抛光该半导体晶片，在该第二抛光步骤中从该半导体晶片的侧面抛去小于1μm的材料。本发明也涉及半导体晶片，该半导体晶片用硅制成，具有一个被抛光的正面及一个被抛光的背面，具有通过小于100nm的SBIRmax值来表达的正面全局平整度，并且在一个边缘区域中具有通过35nm或更小的PSFQR值来表达的正面局部平整度，其中，总是考虑2mm的边缘排除量。

Description

用于抛光半导体晶片的方法及用该方法制造的半导体晶片
技术领域
本发明的主题是一种用于抛光半导体晶片、尤其是用硅制成的半导体晶片的方法，该方法追求的目标是提供一种尤其是在边缘区域中也具有迄今还不能达到的改善的平整度的半导体晶片。本发明具体涉及一种用于在上抛光盘与下抛光盘之间抛光半导体晶片的方法，其中，该半导体晶片在一个转盘的空腔中在输入抛光剂的情况下被双面抛光，本发明还涉及一种半导体晶片、尤其是用硅制成的半导体晶片，该半导体晶片具有改善的平整度，该平整度以SFQR值及SBIR值的形式来表达。
背景技术
半导体晶片的平整度是一个重要的质量参数，该质量参数被考虑用来评价作为用于制造最新一代电子器件的衬底的半导体晶片的基本品质。理想地平整的具有完全平整且彼此平行对置的侧面的半导体晶片在制造器件时在光刻期间不会导致步进机聚焦困难。因此人们试图尽可能地接近地得到该理想形状。为此目的，从一个晶体上分割下来的半导体晶片经历一系列加工步骤，其中，尤其是在过程开始时通过研磨和/或磨削侧面进行的机械加工用来成型。接下来进行的步骤如半导体晶片的蚀刻及侧面的抛光主要用于消除机械加工步留下的表面附近损伤及用于平滑侧面。同时这些接下来的步骤决定性地影响半导体晶片的平整度并且所有努力的目标在于尽可能地保持由机械加工步骤实现的平整度。已经公知：该目标可通过结合半导体晶片的同时进行的双面抛光最容易地实现，该双面抛光在以下被称为DSP抛光。例如在DE10007390A1中描述了适合DSP抛光的机器。在DSP抛光期间，半导体晶片位于一个起导向笼作用的转盘的为其设置的空腔中并且位于一个上抛光盘与一个下抛光盘之间。至少一个抛光盘及转盘转动，半导体晶片在输入抛光剂的情况下在一个由滚动凸轮预给定的轨道上相对于覆盖以抛光布的抛光盘上运动。使抛光盘压在半导体晶片上的抛光压力及抛光的持续时间是决定性地一起确定由抛光导致的材料去除量的参数。
DE19956250C1描述了一种方法，在该方法中，被机械加工并且被蚀刻的用硅制成的半导体晶片首先经受DSP抛光并且接着经受质量检查，在质量检查中检验平整度并且与给定值相比较。如果还未达到所要求的平整度，则通过另一个短时的DSP抛光来再抛光。
根据WO00/47369，在第一抛光步骤中进行DSP抛光，以便使半导体晶片得到一个偏离理想形状的凹入形状。通过接着的单面抛光来消除被抛光的侧面的凹入形状，该单面抛光在以下被称为CMP抛光。在此情况下利用：在平整的侧面上使用的CMP抛光按趋势留下一个被抛得凸出的侧面，如果待抛光的侧面凹入地成形，则在CMP抛光之后可产生一个平整的侧面。
如本发明的发明人所确定的那样，前面提及的方法具有缺点：用该方法在晶片边缘区域中仅可得到侧面的不足够的平整度。因此CMP抛光减小了该区域中用DSP抛光已经达到的局部平整度。但晶片边缘区域对于电子器件的制造者愈来愈重要，因为人们试图使被抛光的侧面的可用面积通过通常的边缘排除量来扩大，该可用面积在以下被称为FQA(固定质量区域：Fixed Quality Area)，该边缘排除量在以下被称为EE(Edge Exclusion)。对于在半导体晶片的边缘区域中侧面的不平整度应负责的尤其是边缘下降，该边缘下降在以下被称为ERO(Edge Roll-Off)。Kimura等人在“日本应用物理杂志(Jpn.J.Appl.Phys.)”第38卷(1999年)第38～39页中指出，可在边缘区的SFQR值中读出ERO。SFQR值描述确定尺寸的、例如面积为20mm×20mm的测量区中的局部平整度，确切地说是以测量区中半导体晶片正面相对于具有相同尺寸的通过误差平方和最小来获得的参考面的最大高度偏差的形式来描述。英文称之为“partial sites”的边缘区是边缘区域中的这样的测量区，这些测量区不再完全是FQA的组成部分，但这些测量区的中心仍位于FQA中。边缘区的SFQR值在以下被称为PSFQR值。
除了局部平整度之外还必须总是同时考虑全局平整度，尤其是因为在器件制造过程中CMP抛光需要良好的全局平整度。用于这种考察的标准化的参数是GBIR值及与该值相关的SBIR值。这两个值表达半导体晶片的正面相对于假定理想地平整的背面的最大高度偏差并且区别在于：在GBIR值的情况下考虑FQA来计算及在SBIR值的情况下考虑被限制在测量区的面积来计算。如果这里进行的定义与SEMI标准的定义、尤其是现行文本中的标准M59、M1及M1530的定义存在偏差，则以该标准的定义具有优先地位。
发明内容
本发明的任务在于，提供一种用于抛光半导体晶片的方法，该方法总地改善半导体晶片的平整度，这不是单方面地以半导体晶片的全局平整度或尤其是边缘区域中的局部平整度为代价来进行。
本发明的主题是用于在上抛光盘与下抛光盘之间抛光半导体晶片的方法，其中，该半导体晶片在一个转盘的空腔中在输入抛光剂的情况下被双面抛光，该方法包括：在第一抛光步骤中双面抛光该半导体晶片，该双面抛光以一个负的过量结束，其中，该过量是该第一抛光步骤之后该半导体晶片的厚度与该转盘的厚度之间的差值；在第二抛光步骤中双面抛光该半导体晶片，在该第二抛光步骤中从该半导体晶片的侧面抛去小于1μm的材料。
通过该方法成功地在第二抛光步骤中保持尤其是边缘区域中的在第一抛光步骤之后达到的局部平整度并且改善全局平整度，其中，总地得到满足具有32nm直线宽度的一代器件的要求的平整度。这是一个出人意料的结果，因为在上述DE19956250C1中说明的方法及在上述WO00/47369中说明的方法不能这样。在DE19956250C1的情况下，虽然在第二抛光步骤之后保持了通过第一抛光步骤调节的局部平整度，但在第一抛光步骤中达到的全局平整度在第二抛光步骤中降低。在WO00/47369的情况下通过第二抛光步骤减小了用第一抛光步骤达到的局部平整度，尤其是边缘区域中的局部平整度。
通过根据本发明的方法制造的用硅制成的半导体晶片具有迄今未能达到的平整度。因此，本发明的主题还在于半导体晶片，该半导体晶片用硅制成，该半导体晶片具有一个被抛光的正面及一个被抛光的背面，该半导体晶片具有通过小于100nm的SBIRmax值来表达的正面全局平整度，并且在一个边缘区域中具有通过35nm或更小的PSFQR值来表达的正面局部平整度，其中，总是考虑2mm的边缘排除量。此外，SBIRmax值涉及26×33mm的测量区面积以及具有在x及y方向上为13及16.5mm的偏移量的测量区栅格的设置。SBIRmax值描述具有所有测量区中最大值的测量区的SBIR值。PSFQR值的数据涉及20×20mm的测量区面积以及具有在x及y方向上各为10mm的偏移量的测量区栅格的设置。PSQR值由边缘区的PSFQR值的总和除以它们的数量来得到。
该方法的初始产物优选是由晶体、尤其是由用硅制成的单晶体上分割下来的半导体晶片，该半导体晶片已被机械加工，其方式是研磨和/或磨削侧面即半导体晶片的正面及背面。被确定用来构成用于提供电子器件结构的表面的那个侧面被视为正面。半导体晶片的棱边可被修圆，以便使该半导体晶片对于冲击损伤不敏感。此外，作为在先进行的机械加工的后果的表面附近损伤通过在酸性和/或碱性的蚀刻剂中进行蚀刻来在很大程度上消除。另外，该半导体晶片也可经受其它加工步骤，尤其是清洗步骤或棱边抛光。根据本发明的方法，半导体晶片在第一抛光步骤中同时被双面抛光，其中，为了提高生产率，DSP抛光优选作为多晶片抛光来进行，在该多晶片抛光中使用多个转盘，这些转盘各具有多个用于半导体晶片的空腔。第一DSP抛光的一个特殊的特征是：产生负的过量，其中，该过量作为在完成抛光之后半导体晶片的厚度D1W与用于抛光半导体晶片的转盘的厚度D1L的差值D1W-D1L。过量优选小于0μm至-4μm，尤其优选小于-0.5μm至-4μm，并且优选导致侧面的优选总共为15μm至30μm的材料去除量。第一抛光步骤引起：半导体晶片水平对称地凹入弯曲，由此，SBIR值处于大于100nm的被视为不利的范围内；并且半导体晶片的描述局部平整度的SFQR值、尤其是PSFQR值已经处于35nm或更小的被视为有利的范围内。也作为DSP抛光来进行的第二抛光步骤的目标在于改善全局平整度以及保持或也改善已经获得的局部平整度、尤其是边缘区域中的局部平整度。第二DSP抛光的一个特殊的特征是实现期望的作用，其方式是从半导体晶片的两侧抛去总共小于1μm的材料。平均的材料去除量处于小于1μm的范围内，优选处于0.2μm至小于1μm的范围内。所给出的上限不应被超过，因为这对半导体晶片的全局平整度产生不利影响。此外优选的是，实现一个≥0μm的过量，其中，该过量作为在完成抛光之后半导体晶片的厚度D2W与用于抛光半导体晶片的转盘的厚度D2L的差值D2W-D2L。该过量尤其优选为0至2μm。第二抛光步骤引起：SBIR值处于小于100nm的被视为有利的范围内；并且描述局部平整度的SFQR值、尤其是PSFQR值处于35nm或更小的被视为有利的范围内。
根据该方法的一个优选实施形式，在第一抛光步骤之后求得半导体晶片的由此实现的凹度，例如其方式是测量GBIR值。该测量值作为输入参数加入到第二抛光步骤的持续时间的计算中，通过该持续时间又确定出待通过第二抛光步骤实现的材料去除量。以此方式使半导体晶片的平整度进一步优化。第二抛光步骤的最佳持续时间D的计算优选根据下述公式来进行：D＝(GBIR：RT)+Offset，其中，RT是所使用的抛光机的典型的以μm/min为单位的去除量速率，Offset是校正值，该校正值与所使用的抛光过程相关并且因此必须在经验上来确定。
有利的是，第一抛光步骤以小于0μm至-4μm的负的过量结束。
有利的是，在第二抛光步骤中从半导体晶片的侧面抛去0.2μm至小于1μm的材料。
有利的是，在第一抛光步骤之后测量半导体晶片的凹度并且使在第二抛光步骤中进行的抛光去除量与所测量的凹度相关。
有利的是，半导体晶片的直径为200mm或300mm。
附图说明
下面借助于附图及比较例来详细描述本发明。
图1在该方法的不同时刻位于抛光盘之间的半导体晶片的示意性视图，其中，图1A表示处于第一DSP抛光开始的时刻，图1B表示处于半导体晶片厚度与转盘厚度的差值变成了负的时的时刻，图1C表示处于第二DSP抛光结束的时刻；
图2第一抛光步骤的作用；
图3第二抛光步骤的作用。
具体实施方式
图1示意性地示出了在该方法的不同时刻位于抛光盘之间的半导体晶片。在第一DSP抛光开始的时刻a)，半导体晶片1具有厚度DW，该厚度大于转盘21的厚度D1L。在第一抛光步骤中半导体晶片在一个上抛光盘3与一个下抛光盘4之间在使用确定的抛光压力及输入抛光剂的情况下被抛光，直至达到时刻b)，在该时刻，被抛光的半导体晶片的厚度D1W与转盘21的厚度D1L的差值变成了负的。半导体晶片接着通过转盘22经受第二DSP抛光，该第二DSP抛光在时刻c)结束。
第一抛光步骤和第二抛光步骤的不同作用在图2及图3中示出，这些图表示沿半导体晶片的一个直径进行的线扫描(“Linescans”)。在第一抛光步骤(图2)之后，半导体晶片具有凹入形状，这基本上应归因于向内伸展直到约100mm的区域中的材料高出。在FQA的外边缘上仅还存在微小的边缘下降。半导体晶片的凹度使得全局平整度不能令人满意。这在第二抛光步骤(图3)之后发生变化，该第二抛光步骤利用双面抛光的起始效应，该起始效应在于：对全局平整度产生不利影响的材料高出优先被消除，并且其边缘区域中的局部平整度保持不受影响。
例子及比较例：
用硅制成的具有300mm直径的半导体晶片从一个单晶体上分割下来并且各以相同方式通过机械加工及蚀刻预处理。接着，这些半导体晶片在Peter Wolters股份公司型号为AC2000的双面抛光机中抛光，直至达到负的过量(欠量)(例子B及比较例V2)或直至达到正的过量(比较例V1)。一部分半导体晶片(V1)接着经受第二DSP抛光，该第二DSP抛光以一个正的过量及大于1μm的材料去除量结束。另一部分半导体晶片(V2)经受CMP抛光，该CMP抛光以小于1μm的材料去除量结束。剩余部分半导体晶片(B)也经受第二DSP抛光，该DSP抛光以小于1μm的材料去除量结束。在这些抛光步骤之后用ADE公司型号为AFS的非接触测量的测量仪器进行的平整度测量的结果汇编在下列表格中。
用于SBIR测量及SFQR测量的边界条件：
FQA＝296mm
EE＝2mm
用于SBIR测量的边界条件：
测量区面积＝26mm×33mm
在x方向上栅格区的偏移量＝13mm
在y方向上栅格区的偏移量＝16.5mm
用于PSFQR测量的边界条件：
测量区面积＝20mm×20mm
在x方向上栅格区的偏移量＝10mm
在y方向上栅格区的偏移量＝10mm
表格：
  第一抛光步骤
  材料去除量[μm]   过量[μm]   GBIR[μm]   SBIRmax[μm]   PSFQR[μm]
  V1   26.8   +1.3   0.51   0.27   0.090
  V2，B   27.6   -2.7   0.78   0.19   0.034
  第二抛光步骤
  材料去除量[μm]   过量[μm]   GBIR[μm]   SBIRmax[μm]   PSFQR[μm]
  V1   4.3   +1.0   0.76   0.43   0.060
  V2   0.3   ------   0.93   0.23   0.059
  B   0.72   0.56   0.111   0.08   0.035

Claims (6)

1.用于在上抛光盘与下抛光盘之间抛光半导体晶片的方法，其中，该半导体晶片在一个转盘的空腔中在输入抛光剂的情况下被双面抛光，该方法包括：在第一抛光步骤中双面抛光该半导体晶片，该双面抛光以一个负的过量结束，其中，该过量是该第一抛光步骤之后该半导体晶片的厚度与该转盘的厚度之间的差值；在第二抛光步骤中双面抛光该半导体晶片，在该第二抛光步骤中从该半导体晶片的侧面抛去小于1μm的材料。
2.根据权利要求1的方法，其特征在于：该第一抛光步骤以小于0μm至-4μm的负的过量结束。
3.根据权利要求1或权利要求2的方法，其特征在于：在该第二抛光步骤中从该半导体晶片的侧面抛去0.2μm至小于1μm的材料。
4.根据权利要求1至3中一项的方法，其特征在于：在该第一抛光步骤之后测量该半导体晶片的凹度并且使在该第二抛光步骤中进行的抛光去除量与所测量的凹度相关。
5.半导体晶片，该半导体晶片用硅制成，该半导体晶片具有一个被抛光的正面及一个被抛光的背面，该半导体晶片具有通过小于100nm的SBIRmax值来表达的正面全局平整度，并且在一个边缘区域中具有通过35nm或更小的PSFQR值来表达的正面局部平整度，其中，总是考虑2mm的边缘排除量。
6.根据权利要求5的半导体晶片，其特征在于：该半导体晶片的直径为200mm或300mm。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101920477A (zh) * 2009-06-17 2010-12-22 硅电子股份公司 半导体晶片的生产方法和处理方法
CN101927447A (zh) * 2009-06-24 2010-12-29 硅电子股份公司 双面抛光半导体晶片的方法
CN103846780A (zh) * 2012-12-04 2014-06-11 硅电子股份公司 抛光半导体晶片的方法
CN107210211A (zh) * 2015-01-16 2017-09-26 Lg矽得荣株式会社 晶片抛光装置以及使用其的晶片抛光方法
CN111479654A (zh) * 2017-12-22 2020-07-31 东京毅力科创株式会社 基板处理系统、基板处理方法以及计算机存储介质

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008044646B4 (de) 2008-08-27 2011-06-22 Siltronic AG, 81737 Verfahren zur Herstellung einer Halbleiterscheibe
DE102008045534B4 (de) * 2008-09-03 2011-12-01 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
WO2010128631A1 (ja) * 2009-05-08 2010-11-11 株式会社Sumco 半導体ウェーハの研磨方法及び研磨パッド整形治具
DE102009037281B4 (de) * 2009-08-12 2013-05-08 Siltronic Ag Verfahren zur Herstellung einer polierten Halbleiterscheibe
DE102009049330B3 (de) * 2009-10-14 2011-02-17 Siltronic Ag Verfahren zum Nachpolieren einer Halbleiterscheibe
JP5423384B2 (ja) 2009-12-24 2014-02-19 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
US8952496B2 (en) 2009-12-24 2015-02-10 Sumco Corporation Semiconductor wafer and method of producing same
DE102010013520B4 (de) * 2010-03-31 2013-02-07 Siltronic Ag Verfahren zur beidseitigen Politur einer Halbleiterscheibe
US11145556B2 (en) * 2019-11-21 2021-10-12 Carl Zeiss Smt Gmbh Method and device for inspection of semiconductor samples
JP6885492B1 (ja) * 2020-05-13 2021-06-16 信越半導体株式会社 両面研磨方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05177539A (ja) * 1991-12-24 1993-07-20 Sumitomo Electric Ind Ltd 両面ポリッシュ装置によるウェハ研磨方法
DE19704546A1 (de) * 1997-02-06 1998-08-13 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer einseitig beschichteten und mit einem Finish versehenen Halbleiterscheibe
DE19905737C2 (de) * 1999-02-11 2000-12-14 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit verbesserter Ebenheit
WO2000047369A1 (en) * 1999-02-12 2000-08-17 Memc Electronic Materials, Inc. Method of polishing semiconductor wafers
DE10007390B4 (de) * 1999-03-13 2008-11-13 Peter Wolters Gmbh Zweischeiben-Poliermaschine, insbesondere zur Bearbeitung von Halbleiterwafern
US6299514B1 (en) * 1999-03-13 2001-10-09 Peter Wolters Werkzeugmachinen Gmbh Double-disk polishing machine, particularly for tooling semiconductor wafers
JP4280397B2 (ja) * 1999-10-21 2009-06-17 スピードファム株式会社 ワークの研磨方法
DE19956250C1 (de) * 1999-11-23 2001-05-17 Wacker Siltronic Halbleitermat Kostengünstiges Verfahren zur Herstellung einer Vielzahl von Halbleiterscheiben
DE10023002B4 (de) * 2000-05-11 2006-10-26 Siltronic Ag Satz von Läuferscheiben sowie dessen Verwendung
DE10314212B4 (de) * 2002-03-29 2010-06-02 Hoya Corp. Verfahren zur Herstellung eines Maskenrohlings, Verfahren zur Herstellung einer Transfermaske
JP4352229B2 (ja) * 2003-11-20 2009-10-28 信越半導体株式会社 半導体ウェーハの両面研磨方法
JP4748968B2 (ja) * 2004-10-27 2011-08-17 信越半導体株式会社 半導体ウエーハの製造方法
JP2006198751A (ja) * 2005-01-24 2006-08-03 Showa Denko Kk 磁気ディスク用サブストレート基板の製造方法及び研磨装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101920477A (zh) * 2009-06-17 2010-12-22 硅电子股份公司 半导体晶片的生产方法和处理方法
CN101920477B (zh) * 2009-06-17 2012-08-15 硅电子股份公司 半导体晶片的生产方法和处理方法
CN101927447A (zh) * 2009-06-24 2010-12-29 硅电子股份公司 双面抛光半导体晶片的方法
CN101927447B (zh) * 2009-06-24 2012-08-29 硅电子股份公司 双面抛光半导体晶片的方法
CN103846780A (zh) * 2012-12-04 2014-06-11 硅电子股份公司 抛光半导体晶片的方法
CN103846780B (zh) * 2012-12-04 2017-08-08 硅电子股份公司 抛光半导体晶片的方法
US10189142B2 (en) 2012-12-04 2019-01-29 Siltronic Ag Method for polishing a semiconductor wafer
CN107210211A (zh) * 2015-01-16 2017-09-26 Lg矽得荣株式会社 晶片抛光装置以及使用其的晶片抛光方法
CN107210211B (zh) * 2015-01-16 2020-05-22 爱思开矽得荣株式会社 晶片抛光装置以及使用其的晶片抛光方法
CN111479654A (zh) * 2017-12-22 2020-07-31 东京毅力科创株式会社 基板处理系统、基板处理方法以及计算机存储介质
CN111479654B (zh) * 2017-12-22 2022-07-01 东京毅力科创株式会社 基板处理系统、基板处理方法以及计算机存储介质

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