KR100945774B1 - 폴리싱된 반도체 웨이퍼 - Google Patents

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Abstract

본 발명은, 상부 폴리싱 플레이트와 하부 폴리싱 플레이트 사이에서 반도체 웨이퍼를 캐리어의 오목부 내에 배치한 상태로 폴리싱제를 공급함으로써 그 반도체 웨이퍼의 양면을 폴리싱하는 반도체 웨이퍼의 폴리싱 방법에 관한 것이다. 이 방법은, 제1 폴리싱 단계에서, 이 제1 폴리싱 단계 후에 반도체 웨이퍼의 두께와 캐리어의 두께의 차인 오버행(overhang)이 네거티브인 상태로 완료되도록 반도체 웨이퍼를 양면 폴리싱하며, 제2 폴리싱 단계에서, 반도체의 면들로부터 1㎛ 미만의 재료가 폴리싱되도록 반도체 웨이퍼를 양면 폴리싱하는 것을 포함한다. 또한 본 발명은, 폴리싱된 앞면 및 폴리싱된 뒷면을 구비하고, 각각 2㎜의 에지 익스클루젼을 고려할 때에 SBIRmax로 표현되는 앞면의 전역적 평탄도가 100㎚ 미만이고 PSFQR로 표현되는 앞면의 국지적 평탄도가 에지 영역에서 35㎚ 이하인 실리콘 반도체 웨이퍼에 관한 것이다.
반도체 웨이퍼, 폴리싱, 평탄도, SBIR,

Description

폴리싱된 반도체 웨이퍼{POLISHED SEMICONDUCTOR WAFER}
본 발명은, 이제껏 달성할 수 없었던 향상된 평탄도를 특히 에지 영역에서 갖고 있는 반도체 웨이퍼를 제공하기 위해, 반도체 웨이퍼, 특히 실리콘 반도체 웨이퍼를 폴리싱하는 방법에 관한 것이다. 구체적으로, 본 발명은, 상부 폴리싱 플레이트와 하부 폴리싱 플레이트 사이에서 반도체 웨이퍼를 캐리어의 오목부 내에 배치한 상태로 폴리싱제(polishing agent)를 공급함으로써 그 반도체 웨이퍼의 양면을 폴리싱하는 반도체 웨이퍼의 폴리싱 방법과, SFQR 값 및 SBIR 값의 형태로 표현되는 평탄도가 향상된 반도체 웨이퍼, 특히 실리콘 반도체 웨이퍼에 관한 것이다.
반도체 웨이퍼의 평탄도는 최신 세대의 전자 소자를 제조하기 위한 기판으로서의 반도체 웨이퍼의 기본적인 적합성을 평가하는 주요한 품질 파라미터이다. 서로 평행하게 놓인 전체적으로 평탄한 면들을 갖는 이상적으로 평탄한 반도체 웨이퍼는 소자의 제조를 위한 리소그래피(lithography) 중에 스텝퍼(stepper)를 위한 포커싱에 어려움을 초래하지 않을 것이다. 따라서, 가능한 한 이상적인 형상에 근사하도록 하려는 시도가 있었다. 이를 위해, 결정으로부터 절단된 반도체 웨이퍼 는 일련의 처리 단계를 거치게 되는데, 그러한 처리의 처음에 행해지는 기계적 가공은 래핑 및/또는 연삭에 의해 면의 형상을 잡는 기능을 한다. 반도체 웨이퍼의 에칭 및 면의 폴리싱과 같은 후속 단계들은 기계적 가공 단계에 의해 부여된 표면 손상을 제거하고 면을 평활하게 하기 위해 주로 수행된다. 동시에, 그러한 후속 단계들은 반도체 웨이퍼의 평탄도에 결정적으로 영향을 미치게 되어, 모든 노력은 기계적 가공 단계에 의해 달성된 평탄도를 가능한 한 유지하는 것을 목적으로 하고 있다. 이러한 목적은 이하에서 DSP 폴리싱으로 칭하는 동시에 수행되는 반도체 웨이퍼의 양면 폴리싱을 채택함으로써 달성할 수 있는 것으로 알려져 있다. DSP 폴리싱에 적합한 기계는 예를 들면 DE 100 07 390 A1에 개시되어 있다. DSP 폴리싱 중에, 반도체 웨이퍼는 안내 케이지로서 기능을 하는 캐리어의 반도체 웨이퍼를 위한 오목부 내에 배치되어, 상부 폴리싱 플레이트와 하부 폴리싱 플레이트 사이에 놓여진다. 적어도 하나의 폴리싱 플레이트와 캐리어가 회전되고, 반도체 웨이퍼는 폴리싱제가 공급되면서 폴리싱용 천(polishing cloth)으로 덮인 폴리싱 플레이트에 대한 밀링 커브(milling curve)에 의해 미리 정해진 경로상에서 이동한다. 폴리싱 플레이트가 반도체 웨이퍼상에 눌려지는 폴리싱 압력과 폴리싱 시간은 함께 폴리싱에 의해 야기된 재료 연마를 결정하는 중요한 파라미터이다.
DE 199 56 250 C1에 개시된 방법에서는 기계 가공되고 에칭된 실리콘 반도체 웨이퍼는 먼저 DSP 폴리싱이 행해지고, 이어서 평탄도를 테스트하여 설정값과 비교하는 품질 검사가 받는다. 요구되는 평탄도가 아직 달성되지 않은 경우, 추가로 보다 짧은 DSP 폴리싱에 의해 다시 폴리싱된다.
WO 00/47369에 따르면, 제1 폴리싱 단계에서 반도체 웨이퍼에 이상적인 형상과는 다른 오목한 형상을 부여하도록 DSP 폴리싱을 수행한다. 폴리싱된 면의 오목한 형상은 이하에서 CMP 폴리싱으로 칭하는 후속된 일면 폴리싱에 의해 제거된다. 이는 평탄한 면에 적용된 CMP 폴리싱이 볼록하게 폴리싱된 면을 제공하는 경향이 있어, 폴리싱될 면이 오목한 형상으로 되어 있는 경우 CMP 폴리싱이 평탄한 면을 생성할 수 있다는 점을 이용한다.
본 발명의 발명자들이 확인한 바에 따르면, 전술한 방법은 웨이퍼의 에지 영역에서 면의 평탄도가 단지 불충분하게 달성될 수 있다는 단점을 갖고 있다. 따라서, CMP 폴리싱은 그러한 영역에서 DSP 폴리싱에 의해 이미 달성된 국지적 평탄도(local planarity)를 감소시킨다. 그러나, 전자 소자의 제조업자들에게는 이하에서 FQA(fixed quality area; 고정 품질 영역)로 칭하는 폴리싱된 면의 가용 면적을 종래의 에지 익스클루젼(edge exclusion)(이하에서 EE로서 칭함)을 희생하여 확장시키려고 시도되고 있다는 점에서 웨이퍼의 에지 영역이 매우 중요하게 여겨지고 있다. 특히, ERO로서 칭하는 에지 롤 오프(edge roll-off)는 반도체 웨이퍼의 에지 영역에서 면의 비(非)평탄도에 원인이 된다. Kimura 등[Jpn. J. Appl. Phys. Vol 38, pp.38-39 참조(1999년)]은 ERO가 부분 영역(partial sites)의 SFQR 값으로부터 유발될 수 있다는 점을 제시하고 있다. SFQR 값은 특정 크기, 예를 들면 20 ㎜ × 20 ㎜의 면적을 갖는 측정 구역에서의 국지적 평탄도를 나타내는 것으로서, 구체적으로 최소자승법(least square minimization)에 의해 얻어진 동일한 크기의 기준면으로부터 반도체 웨이퍼의 앞면의 최대 높이 편차의 형태로 나타내어진다. 부분 영역은 더 이상 완전하게 FQA의 부분을 이루지는 않지만 그 중앙은 여전히 FQA 내에 놓여 있는 에지 영역에서의 측정 구역이다. 부분 영역의 SFQR 값은 이하에서 PSFQR 값이라 할 것이다.
국지적 평탄도 외에도, 특히 소자 제조 과정 중에 CMP 폴리싱이 양호한 전역적 평탄도(global planarity)를 요구한다는 점에서 전역적 평탄도도 동시에 고려할 필요가 있다. 그러한 평가를 위해 표준화된 파라미터로는 서로 관련성이 있는 GBIR 및 SBIR 값이 있다. 이들 두 값은 이상적인 평면으로 가정한 반도체 웨이퍼의 뒷면에 대한 앞면의 최대 높이 편차로 표현되는 것으로, GBIR 값의 경우에는 FQA가 산출에 사용되며, SBIR 값의 경우에는 측정 구역에 제한된 면적이 산출에 사용된다는 점에서 차이가 있다. 본 명세서에 주어진 정의들이 SEMI 표준, 특히 현행 버전에서 M59, M1 및 M1530 표준에서의 정의와 상이하다면, 그러한 표준의 정의가 보다 우선시 되어야 할 것이다.
본 발명의 목적은, 반도체 웨이퍼의 평탄도를 전체적으로 개선시키지만, 특히 반도체 웨이퍼의 에지 영역에서 국지적 평탄도나 전역적 평탄도를 과도하게 손상시키지 않는 반도체 웨이퍼 폴리싱 방법을 제공하는 데에 있다.
본 발명은, 상부 폴리싱 플레이트와 하부 폴리싱 플레이트 사이에서 반도체 웨이퍼를 캐리어의 오목부 내에 배치한 상태로 폴리싱제를 공급함으로써 그 반도체 웨이퍼의 양면을 폴리싱하는 반도체 웨이퍼의 폴리싱 방법으로서,
제1 폴리싱 단계에서, 이 제1 폴리싱 단계 후에 반도체 웨이퍼의 두께와 캐리어의 두께의 차인 오버행(overhang)이 네거티브인 상태로 완료되도록 반도체 웨이퍼를 양면 폴리싱하며,
제2 폴리싱 단계에서, 반도체 웨이퍼의 면들로부터 1㎛ 미만의 재료가 폴리싱되도록 반도체 웨이퍼를 양면 폴리싱하는 것을 포함한다.
이러한 방법에 있어서, 제1 폴리싱 단계 후에 특히 에지 영역에서 달성된 국지적 평탄도는 제2 폴리싱 단계에서 보존되며, 전역적 평탄도는 향상될 수 있어, 32㎚의 선폭을 갖는 세대의 소자의 요구 조건을 만족하는 평탄도를 전체적으로 달성한다. 이는 전술한 DE 199 56 250 C1에 개시한 방법과 전술한 WO 00/47369에 개시한 방법에서는 불가능하다는 점에서 놀라운 결과이다. DE 199 56 250 C1의 경우에, 제1 폴리싱 단계에서 얻어지는 국지적 평탄도는 제2 폴리싱 단계 후에도 보존 되지만, 제1 폴리싱 단계에서 달성된 전역적 평탄도는 제2 폴리싱 단계에서 감소한다. WO 00/47369의 경우에, 제1 폴리싱 단계에서 달성된 특히 에지 영역에서의 국지적 평탄도는 제2 폴리싱 단계에서 감소한다.
본 발명에 따른 방법에 의해 제조된 실리콘 반도체 웨이퍼는 종래에 달성할 수 없었던 평탄도를 갖는다. 따라서, 본 발명은 또한 폴리싱된 앞면 및 폴리싱된 뒷면을 구비하고, 각각 2㎜의 에지 익스클루젼을 고려할 때에 SBIRmax로 표현되는 앞면의 전역적 평탄도가 100㎚ 미만이고 PSFQR로 표현되는 앞면의 국지적 평탄도가 에지 영역에서 35㎚ 이하인 실리콘 반도체 웨이퍼에 관한 것이다. 또한, SBIRmax 값은 26 × 33㎜의 측정 구역의 면적과, x 및 y 방향으로 13㎜ 및 16.5㎜씩 오프셋되는 측정 구역 그리드의 배열에 관련이 있다. SBIRmax 값은 모든 측정 구역 중 최대값을 갖는 측정 구역의 SBIR 값을 의미한다. PSFQR 값에 대한 사항은 20 × 20㎜의 측정 구역의 면적과, x 및 y 방향으로 10 ㎜씩 오프셋되는 측정 구역 그리드의 배열에 관한 것이다. PSQR 값은 부분 영역들의 PSFQR 값의 합을 부분 영역들의 개수로 나눔으로써 주어진다. 본 발명에 따른 방법에 의해 제조된 실리콘 반도체 웨이퍼는 200㎜ 또는 300㎜의 지름을 가질 수 있다.
상기 방법을 시작하기 위한 제품으로는 결정, 특히 실리콘 단결정으로부터 절단하고, 그 면, 즉 앞면과 뒷면을 래핑 및/또는 연삭에 의해 기계 가공한 반도체 웨이퍼가 바람직하다. 앞면은 구조화된 전자 소자를 제공하는 표면을 형성하도록 된 면을 지칭한다. 반도체 웨이퍼의 에지는 충격 손상에 대해 덜 민감하도록 하기 위해 이미 라운딩(rounding)됐을 수 있다. 게다가, 이전의 기계 가공으로 인한 표면 손상은 산성 및/또는 알칼리성 에칭액에서의 에칭에 의해 실질적으로 제거하였다. 또, 반도체 웨이퍼는 특히 세정 단계 또는 에지 폴리싱 단계와 같은 추가적인 처리 단계를 이미 겪었을 수 있다. 본 발명의 방법에 따르면, 반도체 웨이퍼는 제1 폴리싱 단계에서 양면이 동시에 폴리싱되며, 이 경우 생산성을 향상시키기 위해, DSP 폴리싱은 반도체 웨이퍼를 위한 복수 개의 오목부를 각각 갖는 복수 개의 캐리어가 사용되는 다중 웨이퍼 폴리싱으로서 수행하는 것이 바람직하다. 제1 DSP 폴리싱의 특별한 특징은, 그 폴리싱이 완료된 후의 반도체 웨이퍼의 두께(D1W)와 그 반도체 웨이퍼의 폴리싱에 사용된 캐리어의 두께(D1L) 간의 차(D1W-D1L)인 오버행이 네거티브로 된다는 점이다. 그 오버행은 바람직하게는 0㎛ 미만 내지 -4㎛이고 특히 바람직하게는 -0.5㎛ 내지 -4㎛이며, 바람직하게는 15㎛ 내지 30㎛의 재료가 면 전체에 걸쳐 연마된다. 제1 폴리싱 단계의 결과는 반도체 웨이퍼가 수평 대칭 형상으로 오목하게 만곡되어, SBIR 값이 100㎚보다 큰 바람직하지 못한 것으로 간주되는 범위에 있게 되며, 반도체 웨이퍼의 국지적 평탄도를 나타내는 SFQR 값, 특히 PSFQR 값은 이미 35㎚이하의 바람직한 범위에 있게 된다는 점이다. 마찬가지로 DSP 폴리싱으로 수행되는 제2 폴리싱 단계의 목표는 전역적 평탄도를 개선함은 물론, 특히 에지 영역에서 이미 달성된 국지적 평탄도를 보존하거나 마찬가지로 개선하는 데에 있다. 제2 DSP 폴리싱의 특별한 특징은 반도체 웨이퍼의 양면으로부터 전체적으로 1㎛ 미만의 재료를 폴리싱함으로써 원하는 결과가 달성된다는 점이다. 평균 재료 연마는 1㎛ 미만의 범위 내에 있으며, 바람직하게는 0.2 ㎛ 내지 1 ㎛ 미만의 범위 내에 있다. 반도체 웨이퍼의 전역적 평탄도에 악영향을 미칠 수 있다는 점에서, 제시된 상한을 초과하지 않아야 한다. 또한, 그러한 폴리싱이 완료된 후의 반도체 웨이퍼의 두께(D2W)와 그 반도체 웨이퍼의 폴리싱에 사용된 캐리어의 두께(D2L) 간의 차(D2W-D2L)인 오버행이 ≥0㎛을 이루는 것이 바람직하다. 그 오버행은 0 내지 2㎛인 것인 특히 바람직하다. 제2 폴리싱 단계의 결과는 SBIR 값이 100㎚ 미만의 바람직한 것으로 간주되는 범위 내에 있고, 국지적 평탄도를 나타내는 SFQR 값, 특히 PSFQR 값이 35㎚ 이하의 바람직한 것으로 간주되는 범위 내에 있다는 점이다.
본 발명의 바람직한 실시 형태에 따르면, 제1 폴리싱 단계 후에 이에 의해 달성되는 반도체 웨이퍼의 오목성(concavity)은 예를 들면 GBIR 값의 측정에 의해 결정된다. 측정된 값을 입력값으로 하여 제2 폴리싱 단계의 지속 시간을 산출하고, 이를 통해 제2 폴리싱 단계에서 달성될 재료 연마를 설정한다. 이러한 방식으로, 반도체 웨이퍼의 평탄도는 더욱 최적화된다. 제2 폴리싱 단계의 최적의 지속 시간(D)은 다음의 수학식에 따라 결정된다.
D = (GBIR : RT) + Offset
여기서, RT는 사용되는 폴리싱 기계의 ㎛/min으로 나타내는 통상의 연마 속도이며, Offset은 보정값으로서, 사용되는 폴리싱 공정에 의존하여 경험적으로 결정할 필요가 있다.
본 발명에 따르면, 반도체 웨이퍼의 평탄도가 전체적으로 개선되었지만, 특 히 반도체 웨이퍼의 에지 영역에서 국지적 평탄도나 전역적 평탄도는 과도하게 손상되지 않은 반도체 웨이퍼가 제공된다.
본 발명은 도면 및 비교예를 참조하여 아래에서 보다 상세하게 설명할 것이다.
도 1에서는 본 발명에 따른 방법에 있어서 다양한 시간에서의 폴리싱 플레이트 사이에 놓인 반도체 웨이퍼를 개략적으로 도시하고 있다. 제1 DSP 폴리싱 단계의 시작시의 시간 a)에서, 반도체 웨이퍼(1)는 캐리어(21)의 두께(D1L)보다 큰 두께(D1W)를 갖고 있다. 이 반도체 웨이퍼는 제1 폴리싱 단계에서 폴리싱된 반도체 웨이퍼의 두께(D1W)와 캐리어의 두께(D1L) 간의 차가 네거티브로 되는 시간 b)에 이를 때까지 폴리싱제를 공급하면서 특정 폴리싱 압력을 사용함으로써 상부 폴리싱 플레이트(3)와 하부 폴리싱 플레이트(4) 사이에서 폴리싱된다. 이 반도체 웨이퍼는 이어서 시간 c)에서 완료되는 캐리어(22)를 사용한 제2 DSP 폴리싱을 거치게 된다.
도 2 및 도 3에서는 제1 및 제2 폴리싱 단계의 상이한 결과를 나타내는 것으로서 반도체 웨이퍼의 지름을 따른 라인 스캔(line scan)을 도시하고 있다. 제1 폴리싱 단계 후(도 2 참조)에, 반도체 웨이퍼는 실질적으로 내측으로 약 100 ㎜까지 연장한 영역에서의 융기된 재료에 기인한 오목한 형상을 갖는다. 단지 약간의 에지 롤 오프가 여전히 FQA의 외측 에지에 존재한다. 반도체 웨이퍼의 오목성의 결과로 전역적 평탄도가 만족스럽지 못하다. 이는 양면 폴리싱의 초기 효과를 이 용하는 제2 폴리싱 단계 후(도 3 참조)에 변화되는 데, 다시 말해 전역적 평탄도에 악영향을 미치는 융기된 영역이 우선적으로 제거되고, 에지 영역에서의 국지적 평탄도는 실질적으로 영향을 받지 않고 그대로 유지된다.
실시예 및 비교예
300㎜의 지름을 갖는 실리콘 반도체 웨이퍼들을 단결정으로부터 절단하여 각각 동일한 방식으로 기계 가공 및 에칭에 의한 전처리를 행하였다. 이어서, 이들 웨이퍼를 Perter Wolters AG사의 AC 2000 타입의 양면 폴리싱 기계에서, 네가티브 오버행[즉, 언더행(underhang)]에 도달할 때까지(실시예 E 또는 비교예 C2) 또는 포지티브 오버행에 도달할 때까지(비교예 C1) 폴리싱하였다. 반도체 웨이퍼 중 일부(비교예 C1)는 이어서 포지티브 오버행과 1㎛ 보다 큰 재료 연마로 완료되는 제2 DSP 폴리싱을 거쳤다. 다른 반도체 웨이퍼(비교예 C2)는 1㎛ 미만의 재료 연마로 완료되는 CMP 폴리싱을 거쳤다. 나머지 반도체 웨이퍼(실시예 E)는 마찬가지로 1㎛ 미만의 재료 연마로 완료되는 제2 DSP 폴리싱을 거쳤다. 폴리싱 단계 후에 ADE Corp.사의 AFS 타입의 무접촉 측정기를 사용하여 행한 평탄도 측정 결과를 아래의 표 1에 나타낸다.
SBIR 및 SFQR 측정을 위한 파라미터:
FQA = 296㎜
EE = 2㎜
SBIR 측정을 위한 파라미터:
측정 구역의 면적 = 26㎜ × 33㎜
x방향으로 그리드 구역의 오프셋 = 13㎜
y방향으로 그리드 구역의 오프셋 = 16.5㎜
PSFQR 측정을 위한 파라미터:
측정 구역 면적 = 20㎜ × 20㎜
x방향으로 그리드 구역의 오프셋 = 10㎜
y방향으로 그리드 구역의 오프셋 = 10㎜
제1 폴리싱 단계
재료 연마 [㎛] 오버행 [㎛] GBIR [㎛] SBIRmax [㎛] PSFQR [㎛]
C1 26.8 +1.3 0.51 0.27 0.090
C2, E 27.6 -2.7 0.78 0.19 0.034
제2 폴리싱 단계
재료 연마 [㎛] 오버행 [㎛] GBIR [㎛] SBIRmax [㎛] PSFQR [㎛]
C1 4.3 +1.0 0.76 0.43 0.060
C2 0.3 ----- 0.93 0.23 0.059
E 0.72 0.56 0.111 0.08 0.035
도 1은 본 발명에 따른 방법에 있어서 다양한 시간에서의 폴리싱 플레이트 사이에 놓인 반도체 웨이퍼를 개략적으로 나타내는 도면이다.
도 2 및 도 3은 제1 및 제2 폴리싱 단계의 상이한 효과를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 웨이퍼
3 : 상부 폴리싱 플레이트
4 : 하부 폴리싱 플레이트
21 : 캐리어
22 : 캐리어

Claims (2)

  1. 제1 폴리싱 단계에서, 이 제1 폴리싱 단계 후에 반도체 웨이퍼의 두께와 캐리어의 두께의 차인 오버행(overhang)이 네거티브인 상태로 완료되도록 반도체 웨이퍼를 양면 폴리싱하는 것과, 제2 폴리싱 단계에서, 반도체 웨이퍼의 양면으로부터 전체적으로 1㎛ 미만의 재료가 폴리싱되도록 반도체 웨이퍼를 양면 폴리싱하는 것을 포함하는 방법에 의해 제조되는 실리콘 반도체 웨이퍼로서,
    폴리싱된 앞면 및 폴리싱된 뒷면을 구비하고, 각각 2㎜의 에지 익스클루젼(edge exclusion)을 고려할 때에 SBIRmax로 표현되는 앞면의 전역적 평탄도(global planarity)가 100㎚ 미만이고 PSFQR로 표현되는 앞면의 국지적 평탄도가 에지 영역에서 35㎚ 이하인 실리콘 반도체 웨이퍼.
  2. 제1항에 있어서, 200㎜ 또는 300㎜의 지름을 갖는 실리콘 반도체 웨이퍼.
KR1020090008911A 2006-09-20 2009-02-04 폴리싱된 반도체 웨이퍼 KR100945774B1 (ko)

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