KR101062254B1

KR101062254B1 - 반도체 웨이퍼의 제조 방법

Info

Publication number: KR101062254B1
Application number: KR1020090070077A
Authority: KR
Inventors: 클라우스 뢰트거; 게르하르트 하이어; 알렉산더 하일마이어
Original assignee: 실트로닉 아게
Priority date: 2008-08-27
Filing date: 2009-07-30
Publication date: 2011-09-06
Also published as: US8242020B2; TWI399804B; KR20100025470A; JP5167207B2; TW201009910A; JP2010056530A; SG159469A1; US20100055908A1; CN101659027A; DE102008044646B4; DE102008044646A1

Abstract

본 발명은 상부 폴리싱 판과 하부 폴리싱 판 사이에서 반도체 웨이퍼를 폴리싱하는 것을 포함하는 반도체 웨이퍼의 제조 방법에 관한 것으로서, 캐리어의 컷아웃 내에 있는 반도체 웨이퍼는 반도체 웨이퍼의 중앙에서의 반도체 웨이퍼 두께와 캐리어의 두께 간의 차이가 마이너스일 때까지 공급되는 폴리싱제에 의해 양면이 폴리싱되어 총 10 ㎛ 내지 30 ㎛의 재료 제거가 얻어지며, 폴리싱제는 0.1 내지 0.4 중량%의 SiO₂와, 0.1 내지 0.9 중량%의 알칼리 성분을 포함한다.

Description

반도체 웨이퍼의 제조 방법{METHOD FOR PRODUCING A SEMICONDUCTOR WAFER}

본 발명은 특히 에지 구역에서도 평탄도가 개선된 반도체 웨이퍼를 얻을 수 있게 하는 목적을 추구하는 반도체 웨이퍼, 특히 규소로 구성된 반도체 웨이퍼의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 상부 폴리싱 판과 하부 폴리싱 판 사이에서 반도체 웨이퍼를 폴리싱하는 것을 포함하는 방법에 관한 것으로서, 캐리어의 컷아웃 내에 있는 반도체 웨이퍼는 반도체 웨이퍼의 중앙에서의 반도체 웨이퍼 두께와 캐리어의 두께 간의 차이가 마이너스일 때까지 공급되는 폴리싱제(polishing agent)에 의해 양면이 폴리싱된다.

그러한 방법은 특히 평탄한 반도체 웨이퍼를 제조하는 데에 적절하다. 반도체 웨이퍼의 평탄도는 최첨단 세대의 전자 부품들을 제조하기 위한 기판으로서 반도체 웨이퍼의 기본적인 적합성을 평가하는 데에 사용되는 주요한 품질 파라미터이다. 서로 반대측의 면 영역이 평행한 형태로 완벽하게 평탄한, 이상적으로 평탄한 반도체 웨이퍼는 부품의 제조 과정에서 리소그래피 중에 스테퍼의 어떠한 초점 문제도 일으키지 않는다. 따라서, 가능한 한 가깝게 이러한 이상적인 형태를 달성하려는 노력이 시도되고 있다. 이를 위해, 결정으로부터 절단된 반도체 웨이퍼는 일 련의 기계 가공 단계를 받는데, 특히 공정의 시작에서 면 영역의 래핑 및/또는 연삭에 의한 기계적 가공은 성형을 하기 위한 것이다. 후속하는 단계들, 예컨대 반도체 웨이퍼의 에칭과 면 영역의 폴리싱은 기계적 가공 단계에 의해 남겨진 표면 근처의 손상을 제거하기 위하여 그리고 면 영역을 평활하게 하도록 주로 실행된다. 동시에, 후속하는 이들 단계는 반도체 웨이퍼의 평탄도에 중대한 정도로 영향을 미치고 모든 노력은 가능한 한 기계적 가공 단계에 의해 얻어진 평탄도를 유지하기 위한 것이다.

일련의 표준화된 파라미터가 평탄도의 정량적 특성에 이용될 수 있다. 이는 또한 특히 반도체 웨이퍼의 정면 에지의 구역에 적용되며, 여기서 정면은 일반적으로 반도체 웨이퍼의 면이 전자 부품들의 집적을 위한 기부로서 사용된다는 것을 의미하는 것으로 고려된다.

전자 부품들의 제조업자들은 또한 사용 가능 영역(FQA; "Fixed Quality Area")에서 가능한 한 포괄적으로 에지의 구역을 포함하도록 시도하고 있다. 따라서, 특정한 허용 에지 제외부(EE)가 훨씬 작아진다. 현재, 사양 요구는 단지 1 mm의 에지 제외부를 허용한다.

비평평도는 SFQR 값에 의해 설명될 수 있다. SFQR 값은 특정한 치수, 예컨대 20 mm×20 mm의 면적을 갖는 측정 구역에서의 국부적 평탄도를 나타내고, 정확히 말하자면, 오차 제곱 최소화법(error square minimization)에 의해 얻어진 동일한 치수를 갖는 기준 영역에 대하여 측정 구역에서 반도체 웨이퍼의 정면의 최대 높이 편차의 형태이다. 부분적인 장소는 더 이상 FQR의 전체 부분이 아닌 에지 구 역의 측정 구역이고, 그 중앙은 여전히 FQA에 있다. PSFQR 값은 ESFQR 값이 나타내는 바와 같이 부분적인 장소에서 국부적 평탄도를 나타낸다. ESFQR 값은 보다 포괄적인 측정 규준을 기초로 한다.

국부적 평탄도와 함께, 또한 반도체 웨이퍼의 정면의 전체적 평탄도를 고려하는 것이 항상 필요하다. 전체적 평탄도를 설명하기 위한 표준화된 파라미터는 GBIR 값과, 이 값과 상관하는 SBIR 값이다. 양 파라미터는 반도체 웨이퍼의 이면(이상적으로 평탄하다고 가정함)에 대한 정면의 최대 높이 편차를 나타내고, GBIR 값의 경우에 FQA가 계산에 사용되고, SBIR 값의 경우에 측정 구역으로 제한된 영역이 계산에 사용된다는 점이 상이하다.

전술한 파라미터들의 정의와 상기 파라미터들을 측정하는 방법의 설명은 관련 SEMI 표준, 특히 M1, M67 및 M1530 표준에 포함되어 있다.

반도체 웨이퍼의 동시에 수행되는 양면 폴리싱(이하, DSP 폴리싱이라 함)은 국부적 평탄도에 유리한 영향을 미친다는 것이 알려져 있다. DSP 폴리싱의 과정에서 면 당 5㎛ 내지 15㎛에 달하는 재료 제거는 CMP 폴리싱("Chemical Mechanical Polishing")에 의해 얻어지는 재료 제거보다 상당히 높다. DSP 폴리싱에 적절한 장치는 예컨대 독일 특허 제100 07 390 A1호에 기술되어 있다. DSP 폴리싱 중에, 반도체 웨이퍼는 가이드 케이지로서 작용하는 캐리어에 반도체 웨이퍼를 위해 제공되는 컷아웃 내에서 상부 폴리싱 판과 하부 폴리싱 판 사이에 있다. 적어도 하나의 폴리싱 판과 캐리어가 회전되고, 반도체 웨이퍼는 폴리싱제가 공급되는 상태에서 광택천으로 덮여 있는 폴리싱 판에 대해 롤링 커브에 의해 예정된 경로 상에서 이동한다. 폴리싱 판을 반도체 웨이퍼 상에 압박하는 폴리싱 압력과 폴리싱 기간은 폴리싱에 의해 초래되는 재료 제거를 결정적으로 공동 결정하는 파라미터이다.

미국 특허 공개 제2002/0055324 A1호는 폴리싱의 종결에서 폴리싱제를 반응 정지액으로 대체함으로써 종료되는 DSP 폴리싱을 기술하고 있다. 이 특허 공개에 기술된 폴리싱제는 통상적인 조성을 갖는다. 따라서, 폴리싱제는, 예컨대 1 내지 10 중량%의 이산화규소(SiO₂)와, 0.01 내지 10 중량%의 알칼리 성분을 포함한다.

미국 특허 공개 제2008/0070483 A1호는 DSP 폴리싱으로서 각각 수행되는 2개의 연속적인 폴리싱 단계를 포함하는 방법을 기술하고 있다. 제1 폴리싱 단계는 반도체 웨이퍼의 중앙에서의 반도체 웨이퍼 두께와 캐리어의 두께 간의 차이가 마이너스일 때까지 반도체 웨이퍼를 폴리싱하는 것을 포함한다. 이 방식으로 이상적인 형태로부터 벗어난 오목 형태를 갖는 반도체 웨이퍼가 얻어진다. 이 방법에 관하여 유리한 점은 반도체 웨이퍼의 정면의 에지 구역에서의 국부적 평탄도가 35 nm 이하의 PSFQR 값을 갖고 있기 때문에, 제1 폴리싱 단계 후에는 이미 유리한 것으로 생각되는 범위에 있다는 것이다. 상기 방법에 관하여 불리한 점은 반도체 웨이퍼의 정면의 전체적 평탄도를 100 nm 미만의 SBIR 값으로 하기 위하여 제2 DSP 폴리싱이 필요하다는 것이다.

따라서, 본 발명의 목적은 반도체 웨이퍼의 정면의 전체적 평탄도와 국부적 평탄도 양자가 상당히 개선되게 되는 DSP 폴리싱을 포함하는 반도체 웨이퍼의 제조 방법을 특정하는 것이다.

본 발명은 상부 폴리싱 판과 하부 폴리싱 판 사이에서 반도체 웨이퍼를 폴리싱하는 것을 포함하는 반도체 웨이퍼의 제조 방법에 관한 것으로서, 캐리어의 컷아웃 내에 있는 반도체 웨이퍼는 반도체 웨이퍼의 중앙에서의 반도체 웨이퍼 두께와 캐리어의 두께 간의 차이가 마이너스일 때까지 공급되는 폴리싱제(polishing agent)에 의해 양면이 폴리싱되어 총 10 ㎛ 내지 30 ㎛의 재료 제거가 얻어지며, 폴리싱제는 0.1 내지 0.4 중량%의 SiO₂와, 0.1 내지 0.9 중량%의 알칼리 성분을 포함한다.

본 발명에 따르면, 반도체 웨이퍼의 정면의 전체적 평탄도와 국부적 평탄도 양자가 상당히 개선된다.

본 발명의 방법은 일반적인 것보다 농도가 상당히 낮게 SiO₂와 알칼리 성분을 포함하는 폴리싱제를 사용한다는 점에서 실질적으로 미국 특허 공개 제2008/0070483호에 기술된 방법과 상이하다. 이러한 차이점은 반도체 웨이퍼의 정면이 폴리싱 후에 에지 구역에서 보다 가늘게 만곡되어 중앙 구역과 에지 구역 간의 두께 차이가 보다 작다는 효과를 갖는다. 따라서, 전체적 평탄도, 특히 SBIR 값이 개선된다. 더욱이, 국부적 기하학적 형태, 특히 PSFQR 값과 ESFQR 값의 개선이 또한 얻어진다. 이에 따라, 상기 방법은 단일의 DSP 폴리싱만을 포함하고 추가적인 DSP 폴리싱은 포함하지 않는 것이 바람직하다.

SiO₂와 알칼리 성분은 폴리싱제가 사용 시점에만 생기도록 폴리싱제가 사용되기 직전까지(60 내지 1 s)는 함께 혼합되지 않는 것이 바람직하다. 이 조치는 겔화를 방해한다.

DSP 폴리싱은 반도체 웨이퍼의 중앙에서의 반도체 웨이퍼 두께와 캐리어의 두께 간의 차이[이하, 언더행(underhang)이라 함]가 마이너스일 때까지, 또는 바람직하게는 -2.5 내지 -5 ㎛의 범위, 특히 바람직하게는 -2.5 내지 -3.5 ㎛의 범위에 있을 때까지 수행된다. 폴리싱제는 0.1 내지 0.4 중량%의 SiO₂와 바람직하게는 0.2 내지 0.8 중량%의 알칼리 성분을 포함한다. 0.2 내지 0.3 중량%의 SiO₂와 0.5 내지 0.7 중량%의 알칼리 성분이 특히 바람직하다. 알칼리 성분은, 탄산나트륨, 탄산칼륨, 수산화나트륨, 수산화칼륨, 테트라메틸암모늄 하이드록사이드(TMAH) 및 다른 4급 암모늄 화합물 중 적어도 1종을 의미하는 것으로 고려된다. 알칼리 성분이 하나 이상의 화합물을 포함하면, 그 농도의 합은 상기 특정한 농도 범위에 있는 것으로 의도된다.

방법의 시작 제품은 바람직하게는 규소의 단결정으로부터 절단되고 반도체 웨이퍼의 면 영역, 즉 정면과 이면의 래핑 및/또는 연삭에 의해 기계적으로 가공된 반도체 웨이퍼이다. 정면은 전자 부품들의 구조를 생성하기 위한 표면을 형성하도록 되어 있는 면 영역으로 간주된다. 반도체 웨이퍼의 에지는 충격 손상에 덜 민감하게 하도록 미리 라운딩 가공되어 있다. 더욱이, 이전의 기계적 가공의 결과로서 생긴 표면 근처의 손상은 산성 및/또는 알칼리 식각액에서의 식각에 의해 충분히 제거되었다. 또한, 반도체 웨이퍼는 미리 추가적인 가공 단계, 특히 세정 단계 또는 에지의 폴리싱을 받았을 수 있다. 청구된 방법에 따르면, 반도체 웨이퍼는 양면이 동시에 폴리싱되고, 생산성을 높이기 위한 DSP 폴리싱은 반도체 웨이퍼를 위한 복수 개의 컷아웃을 각각 갖는 복수 개의 캐리어의 사용을 포함하는 다중 웨이퍼 폴리싱으로서 수행되는 것이 바람직하다. 본 발명에 따른 방법은 추가적인 DSP 폴리싱을 포함하지 않는 것이 바람직하다. 그러나, 단일면 폴리싱(CMP 폴리싱)에 의해 DSP 폴리싱 후에 정면을 평활하게 하는 것이 유리하다. 이와 관련된 재료 제거는 0.2 ㎛ 내지 0.5 ㎛인 것이 통상적이다.

실시예(E) 및 비교예(C)

규소로 구성되고 직경이 300 mm인 반도체 웨이퍼를 단결정으로부터 절단하고 기계적 가공 및 식각에 의해 매 경우에 동일한 방식으로 예처리하였다. 이어서, 이들 반도체 웨이퍼를 Peter Wolters AG에서 시판 중인 타입 AC 2000의 양면 폴리싱 장치에서 -0.9 ㎛(C) 및 -3.55 ㎛(E)의 언더행이 각각 달성될 때까지 폴리싱하 였다. 반도체 웨이퍼(E)의 일부를 0.3 중량% 농도의 SiO₂와, 0.2 중량%의 탄산칼륨과 0.02 중량%의 수산화칼륨으로 이루어진 알칼리 성분을 포함하는 폴리싱제를 이용하여 본 발명에 따라 폴리싱하였다.

반도체 웨이퍼(C)의 다른 부분을 거의 동일한 폴리싱제로 폴리싱하였지만, SiO₂의 농도는 1.5 중량%, 탄산칼륨의 농도는 2 중량%, 수산화칼륨의 농도는 0.07 중량%이었다.

폴리싱된 반도체 웨이퍼의 전체적 평탄도와 국부적 평탄도를 KLA-Tencor사의 타입 웨이퍼사이트(WaferSight)의 측정 장치(FQA = 298 mm, EE = 1 mm)를 이용하여 조사하였다. 그 결과를 아래의 표 1에 나타내었다.

	전체 재료 제거 [㎛]	언더행 [㎛]	GBIR [㎛]	SBIR [㎛]	PSFQR [㎛]	ESFQR [㎛]
E	23.17	-3.55	0.24	0.072	0.02	0.129
C	20.69	-0.91	0.48	0.157	0.058	0.214

표기한 값들은 매 경우에 복수 개의 개별적인 값들로부터 이루어진 평균값들이다. 상기 결과에 따르면, 특히 언더행이 -3.55 ㎛인 실시예에서와 같이 언더행이 비교예보다 크게 높은 경우라도 본 발명에 따른 방법의 적용에 의해 전체적 평탄도가 개선된다. 미국 특허 공개 제2008/0070483 A1호의 교시에 따르면, 오히려 GBIR 값과 SBIR 값의 악화가 예상되었었다.

도 1 및 도 2는 실시예(도 1)와 비교예(도 2)에 따른 각각의 반도체 웨이퍼에서 반도체 웨이퍼의 직경(D)을 따라 거리(A)로서 기록된 정면의 표면 윤곽을 나타낸다. 실시예에 따른 반도체 웨이퍼는 전체적 평탄도에 관해서 뿐만 아니라 에지 구역에서의 평탄도에 관해서도 매우 평탄하다는 것을 알 수 있다. 특히, 오직 작은 에지 롤오프(roll-off)가 존재한다. 대조적으로, 비교예에 따른 반도체 웨이퍼는 웨이퍼 형태가 보다 더 오목한 형태로 형성되더라도 에지 롤오프가 뚜렷하다.

도 1 및 도 2는 실시예(도 1)와 비교예(도 2)에 따른 각각의 반도체 웨이퍼에서 반도체 웨이퍼의 직경(D)을 따라 거리(A)로서 기록된 정면의 표면 윤곽을 나타내는 도면.

Claims

상부 폴리싱 판과 하부 폴리싱 판 사이에서 반도체 웨이퍼를 폴리싱하는 것을 포함하는 반도체 웨이퍼의 제조 방법으로서, 캐리어의 컷아웃 내에 있는 반도체 웨이퍼는 반도체 웨이퍼의 중앙에서의 반도체 웨이퍼 두께와 캐리어의 두께 간의 차이가 -2.5 ㎛ 내지 -3.5 ㎛일 때까지 공급되는 폴리싱제에 의해 양면이 폴리싱되어 총 10 ㎛ 내지 30 ㎛의 재료 제거가 얻어지며, 폴리싱제는 0.1 내지 0.4 중량%의 SiO₂와, 0.1 내지 0.9 중량%의 알칼리 성분을 포함하고,

상기 방법은 반도체 웨이퍼의 양면에 동시에 수행되는 폴리싱(DSP 폴리싱)을 추가로 포함하지 않는 것인 반도체 웨이퍼의 제조 방법.
제1항에 있어서, 상기 폴리싱제는 알칼리 성분으로서 탄산칼륨 또는 테트라메틸암모늄 하이드록사이드 중 하나 또는 양자의 화합물을 포함하는 것인 반도체 웨이퍼의 제조 방법.
제1항에 있어서, SiO₂와 알칼리 성분은 폴리싱제가 사용되기 직전까지 함께 혼합되지 않는 것인 반도체 웨이퍼의 제조 방법.
삭제
삭제