KR100394972B1 - 에피택셜 코팅 반도체웨이퍼 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전면 및 후면과 그 전면에 피착된 반도체재 에피택셜층을 가진 반도체웨이퍼엔 관한 것이다.
그 반도체웨이퍼는 에피택셜층이 에피택셜층의 피착후 최대 국부평면도값 SFQRmax0.13㎛ 또는 그 이하와 ㎠당 광산란센터의 최대밀도 0.14를 가지며, 에피택셜층의 피착전 반도체웨이퍼의 전면이 표면조도 0.05~0.29nmRMS(기준영역 1㎛ ×1㎛상에 AFM에 의해 측정함)를 가짐을 특징으로 한다.
또, 본 발명은 그 반도체웨이퍼의 제조방법에 관한 것이다.
그 제조방법은 다음의 처리단계(step)로 이루어진다.
(a) 단일 연마단계로, 회전하는 연마플레이트 사이에서 알칼리연마졸을 공급하면서 반도체웨이퍼의 전면과 후면을 동시에 연마시키고, 반도체웨이퍼를 연마시킨후 반도체웨이퍼의 두께보다 2~20㎛ 이하로 되도록 두께를 구성한 캐리어의 컷아우트(cutout)에 반도체웨이퍼를 설정하며;
(b) 회전하는 연마플레이트사이에서 탄소원자 2~6개를 가진 최소 하나의 다가알코올 함유액을 공급시키면서 반도체웨이퍼의 전면과 후면을 동시에 처리하고;
(c) 반도체웨이퍼를 클리닝 및 건조하며;
(d) 위 처리단계(a)~(c)에 따라 제조한 반도체웨이퍼의 전면상에 에피택셜층을 피착시킨다.

Description

에피택셜 코팅 반도체웨이퍼 및 그 제조방법{Epitaxially coated semiconductor wafer and process for producing it}
본 발명은 전면(front surface)상에서 에피택셜 코팅(epitaxial coating)을 시켜 평면도(flatness)를 향상시키며 에피택셜층(epitaxial layer)상에 다수의 광산란센터(light scattering centers)를 감소시킨 반도체웨이퍼와 비용에 대한 효과가 큰 그 반도체웨이퍼의 제조방법에 관한 것이다.
이와같은 타입의 반도체웨이퍼는 반도체산업에서의 사용, 특히 라인폭(line widths) 0.13㎛ 또는 그 이하의 전자부품의 제조에 적합하다.
라인폭 0.13㎛ 또는 그 이하의 전자부품 제조에 특히 적합하도록 하는 반도체웨이퍼는 다수의 소정의 특성을 가진다.
특히 중요한 특성에는 반도체웨이퍼의 국부평면도(local flatness)가 있다.
최근의 스테퍼(steppe)기술에서는 예로서 SFQR[전면 위치 최소평방/레인지=소정크기의 부품영역에서 평균평방에러를 최소화시켜 구성한 전면에서 포지티브(+)와 네가티브(-) 편차의 레인지(range)]로 나타낸 반도체웨이퍼 한 표면의 전부분영역의 최적 국부평면도를 필요로 한다.
특정치 SFQRmax은 반도체웨이퍼의 전부품영역에 대한 최대의 SFQR값으로 특정한다.
일반적으로, 허용되는 경험측(rule of thumb)에 의해 반도체웨이퍼의 SFQRmax값이 제조하도록 하는 반도체부품의 반도체상의 라인폭(line width)과 같거나 그 이하로 할 필요가 있다.
이 값(SFQRmax)을 초과할 경우 그 스테퍼(stepper)에서는 기술적으로 핵심이 되는 문제점을 발견하게 되어 그 반도체부품은 특성을 상실하게 되었다.
또, 반도체웨이퍼의 또 다른 중요한 특성에는 반도체부분을 제조하도록 하는 반도체웨이퍼 표면상에서 광산란센터수(number of light scattering centers)(국부광산란체: localized light scatterers, LLS)가 있다.
이들의 반도체부품이 일정한 수와 크기내에 존재할 경우 LLS는 반도체부품을 고장나게 할 수 있다.
반도체웨이퍼의 최종평면도(final flatness)는 일반적으로 연마단계(step)에의해 발생한다.반도체웨이퍼의 평면도값(flatness values)을 향상시키기 위하여 종래에는 반도체웨이퍼의 전후면 동시연마 장치 및 그 동시연마방법이 제공되었고, 더 개발하였다.
이와같이 양쪽면 연마방법 및 그 장치는 예로서 특허문헌 USP3,691,694 명세서에 기재되어있다.
특허문헌 EP 208 315 B1 명세서에 기재되어있는 양쪽면 연마실시예에 의해, 금속재 또는 플라스틱재로 이루어지고 적합한 크기의 컷아우트(cutouts)를 가진 캐리어(carriers)내 반도체웨이퍼는 연마졸(polishing sol)의 존재하에서 연마천으로 커버시켜 연마시키는 2개의 회전연마플레이트 사이에서 머신(machine)과 처리파라미터에 의해 사전에 결정되는 통로(path)에 따라 이동시켰다.
특허문헌 독일특허출원 199 05 737.0의 명세서에서는 양쪽면 연마방법에 대하여 기재되어 있는 바, 이 연마방법에서는 주로 에지영역에서 반도체웨이퍼의 평면도(flatness)를 향상시켰다.
이 경우, 캐리어가 사용되었고, 캐리어의 두께는 반도체웨이퍼를 연마시킨후 반도체웨이퍼의 최종두께가 캐리어의 두께보다 물과 2~20㎛ 더 크도록 구성하였다.
예로서 실리콘층을 가진 실리콘웨이퍼등 반도체부품을 처리하는 에피택셜층 또는 에피택셜 성장층, 즉 단결정으로 결정오리엔테이션(crystal orientation)을 동일하게 성장시킨층을 가진 단결정 반도체웨이퍼는 균질재로 된 반도체웨이퍼 이상으로 어느정도 명백한 효과가 있다.
따라서, 우선 기술적인 래치업문제(latchup problem)에 대하여 설명한다.그 래치업문제는 예로서 균질재상의 바이폴러(bipolar) CMOS 회로에서 발생하여 바이폴러 트랜지스터(bipolar transisters)에서 전압을 유도시키며, 그 바이폴러 트랜지스터에서는 차지반전(charge reversal)을 허용하여 그 반도체부품의 회로를 단락시킨다.
이 기술분야의 통상의 기술자에 의해, 이와같은 기술적인 래치업문제는 강동핑기재웨이퍼(heavily doped substrate wafer)(저 전기저항)와 약도핑에피택셜층(고 전기저항)으로 이루어진 에피택셜 코팅반도체웨이퍼를 사용하여 효과적으로 방지할 수 있는 것으로 알려져 있다.여기서, 에피택셜 코팅 반도체웨이퍼는 그 기재웨이퍼의 소정의 게터링효과 (gettering effect)를 동시에 발생하며, 또 그 반도체부품에 의해 차지하는 영역을 감소시킨다.
더 나아가서, 에피택셜 코팅면은 연마 반도체웨이퍼와 대비하여 볼때, LLS로 나타낸 저결함밀도(lower defect density)를 가저, 이 결함밀도를 COP(crystal-originatsd psrticles; 결정입자)로 나타낼 수 있다.
예로서 이 결함밀도에 의해 일반적으로 손상없는 반도체부품의 수율을 더 높인다.또, 에피택셜층은 상당한 산소함량이 없다.이 산소함량은 반도체부품에 대한 영역에서 회로를 파괴하는 산소석출(oxgen precipitates)의 우려가 없다.
종래의 기술에 의해, 에피택셜 코팅을 한 반도체웨이퍼는 재료제거연마-최종연마-클리닝(cleaning)-에피탁시(epitaxy)의 프로세스순서(process sequence)에 의한 적합한 중간단계(intermediates)에서 제조되며, 어느 경우에나 프로세스콘트롤 (process control)에 따라 표면조도(surface roughness)는 재료제거연마후 1㎛ ×1㎛의 영역에서 원자력 현미경법(atomic force microscope method)(AFM)에 의해 측정하여 약 0.5~3nmRMS(root mean square)이고, 최종연마후 약 0.05~0.2nm RMS이다.
그 조도가 점진적으로 감소되는 3 또는 4단계 연마프로세스는 동일하게 공지되어 있다.
특허문서 EP 684 634 A2(특허출원)명세서에서는 변형 처리단계에 대하여 기재되어 있는 바, 이 처리단계에서는 재료제거 연마단계에서 반도체웨이퍼를 최종연마단계로 처리하기전에 입자직경이 서로 다른 2종의 다른 연마를(sols)을 차례로 공급하였다 .
다단계 연마프로세스는 각각의 추가 스텝에 따라 반도체웨이퍼의 제조코스트를 상승시키는 결점이 있다.
특허문헌 EP 711 854 A1 (특허출원) 명세서에서는 톱질(sawn)-래핑 (lapping)-에칭(etching)을 한 실리콘웨이퍼를 재료제거 연마시켜 에피택셜 코팅을 한 웨이퍼를 제조하는 방법에 대하여 기재되어있다.이 제조방법의 경우, 0.3~1.2nm RMS(AFM, 1㎛ ×1㎛)의 표면조도가 설정되었다. 제조코스트를 감소하기 위하여 원활한 최종연마단계를 실시하지않고 에피택셜 실리콘층을 피착하였다.
이와같이하여 제조한 에피택셜 실리콘층을 최종연마단계를 사전에 처리시켜 통상적으로 제조하는 에피택셜층과 전기특성을 대비하여도, 에피택셜 코팅 표면상에서 광산란센터(light scattering centers)의 증가가 비교적 높은 개시조도(starting roughness)에 의해 발생되어 이들의 웨이퍼상에서 발생하는 반도체 부품의 고장을 높힌다.
따라서, 본 발명의 과제는 특히 라인폭(line widths) 0.13㎛ 또는 그 이하의 전자부품의 제조에 적합하며, 에피택셜 코팅표면상에서 광산란센터의 수에 대하여 위에서 설명한 결점이 없고, 코스트에 대한 효과가 큰 제조방법에 접근할 수 있는 에피택셜 코팅을 한 반도체웨이퍼를 제공하는 데 있다.또, 에피택셜 코팅을 한 반도체웨이퍼의 다른 특성은 종래의 기술에 의해 제조한 에피택셜 코팅을 한 반도체웨이퍼의 특성과 동일한 특성을 가진다.
본 발명은 전면(front surface) 및 후면(back surface)과 전면상에서 피착된 반도체재 에피택셜층(epitaxial layer)을 가진 반도체웨이퍼에 있어서, 에피택셜층이 에피택셜층의 피착후 최대 국부평면도값(maximum local flatness value) SFQRmzs이 0.13㎛ 또는 그 이하와 최대밀도 0.14 광산란센터 /㎠를 가지며,에피택셜층의 피착전 반도체웨이퍼의 전면은 1㎛ ×1㎛의 기준영역에서 AFM에 의해 측정하여 표면조도(surface roughness) 0.05~0.29nmRMS를 가짐을 특징으로 하는 반도체웨이퍼에 관한 것이다.
또, 본 발명은 전면(front surface) 및 후면(back surface)과 전면상에서 피착된 반도체재에피택셜층을 가진 반도체웨이퍼의 제조방법에 있어서,
(a) 단일 연마단계(single polishing step)로서 회전하는 연마플레이트 사이에서 알칼리연마졸(sol)를 공급하면서 반도체웨이퍼의 전면과 후면을 동시에 연마하여 반도체웨이퍼를 연마시킨후 반도체웨이퍼의 두께보다 2~20㎛ 이하로 되도록 두께를 구성한 캐리어(carrier)의 컷아우트(cutout)내에 반도체웨이퍼를 설정하며;
(b) 회전하는 연마플레이트사이에서 반도체웨이퍼의 전면과 후면을 동시에 처리하면서 최소 하나의 탄소원자 2~6개를 가진 다가알코을 함유액을 공급하고;
(c) 반도체웨이퍼를 클리닝(cleaning) 및 건조하며;
(d) 단계(a)~(c)에 따라 제조한 반도체웨이퍼의 전면상에 에피택셜층을 피착시키는 단계(steps)로 이루어짐을 특징으로 하는 제조방법에 관한 것이다.
본 발명의 중요한 특징은 단일연마단계에서 반도체웨이퍼의 전면과 후면을 동시에 연마시킨 다음에, 탄소원자 2~6개를 가진 최소 하나의 다가알코을 함유 수용액을 공급시킴으로써, 평면도(flatness)가 높고 조도(roughness)가 낮은 반도체 웨이퍼를 제조하는 데 있다.
본 발명의 제조방법은 반도체웨이퍼의 형상에 악영향을 주는 코스트가 증대하는 최종연마단계를 실시하지 않고 처리하여 결함수(number of defects)가 대단히 적은 표면을 가진 에피택셜 코팅을 한 반도체웨이퍼로 된다.
본 발명의 제조방법에서 사용되는 출발재는 반도체웨이퍼로서, 그 반도체웨이퍼는 공지의 방법으로 결정(crystal), 예로서 실리콘단결정에서 분리시키고, 그 단결정을 일정한 길이로 커팅(cutting)시켜 원형연마(circular grinding)를 실시하며 그 전면과 후면을 표면연마단계(surface-grinding step)에서 연마를 실시한다.
필요할 경우, 그 결정은 결정축, 예로서 노치(notch) 및/또는 플랫(flat)을 확인할 수 있도록 하기 위하여, 하나이상의 오리엔테이션(orientation)특징을 구비할 수 있다.반도체웨이퍼의 에지(edge)는 적합하게 프로파일링(profiling)시킨 그라인딩철(grinding wheel)에 의해 프로세스순서(process sequence)의 적합한 시점에서 동일하게 라운딩(rounding)을 할 수 있다.더욱이, 그 반도체웨이퍼의 표면은 연마단계를 밟은후에 에칭(etching)처리를 할 수 있다.본 발명의 제조방법의 최종제품은 반도체웨이퍼로서, 그 반도체웨이퍼는 전면(front surface)상에 에피택셜 코팅을 함으로써, 라인폭(line widths) 0.13㎛ 또는 그 이하의 반도체부품 프로세스용 출발재로서 에피택셜 코팅 반도체웨이퍼의 구비요건을 충족하여 수율이 높고 최종연마단계(final polishing step)를 밟지않고 제거함으로써 종래기술에 의해 제조한 반도체웨이퍼보다 제조코스트면에서 효과가 있다.원칙적으로 본 발명에 의한 제조방법은 케모-메카니컬(chemo-mechanical)방식의 양쪽면 연마방법을 사용하여 가공시켜 에피택셜 코팅을 할 수 있는 재료로 이루어진 웨이퍼형상체(wafer-like body)의 제조에 사용할 수 있다.
예로서, 초크랄스키 또는 존정제방법(zone refining process)에 의해 결정화시킨 결정오리엔테이션(crystal orientation)(100),(110)또는 (111)을 가진 단결정 형상의 실리콘이 바람직하다.이 경우, 이 실리콘에는 일정량의 도펀트(dopants)를 포함하고 있어, 원소주기표의 3주족의 도펀트(dopants), 예로서 P-타입재의 보론(boron)과, 원소주기표의 5주족원소, 예로서 n-타입재의 인, 비소 또는 안티몬사이에는 차이가 있다.실리콘 또는 실리콘/게르마늄은 에피택셜 코팅재로서 바람직하다.그 도펀트 함량에 따라, 예로서 실리콘의 에피택셜 코팅은 그 전기특성에 있어서, 집적반도체부품의 구조에 사용되는 반도체웨이퍼의 전기특성과 일반적으로 다르나, 이와같이 상이한 전기특성은 반드시 필요한 것은 아니다.더욱이, 본 발명에 의한 에피택셜 코팅을 한 반도체웨이퍼의 소정의 사용에 있어서, 도펀트 함량없이도 에피택셜층의 성장이 바람직하며 이와같은 성장은 동일하게 어떤 기술적 문제없이도 가능하다.본 발명의 범위내에서, 실리콘에피택셜 코팅을 한 실리콘웨이퍼가 특히 바람직하며, 여기서 실리콘웨이퍼와 에피택셜층은 모두 p-타입 또는 n-타입이다.
본 발명의 제조방법에서는 특히 직경이 200㎜, 300㎜, 400㎜ 및 450㎜이고, 두께가 수(a few)100㎛~수(a few)cm, 바람직하게는 400㎛~1200㎛의 실리콘웨이퍼의 제조에 특히 바람직하다.에피택셜 코팅을 한 반도체웨이퍼는 반도체부품의 제조에 쓰이는 출발재로서 직접 사용할 수 있고, 또 종래기술에 의한 연마, 에칭, 연삭용에 의해 각각의 경우 후면시일(back-surface seals) 또는 후면의 또 다른 처리를 한 다음 소정의 목적에 따라 공급할 수 있다.물론, 본 발명은 균질재로 된 웨이퍼의 제조만이 아니라, SOI(silicon-on -insulator)웨이퍼와 본드웨이퍼(bonded wafers)등 다층으로 구성된 반도체기재의 제조에 사용할 수 있다(이경우 코스트의 잇점은 상실될 수 있으나 사용할 수 있다).
전면(front surface)상에 실리콘에피택셜 코팅을 한 실리콘웨이퍼의 제조예를 사용하여 본 발명의 방법을 더 설명한다.
원칙적으로, 예로서 환형톱질방법(annular sawing process) 또는 와이어톱질방법(wire sawing process)에 의해 톱질을 한 실리콘웨이퍼는 본 발명에 의한 방법에 직접 처리할 수 있다.
그러나, 예리하여(sharp) 기계적 감도가 높은 실리콘웨이퍼의 에지(edge)에 대해서는 적합하게 프로파일링(profiling)을 한 그라인딩휠(grinding wheel)에 의한 라운딩(rounding)을 하기에 적합하여 라운딩을 하는 것이 바람직하다.더 나아가서, 그 형상(geometry)을 향상시키고 파괴된 결정층을 부분연마하기 위하여 그 실리콘웨이퍼를 래핑(lapping) 또는 그라인딩(grinding)등 연마단계 (polishing step)에서 제거한 재질량을 감소시키기 위한 기계적인 연마단계로 처리할 수 있다.그 실리콘웨이퍼는 한쪽면을 연마하거나 양쪽면을 차례로 또는 동시에 연마하는 표면연마단계로 처리하는 것이 바람직하다.웨이퍼면의 손상과 기계적인 처리단계에서 불가피하게 발생하는 에지(edge)를 제거하며 존재할 수 있는 불순물을 제거하기 위하여 이때 에칭단계(etching step)를 실시하여 처리할 수 있다.이 에칭단계에서는 알칼리 또는 산성에칭 혼합액중에서 실리콘웨이퍼의 습식화학적처리 또는 플라즈마(plasma)처리로 실시할 수 있다.
특허문헌 독일출원 198 33 297.2 의 명세서에 기재된 실시예에 의한 진한질산수용액과 진한 염산수용액의 혼합액중에서 산에칭단계의 처리가 바람직하다.
본 발명에 의한 방법의 특히 바람직한 출발재는 실리콘단결정을 톱질하여 제조한 두께가 200mm 또는 그 이상인 실리콘으로 이루어진 반도체웨이퍼로서 이 반도체웨이퍼의 에지를 라운딩하고(edge rounding), 반도체웨이퍼의 양쪽면을 차례로 표면연마(surface grinding)하여, 한쪽면당 실리콘 10㎛~100㎛을 제거하고, 산성에칭 혼합액중에서 습식화학적 에칭처리를 하여 실리콘웨이퍼의 한쪽면당 실리콘 5㎛~50㎛을 제거한다.
본 발명에 의한 제조방법의 순서에 따라 단계(a)를 다음에서 구체적 설명한다:
본 발명에 의한 에피택셜 코팅을 한 반도체웨이퍼의 제조에 적합한 연마방법은 예로서 특허문헌 독일특허출원 199 05 737.0 명세서에 기재되어 있다.크기가 적합한 시판용 양쪽면 연마기, 즉 상품명 AC2000 타입(Peter Wolters)의 연마기를 사용하여 위 연마방법을 실시할 수 있다.이 연마기는 수평면에서 자유롭게 회전할 수 있는 저부연마플레이트(bottom polishing plate)와 수평면에서 자유롭게 회전할 수 있는 상부연마플레이트(top polishing plate)를 주로 구성하고, 두 연마플레이트를 연마천으로 커버시켜 적합한 화학조성물의 알카리 연마졸을 연속적으로 공급하여 반도체웨이퍼, 이 경우 실 리콘웨이퍼의 양쪽면에 대하여 연마시킨다.처리코스트 때문에 통상적으로 다수의 실리콘웨이퍼를 동시에 연마한다.이 경우, 연마기와 처리파라미터에 의해 결정되는 형상통로(geometrical path)상에서 연마할때 그 실리콘웨이퍼를 지지하기 위한 크기가 충분히 큰 컷아우트(cutouts)를 가진 캐리어(carrier)에 의해 그 실리콘웨이퍼를 지지한다.
그 캐리어는 회전하는 내측핀 림(inner pin rim)또는 톱니림(toothed rim)과 반대방향으로 회전하는 외측핀 림(outer pin rim) 또는 톱니림을 통하여 연마기와 맞물려(toothing)접촉됨으로써 두 연마 플레이트사이에서 회전하도록 설정되어있다.4개~6개의 캐리어가 특히 바람직하며, 이들의 캐리어는 원형통로상에서 일정한 간격으로 배치시켜 동시에 사용하도록 하는 최소 3개의 실리콘웨이퍼를 각각 지지한다.
원칙적으로, 이들의 캐리어는 예로서 금속재, 플라스틱재, 섬유강화 플라스틱 또는 플라스틱 코팅금속으로 구성할 수 있다.강(steel) 또는 섬유강화 플라스틱제 캐리어가 바람직하다.스테인레스 크롬강으로 구성한 캐리어가 특히 바람직하다.
캐리어는 1개이상의 실리콘웨이퍼를 지지하는 하나이상의 컷아우트(cutouts)을 가지며, 원형형상의 컷아우트가 바람직하다.회전하는 캐리어내에서 실리콘웨이퍼가 자유롭게 이동할 수 있도록 하기 위하여 그 컷아우트의 직경은 연마처리하도록 하는 실리콘웨이퍼의 직경보다 약간 더 크게 할 필요가 있다.
연마처리중, 캐리어내 컷아우트의 내부에지에서 실리콘웨이퍼의 에지손상을 방지하기 위하여, 컷아우트의 내측면은 예로서 폴리아미드, 폴리에틸렌, 폴리프로필렌 또는 폴리비닐리덴디플루오라이드로 이루어진 캐리어와 동일한 두께의 플라스틱 코팅으로 내장(lining)하는 것이 적합하다.그 캐리어의 두께는 연마웨이퍼의 최종두께가 캐리어두께보다 바람직하게는 2~20㎛ 이상 크게 구성할 필요가 있다.연마단계에 의해 제거한 실리콘량은 5~100㎛, 바람직하게는 10∼50㎛이다.
그 상대적인 두께에 대하여 위에서 설명한 바와 같이, 연마단계는 이 기술분야의 통상의 기술자에 의해 공지되어 있는 방법으로 실시하는 것이 바람직하다.연마처리는 경도 40~120(쇼어 A)의 시판용 폴리우레탄 연마천을 사용하여 실시하는 것이 바람직하다.폴리에틸렌 파이버를 혼합시켜 경도범위 60-90(쇼어 A)에 있도록 한 폴리우레탄이 특히 바람직하다.실리콘웨이퍼를 연마할때, 수중에서 Sio21~10wt%, 특히 바람직하게는 1~5wt%로 이루어지고, pH9~12, 특히 바람직하게는 10∼11의 연마졸(polishing sol)은 소듐히드록사이드 및 포타슘히드록사이드 등의 무기염기 및/또는 포타습카르보네이트등 알칼리염 및/또는 테타르메틸암모늄 히드록사이드등 유기염기를 첨가시키면서 연속적으로 공급하는 것이 바람직하다.그 연마압력은 0.05~0.5bar, 특히 0.1~0.3bar가 바람직하다.
본 발명에 의한 제조방법 순서에서 단계(b)를 아래에 구체적으로 설명한다:
연마단계(a)를 완료시킨 다음, 화학적으로 반응성이 높은 소수성웨이퍼를 불활성화(passivation)할 필요가 있다.
본 발명의 범위내에서 이와같은 불활성화 처리는 탄소원자 2~6개를 가진 최소하나의 다가알코올을 포함하며 정지제(stopping agent)로서 작용하는 수용액을 공급시켜 실시한다.이 수용액의 공급은 연마기를 개방하지않고 위에서 설명한 연마제의 공급으로 대치할 수도 있다.그 결과, 반도체웨이퍼의 전면과 후면은 회전하는 연마플레이트 사이에서 반도체웨이퍼의 반응성면을 대기산소중에 접속시키지않고 이 정지제로 동시에 처리한다.마찰력을 감소시키기 위하여, 이 경우 압력은 0.02~0.10bar 감압시키는 것이 바람직하다.물은 연마제와 정치제를 공급할때 순간적으로 공급할 수 잇으나, 이와같은 공급은 그 어떤 상당한 효과도 주지 않는다.탄소원자 2~6개를 가진 적합한 다가알코올로는 반도체웨이퍼의 제조용으로 순도가 적합하고 물(water)에 혼화성(miscible)이 있는 시판용 물질이다.에틸렌글리콜(1,2-에탄티올), 프로필렌글리콜(1,2- 및 1,3-프로판디올), 부틸렌글리콜(1,3-및 1,4-부탄디올) 및 글리세롤(1,2,3-프로판트리올) 0.1~10vol%를 사용하는 것이 바람직하다.프로필렌글리콜 및 글리세롤 0.3~3vol%의 사용이 특히 바람직하다.정지제(stopping agent)는 이소프로파놀 및 n-부타놀 등 단쇄상(short-chain) 1가알코올 0.1~2vol%를 추가로 포함한다.또, 예로서 고급에틸렌글리콜, 폴리비닐알코올 또는 폴리에테르폴리올 등의 올리고 및 폴리알코올과 계면활성제 소량을 첨가할 수 있다.전자경우 pH의 변화를 조정하지 아니하여 웨이퍼표면을 스크래칭(scratching)시키는 실리콘디옥사이드 입자를 생성하고, 반면에 후자의 경우 그 웨이퍼표면상에 에칭스톱(etching stops)이 발생되므로 강산성 또는 강염기성 성분의 첨가는 바람직하지않다.
본 발명의 제조방법 순서에서 단계(c)를 아래에 구체적으로 설명한다:
위에서 설명한 정지단계(stopping step)(b)다음으로, 연마기에서 실리콘웨이퍼를 이탈시켜 종래의 기술에 의해 클리닝(cleaning) 및 건조시킨다.그 클리닝은 다수의 웨이퍼를 욕조(bath)내에서 동시 클리닝을 하는 배치프로세스(batch process) 또는 분무프로세스로 실시할 수 있고, 또 그밖에 개별적인 웨이퍼프로세스로 실시할 수 있다.본 발명의 범위내에서 예로서 수용성히드로플루오르산- 초순수(ultrapure water)-테트라메틸암모늄히드록사이드(THAH)/히드로겐퍼옥사이드(H2O2)-초순수 처리순서의 연마조작에서 모든 웨이퍼를 동시에 클리닝을 하는 욕조클리닝(bath cleaning) 이 바람직하며, TMAH/H2O2욕조에서 입자제거를 향상시키는 메가사운드 조제(mega sound assistance)가 효과적이다.스폿(spots)이 없도록 하는 건조장치는 시판용으로, 이들의 건조장치는 예로서 스핀건조(spin drying), 열수(hotwater), 마란고니(marangoni) 또는 HF/오존원리에 의해 작동되어 모두 바람직한 장치이다.이와같이하여 얻어진 양쪽면 연마웨이퍼는 건조상태의 친수성이며, 스폿(spots), 스크래치(scratches)및 집속광(focused light)에 의한 기타흠집 (flaws)이 없고, 연마상태와 선택한 매질에 따라 AFM 측정(1㎛ ×1㎛)에 의해 조도(rougghness)는 0.05~0.29㎚RMS를 가진다.예로서 전기 또는 광회로에 의해 작동하는 시판용 형상측정 장치(geometry-measuring apparatus)의 측정에서는 부품(component)영역(25㎜ ×25㎜)에 대하여 국부형상치(local geometry values) SFQRmax0.13㎛ 또는 그 이하를 나타낸다.
본 발명에 의한 제조방법 순서의 단계(d)를 아래에 구체적으로 설명한다:
위에서 설명한 단계(a)~(c)에 의해 처리한 실리콘웨이퍼는 기준이 되는 처리프로세스에 의한 전면(front surface)상에 최소 하나의 에피택셜 실리콘층을 구성한다.이와같은 에피택셜 실리콘층은 CVD(화학적 증착:chemical vapor deposition)프로세스에 의해 실시하는 것이 바람직하다.예로서 실란(SiH4), 디클로로실란(SiH2Cl2) 또는 트리클로로실란(SiHCl3)등 실란(silianes)을 웨이퍼면에 통과시킨다.이때, 이들의 실란은 분해되어 온도 900℃~1250℃에서 실리콘원소 및 휘발성부생물을 생성하여 반도체웨이퍼상에서 결정이 오리엔테이션(orientation)을 할수 있게 성정한 에피택셜 단결정 실리콘층을 형성한다.이 경우, 자연적으로 발생하는 Si 동위원소 혼합물(isotope mixtures)의 사용이 바람직하다.그러나, 본 발명의 범위내에서 동일하게 인공변화시킨 Si 동위원소혼합물 또는 순수 Si 동위원소를 사용할 수 있다.
두께 0.3㎛~10㎛의 실리콘층은 에피택셜 성장을 시키는 것이 바람직하다.그 에피택셜층은 도전타입(conduction type) 및 소정의 도전율(condutivity)을 설정하기 위하여 대상목적물에 따라 예로서 보론(boron), 인(p), 비소 또는 안티몬으로 도핑(doping) 또는 언도핑(undoping)을 할 수 있다.본 발명에 의한 반도체웨이퍼는 특히 바람직하게는 실리콘으로 구성되고 실리콘을 가진 반도체웨이퍼의 최소 전면(front sirface)을 에피택셜 코팅을 실시한 다음에 하나의 소수성면을 구비함으로 이 형태로 공급시켜 집적부품(integrated component) 의 제조에 더 처리할 수 있다.그러나, 본 발명의 범위내에서 그 처리가 반드시 필요하지 아니하나, 오염방지를 위하여 웨이퍼면을 친수성화 할 수 있다.즉, 엷은 산화층, 예로서 이 분야의 기술자에게 "자생산화물" (native oxide)로 공지되어 있는 두께 약 1㎚의 산화물층(oxide layer)으로 웨이퍼면을 코 팅할 수 있다.
원칙적으로, 이 웨이퍼면의 코팅은 서로 다른 2가지 방법으로 실시할 수 있다.하나의 방법에서는 에피택셜 코팅을 한 반도체웨이퍼의 표면을 예로서 에피택시 체임버(epitaxy chamber) 또는 별도의 다른 장치내에서 실시할 수 있다.또 다른 하나의 방법에서는 욕조(bath installation)내에서 RCA타입의 욕조처리순서에 따라 반도체웨이퍼를 친수성화 처리를 실시한 다음 건조처리를 실시할 수 있다.
본 발명에 의한 처리순서의 단계(a)~(d)를 실시한 다음에는 그 반도체웨이퍼가 최소한 전면(front surface)상에서 에피택셜 코팅을 하여 헤이즈(haze)가 없는 표면을 가진 반도체웨이퍼를 구성시켜, 이들의 반도체웨이퍼를 반도체부품의 제조를 위하여 더 처리하기전에 이들의 반도체웨이퍼 특성의 특징화 단계(stage)로 공급할 수 있다.전기회로 또는 광회로에 의해 작동되는 시판용 기하학적 형상치수 측정장치 (geometry-measuring apparatus)에 의한 측정에서는 반도체부품영역 (25㎜ ×25㎜)에 대하여 국부기하학적형상치(local geometry values) SFQRmax0.13㎛ 또는 그 이하를 나타낸다.
레이저작용(laser-based operation)을 하는 광표면검사장치(optical surface inspection apparatus)에 의한 측정에서는 에피택셜 코팅을 한 웨이퍼표면 1㎠당 산란광센터(scattered light centers) 0.14의 최대밀도를 나타낸다.필요한 경우 그 웨이퍼를 식별 또는 확인하기 위한 레이저마킹(laser-markig)단계 및/ 또는 에지-연마단계(ege-polishing step)는 처리방법의 순서단계에서 어느 적합한 시점에, 예로서 레이저마킹 단계의 경우 그라인딩(grinding)전후와 에지연마단계의 경우 양쪽면 연마중 또는 연마후에 추가할 수 있다.예로서 폴리실리콘, 실리콘디옥사이드 및/또는 실리콘니트라이드의 훈면코팅처리등 어느제품에 필요로 하는 일련의 또 다른 처리단계는 동일하게 이분야의 기술자에 의해 공지된 방법에 의한 적합한 시점에서 그 처리방법의 순서단계에 병합할 수 있다.또, 그 반도체웨이퍼는 각각의 개별적인 처리단계 전후에 종래기술에 의한 배치클리닝(batch cleaning) 또는 개별적인 웨이퍼 클리닝의 처리에 적합하게 할 수 있다.
예로서, 웨이퍼표면의 금속오염 및 소수차지캐리어 수명(minority charge carrier lifetime)과 나노위상특성(nanotopological properties)등 통상적으로 웨이퍼의 특성을 특징화하는데 사용되고, 통상의 기술자에게 공지된 또 다른 파라미터에 있어서,본 발명에 의해 제조된 에피택셜 코팅을 한 반도체웨이퍼는 에피택셜 층의 퍼착전 최종연마단계를 처리하여 종래기술에 의해 제조한 에피택셜 코팅을 한 반도체웨이퍼와 대비하여 결점이 없다.
본 발명에 의해 제조한 에피택셜 코팅을 한 반도체쒸이퍼, 특히 에피택셜 실리콘 코팅을 가진 실리콘웨이퍼는 라인폭 0.13㎛ 또는 그 이하의 반도체부품 제조 요건을 충족한다.
본 발명에 의한 제조방법은 위에서 설명한 특징을 가진 에피택셜 코팅을 한 실리콘웨이퍼의 제조에 있어서 최적의 기술적인 해결 방법임이 확인되었다.출발재에 부과되는 기하학적 형상요건(geometry requirements)이 가장 적어져 예비처리에 부과되는 여러가지의 요건을 감소시킨다.본 발명에 의한 처리단계(step)에서 얻어진 우수한 기하학적 형상은 비교적 적은 량의 재질이 제거된 후에도 형성됨으로, 예로서 플라즈마에칭(plasma etching)에 의한 기하학적 형상의 국부보정(local correction)을 하는 고비용 처리단계의 필요성이 없이 수율이 대단히 높으며, 파면(fracture)의 우려를 감소시킴과 동시에 처리신뢰성(Process reliability)을 향상시켜, 본 발명에 의한 최종제품에는 본 발명의 우수한 기하학적 형상을 완전히 보존한다.그 결과, 최종연마단계를 실시할 필요가 없다.본 발명에 의한 제조방법의 처리단계순서로 실시함으로써, 종래기술에 의해 제조한 반도체웨이퍼의 특성보다 더 우수할 뿐만 아니라, 반도체웨이퍼의 제조코스트에 있어도 최종연마단계를 제거함으로써 종래기술의 제조방법에 의해 얻어진 반도체웨이퍼보다 현저한 잇점을 가진 제품이 얻어진다는 것은 기대이상의 비예칙적이다.
아래에 구체적으로 설명한 실시예와 대비실시예는 직경(300±0.2)㎜, 산소함량(6±1)ㆍ1017원자/㎤ 및 저항 5~20mΩㆍ㎝의 보론도핑을 가진 전면(front surface)상에 에피택셜 실리콘층을 가진 실리콘웨이퍼의 제조에 관한 것이다.이 제조목적에 필요로 하는 단결정은 종래의 방법을 사용하여 인발(adrawing)시켜, 소정의 길이로 컷팅(cutting)하고, 원형연마하여, 시판용와이어톱에 의해 톱질하여 최종제품으로서 적합한 두께의 웨이퍼로 되게 제조하였다.
에지라운딩(edge rounding)을 실시한 다음, 입자크기 600메쉬의 다이아몬드를 사용하는 회전식연마기에 의해 표면연마단계(surface-grinding step)를 실시하여 웨이퍼의 전후면의 양면에서 연속적으로 실리콘 30㎛을 제거하였다.이와같이 웨이퍼의 양면에서 실리콘을 제거한 다음, 유동에칭방법(flow etching process)을 사용하는 산에칭단계(acid etching step)를 실시하였다.이 산에칭단계에서 다수의 회전하는 웨이퍼를 진한 질산(수용액중에서 70wt%) 90wt%, 진한 히드로플루오르산(수용액중에서 50wt%) 10wt% 및 암모늄라우릴설페이트 0.1wt%의 혼합액중에 함침시켜 처리함으로써 각각의 웨이퍼면에서 동시에 실리콘 10㎛을 제거하였다.이 에칭혼합액은 온도를 (20±1)℃로 설정시키고 가스상 질소에 통과시켰다.
실시예 1
이 실시예에서는 에칭시킨 양면과 두께 815㎛을 가진 3OOmm실리콘웨이퍼를 사용하였다.또, 스테인레스 크롬강으로 이루어지고 래핑면(lapping surface)과 두께 770㎛을 가진 5개의 캐리어(carriers)를 사용하였다.이들의 캐리어 각각은 원형통로상에서 일정한 간격으로 배치되고 폴리아마이드(polyamide)로 내장(lining)하며 내경(internal diameter)301mm를 가진 3개의 원형컷아우트(cutouts)를 구비하여, 15개의 300mm 실리콘웨이퍼를 양쪽면 연마기(AC 2000타입, Peter Wolters)에서 동시에 연마하도록 하였다.
단계(step)(a): 양쪽면 연마단계는 폴리에틸렌파이버로 보강시키고 경도 74(쇼어 A)를 가진 시판용 폴리우레탄 연마천[상표 SUBA 500(Rodel)]을 사용하여 상하부연마플레이트상에 고정시키고, SiO2고형분함량 3wt%와, 접촉압력 0.15bar에서 포타슘카르보네이트와 포타슘히드록사이드를 첨가시켜 조정한 PH10.5를 가진 연마졸(polishing sol)을 사용하여 실시하였다.그 연마처리는 온도 40℃에서 각각의 상하부연마플레이트에 의해 실시하여 마모량 0.60㎛/min를 얻었다.
단계(step)(b):연마처리에 의해 얻어진 연마면의 두께가 일단 775㎛으로 되었을때 연마제의 공급을 완료하였으며, 3분간에 걸처 글리세롤 1vol%, n-부타놀 1vol% 및 계면활성제(시판용상품명 Silapur: 알킬벤젠설폰산과 아민에폭실레이트를 기재로 하여 제조함; 제조업자 ICB) 0.07vol%의 수용액으로 이루어진 정지제(stopping agent)로 대치하여 공급시켜 저부연마플레이트, 상부연마플레이트 및 캐리어를 더 작동하여 압력을 0.05bar로 감압시켰다.
단계(step)(c):연마시킨 실리콘웨이퍼를 연마기에서 이탈시켜 욕조클리닝장치(bath cleaning installation)내에서 히드로플루오르산 수용액-초순수(ultrapure water)-TMAH/H2O2/메가사운드-초순수의 욕조내 처리순서(bath seguence)로 클리닝 처리하고, 마란고니(marangoni)원리에 의해 이소프로파놀로 조작하는 시판용 건조기내에서 건조시켰다.얻어진 이들의 웨이퍼의 표면조도(surface roughness)는 0.24nm RMS(AFM, 1㎛ ×1㎛)이었다.
단계(step)(d):클리닝 및 건조시킨 연마실리콘웨이퍼는 에피탁시리액터(epitaxy reactor)(Centura HT 308 타입, Applied Materials회사 제작)내에서 그 전면(front surface)상에 에피택셜 성장 실리콘층을 구성하였다.여기서, 실리콘성분으로 SiHCl3를 사용하였으며, 저항은 디보란 B2H6로 도핑시켜 설정하였다.리액터체임버온도 1090℃에서 두께 2.8㎛의 층은 피착량 3㎛/min으로 피착되었다.
에피턱셜 코팅을 한 실리콘웨이퍼의 특성조사 :
그 전면(front surface)상에 실리콘으로 에피택셜 코팅시킨 실리콘웨이퍼를 욕조처리장치(bath installation)내에서 종래의 기술에 의해 친수성화 처리를 한 다음 건조하였으며, 표면검사장치(SPI타입, KLA-Tencor, 레이저원리에 의해 작동됨)에 의해 에피택셜 코팅을 한 전면상의 결함(defects)에 대한 특성을 조사하였다.0.12㎛ 또는 그 이상의 LLS결함의 총수에 있어서, (0.07±0.03) LLS/㎠에 대응하는 평균치 51 ±20을 PWN("dark field wide") 채널에서 얻었다.그 다음으로 웨이퍼를 기하학적 형상 측정장치(geometry -measuring apparatus)(AFS타입, ADE 제조업자, 3mm에지 제외, 전기회로에 의해 작동함)에 의해 국부형상(local geometry)에 대하여 측정하였다.
SFQRmax값(그리드 25mm ×25mm)에 있어서 평균치(0.10 ±0.01)㎛을 얻었다.
대비실시예 1
정지단계(stopping step)를 실시할때 위에서 설명한 글리세롤 기재용액 대신 상품 Levasil 200 3wt%와 n-부타놀 1vol%를 수중에서 용해한 혼합액을 사용하는 것을 제외하고는 실시예 1에서와 동일하게 처리하였다.클리닝 및 건조처리 다음에, 얻어진 연마웨이퍼는 조도(roughness)가 0.55nmRMS(AFM, 1㎛ ×1㎛)이었다.에피택셜 코팅 및 친수성화 처리 다음에 DWN채널에서 0.12㎛ 또는 그 이상의 LLS결함의 평균치 368±124[(0.52±0.18)LLS/㎠에 대응함] 와 SFQRmax의 평균치(0.10 ±0.10)㎛이 그 전면(front surface)상에서 측정되었다.
비교실시예 2
에피택셜 코팅 처리전에 종래의 기술에 의해 웨이퍼의 전면(front surface)상에서 최종연마 단계에 의해 연마처리를 하는 것을 제외하고는 대비실시예 1에서와 같이 동일한 처리를 하였다.이 경우, 보드러운 폴리우레탄 연마천과 SiO2고형분함량 2wt%와 pH10을 가진 연마제타입의 상품 Glanzox 3900(Fujimi사 제조)의 수용성슬러리를 사용하였다.접촉압력 0.15bar에서 실리콘 0.5㎛을 마모시킨 다음에, 웨이퍼를 RCA방법에 의해 클리닝시키고 마란고니 건조기(Marangoni dryer)에 의해 건조하였다.최종적으로 연마시킨 전면상에서 실리콘을 에피택셜 퍼착시킨 다음, 다음의 측정치를 얻었다:DWN 채널에서 0.12㎛ 또는 그 이상의 전면(front surface)에서의 LLS 결함수의 평균치 78±23[(0.11 ±0.03)LLS/㎠에 대응함]; SFQRmax평균치 (0.12 ±0.03)㎛
제조한 웨이퍼의 또 다른 특성 조사
위에서 설명한 실시예와 대비실시예 1 및 2에 의해 제조한 300mm 실리콘웨이퍼의 전면(front surface), 후면(back surface) 및 에지(edge)를 웨이퍼면의 금속오염, 소수차지캐리어수명(minority charge carrier lifetime) 및 나노위상 특성(nanotopological propertices)에 대하여 통상의 기술자에게 공지된 기준방법을 사용하여 이들의 특성을 조사하였다.개별적인 테스트그룹 사이에서는 통계적으로 관련된 유의성 있는 편차가 없었다.
본 발명에 의해 종래의 기술에 의해 제조한 에피택셜 코팅을 한 반도체웨이퍼와 대비하여 결점이 없고, 라인폭 0.13㎛ 또는 그 이하의 반도체부품 제조요건을 충족할 수 있으며, 출발재에 부과되는 형상요건이 가장 적어지게 되어 예비처리에 부가되는 여러가지의 요건을 감소시킬 수 있고, 처리단계(step)에서 얻어진 우수한 기하학적 형상은 비교적 적은양의 재질이 제거된 후라도 형성되어 플라즈마 에칭에 의한 기하학적 형상의 국부보정을 하는 고비용 처리단계를 제거하여 수율이 높고 파면발생우려를 감소시키며 처리신뢰성을 높여 최종제품에는 우수한 기하학적 형상을 보존할 수 있다.

Claims (13)

  1. 전면(front surface) 및 후면(back surface)과 전면상에 피착된 반도체재 에피택셜층(epitaxial layer)을 가진 반도체웨이퍼에 있어서,
    에피택셜층은 에피택셜층의 피착후 최대 국부평면도값(maximum local flatness value) SFQSmax0.13㎛ 또는 그 이하와 ㎠당 광산란센터(scattered light centers) 0.14의 최대밀도를 가지며, 에피택셜층의 피착전 반도체웨이퍼의 전면은 표면조도(surface roughness) 0.05~0.29nmRMS(기준영역 1㎛ x 1㎛ 에서 AFM에 의해 측정)를 가짐을 특징으로 하는 반도체웨이퍼.
  2. 전면 및 후면과 전면상에 피착된 반도체재 에피택셜층을 가진 반도체웨이퍼의 제조방법에 있어서,
    (a) 단일 연마스텝으로, 회전하는 연마플레이트(polishing plate)사이에 알칼리연마졸(polishing sol)를 공급하면서 반도체웨이퍼의 전면과 후면을 동시에 연마시키고, 반도체웨이퍼를 연마시킨후 반도체웨이퍼의 두께보다 2~20㎛ 이하로 되도록 두께를 구성한 캐리어(carrier)의 컷아우트(cutout)내에 반도체웨이퍼를 설정하며;
    (b) 회전하는 연마플레이트 사이에 탄소원자 2~6개를 가진 최소 하나의 다가알코올 함유액을 공급시키면서 반도체웨이퍼의 전면과 후면을 동시에 처리하고;
    (c) 반도체웨이퍼를 클리닝(cleaning) 및 건조하며;
    (d) 스텝(a)~(c)에 따라 제조한 반도체웨이퍼의 전면상에 에피택셜층을 피착시키는 단계(step)로 이루어짐을 특징으로 하는 반도체웨이퍼의 제조방법.
  3. 제2항에 있어서,
    반도체웨이퍼 및 에피택셜층을 실리콘으로 이루어짐을 특징으로 하는 반도체 웨이퍼의 제조방법.
  4. 제2항에 있어서,
    단계(step)(a)에서 사용한 알칼리연마졸은 실리콘디옥사이드 입자의 슬러리와 무기염 및/또는 유기염기를 수중에서 구성하고, pH9~12를 가지며 연속적으로 공급함을 특징으로 하는 반도체웨이퍼의 제조방법.
  5. 제2항에 있어서,
    스텝(step)(b)에서 사용한 다가알코올 함유액에는 에틸렌글리콜, 글리세롤, 프로필렌글리콜 및 부틸렌 글리콜을 포함하는 화합물의 그룹에서 최소 하나의 다가 알코올을 포함함을 특징으로 하는 반도체웨이퍼의 제조방법.
  6. 제5항에 있어서,
    스텝(step)(b)에서 사용한 다가알코올 함유액에는 1가알코올과 계면활성제를 포함하는 화합물의 그룹에서 최소 하나의 물질을 포함함을 특징으로 하는 반도체웨이퍼의 제조방법.
  7. 제2항에 있어서,
    단계(step)(d)에서 피착된 에피택셜층은 두께 0.3㎛~10㎛을 가지며, 온도 900℃~1250℃에서 피착됨을 특징으로 하는 반도체웨이퍼의 제조방법.
  8. 제2항에 있어서,
    단계(step)(d)에서 피착된 에피택셜층은 산화가스로 친수성화시킴을 특징으로 하는 반도체웨이퍼의 제조방법.
  9. 제2항에 있어서,
    단계(step)(d)에서 피착된 에피택셜층은 습식화학적 수단에 의해 친수성화시킴을 특징으로 하는 반도체웨이퍼의 제조방법.
  10. 제2항에 있어서,
    반도체웨이퍼는 반도체결정을 톱질(sawing)하여 제조하며 연마전 연삭단계(grinding step)로 처리하여 반도체웨이퍼의 한쪽면 또는 양쪽면을 연삭함을 특징으로 하는 반도체웨이퍼의 제조방법.
  11. 제10항에 있어서,
    반도체웨이퍼의 연삭전후에 반도체웨이퍼의 에지를 라운딩(rounding)함을 특징으로 하는 반도체웨이퍼의 제조방법.
  12. 제2항에 있어서,
    반도체웨이퍼의 양쪽면 각각에서 재질을 제거하는 에칭단계는 반도체웨이퍼를 연마하기 전에 실시함을 특징으로 하는 반도체웨이퍼의 제조방법.
  13. 제2항의 제조방법에 의해 제조한 에피택셜 코팅 반도체웨이퍼를 집적반도체 부품의 제조에 사용하는 방법.
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