KR20000062540A - 개량 평탄성을 가진 반도체 웨이퍼 및 그의 제조방법 - Google Patents

개량 평탄성을 가진 반도체 웨이퍼 및 그의 제조방법 Download PDF

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Abstract

본 발명은 반도체 웨이퍼의 주변영역에서 반도체 웨이퍼의 중앙영역의 SFQR치와 근본적으로 다르지 않은 0.13 ㎛ 이하의 최대극부 평탄치 SFQRmax 및 개개의 SFQR치를 가진 반도체 웨이퍼의 정면에 평탄격자의 부분 영역을 기재로한 정면, 후면 및 평탄치를 가진 반도체 웨이퍼에 관한 것이다.
또한, 본 발명은 이와같은 성질의 반도체 웨이퍼를 제조하는 방법에 관한 것이며 이때에 반도체 웨이퍼의 시초두께는 캐리어의 두께보다 20 ~ 200㎛크며, 그리고, 반도체 웨이퍼는 그의 최종두께가 캐리어의 두께보다 20 ~ 20 ㎛ 클때까지 연마 된다.

Description

개량 평탄성을 가진 반도체 웨이퍼 및 그의 제조방법{Semiconductor wafer with improved flatness, and process for producing the semiconductor wafer}
본 발명은 주변영역에 개량된 평탄성을 가진 반도체 웨이퍼에 관한 것이며, 또 이러한 성질의 반도체 웨이퍼를 제조하는 방법에 관한 것이다.
고도의 평탄성을 가진 반도체 웨이퍼는 반도체 산업 특히 0.13㎛ 이하의 선폭을 가진 전자부품의 제조에 적합하다.
특히, 0.13㎛ 이하의 선폭을 가진 전자부품의 제조에 대하여 적합하게 되는 반도체 웨이퍼는 특별한 여러특성을 가진다.
특히, 중요한 특성은 반도체 웨이퍼의 극부적 평탄성이며 근대의 스테퍼 (Stepper)기술은 반도체 웨이퍼면의 전부분 영역에서 최적 극부적 평탄성을 요구한다. 과거에 널리 사용된 후면 기준 전체적(GBIR;TTV로서 이미 공지됨) 및 극부적 (SBIR;LTV로서 이미 공지됨) 평탄성 측정은 웨이퍼 표면의 전부분 영역에서 스테퍼의 집속능력으로 고려되는 평탄성 측정으로 대치되고 있다.
그러한, 평탄성 측정이 SFQR이다(Site front - surface referenced least squares/range = 일정크기의 구성 성분 영역에 대한 평균제곱 오차를 최소화하여 구성된 전명에서 플러스 및 마이너스 편차의 영역) SFQRmax 치는 반도체 웨이퍼상의 모든 구성 성분 영역에 대한 최대 SFQR치를 나타낸다.
일반적으로 공인된 대체적인 규칙에 의하면 반도체 웨이퍼의 SFQRmax 치는 반도체 웨이퍼상에 제조된 반도체 구성 성분에 대한 이 웨이퍼상에서 가능한 선폭보다 작거나 동일 하여야 된다는 것을 진술하고 있으며 이치를 초과하면 스텝퍼는 집속문제에 직면하게 되고 또 문제의 구성 성분을 상실하게 된다.
반도체 웨이퍼의 최종 평탄성은 일반적으로 연마처리에 의해 달성되며, 반도체 웨이퍼의 평탄치를 개선하기 위하여 반도체 웨이퍼의 전,후면을 동시 연마하는 기기 및 방법이 제공되며 개선하게 된다.
소위 양면 연마는 예컨대 미국 특허 US 3.691.694 호에 기술되어 있다. 유럽특허 EP 208.315 B1호에 기술된 양면 연마의 실시예에 의하면, 금속 또는 플라스틱재로 제조되고, 적절한 크기의 절삭부재로 된 캐리어에 있는 반도체 웨이퍼는 연마액의 존재하에 연마포로 덮힌 2개의 회전 연마판간에 있는 기기 및 처리 파라미터에 의해 결정된 통로를 따라 이동되여 연마된다.
(전문지에서는 캐리어는 또한 템플레이로서 언급되어 있다).
양면 연마 작업시 연마될 반도체 웨이퍼에 바람직하게 이용되고 캐리어에 이용 않되는 압축력을 생성하기 위하여 종전방법에 의하여 양면 연마를 받은 반도체 웨이퍼의 최종 두께는 사용된 캐리어의 것 보다 상당히 두껍다.
예컨대, 1979년 10월 5일에 미국 마사추세스주 보스톤에서 전기화학 학회의 봄회의시 제출된 IBM기술 보고서 TR 22.2342에서 E.Mendel 씨와 J.R.Hause 씨는 웨이퍼는 2 ~ 3일(mil)(51 ~ 76㎛에 해당)만큼 돌출되는 것을 추천 하였다.
이 돌출은 미국특허 US 5.422.316 호에 제안된 것과 같이 특정시험 절차를 위해 예비시험에서 결정된 물질,마모율에 의거하여 필요한 연마 시간의 설정에 의해 또는 캐리어에 배치된 스폐이서에 의해 확인 될 수 있다.
양면 연마를 반도체 웨이퍼의 제조 처리 절차에 통합하는 것이 공지되어 있으며 유럽 특허 EP 754 785 A1에는 반도체 결정의 톱질후의 모서리 원형화 양면 면마 및 얻어진 반도체 웨이퍼의 최종 연마절차에 대하여 기술하고 있다.
유럽특허 EP 755 751 A1에는 모서리 원형화와 양면 연마 사이에 양면 연삭처리의 사용을 제안하고 있다.
미국특허 US 5.756.399에 기술된 바람직한 실시예에는 톱질, 모서리 원형화, 연삭, 알칼리성 에칭, 양면 연마의 처리절차가 포함되고 있다. 서류번호 198 33 257.2의 독일 특허 출원서는 톱질,모서리 원형화, 연삭, 에칭, 양면연마, 최종연마를 특허 청구범위로 하고 있으며, 여기서 에칭은 개선된 산에칭 방법을 사용하여 시행된다.
이들 처리절차의 공통 특징은 양면 연마후 그들은 반도체 웨이퍼의 중앙 영역에서 보다 주변 영역에서 SFQR로 나타내는 큰 극부적 기하학적 치를 가진 반도체 웨이퍼에 이르게 된다. 어느 조건하에서 접시형태의 초기형상을 제공하여 모서리 감소의 보충을 목적한 유럽특허 EP 187 307 A1에 제안된 것과 같은 절차는 후면 관련 형상치 GBIR 및 SBIR의 개선을 유도할지라도 그러한 절차는 구성 성분의 제조와 관계된 SFQR 치에 관련된 SFQR치에 대하여 불이익을 나타낸다.
그러므로 본 발명은 SFQR로 표현된 0.13㎛ 이하의 선폭을 가진 전자구성 성분의 제조에 특히 적합하며, 또 주변 영역의 극부 형상에 대해 상기의 결점을 갖지않은 반도체 웨이퍼를 제공하는 것을 목적으로 한다.
또한, 반도체 웨이퍼의 추가 특성은 적어도 종전방법에 의해 제조된 반도체 웨이퍼의 특성과 일치하여야 하며 또, 제조 원가면에서 유리하여야 한다.
본 발명의 주제는 0.13㎛ 이하의 최대 극부 평탄치 SFQRmax을 가지며, 또, 반도체 웨이퍼의 주변영역에 있어서, 중앙영역의 것과 차이가 없는 개개의 SFQR 치를 가진 반도체 웨이퍼의 전면상의 표면 격자의 부분영역을 기재로 한 전면, 후면 및 평탄치를 가진 반도체 웨이퍼에 관한 것이다.
이러한, 관계에 있어서 바람직하게는 주변 영역에 대한 SFQR치의 산출평균이 중앙영역에 대한 SFQR치의 산출평균과 많아야 0.03㎛의 차이가 있을지라도 주변 영역과 중앙영역의 개개의 SFQR치간에는 중요한 차이가 되지 않는 것이 고려된다.
본 발명의 또한 목적은 연마액이 공급될때 회전연마 판간에서 반도체 웨이퍼의 전면과 후면의 동시 연마에 의하여 반도체 웨이퍼를 제조하는 방법에 관한 것이며, 이때 반도체 웨이퍼는 캐리어내의 절삭부재에 놓여져 특수구조 통로에 지탱되고, 캐이어는 소정의 두께를 가지며, 또 반도체 웨이퍼는 연마전에 시초두께를 연마후에 최종두께를 가진다.
여기서 반도체 웨이퍼의 시초두께는 캐리어의 두께보다 큰 20 ~ 200㎛이며 반도체 웨이퍼는 그의 최종두께가 캐리어 두께보다 2 ~ 20㎛ 클때까지 연마된다.
본 발명의 중요한 특징은 최종연마 반도체 웨이퍼의 두께가 사용된 캐리어의 두께보다 약간만 클때까지 반도체 웨이퍼는 양면 연마를 받게되는 것이며 두께차이는 2 ~ 20㎛의 좁은 윈도우내에 있게 된다.
다음의 실시예에서 설명되는 것과 같이 이 윈도우의 발견은 놀라운 것이 었으며 예견할 수 없었다.
본 방법에 사용된 초기물질은 예컨대 길이로 절삭되고, 원형 연삭되어 표면 연삭된 전면 및 또는 후면을 가진 실리콘 단결정으로 부터 공지의 방법으로 분리된 반도체 웨이퍼이며, 필요에따라 결정에는 예컨대 노치(Notch) 및 또는 를랫(Flat) 등의 결정축을 확인하기 위해 1개 이상의 방향 특징이 제공된다.
또한, 반도체 웨이퍼의 모서리는 적절하게 윤곽된 연삭휠에 의하여 처리절차의 적절한 곳에서 원형화 되며 더구나 연삭후 반도체 웨이퍼의 표면을 에칭할 수가 있다.
본 발명의 최종 제품은 양면 연마를하며, 또 0.13㎛이하의 선폭을 가진 반도체 구성 성분처리용 개시물질로서 사용될 반도체 웨이퍼에 부과된 요구 조건을 충족하며 또 물질의 마모,감소 때문에 종전방법에 의해 제조된 반도체 웨이퍼 보다 제조원가면에서 장점을 가진 반도체 웨이퍼이다.
본 발명에 의한 방법은 원칙적으로 화학-기계적 양면 연마방법으로 가공되는 물질을 함유한 웨이퍼형 보디를 제조 하는데 사용할 수 있다.
반도체 산업에 제한됨 없이 반도체 산업에서 두드러지게 처리되는 그러한 물질의 예는 실리콘/게르마늄, 실리콘2산화물, 실리콘질화물, 갈륨비소화물 및 소위 Ⅲ-Ⅴ반도체이다.
에컨대, 초크랄스키 드로잉법 또는 플로트존법에 의해 결정화 된 단결정 형상의 실리콘이 바람직하며 결정방향(100),(110) 또는 (111)을 가진 실리콘이 특히 바람직하다.
본 발명은 특히 200mm,300mm,400mm,450mm의 직경 및 몇 100㎛ ~ 몇 ㎝의 두께, 바람직하게는 400㎛ ~ 1200㎛의 두께를 가진 실리콘 웨이퍼의 제조에 특히 적합하다.
반도체 웨이퍼는 반도체 부품의 제조의 개시물질로서 직접 사용되며, 또는 반도체 웨이퍼는 종전 방법에 의한 최종 연마과정을 실행후 및/ 또는 실리콘 또는 기타 적합한 반도체 물질을 사용하여 후면 밀봉 또는 웨이퍼 전면에 에피택셜 코팅등의 적용후 및/ 또는 예컨대 수소 또는 아르곤 대기하에서 열처리에 의한 공기 조절후 그들의 계획목적에 대해 공급된다.
물론, 본 발명은 균등질 물질로 구성된 웨이퍼의 제조에 뿐만 아니라, SOI(silicon-on-insulator, 절연체상 실리콘)웨이퍼 및 소위 결합위이퍼와 같은 다층 구조인 반도체기판의 제조에 응용된다.
또한, 본 발명은 실리콘 웨이퍼에 관하여 기술된다.
원칙적으로 예컨대 환상톱질 또는 와이어 톱질에 의해 톱질된 실리콘 웨이퍼 또 톱질처리의 직경 및 성질에 따라 10 ~ 40㎛ 영역의 길이까지 손상된 실리콘 웨이퍼는 본 발명에 의한 양면 연마처리를 직접 받게하는 것이 가능하다.
그러나, 그것은 민감함으로 예리한 것이 바람직하며, 또 적절하게 윤곽된 연삭휠에 의해 둥글게 된 웨이퍼의 기계적인 고도의 민감한 모서리가 바람직 하다.
또한, 형상을 개량 및 부분적으로 파손된 결정층을 마모하기 위해 본 발명에 의한 연마 과정에서 제거된 물질량을 감소 시키기 위해 실리콘 웨이퍼는 래핑 또는 연삭등의 기계적 마모를 시키는 것이 가능하다.
또한,실리콘 웨이퍼는 일면이 연삭 또는 양면이 순차로 연삭 또는 양면이 동시 연삭되는 표면 연삭처리를 시키는 것이 바람직 하며 웨이퍼의 전면 및 후면의 순차전 연삭이 특히 바람직하다.
기계적 처리과정에 의해 불가피하게 발생한 웨이퍼 표면 및 모서리의 파손을 제거하기 위해 또 예컨대 파손 영역에 결합된 금속 불순물등의 모든 불순물을 제거하기 위하여 에칭처리가 이 장소에서 이루워지며 이 에칭처리는 알칼리성 또는 산성 에칭 혼합물에서 실리콘 웨이퍼의 습식 화학적 처리로서 또는 플라스마 처리로서 달성된다.
서류번호 198 33 257.2 의 독일 특허 출원에 청구된 실시예에 의한 농축수성질산 및 농축수성 불화수소산에서의 산성 에칭처리가 바람직하다.
본 발명에 의한 연마처리용 특히 바람직한 물질은 실리콘에서 제조된 반도체 웨이퍼이며 단결정을 톱질하여 제조된 후 모서리 원형화 되고 면당 10 ~ 100㎛ 실리콘의 제거로 웨이퍼의 양면의 순차 표면 연삭되며, 또 웨이퍼 표면당 5 ~ 50㎛ 실리콘의 제거로 산성 에칭 혼합물에서의 습식 화학적 에칭된 200mm 이상 또는 동일한 크기의 직경을 가진다.
예컨대 IBM 기술 보고서 TR 22.2342에 기술된 것과 같이 시중에서 획득 가능한 적절한 크기의 양면 연마 기계가 본 발명에 의한 연마처리를 시행하기 위해 사용된다.
이 연마기계는 수평면에서 자유로히 회전하는 하부 연마판 및 수평면에서 자유로히 회전하는 상부 연마판을 구비하며, 그 양판은 연마포로 덮혀져 있으며, 또 적절한 화학 조성물의 연마액의 계속적 공급으로 이 기계는 실리콘 웨이퍼의 경우 양면의 반도체 웨이퍼를 마모 연마하게 된다.
1개의 실리콘 웨이퍼만을 연마하는 것이 가능하다, 그러나 가격이유 때문에 동시에 다수의 실리콘 웨이퍼를 연마하는 것이 통례적이며 그의 수는 연마기계의 구성 특성에 좌우된다.
이 경우 실리콘 웨이퍼는 실리콘 웨이퍼를 지탱하는 적절히 큰 절삭부재를 가진 캐리어에 의해 기계 및 처리파라미터에 의해 결정된 구조적 통로상에서 지탱된다.
캐리어는 예컨대 핀기어링 또는 인벌류트 맞물림(involute toothing)에 의해 회전 내부핀링 또는 톱니링을 경유하여 또 일반적으로 반대 방향으로 회전하는 외측핀링 또는 톱니링을 경유하여 연마기계와 접촉되여 있으므로 2개의 연마판간에서 회전되게 설정되어 있다.
연마작업시 상부 및 하부 연마판과 연관되어 실리콘 웨이퍼의 경로를 좌,우하는 파라미터의 예는 연마판의 크기, 캐리어의 구성 및 상부 연마판의 회전속도, 하부 연마판 및 캐이어이다.
캐리어의 중앙에 1개의 실리콘 웨이퍼가 있으면 실리콘 웨이퍼는 연마 기계주위를 원으로 이동한다.
복수의 실리콘 웨이퍼가 캐리어내에서 편심적으로 배치되면 캐리어의 회전을 통하여 실리콘 웨이퍼의 자체주위에 내파선 길(hypocycloidal path)이 생긴다.
이 내파선길은 본 발명에 의한 연마방법에 대해 바람직하며 원형길에 일정한 간격으로 배치된 적어도 3개의 실리콘 웨이퍼를 각각 지탱하는 4 ~ 6의 캐리어가 동시에 사용되는 것이 특히 바람직 하다.
원칙적으로 본 발명에 의한 방법에 사용된 캐리어는 주로 구동에 의해 발생한 압축 및 인장응력인 기계적 응력으로 출현할때에 충분한 기계적 안전성을 나타내는 어떤 물질로도 제조될 수 있다.
또한, 그 물질은 캐리어의 충분히 긴 사용수명을 보증하며 또 연마 실리콘 웨이퍼의 오염방지를 위하여 사용된 연마포 및 연마액에 의해 화학적으로 또 기계적으로 크게 침해 않되어야 한다.
또한, 그 물질은 응력 및 주름에 무관하며 또 필요두께 및 형상을 가진 매우 평탄한 캐리어 제조에 적합하여야 한다.
원칙적으로 캐리어는 예컨대 금속, 플라스틱 물질 섬유보강 플라스틱 또 플라스틱 피복 금속으로 제조되며, 강철 또는 섬유보강 플라스틱으로 제조된 캐리어가 바람직하며, 스테인레스 크롬강으로 제조된 캐리어가 특히 바람직 하다.
캐리어는 1개 이상의 실리콘 웨이퍼를 지탱하기 위해 바람직 하게는 원형으로 된 1개 이상의 절삭부재를 구비한다. 실리콘 위에퍼가 회전 캐리어내에서 자유롭게 이동하는 것을 보증하기 위하여 절삭부재의 직경은 연마될 실리콘 웨이퍼의 직경보다 약간 커야 하며 0.1mm ~ 1.3mm 이상의 직경이 바람직하며 0.3 ~ 1.3mm 이상의 직경이 특히 바람직 하다.
연마시 캐리어에 있는 절삭부재의 내부 모서리에 의한 웨이퍼의 모서리에의 손상을 방지하기 위하여 유럽특허 EP 208 315 B1에 제안된 것과 같이 절삭부재의 내부면이 캐리어와 동일한 두께의 플라스틱 피복을 하는것이 슬기로우며 바람직하다.
적합한 플라스틱 물질의 예는 풀리아미드,폴리에티렌,폴리프로피렌,폴리비닐 클로라이드,폴리테트라 플루오로 에티렌 또는 폴리비닐리텐 디플우오라이드이며 이것들은 모두 동일하게 하는것이 바람직하다.
그러나, 유럽특허 EP 776 030 A2에 기술된 절차에 따라 양면 연마시 실리콘 웨이퍼의 모서리를 동시 연마하는 장치를 절삭부재의 내측면에 공급 하는것이 가능하다.
본 발명에 의한 연마방법에 대한 캐리어의 바람직한 두께는 연마 실리콘 웨이퍼의 최종 두께에 좌우되며, 궁극적으로는 실리콘 웨이퍼의 직경 및 계획된 응용에 따른 400 ~ 12㎛이다.
본 발명의 특징은 연마될 실리콘 웨이퍼의 개시 두께는 바람직하게 캐리어의 두께보다 큰 20 ~ 200㎛이며, 30 ~ 70㎛의 범위가 특히 바람직 하다.
그리고, 연마 웨이퍼의 최종 두께는 바람직하게 캐리어의 두께 크기가 2 ~ 20㎛이며, 특히 바람직하게 5 ~ 15㎛ 이다. 그러나 지적된 두께의 범위에서 약간의 편차는 웨이퍼의 주변 영역에서 관찰된 극부 평탄치 SFQR에 있어서, 어떤 중대한 증가없이 가능하다.
연마 공정에 의해 제거된 실리콘 웨이퍼의 량은 5 ~ 100㎛이며 바람직하게는 10 ~ 60㎛, 특히 바람직하게는 20 ~ 50㎛이다.
두께의 비율에 관한 설명서에 관련하여 양면 연마공정은 그 방법에 숙달된 사람에게 공지된 방법으로 바람직하게 실시된다.
넓은범위의 특성을 가진 연마포는 시중에서 획득될수 있으며 연마는 40 ~120(Shore A)를 가진 시중에서 획득 가능한 연마포를 사용하여 바람직하게 시행된다. 60 ~ 90(Shore A)의 경도 범위내에 있는 결합 폴리에티렌 섬유를 함유한 폴리우레탄 연마포는 특히 바람직하다.
실리콘 웨이퍼의 연마시 바람직하게 9 ~ 12의 pH, 특히 바람직하게 10 ~11의 pH를 가지며, 바람직하게 1 ~ 10wt%, 특히 바람직하게 1 ~ 5wt%의 수중에서의 Sio₂를 함유한 연마액이 계속적으로 공급되는 것이 추천되며, 이때 연마 압력은 바람직하게 0.05 ~ 0.5바, 특히 바람직하게 0.1 ~ 0.3바(bar)이다.
실리콘 마모율은 바람직하게 0.1 ~ 1.5㎛/min, 특히 바람직하게 0.4 ~ 0.9㎛/min 이다.
연마 완료후에는 필요할 경우 잔류 연마액으로 실리콘 웨이퍼를 세척하며 웨이퍼는 건조되고, 그 다음 그들의 극부적 형상 SFQR은 예컨대 용량적으로 광학적으로 동작하는 시중 획득 가능한 형상 측정장치로 측정된다.
응용 목적에 따라 예컨대 Sio₂를 기재로한 알칼리성 연마액을 함유한 부드러운 연마포를 사용하여 웨이퍼의 전면을 종전방법에 의한 최종 연마하는 것이 필요하다.
본 발명에 의한 연마공정에서 제조된 매우 낮게 균등하게 분포된 극부 형상치를 얻기 위해 이 최종연마에서 웨이퍼로 부터 제거된 실리콘양은 예컨대 약 0.1 ~ 0.7㎛로 비교적 낮어야 한다.
필요할 경우 반도체 웨이퍼는 예컨대 열도너를 파괴하기 위해 또는 표면에 근접된 결정층의 홈(flaw)을 어닐링하기 위해 처리 절차중에 적절한 장소에서 열처리를 받어야 한다.
또한,웨이퍼 및/또는 모서리-연마과정을 확인하기 위한 레이저-마킹 과정이 예컨대 레이저-마킹 경우에 연마전 또는 후, 그리고 모서리 연마경우에 양면 연마전 중 또는 후에 처리절차의 적정한 곳에서 부가된다.
또한, 예컨대 폴리실리콘, 실리콘 디옥사이드 또는 실리콘 니트라이트의 이면 코팅의 적용, 또는 실리콘의 에피탁셜층의 적용 또는 실리콘 웨이퍼의 전면에 반도체 물질의 적용과 같은 어떤 제품에 필요한 일련의 계속적 처리과정이 이 방법에 숙련된 사람이 공지된 방법을 사용하여 적절한 장소에서 처리절차에 결합된다.
또, 반도체 웨이퍼는 각처리 과정전 또는 후에 종전방법에 의한 일괄청소 또는 각각의 웨이퍼 청소되는 것이 편리하다.
예컨대, 반도체 웨이퍼의 표면 결함 거칠기 및 금속오염 및 일반투명경결함과 같은 웨이퍼를 특성화 하기 위해 통상적으로 사용되며 또 그 방법에 숙련된 사람에게는 잘 알려진 파라미터에 관하여 본 발명에 의해 제조된 반도체 웨이퍼는 종전 방법에 의해 제조된 웨이퍼에 결코 어느면에서나 열등하지 않는다.
본 발명에 의해 제조된 반도체 웨이퍼 특히 실리콘 웨이퍼는 0.13㎛ 이하의 선폭을 가진 반도체 부품의 제조에 대한 조건을 충족하며 본 발명에 의한 방법은 상기의 특성을 가진 실리콘 웨이퍼의 제조에 대한 최적 해결책으로 증명 되었다.
완성된 연마 웨이퍼의 두께가 캐리어의 두께를 넘어 돌출한 범위의 비교적 좁은 창이 종전 방법에 따라 양면 연마된 반도체 웨이퍼의 특징인 관련된 높은 SFQR치를 가진 엷은 모서리의 제거를 유도하는 것은 놀랍고 예기치 않은 것이다.
개시물질에 부과된 형상 조건은 예비처리에 부과된 요구를 감소하는 최소조건이다. 본 발명에 의한 공정에 의해 제조된 우수한 형상은 비교적 작은 물질이 제거된 후에 제조되며, 또 감소된 균열 위험과 함께 개선된 처리 신뢰도는 예컨대 플라스마 에칭에 의해 요구된 형상의 극부적 수정에 대한 원가 집약적 공정없이 매우높은 생산을 달성한다.
그러므로 제안된 방법은 또한 경제적으로 경쟁성이 있으며, 또 결격 웨이퍼의 재작업 및 재생 웨이퍼의 가공에 동원될 수 있다.
도 1은 실시예 B1f에 기술된 것과 같은 양면연마를 사용하여 제조된 200mm 직경을 가진 실리콘 웨이퍼의 표면을 덮기 위하여 배치된 실리콘 웨이퍼 25mm ×25mm 크기의 부분 영역(52 표면소자)에 대한 극부 평탄치 SFQR의 분포를 나타낸도면,
도 2는 비교 실시예 2C에 기술된 것과 같은 양면연마를 사용하여 제조된 200mm 직경을 가진 실리콘 웨이퍼의 표면을 덮기 위하여 배치된 실리콘 웨이퍼 25mm ×25mm 크기의 부분영역(52 표면소자)에 대한 극부 평탄치 SFQR의 분포를 나타낸 도면,
도 3은 실시예 2에 기술된 것과 같은 양면연마를 사용하여 제조된 300mm 직경을 가진 실리콘 웨이퍼의 표면을 덮기 위하여 배치된 실리콘 웨이퍼 25mm ×25mm크기의 부분영역(112 표면소자)에 대한 극부 평탄치 SFQR의 분포를 나타낸 도면,
도 4는 비교 실시예 3에 기술된 것과 같은 양면연마에 의하여 제조된 300mm 직경을 가진 실리콘 웨이퍼의 표면을 덮기 위하여 배치된 실리콘 웨이퍼 25mm ×25mm 크기의 부분영역(112 표면소자)에 대한 극부 평탄치 SFQR의 분포를 나타낸 도면,
다음에 기술된 모든 실시예 및 비교 실시예는 (200 ±0.1)mm 또는 (300 ±0.2)mm의 직경,(6 ±1)ㆍ1017원자/㎤의 산소 함유량 및 10 ~ 20 Ω㎝ 범위의 저항으로 유도하는 봉소도핑을 가진 실리콘 웨이퍼의 제조에 관한 것이다.
필요한 단결정은 종전 방법을 사용하여 견인되고, 길이로 절삭되고, 원형으로 연삭되며 시중에서 획득 가능한 와이어톱에 의해 최종 제품으로 만들어진 두께를 가진 웨이퍼로 톱질 되었다.
모서리 원형화후에 표면 연삭과정은 회전 연삭기계로 600메시의 입자 크기를 가진 다이아몬드를 사용하여 이루어졌으며, 이때 각각 30㎛의 실리콘이 차례로 웨이퍼의 전후 양면에서 제거 되었다.
이 과정 후에는 흐름에칭 방법을 사용한 산 에칭처리가 이루어졌으며, 이때 90wt%의 농축질산(수성 용액에서 70wt%), 10wt%의 농축불화 수소산(수성용 액에서 50wt%) 및 0.1wt%의 암모늄라우릴황산염으로 된 혼합물에 회전 웨이퍼의 함침을 통하여 각 10㎛의 실리콘이 각 웨이퍼에서 동시에 제거 되었다.
에칭 혼합물의 온도는 (20 ±1)℃에서 설정되고 가스상 질소를 통과 시켰다. 목록에 기록된 처리 공정후 그리고 다음에 기술된 실시예 및 비교 실시예에 설명된 연마 공정후에 청소 및 건조공정이 종전 방법에 따라 시행 되었다.
실시예 1. (E1d - E1k)
비교 실시예 1. (C1a - V1c 및 C1l)
에칭된 표면 및 770㎛, 780㎛의 두께를 가진 2개 그룹의 200mm 실리콘 웨이퍼를 사용 하였다. 또한, 래핑 표면 및 720㎛의 두께를 가진 스테인레스 크롬강으로 된 5개의 캐리어를 사용 하였으며 각각은 폴리아미드로 바른 원형통로에 일정한 간격으로 배치된 6개의 원형 절삭부재 및 200.5mm의 내경을 가지며 그 캐리어는 시중에서 획득 가능한 양면 연마기에서 동시에 30 200mm 실리콘 웨이퍼를 연마할 수 있다.
양면 연마 공정은 74의 경도(Shore A)를 구비한 폴리에티렌 섬유로 보강되고, 상,하의 연마판에 고착된 시중에서 획득 가능한 폴리우레탄 연마포 및 0.15바의 압력하에 4%의 Sio₂고체 함유량 및 11의 pH를 구비한 연마액을 사용하여 시행 되었다.
연마는 0.55㎛/min의 마모율을 유도하여 40℃의 온도에서 각 상부 및 하부 연마판에 의해 이루어졌다.
전체의 연마작업은 770mm의 두께를 가진 실리콘 웨이퍼를 사용하여 달성 되었으며 5회의 연마 작업은 780㎛의 두께를 가진 실리콘 웨이퍼를 사용하여 다른 레벨의 연마마모를 생성 하였다.
연마 완료후에 실리콘 웨이퍼는 잔여 연마액으로 청소되고 건조 되었으며 극부적 형상 SFQR(격자 25mm ×25mm)는 용량 원리에 따라 동작하는 시중에서 획득 가능한 3mm 모서리를 가진 형상 측정기에 의해 측정 되었다.
연마 마모 이외에 다음표는 완료된 연마 실리콘 웨이퍼와 캐리어("돌출부")간의 두께의 차이 및 각 연마작업("SFQRmax")에서 30개 실리콘 웨이퍼의 각각에 대한 최고 SFQR치의 평균을 표시한다.
실시예 E1d ~ E1k의 연마 실리콘의 주변 영역에 SFQR치는 도 1에 있는 실시예 E 1f의 실리콘 웨이퍼에 대해 분명한 것과 같이 중앙영역에 대한것 보다 실제로 높지 않다. 대조적으로 비교 실시예 C1a ~ C1c 및 C1l의 연마 실리콘 웨이퍼에 대한 최고 SFQR치는 주변영역에 놓여있다.
실시예 1/ 비교 실시예 1의 200mm 실리콘 웨이퍼에 관한 데이터:
실시예1/비교실시예1 캐리어두께(㎛) Si웨이퍼의개시두께(㎛) 연마마모(㎛) 돌출부(㎛) SFQRmax(㎛)
C1aC1bC1cE1dE1eE1fE1gE1hE1iE1jE1kE1l 720720720720720720720720720720720720 770770770770770770770780780780780780 504948474542404845424035 01.01.5358101215182025 0.19±0.030.16±0.050.18±0.030.09±0.010.09±0.010.08±0.010.08±0.020.08±0.010.09±0.020.10±0.020.12±0.030.15±0.04
비교 실시예 2.
600㎛의 두께로 유사하게 구성된 캐리어를 사용한 것 이외에는 실시예 1에서와 같이 200mm 실리콘 웨이퍼를 연마 하였다.
여기서 실리콘 웨이퍼의 개시 두께는 680㎛와 800㎛간에서 4개의 그룹으로 분류되었으며 이때 매번 40㎛의 실리콘이 연마에 의해 각 웨이퍼에서 제거 되었다.
각각 30개의 실리콘 웨이퍼를 사용한 4개의 연마작업에 대한 관련 데이터를 다음표에 표시 하였다. 비교 실시예 2a ~ 2d에서 실리콘 웨이퍼의 주변 영역에 대한 SFQR치는 도 2에 표시된 비교 실시예 2C에서 실리콘 웨이퍼에 의해 명백한것과 같이 중앙영역에 대한것 보다 실제로 높다.
비교 실시예 2에서 200mm 실리콘 웨이퍼에 관련된 데이터:
비교실시예2 캐리어두께(㎛) Si웨이퍼의개시두께(㎛) 연마마모(㎛) 돌출부(㎛) SFQRmax(㎛)
비교실시예2a비교실시예2b비교실시예2c비교실시예2d 600600600600 680730770800 40404040 4090130160 0.17±0.050.15±0.030.16±0.040.19±0.05
실시예 2.
다음의 차이 이외에는 절차는 실시예 1에 기술된 것과 동일 하였다. 에칭된 표면 및 820㎛의 두께를 가진 300mm의 실리콘 웨이퍼가 사용 되었으며, 또 래핑표면 및 770㎛ 두께의 스테인레스 크롬강으로 제조된 5개의 캐리어가 사용 되었으며 각 캐리어는 폴리아미드로 바르고 301mm의 내경을 가진 원형 통로에 일정한 간격으로 배치된 3개의 원형 절삭부재를 구비하며 15 300mm의 실리콘 위이퍼의 동시 연마가 가능 하였다.
실시예 1에 기술된 것과 유사한 방법으로 실리콘 웨이퍼는 연마되고, 매번 40㎛의 실리콘이 0.55㎛/min의 마모율로 마모되고 웨이퍼는 청소되고 건조 되었으며, 또 그들의 형상은 3mm 모서리 및 25mm × 25mm의 격자로 설정된 시중에서 획득 가능한 용량 원리로 동작하는 측정기에 의해 특정 되었다.
돌출부 및 극부 평탄성에 대한 구체적 내용이 다음표에 표시 되었으며 실시예 2에서 실리콘 웨이퍼의 주변 영역에 대한 SFQR치는 도 3에 표시된 것과 같이 중앙영역에 대한치보다 실제로 높지 않다.
실시예 3.
다음은 2개의 사항외에는 실시예 2에 기술된 것과 동일한 절차였다.
즉, 일치된 구조이나 82의 경도(Shore A)를 가진 연마포가 사용되고 42㎛의 실리콘이 0.82㎛/min의 마모 비율로 연마에 의해 제거 되었다.
관련 데이터는 다음표에 주어지며 실시예 3에서 실리콘 웨이퍼의 주변 영역에 대한 SFQR치는 중앙영역에 대한 치보다 실제로 높지 않었다.
비교 실시예 3.
300mm 실리콘 웨이퍼의 개시 두께가 835㎛인것 이외에는 실시예 2에서와 같은 절차였으며 관련 데이터는 다음표에 주어진다.
비교 실시예 3에서 실리콘 웨이퍼의 주변영역에 대한 SFQR치는 도 4에서 볼수 있는 것과 같이 중앙영역에 대한 치보다 실제로 높다.
비교 실시예 4.
캐리어의 두께가 700㎛인 것 이외에는 비교 실시예 3에서와 같은 절차였다.관련 데이터는 역시 다음표에 주어지며 비교 실시예에서 실리콘 웨이퍼의 주변영역에 대한 SFQR치는 중앙영역에 대한 치보다 실제로 높다.
실시예 4.
비교 실시예 3에서의 실리콘 웨이퍼는 실시예 2에 기술된 절차에 따라 연마 되었다.
그러나, 이 경우 캐리어의 두께는 770㎛였으며 18㎛의 실리콘이 연마에 의해 제거 되었다. 관련 데이터는 또한 다음표에 주어지며 실시예 4에서 실리콘 웨이퍼의 주변영역에 대한 SFQR치는 중앙영역에 대한 치보다 실제로 높지 않었다.
실시예 2 ~ 4 및 비교실시예 3 및 4에서 300mm 실리콘 웨이퍼에 관련된 데이터
실시예 캐리어두께(㎛) Si웨이퍼의개시두께(㎛) 연마마모(㎛) 돌출부(㎛) SFQRmax(㎛)
실시예 2실시예 3비교실시예3비교실시예4실시예4 770770770770770 820820835820795 4042404018 10825807 0.08±0.010.07±0.010.15±0.030.16±0.050.09±0.02
제조된 웨이퍼의 그외의 특징
상기한 실시예 및 비교 실시예에 의해 제조된 200mm및 300mm 실리콘 웨이퍼의 전면, 후면 및 모서리는 표면결함, 거치름 및 금속오염에 관하여 특정되며, 또 전반적으로는 종전 방법에 숙련된 사람에게는 공지된 표준방법을 사용하여 일방투명경결함, 소수 케리어 수명 및 금속오염에 관하여 특정된다.
각개 시험그룹간에서는 만족 스러운 편차가 관찰되지 않었다.
본 발명은 특히 0.13㎛ 이하의 선폭을 가진 전자제품의 제조에 적합한 반도체 웨이퍼에 괸한 것이며, 또 실리콘 웨이퍼의 전면 및 후면을 동시에 연마하여 개량된 평탄성을 가진 반도체 웨이퍼를 제조하는 방법에 관한 것이다.
따라서, 본 발명에 의하여 우수한 전자제품의 반도체 웨이퍼를 제조함과 동시에 생산원가 면에서도 유리한 반도체 웨이퍼를 생산할 수가 있는 것이다.

Claims (15)

  1. 반도체 웨이퍼의 전면에서 표면격자의 부분 영역을 기재로한 전면,후면 및 평탄치를 구비한 반도체 웨이퍼에 있어서,
    0.13㎛이하의 최대극부 평탄치 SFQRmax를 가지며, 또 반도체 웨이퍼의 주변영역에서 중앙영역에서 보다 실제로 차이가 없는 개별 SFQR치를 가진것을 특징으로 하는 반도체 웨이퍼.
  2. 반도체 웨이퍼의가 캐리어의 절삭부재에 놓이고 특정 형상 통로에 지탱되며캐리어는 소정의 두께를 소유하며, 반도체 웨이퍼가 연마전에는 개시 두께를 연마후에는 최종 두께를 가지게 될때 연마액의 공급하에 반도체 웨이터의 전면 및 후면의 동시 연마에 의해 반도체 웨이퍼를 제조하는 방법에 있어서,
    반도체 웨이퍼의 개시 두께는 캐리어의 두께보다 20 ~ 200㎛ 크며 반도체 웨이퍼는 그의 최종 두께가 캐리어의 두께보다 2 ~ 20㎛ 이상 될때까지 연마되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  3. 제 2항에 있어서,
    반도체 웨이퍼의 개시두께는 캐리어의 두께보다 30 ~ 70㎛ 큰것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  4. 제 2항에 있어서,
    반도체 웨이퍼의 최종두께는 캐리어의 두께보다 5 ~ 15㎛ 큰것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  5. 제 2항에 있어서,
    연마판은 연마포로 덮혀지고 알칼리성 연마액은 연마시 계속적으로 공급되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  6. 제 2항에 있어서,
    연마액은 1 ~ 10wt%의 Sio₂고체함유량 및 9 ~12의 pH를 가진 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  7. 제 2항에 있어서,
    반도체 웨이퍼의 두께는 연마를 통하여 15 ~ 65㎛ 까지 감소되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  8. 제 2항에 있어서,
    캐리어 두께는 400 ~ 1200㎛인 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  9. 제 2항에 있어서,
    반도체 웨이퍼는 반도체 결정을 톱질하여 제조되며, 연마전에 반도체 웨이퍼의 1개 또는 2개의 면이 연삭되며, 10 ~ 100㎛의 물질이 제거되는 연삭처리를 하게되는것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  10. 제 9항에 있어서,
    반도체 웨이퍼의 모서리는 반도체 웨이퍼를 연삭하기 전에 또는 후에 둥글게 되는것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  11. 제 2항에 있어서,
    5 ~ 50㎛의 물질이 웨이퍼의 각 양면에서 제거되는 에칭처리는 반도체 웨이퍼의 연마전에 시행되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  12. 제 2항에 있어서,
    0.2 ~ ㎛의 물질이 부드러운 연마포를 사용하여 웨이퍼의 전면에서 제거되는 최종 연마처리는 반도체 웨이퍼가 연마된 후에 시행되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  13. 제 2항에 있어서,
    반도체 웨이퍼의 연마후 또는 최종 연마공정 후에 1 ~ 10㎛의 두께를 가진 반도체적 에피택셜코팅이 웨이퍼의 전면에 적용되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  14. 제 2항에 있어서,
    또 다른 반도체 웨이퍼가 캐리어의 또다른 연삭부재에 또는 다른 캐리어의 연삭부재에 놓여질때 반도체 웨이퍼와 함께 적어도 1개의 또다른 반도체 웨이퍼가 동일한 방법으로 연마되는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
  15. 제 2항에 있어서,
    실리콘, 실리콘/게르마늄, 실리콘 2산화물, 실리콘 질화물 갈륨비소화물 및 다른 Ⅲ - Ⅴ 반도체 웨이퍼로 구성된 그룹에서 선정된 물질에서 웨이퍼를 제조하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법.
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Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19938340C1 (de) * 1999-08-13 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
DE19956250C1 (de) * 1999-11-23 2001-05-17 Wacker Siltronic Halbleitermat Kostengünstiges Verfahren zur Herstellung einer Vielzahl von Halbleiterscheiben
DE19958077A1 (de) * 1999-12-02 2001-06-13 Wacker Siltronic Halbleitermat Verfahren zur beidseitigen Politur von Halbleiterscheiben
DE19960823B4 (de) 1999-12-16 2007-04-12 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe und deren Verwendung
DE10004578C1 (de) * 2000-02-03 2001-07-26 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit polierter Kante
DE10012840C2 (de) * 2000-03-16 2001-08-02 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Vielzahl von polierten Halbleiterscheiben
DE10027103A1 (de) * 2000-04-13 2001-10-25 Wacker Siltronic Halbleitermat Verfahren zur Überführung einer Rücklaufscheibe in eine Halbleiterscheibe
DE10023002B4 (de) * 2000-05-11 2006-10-26 Siltronic Ag Satz von Läuferscheiben sowie dessen Verwendung
DE10025871A1 (de) 2000-05-25 2001-12-06 Wacker Siltronic Halbleitermat Epitaxierte Halbleiterscheibe und Verfahren zu ihrer Herstellung
US6709981B2 (en) 2000-08-16 2004-03-23 Memc Electronic Materials, Inc. Method and apparatus for processing a semiconductor wafer using novel final polishing method
DE10046933C2 (de) * 2000-09-21 2002-08-29 Wacker Siltronic Halbleitermat Verfahren zur Politur von Siliciumscheiben
DE10046893A1 (de) * 2000-09-21 2002-01-31 Wacker Siltronic Halbleitermat Doppelseiten-Polierverfahren mit Tuchkonditionierung
EP1335420B1 (en) * 2000-11-16 2015-01-07 Shin-Etsu Handotai Co., Ltd. Wafer shape evaluating method and device and device producing method, wafer and wafer selecting method
DE10058305A1 (de) 2000-11-24 2002-06-06 Wacker Siltronic Halbleitermat Verfahren zur Oberflächenpolitur von Siliciumscheiben
DE10060697B4 (de) 2000-12-07 2005-10-06 Siltronic Ag Doppelseiten-Polierverfahren mit reduzierter Kratzerrate und Vorrichtung zur Durchführung des Verfahrens
DE10132504C1 (de) 2001-07-05 2002-10-10 Wacker Siltronic Halbleitermat Verfahren zur beidseitigen Material abtragenden Bearbeitung von Halbleiterscheiben und seine Verwendung
DE10143741A1 (de) * 2001-09-06 2003-03-27 Wacker Siltronic Halbleitermat Beschichtete Siliciumscheibe und Verfahren zu ihrer Herstellung
DE10159832A1 (de) * 2001-12-06 2003-06-26 Wacker Siltronic Halbleitermat Halbleiterscheibe aus Silicium und Verfahren zu deren Herstellung
DE10159833C1 (de) 2001-12-06 2003-06-18 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Vielzahl von Halbleiterscheiben
DE10162597C1 (de) * 2001-12-19 2003-03-20 Wacker Siltronic Halbleitermat Verfahren zur Herstellung beidseitig polierter Halbleiterscheiben
DE10250823B4 (de) * 2002-10-31 2005-02-03 Siltronic Ag Läuferscheibe und Verfahren zur gleichzeitig beidseitigen Bearbeitung von Werkstücken
JP3769262B2 (ja) * 2002-12-20 2006-04-19 株式会社東芝 ウェーハ平坦度評価方法、その評価方法を実行するウェーハ平坦度評価装置、その評価方法を用いたウェーハの製造方法、その評価方法を用いたウェーハ品質保証方法、その評価方法を用いた半導体デバイスの製造方法、およびその評価方法によって評価されたウェーハを用いた半導体デバイスの製造方法
JP4344517B2 (ja) * 2002-12-27 2009-10-14 富士通株式会社 半導体基板及びその製造方法
DE10302611B4 (de) * 2003-01-23 2011-07-07 Siltronic AG, 81737 Polierte Halbleiterscheibe und Verfahren zu deren Herstellung und Anordnung bestehend aus einer Halbleiterscheibe und einem Schild
US7008308B2 (en) 2003-05-20 2006-03-07 Memc Electronic Materials, Inc. Wafer carrier
DE10336271B4 (de) * 2003-08-07 2008-02-07 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
KR20050055531A (ko) * 2003-12-08 2005-06-13 주식회사 실트론 웨이퍼 연마 방법
DE102004004556B4 (de) * 2004-01-29 2008-12-24 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
DE102004005702A1 (de) * 2004-02-05 2005-09-01 Siltronic Ag Halbleiterscheibe, Vorrichtung und Verfahren zur Herstellung der Halbleiterscheibe
JP4113509B2 (ja) † 2004-03-09 2008-07-09 スピードファム株式会社 被研磨物保持用キャリア
US20070184662A1 (en) 2004-06-23 2007-08-09 Komatsu Denshi Kinzoku Kabushiki Kaisha Double-side polishing carrier and fabrication method thereof
US7324917B2 (en) * 2004-07-02 2008-01-29 Kla-Tencor Technologies Corporation Method, system, and software for evaluating characteristics of a surface with reference to its edge
DE102004054566B4 (de) * 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
JP4559271B2 (ja) * 2005-03-25 2010-10-06 東ソー株式会社 平板の厚みムラ測定方法および装置
DE102005034120B4 (de) 2005-07-21 2013-02-07 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
DE102005034119B3 (de) * 2005-07-21 2006-12-07 Siltronic Ag Verfahren zum Bearbeiten einer Halbleiterscheibe, die in einer Aussparung einer Läuferscheibe geführt wird
JP5029234B2 (ja) * 2006-09-06 2012-09-19 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
DE102006044367B4 (de) * 2006-09-20 2011-07-14 Siltronic AG, 81737 Verfahren zum Polieren einer Halbleiterscheibe und eine nach dem Verfahren herstellbare polierte Halbleiterscheibe
US7541290B2 (en) * 2007-03-08 2009-06-02 Samsung Electronics Co., Ltd. Methods of forming mask patterns on semiconductor wafers that compensate for nonuniform center-to-edge etch rates during photolithographic processing
US20100193900A1 (en) * 2007-07-13 2010-08-05 National University Corporation Tohoku University Soi substrate and semiconductor device using an soi substrate
JP5301802B2 (ja) 2007-09-25 2013-09-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェハの製造方法
JP2009298680A (ja) * 2008-06-17 2009-12-24 Sumco Corp 半導体ウェーハ
JP2010045279A (ja) * 2008-08-18 2010-02-25 Nippon Steel Corp 半導体基板の両面研磨方法
KR101054887B1 (ko) * 2009-03-09 2011-08-05 한양대학교 산학협력단 균일도 측정 방법 및 장치
US8647174B2 (en) 2009-05-08 2014-02-11 Sumco Corporation Semiconductor wafer polishing method and polishing pad shaping jig
US8952496B2 (en) 2009-12-24 2015-02-10 Sumco Corporation Semiconductor wafer and method of producing same
JP5423384B2 (ja) 2009-12-24 2014-02-19 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
US8340801B2 (en) * 2009-12-29 2012-12-25 Memc Electronic Materials, Inc. Systems for generating representations of flatness defects on wafers
US8165706B2 (en) * 2009-12-29 2012-04-24 Memc Electronic Materials, Inc. Methods for generating representations of flatness defects on wafers
DE102010013520B4 (de) 2010-03-31 2013-02-07 Siltronic Ag Verfahren zur beidseitigen Politur einer Halbleiterscheibe
DE102011005512A1 (de) 2011-03-14 2012-01-19 Siltronic Ag Verfahren zur beidseitigen Politur einer Halbleiterscheibe
US9057790B2 (en) 2011-09-30 2015-06-16 Saint-Gobain Ceramics & Plastics, Inc. Scintillation detection device with pressure sensitive adhesive interfaces
KR101978536B1 (ko) 2011-09-30 2019-05-14 쌩-고벵 크리스톡스 에 드테끄퇴르 특정한 결정학적 특징을 갖는 ⅲ-ⅴ족 기판 물질 및 제조 방법
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) * 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
TWI529964B (zh) 2012-12-31 2016-04-11 聖戈班晶體探測器公司 具有薄緩衝層的iii-v族基材及其製備方法
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
US10283595B2 (en) * 2015-04-10 2019-05-07 Panasonic Corporation Silicon carbide semiconductor substrate used to form semiconductor epitaxial layer thereon
JP6819451B2 (ja) * 2017-05-08 2021-01-27 信越化学工業株式会社 大型合成石英ガラス基板並びにその評価方法及び製造方法
JP6870623B2 (ja) * 2018-01-18 2021-05-12 信越半導体株式会社 キャリアの製造方法及びウェーハの両面研磨方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691694A (en) * 1970-11-02 1972-09-19 Ibm Wafer polishing machine
US4579760A (en) * 1985-01-08 1986-04-01 International Business Machines Corporation Wafer shape and method of making same
DE3524978A1 (de) * 1985-07-12 1987-01-22 Wacker Chemitronic Verfahren zum beidseitigen abtragenden bearbeiten von scheibenfoermigen werkstuecken, insbesondere halbleiterscheiben
US5422316A (en) 1994-03-18 1995-06-06 Memc Electronic Materials, Inc. Semiconductor wafer polisher and method
JP3169120B2 (ja) * 1995-07-21 2001-05-21 信越半導体株式会社 半導体鏡面ウェーハの製造方法
KR100227924B1 (ko) * 1995-07-28 1999-11-01 가이데 히사오 반도체 웨이퍼 제조방법, 그 방법에 사용되는 연삭방법 및 이에 사용되는 장치
JP3379097B2 (ja) 1995-11-27 2003-02-17 信越半導体株式会社 両面研磨装置及び方法
JP3620554B2 (ja) * 1996-03-25 2005-02-16 信越半導体株式会社 半導体ウェーハ製造方法
JP3658454B2 (ja) * 1996-03-29 2005-06-08 コマツ電子金属株式会社 半導体ウェハの製造方法
JPH1110530A (ja) * 1997-06-25 1999-01-19 Shin Etsu Handotai Co Ltd 両面研磨用キャリア
JP3952545B2 (ja) 1997-07-24 2007-08-01 株式会社デンソー 車両用空調装置
US6214704B1 (en) * 1998-12-16 2001-04-10 Memc Electronic Materials, Inc. Method of processing semiconductor wafers to build in back surface damage
US6293139B1 (en) * 1999-11-03 2001-09-25 Memc Electronic Materials, Inc. Method of determining performance characteristics of polishing pads

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