KR102264085B1 - 반도체 웨이퍼의 래핑 방법 - Google Patents

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Abstract

나노토포그래피·맵에 있어서의 링 형상의 패턴의 발생을 억제할 수 있는 반도체 웨이퍼의 래핑 방법을 제공한다. 본 발명의 반도체 웨이퍼의 래핑 방법은, 반도체 웨이퍼(W)의 래핑을 정지하는 정지 공정과, 당해 정지 공정 후, 반도체 웨이퍼(W)의, 상정반(10A) 및 하정반(10B)에 대한 대향면을 반전시키는 반전 공정과, 당해 반전 공정 후, 대향면(Wa, Wb)의 반전을 유지한 채로 반도체 웨이퍼(W)의 래핑을 재개하는 재개 공정을 포함하는 것을 특징으로 한다.

Description

반도체 웨이퍼의 래핑 방법
본 발명은, 반도체 웨이퍼의 래핑(lapping) 방법 및 반도체 웨이퍼에 관한 것이다.
반도체 웨이퍼로서, 실리콘 웨이퍼 및 GaAs 등의 화합물 반도체 웨이퍼가 알려져 있다. 반도체 웨이퍼는, 일반적으로, 단결정 잉곳을 와이어 소에 의해 슬라이스하여 박(薄)원판 형상의 웨이퍼로 하는 슬라이스 공정과, 슬라이스한 웨이퍼의 표리면을 평탄화하면서, 소정의 두께로 하는 래핑 공정과, 래핑 후의 웨이퍼 표면의 요철을 없애고, 평탄도가 높은 경면 마무리를 실시하는 연마 공정을 순차 거침으로써 얻어진다. 또한, 래핑 공정으로 교체하여, 혹은 래핑 공정과 병용하여 기계적 연삭인 양두(兩頭) 연삭 공정이 행해지는 경우도 있다.
최근, 특히 대구경(大口俓)의 반도체 웨이퍼에서는, 웨이퍼의 표면 굴곡 성분의 파라미터인 「나노토포그래피(Nanotopography)」(SEMI 규격 M43)가 중시되고 있다. 나노토포그래피는, 공간 파장 성분이 약 0.2㎜ 내지 20㎜인 반도체 웨이퍼 표면에 존재하는 요철의 지표로서, 어느 지정된 크기의 영역 내에서의 고저차에 의해 나타난다. 그리고, 나노토포그래피는 반도체 웨이퍼를 경면 가공한 후의 상태에 있어서, 광 간섭법을 이용한 광학적 측정에 의해 얻어진다. 전술의 슬라이스 공정, 래핑 공정 및 양두 연삭 공정 등에 있어서의 가공 기인의 굴곡에 의해, 반도체 웨이퍼의 나노토포그래피가 악화될 수 있다고 생각되고 있다.
여기에서, 도 1을 이용하여, 종래 기술에 따르는 일반적인 반도체 웨이퍼의 래핑 방법을 설명한다. 도 1에 개략적으로 나타내는 바와 같이, 반도체 웨이퍼(W)는, 캐리어 플레이트(20)의 유지 구멍(20a)에 장전된다. 캐리어 플레이트(20)는, 서로 대향 배치되고, 또한, 서로 반대 방향으로 회전하는 상정반(10A) 및 하정반(10B)의 사이에 설치된다. 도면의 간략화를 위해, 기어 형상에 대해서는 도시하지 않지만, 캐리어 플레이트의 외주 기어(20b)는, 선 기어(11)와, 인터널 기어(12)에 맞물려진다. 이 기어끼리의 맞물림에 의해, 하정반(10B)의 회전에 수반하여 캐리어 플레이트(20)는 선 기어(11)를 중심으로 공전함과 함께, 캐리어 플레이트(20) 자신이 자전하여, 유성 회전한다. 그리고, 지립을 포함하는 액(도시하지 않음)이 공급되면서, 상정반(10A) 및 하정반(10B)에 의해 반도체 웨이퍼(W)가 가압되고, 반도체 웨이퍼(W)의 표리면이 래핑된다. 또한, 소정 시간 래핑을 행한 후, 혹은, 반도체 웨이퍼의 두께를 측정하는 등 하여, 목표 래핑 가공 여유분이 얻어진 것을 확인한 후, 래핑을 완료하는 것이 통상이다.
예를 들면, 특허문헌 1에는, 미리 설정된 래핑 후의 반도체 웨이퍼의 두께와 대략 동일한 두께의 캐리어 플레이트를 준비하는 공정과, 상정반이 캐리어 플레이트에 맞닿은 것을 검출했을 때, 반도체 웨이퍼의 래핑을 종료하는 공정을 포함하는 반도체 웨이퍼의 래핑 방법이 기재되어 있다. 특허문헌 1에 기재된 래핑 방법에 의해, 래핑 후의 반도체 웨이퍼의 평탄도를 높일 수(즉, 보다 평탄화할 수) 있다.
일본공개특허공보 2001-260015호
그래서, 슬라이스, 래핑 및 연마를 거친 실리콘 웨이퍼 표면의 나노토포그래피를 맵핑한 나노토포그래피·맵의 평가에 있어서, 실리콘 웨이퍼의 주연부에 링 형상의 패턴이 관찰되는 것이, 본 발명자들에 의해 확인되었다(도 2(A) 참조). 또한, 도 2(A)에 나타내는 나노토포그래피·맵은, KLA 텐콜사 제조 Wafersight 3에 의해 취득한 것이다. 또한, 도 2(A)의 나노토포그래피·맵에 있어서, 담색부가 볼록부이고, 농색부가 오목부인 것을 의미한다. 도 2(A)의 예에서는, 웨이퍼 에지로부터 웨이퍼 중심을 향하여 약 20∼30㎜의 주연부에 있어서, 링 형상의 오목부 패턴이 형성되어 있는 것이 확인된다. 또한, 도 2(A)에 나타낸 나노토포그래피·맵에 대응하는 실리콘 웨이퍼의 지름 방향에 있어서의 개략 단면도를 도 2(B)에 나타낸다. 한편, 도 2(A)의 예와는 반대로, 동일한 범위의 주연부에 있어서, 링 형상의 볼록부 패턴이 형성된 나노토포그래피·맵이 관찰되는 경우가 있는 것도, 본 발명자들에 의해 확인되었다.
그래서, 본 발명자들은, 나노토포그래피·맵에 있어서 이러한 링 형상의 패턴이 형성되는 원인에 대해서 예의 검토했다. 그러자, 래핑 후의 반도체 웨이퍼의 형상 분포와, 래핑 후의 연마를 거친 나노토포그래피의 분포에 강한 상관 관계가 있는 것이 판명되어, 이 점에 주목했다. 그래서, 나노토포그래피의 분포로의 래핑에 의한 가공 영향에 대해서 검토했다. 또한, 본 명세서에 있어서의 반도체 웨이퍼의 형상 분포란, 도 2(B)에 나타내는 바와 같이, 기준면에 대한, 반도체 웨이퍼(실리콘 웨이퍼)의 지름 방향에 있어서의 반도체 웨이퍼의 두께 중심 위치의 높이 분포(도 2(B) 중의 파선)이다. 도 2(B)의 예의 경우, 반도체 웨이퍼는 전체적으로 위로 볼록 방향으로 휘어져 있기는 하지만, 지름 방향에 있어서의 반도체 웨이퍼의 두께는 일정하다. 그리고, 반도체 웨이퍼의 형상 분포에는, 반도체 웨이퍼의 양쪽의 에지측에 변곡점이 존재한다.
여기에서, 도 3, 도 4는, 도 1에 이미 서술한 래핑 방법에 있어서의 래핑 중에서의 정반, 캐리어 플레이트 및 반도체 웨이퍼의 배치를 설명하는 개략도이다. 도 3은, 반도체 웨이퍼(W)가 정반(상정반(10A) 및 하정반(10B))의 중심으로부터 가장 떨어졌을 때의 개략도이고, 도 4는, 반도체 웨이퍼(W)가, 정반(상정반(10A) 및 하정반(10B))의 중심에 가장 근접했을 때의 개략도이다. 또한, 도 3(A), 도 4(A)는, 상정반을 가상적으로 제외했을 때의 상면도에 상당한다. 그리고, 도 3(B)는 도 3(A)에 있어서의 Ⅰ-Ⅰ 단면도이며, 도 4(B)는 도 4(A)에 있어서의 Ⅱ-Ⅱ 단면도이다.
상정반(10A) 및 하정반(10B)은, 래핑 장치에 도입하는 당초는 평탄하다. 그러나, 반도체 웨이퍼의 래핑을 반복함에 따라, 상정반(10A) 및 하정반(10B)에 형상에 변형이 발생하는 것이, 본 발명자들에 의해 확인되었다. 변형 후의 상정반(10A) 및 하정반(10B)의 형상을, 도 3(B), 도 4(B)에 개략적으로 나타낸다. 상정반(10A)에서는, 지름 방향에 있어서, 선 기어(11)측 및 인터널 기어(12)측(도 1을 아울러 참조)의 사이의 중앙부가 오목 형상이 됨과 함께, 선 기어(11)측 및 인터널 기어(12)측의 양쪽에 국소적인 볼록부가 형성된다. 상정반(10A)과는 반대로, 하정반(10B)에서는, 지름 방향에 있어서, 선 기어(11)측 및 인터널 기어(12)측의 사이의 중앙부가 볼록 형상이 됨과 함께, 선 기어(11)측 및 인터널 기어(12)측의 양쪽에 오목부가 형성된다. 그리고, 상정반(10A) 및 하정반(10B)에 있어서의 요철은, 둘이서 대체로 끼워맞춤된다.
상정반(10A) 및 하정반(10B)은, 도 3(B), 도 4(B)에 개략적으로 나타낸 바와 같은 형상으로 변형한다. 그 때문에, 도 3(B)에 나타내는 바와 같이, 반도체 웨이퍼(W)가 정반의 중심으로부터 떨어져 있는 경우(즉, 인터널 기어측에 근접하는 경우), 정반의 인터널 기어(12)측에 비교적 강한 가압력(FS)이 가해지는 한편, 정반의 선 기어(11)측에서는 비교적 약한 가압력(FW)이 가해진다. 또한, 도 4(B)에 나타내는 바와 같이, 반도체 웨이퍼(W)가 정반의 중심에 근접하고 있는 경우(즉, 선 기어측에 근접하는 경우), 정반의 인터널 기어(12)측에 비교적 약한 가압력(FW)이 가해지는 한편, 정반의 선 기어(11)측에 비교적 강한 가압력(FS)이 가해진다.
래핑 시에는, 이와 같이 치우친 가압력이 반도체 웨이퍼에 가해진다. 그 때문에, 반도체 웨이퍼 표면에는 가공 영향의 굴곡이 잔존하고, 그 후의 연마 공정을 거쳐도, 굴곡을 충분하게 수정할 수 없다. 그 결과, 나노토포그래피·맵을 취득했을 때에 링 형상의 볼록부 패턴 또는 오목부 패턴이 관찰된다고 본 발명자들은 생각했다. 종래 기술에 있어서는, 래핑 공정 후에 행해지는 연마 공정에 의해, 래핑 시에 도입된 가공 영향의 굴곡은 충분하게 해소할 수 있다고 생각되고 있었다. 그러나, 나노토포그래피 품질이 주목받고 있는 최근에는, 나노토포그래피·맵 평가에 의해, 링 형상의 오목부 패턴 및 볼록부 패턴의 어느 것도 관찰되지 않을 것의 요구가 향후 예상된다.
그래서 본 발명은, 나노토포그래피·맵에 있어서의 링 형상의 패턴의 발생을 억제할 수 있는 반도체 웨이퍼의 래핑 방법을 제공하는 것을 목적으로 한다.
전술의 목적을 달성하기 위해 본 발명자들은 예의 검토했다. 그리고, 정반 형상에 기인하는 굴곡을 억제하기 위해, 래핑을 일단 정지하고, 반도체 웨이퍼의 정반으로의 대향면을 반전시키는 것을 본 발명자들은 착상했다. 그리고, 이러한 반전을 거친 반도체 웨이퍼라면, 연마 후의 나노토포그래피·맵에 있어서, 링 형상의 패턴의 발생을 억제할 수 있는 것을 인식하여, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 요지 구성은 이하와 같다.
(1) 서로 대향 배치된 상정반 및 하정반의 사이에서, 지립을 포함하는 액을 공급하면서, 반도체 웨이퍼가 장전된 캐리어 플레이트를 유성 회전시켜, 상기 반도체 웨이퍼의 표리면을 래핑하는 반도체 웨이퍼의 래핑 방법에 있어서,
상기 반도체 웨이퍼의 래핑을 개시하는 개시 공정과,
상기 반도체 웨이퍼의 래핑을 정지하는 정지 공정과,
당해 정지 공정 후, 상기 반도체 웨이퍼의, 상기 상정반 및 상기 하정반에 대한 대향면을 반전시키는 반전 공정과,
당해 반전 공정 후, 상기 대향면의 반전을 유지한 채로 상기 반도체 웨이퍼의 래핑을 재개하는 재개 공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 래핑 방법.
(2) 상기 반전 공정을, 목표 래핑 가공 여유분에 대하여 40％ 이상 60％ 이하의 래핑 가공 여유분이 얻어진 때에 행하는, 상기 (1)에 기재된 반도체 웨이퍼의 래핑 방법.
(3) 상기 반도체 웨이퍼는 실리콘 웨이퍼인, 상기 (1) 또는 (2)에 기재된 반도체 웨이퍼의 래핑 방법.
(4) 경면 연마된 반도체 웨이퍼로서,
나노토포그래피·맵 평가에 의해, 당해 반도체 웨이퍼의 표면에 링 형상의 오목부 패턴 및 볼록부 패턴의 어느 것도 관찰되지 않는 것을 특징으로 하는 반도체 웨이퍼.
여기에서, 본 명세서에 있어서의 「나노토포그래피·맵 평가」란, 경면 연마된 반도체 웨이퍼 표면을 광학 간섭식의 평탄도 측정 장치(KLA 텐콜사 제조: Wafersight 3)를 이용하여 반도체 웨이퍼 표면의 높이 분포(고저차)를 측정한 나노토포그래피·맵에 있어서, 링 형상의 오목부 패턴 또는 볼록부 패턴이 웨이퍼 주연부에 관찰되는지 아닌지를 판정하는 것이다. 구체적으로는, 경면 연마 처리 후의 반도체 웨이퍼의 높이 측정 결과를, 컷 오프·필터값을 20㎜로 하고, 더블 가우시안 필터로 필터링 처리하여 장파장 성분을 제거한 후, 나노토포그래피의 측정 결과를 농담색으로 도시화한 나노토포그래피·맵으로부터 링 형상의 패턴의 발생을 판정한다. 또한, 이 나노토포그래피·맵에 있어서, 진한 색이 될수록 고도가 낮고, 가장 진한 부분은 중심 고도로부터 －20㎚에 상당하고, 옅은 색이 될수록 고도는 높고, 가장 옅은 부분은 중심 고도로부터 ＋20㎚에 상당한다. 따라서, 최저 고도에서 최고 고도까지의 고저차는 40㎚가 된다. 또한, 나노토포그래피·맵의 취득에 있어서, 반도체 웨이퍼의 표리면을 연직면으로 하면서, 반도체 웨이퍼의 외연의 임의의 3점을 고정하여 반도체 웨이퍼 표면을 측정한다. 따라서, 나노토포그래피·맵은 비흡착 상태에서의 반도체 웨이퍼 표면의 고저차를 나타낸다. 특히, 나노토포그래피·맵의 크로스 섹션에 있어서, 반도체 웨이퍼의 면 내 중앙부의 평균 높이와, 상기 면 내 중앙부를 둘러싸는 상기 반도체 웨이퍼의 면 내 주연부의 평균 높이의 차분이 1㎚ 이내라면, 링 패턴은 관찰되지 않는다.
(5) 상기 반도체 웨이퍼의 직경은 300㎜ 이상인, 상기 (4)에 기재된 반도체 웨이퍼.
(6) 상기 반도체 웨이퍼는, 실리콘 웨이퍼인, 상기 (4) 또는 (5)에 기재된 반도체 웨이퍼.
본 발명에 의하면, 나노토포그래피·맵에 있어서의 링 형상의 패턴의 발생을 억제할 수 있는 반도체 웨이퍼의 래핑 방법을 제공할 수 있다.
도 1은 종래 기술에 있어서의 반도체 웨이퍼의 래핑 방법을 설명하는 개략도이다.
도 2(A)는, 본 발명자들에 의해 관찰된 실리콘 웨이퍼의 나노토포그래피·맵의 일 예를 나타내는 도면이고, 도 2(B)는, 도 2(A)에 나타낸 나노토포그래피·맵에 대응하는 실리콘 웨이퍼의 지름 방향에 있어서의 개략 단면도이다.
도 3은 본 발명자들의 검토에 의한, 반도체 웨이퍼를 래핑할 때의, 정반, 캐리어 플레이트 및 반도체 웨이퍼의 배치를 나타내는 개략도이고, 도 3(A)는 상면도이고, 도 3(B)는 그의 Ⅰ-Ⅰ 단면도이다.
도 4는 본 발명자들의 검토에 의한, 반도체 웨이퍼를 래핑할 때의, 정반, 캐리어 플레이트 및 반도체 웨이퍼의 배치를 나타내는 개략도이고, 도 4(A)는 상면도이고, 도 4(B)는 그의 Ⅱ-Ⅱ 단면도이다.
도 5는 본 발명의 일 실시 형태에 따르는 반도체 웨이퍼의 래핑 방법을 설명하기 위한 플로우 차트이다.
도 6은 실시예에 있어서의, 종래예 1, 발명예 1, 2의 웨이퍼 형상 분포 및 나노토포그래피 분포를 나타내는 그래프 및 나노토포그래피·맵이다.
도 7은 실시예에 있어서의, 발명예 3∼5의 웨이퍼 형상 분포 및 나노토포그래피 분포를 나타내는 그래프 그리고 나노토포그래피·맵이다.
(발명을 실시하기 위한 형태)
이하, 도면을 참조하면서 본 발명의 일 실시 형태에 따르는 반도체 웨이퍼의 래핑 방법을 설명한다. 또한, 도면 중의 각 구성의 종횡비는, 설명의 편의상 과장하여 도시하고 있어, 실제와는 상이하다.
(반도체 웨이퍼의 래핑 방법)
본 발명의 일 실시 형태에 따르는 반도체 웨이퍼의 래핑 방법에서는, 도 1을 이용하여 개략적으로 나타내는 바와 같이, 서로 대향 배치된 상정반(10A) 및 하정반(10B)의 사이에서, 지립을 포함하는 액(도시하지 않음)을 공급하면서, 반도체 웨이퍼(W)가 장전된 캐리어 플레이트(20)를 유성 회전시켜, 반도체 웨이퍼(W)의 표리면을 래핑한다. 그리고, 도 5에 나타내는 바와 같이, 본 실시 형태에 따르는 반도체 웨이퍼의 래핑 방법은, 반도체 웨이퍼(W)의 래핑을 개시하는 개시 공정(도 5(A))과, 반도체 웨이퍼(W)의 래핑을 정지하는 정지 공정(도 5(B))과, 정지 공정 후, 반도체 웨이퍼(W)의, 상정반(10A) 및 하정반(10B)에 대한 대향면을 반전시키는 반전 공정(도 5(C))과, 당해 반전 공정 후, 대향면의 반전을 유지한 채로 반도체 웨이퍼(W)의 래핑을 재개하는 재개 공정(도 5(D))을 포함한다. 이렇게 함으로써, 나노토포그래피·맵에 있어서의 링 형상의 패턴의 발생을 억제할 수 있다. 또한, 도 5에서는 상기 각 공정에 있어서의 상정반(10A), 하정반(10B) 및 반도체 웨이퍼(W)만을 도시하고 있다. 이하, 각 공정의 상세를 순차 설명한다.
우선, 반도체 웨이퍼(W)의 래핑을 개시하는 개시 공정(도 5(A))을 행한다. 이 개시 공정은, 종래 기술과 동일하게, 도 1에 개략적으로 나타내는 바와 같이, 반도체 웨이퍼(W)를, 캐리어 플레이트(20)의 유지 구멍(20a)에 장전한다. 그리고, 반도체 웨이퍼(W)가 장전된 캐리어 플레이트(20)를, 서로 대향 배치된 상정반(10A) 및 하정반(10B)의 사이에 설치한다. 상정반(10A) 및 하정반(10B)은, 서로 반대 방향으로 회전하고, 캐리어 플레이트의 외주 기어(20b)가, 선 기어(11)와, 인터널 기어(12)에 맞물려짐으로써, 캐리어 플레이트(20)의 중심을 중심축으로 하여 캐리어 플레이트(20)가 회전하면서(이하, 「자전」이라고 함), 상정반(10A) 및 하정반(10B)의 중심을 중심축으로 하여, 선 기어(11)의 주위를 캐리어 플레이트(20)는 회전한다(이하, 「공전」이라고 함). 이러한 캐리어 플레이트(20)의 자전 또한 회전하는 운동은, 유성 회전이라고 불리운다. 본 공정에서는, 캐리어 플레이트(20) 자신을 유성 회전시키면서, 지립을 포함하는 액(도시하지 않음)을 공급하고, 상정반(10A) 및 하정반(10B)에 의해 반도체 웨이퍼(W)를 가압함으로써, 반도체 웨이퍼(W)의 표리면의 래핑을 개시한다. 또한, 래핑 개시 후의 래핑 시간에 따라서, 래핑에 의한 가공 여유분이 증대한다.
다음으로, 반도체 웨이퍼(W)의 래핑을 정지하는 정지 공정(도 5(B))을 행한다. 예를 들면, 종래 기술의 래핑 방법에 있어서 래핑을 종료하는 것과 동일하게, 지립을 포함하는 액의 공급을 정지하면서, 상정반(10A) 및 하정반(10B)의 회전을 정지시키면 좋다. 또한, 앞의 개시 공정(도 5(A))에서, 본 공정(도 5(B))에 있어서 래핑을 정지할 때까지의 시간은 임의로서, 본 실시 형태에 의한 정지 공정, 반전 공정 및 재개 공정을 순차 행하면, 본 발명에 의한 효과를 얻을 수 있다.
본 실시 형태에서는, 반전 공정을, 목표 래핑 가공 여유분에 대하여 40％ 이상 60％ 이하의 래핑 가공 여유분이 얻어진 때에 행하는 것이 바람직하다. 또한, 여기에서 말하는 목표 래핑 가공 여유분이란, 본 실시 형태에 의한 래핑 방법에 의한 가공 여유분의 전체에 상당한다. 여기에서, 개시 공정 후의 정지 공정을, 목표 래핑 가공 여유분에 대하여 40％ 이상 60％ 이하의 래핑 가공 여유분을 얻은 단계에서 행하는 것이 바람직하고, 목표 래핑 가공 여유분에 대하여 45％ 이상 55％ 이하의 래핑 가공 여유분을 얻은 단계에서 행하는 것이 보다 바람직하다. 이렇게 함으로써, 정지 공정 직후의 반전 공정을 소망하는 래핑 가공 여유분이 얻어진 때에 행할 수 있다. 또한, 목표 래핑 가공 여유분을 시간 관리에 의해 설정하는 경우는, 총 래핑 시간의 40％ 이상 60％ 이하 경과 후에 정지 공정을 행하면 좋고, 총 래핑 시간의 45％ 이상 55％ 이하 경과 후에 정지 공정을 행해도 좋다. 이렇게 함으로써, 도 3, 4를 이용하여 앞서 서술한 바와 같이, 상정반(10A) 및 하정반(10B)의 형상과, 캐리어 플레이트(20)에 장전된 반도체 웨이퍼(W)의 유성 회전에 기인하는 가공 영향을, 보다 확실하게 억제할 수 있다. 그 결과, 래핑 후, 연마를 행하기 전의 상태에 있어서, 반도체 웨이퍼(W)의, 지름 방향에서의 웨이퍼 형상의 PV(Peak to Valley)값을 0.51㎛ 이하로 할 수 있고, 나아가서는, PV값을 0.26㎛ 이하로 할 수도 있다. 또한, 지름 방향에서의 웨이퍼 형상의 PV값이란, 반도체 웨이퍼(W)의 형상 분포를, 직경 방향의 일단에서 타단까지를 스캔했을 때의 최댓값(Peak)과 최솟값(Valley)의 차를 의미한다.
반도체 웨이퍼(W)의 래핑을 정지한 후, 반도체 웨이퍼(W)의, 상정반(10A) 및 하정반(10B)에 대한 대향면(면 (Wa, Wb))을 반전시키는 반전 공정(도 5(C))을 행하는 것은 앞서 서술한 바와 같다. 이 반전 공정에 대해서, 도 5(A)∼(C)를 이용하여, 보다 구체적으로 설명한다. 도 5(A), (B)에 나타내는 바와 같이, 래핑을 개시하고 나서 정지할 때까지는, 반도체 웨이퍼(W) 상정반(10A)에 대한 대향면은 면(Wa)이고, 반도체 웨이퍼(W)의 하정반(10B)에 대한 대향면은 면(Wb)이다. 본 공정에서는, 이 면(Wa) 및 면(Wb)을, 상정반(10A) 및 하정반(10B)에 대하여 각각 반전시킨다. 즉, 본 공정에 의해, 반도체 웨이퍼(W) 상정반(10A)에 대한 대향면을 면(Wb)으로 하고, 반도체 웨이퍼(W)의 하정반(10B)에 대한 대향면을 면(Wa)으로 한다.
본 반전 공정에 있어서, 반도체 웨이퍼(W)의 대향면의 반전 수법은 임의이다. 예를 들면 캐리어 플레이트(20)에 장전된 반도체 웨이퍼(W)를, 흡착 패드 또는 진공 패드 등의 공지의 유지 수단에 의해 들어 올리고, 대향면을 상기와 같이 반전시켜, 재차 캐리어 플레이트(20)에 반도체 웨이퍼(W)를 장전하면 좋다.
마지막으로, 대향면의 반전을 유지한 채로 반도체 웨이퍼(W)의 래핑을 재개하는 재개 공정(도 5(D))을 행한다. 래핑의 재개에 있어서는, 개시 공정과 동일하게 래핑을 행하면 좋다. 그리고, 본 공정에 의한 재개 후의 래핑 가공 여유분과, 개시 공정에서 정지 공정까지에서 이미 얻어진 래핑 가공 여유분의 합계가 목표 래핑 가공 여유분에 이른 후, 래핑을 종료하면 좋다. 또한, 래핑에 의한 목표 래핑 가공 여유분을 시간 관리한다면, 래핑을 재개하고 나서, 총 래핑 시간에 대한 나머지 시간 경과 후에 래핑을 종료하면 좋다.
이상 설명한 바와 같이, 이와 같이 하여 얻어진 반도체 웨이퍼(W)는, 상정반(10A) 및 하정반(10B)의 형상에 기인하는 치우친 가압력의 영향이 억제되어 있다. 그 때문에, 래핑에 의한 반도체 웨이퍼 표면으로의 가공 영향을 억제할 수 있다. 그리고, 본 실시 형태에 따르는 래핑을 거친 반도체 웨이퍼에 연마 공정을 실시하면, 나노토포그래피·맵을 취득했을 때의, 링 형상의 패턴의 발생을 억제할 수 있다.
또한, 나노토포그래피는, KLA 텐콜사, 레이텍스사, ADE사 등에 의해 시판의 측정 장치를 이용하여, SEMI 규격 M43 및 M78에 따라 측정할 수 있다. 또한, 나노토포그래피를 측정함에 있어서, 래핑 후에 행하는 연마 공정의 연마 조건은 일반적인 조건으로 할 수 있다. 또한, 나노토포그래피를 측정함에 있어서, 래핑과 연마의 사이에, 반도체 웨이퍼 표면의 세정 및 에칭의 어느 한쪽 또는 양쪽을 행해도 좋고, 다른 임의의 공정을 행해도 좋다. 또한, 본 실시 형태에 있어서, 개시 공정 후, 정지 공정, 반전 공정, 재개 공정을 이 순서로 복수회 행하고, 그 후, 래핑을 종료해도 좋다. 그 경우, 목표 래핑 가공 여유분에 대하여 래핑의 정지 타이밍을 적절히 설정하면 좋다.
이하, 본 실시 형태에 있어서의 구체적 실시 형태에 대해서 설명하지만, 본 발명은 하기에 구체예에 하등 한정되지 않는다.
본 실시 형태에 의한 래핑 방법이 적용 가능한 반도체 웨이퍼(W)는 임의이고, 실리콘 또는 GaAs 등의 화합물 반도체 등의, 단결정 잉곳을 와이어 소에 의해 슬라이스하여 얻은 박원판 형상의 웨이퍼에 대하여 적용 가능하다. 반도체 웨이퍼(W)로서, 우수한 나노토포그래피가 요구되는 실리콘 웨이퍼에 본 실시 형태의 래핑 방법을 적용하는 것이 바람직하다.
반도체 웨이퍼(W)의 사이즈는 하등 제한되지 않지만, 대구경의 웨이퍼에 본 실시 형태의 래핑 방법을 적용하는 것이 바람직하다. 예를 들면, 직경 300㎜ 이상의 실리콘 웨이퍼에 적용하는 것이 바람직하고, 직경 450㎜ 이상의 실리콘 웨이퍼에 적용하는 것이 바람직하다. 이러한 대구경의 실리콘 웨이퍼라도, 본 실시 형태의 래핑 방법을 적용함으로써, 연마 후의 나노토포그래피·맵에 있어서, 링 형상의 패턴의 발생을 억제할 수 있다.
또한, 상정반(10A), 하정반(10B), 캐리어 플레이트(20)는 래핑에 이용하는 일반적인 것을 이용할 수 있다. 래핑에 이용하는 지립을 포함하는 액으로서는, 알루미나·지르코늄 등의 소입경의 유리 지립과 계면 활성제를 포함하는 물 등의 액체를 혼합한 수용성의 액 등을 이용할 수 있다.
또한, 도 1∼4에서는, 캐리어 플레이트를 5매 이용한 예를 나타냈지만, 캐리어 플레이트의 매수는 하등 제한되지 않는다. 또한, 도 1∼4에서는, 1매의 캐리어 플레이트에 1매의 반도체 웨이퍼(W)가 장전되어 있지만, 1매의 캐리어 플레이트에 복수매의 반도체 웨이퍼(W)가 장전되어 있어도 좋다.
또한, 도시하지 않는 모터 등의 구동 장치나, 제어 장치를 이용하는 것이 가능한 것은 물론이다.
(반도체 웨이퍼)
본 발명에 따르는 반도체 웨이퍼는, 경면 연마된 반도체 웨이퍼로서, 나노토포그래피·맵 평가에 의해, 당해 반도체 웨이퍼의 표면에 링 형상의 오목부 패턴 및 볼록부 패턴의 어느 것도 관찰되지 않는다. 본 발명에 따르는 반도체 웨이퍼는, 전술의 래핑 방법의 실시 형태를 적용하고, 또한, 통상의 방법에 따르는 경면 연마를 거쳐 제작할 수 있다. 종래 기술에 따르는 반도체 웨이퍼에서는, 경면 연마 후에 나노토포그래피·맵 평가를 행하면, 반도체 웨이퍼의 표면에 링 형상의 오목부 패턴 또는 볼록부 패턴이 관찰된다. 그러나, 상기 실시 형태에 따르는 래핑 방법을 이용함으로써, 나노토포그래피·맵 평가에 의해 링 형상의 패턴이 관찰되지 않는 반도체 웨이퍼를 제작하는 것이 가능해졌다.
또한, 경면 연마된 반도체 웨이퍼의 나노토포그래피·맵의 크로스 섹션에 있어서, 반도체 웨이퍼의 면 내 중앙부의 평균 높이와, 면 내 중앙부를 둘러싸는 상기 반도체 웨이퍼의 면 내 주연부의 평균 높이의 차분이 1㎚ 이내인 것이 바람직하고, 이 경우, 링 패턴은 확실하게 관찰되지 않는다. 예시를 위해, 보다 구체적으로 면 내 중앙부 및 면 내 주연부의 범위에 대해서 설명하면, 반도체 웨이퍼의 직경이 450㎜(반경 225㎜)인 경우는, 반도체 웨이퍼의 중심으로부터 160㎜ 이내의 영역을 면 내 중앙부로 할 수 있고, 반도체 웨이퍼의 중심으로부터 160∼200㎜의 영역을 반도체 웨이퍼의 면 내 주연부로 할 수 있다.
또한, 반도체 웨이퍼의 직경은 300㎜ 이상인 것이 바람직하고, 직경 450㎜ 이상인 것이 바람직하다. 또한, 반도체 웨이퍼는, 실리콘 웨이퍼인 것이 바람직하다. 대구경의 실리콘 웨이퍼라도, 상기 실시 형태에 따르는 래핑 방법을 이용함으로써, 나노토포그래피·맵 평가에 의해 링 형상의 패턴이 관찰되지 않는 실리콘 웨이퍼를 실현할 수 있다.
실시예
다음으로, 본 발명의 효과를 더욱 명확하게 하기 위해, 이하의 실시예를 들지만, 본 발명은 이하의 실시예에 하등 제한되는 것은 아니다.
(발명예 1)
전술의 도 1의 구성 및 도 5에 나타낸 플로우 차트에 따라, 직경 450㎜의 실리콘 웨이퍼의 래핑을 행했다. 즉, 단결정 실리콘 잉곳을 슬라이스하여 얻어진 직경 450㎜의 실리콘 웨이퍼를 캐리어 플레이트에 장전하고, 래핑 장치의 상정반 및 하정반 사이에 설치했다. 또한, 목표 래핑 가공 여유분이 얻어질 때까지의 총 래핑 시간을 미리 확인했다.
우선, 실리콘 웨이퍼로의 래핑을 개시하고, 총 래핑 시간의 35％가 경과한 후에 래핑을 정지했다. 래핑 정지 후, 흡착 패드를 이용하여, 실리콘 웨이퍼를 캐리어 플레이트로부터 떼어내고, 실리콘 웨이퍼 상정반 및 하정반과의 대향면을 반전시켜, 실리콘 웨이퍼를 캐리어 플레이트에 장전했다. 즉, 이 반전 공정을, 목표 래핑 가공 여유분에 대하여 35％의 래핑 가공 여유분이 얻어진 때에 행했다. 이어서, 래핑을 재개하고, 총 래핑 시간의 나머지 시간(즉, 총 래핑 시간의 65％) 경과 후에 래핑을 종료했다.
(발명예 2∼5)
래핑 개시에서 래핑 정지할 때까지의 래핑 시간을, 총 래핑 시간의 40％, 50％, 60％, 65％로 각각 바꾼 이외에는, 발명예 1과 동일하게 하고, 직경 450㎜의 실리콘 웨이퍼의 래핑을 행했다. 즉, 발명예 2∼5에서는, 목표 래핑 가공 여유분에 대하여, 각각 40％, 50％, 60％, 65％의 래핑 가공 여유분이 얻어진 때에 반전 공정을 행했다.
(종래예 1)
래핑을 정지하지 않고, 총 래핑 시간 경과 후에 래핑 경과 후에 래핑을 종료한 이외에는, 발명예 1과 동일하게 하여, 직경 450㎜의 실리콘 웨이퍼의 래핑을 행했다. 즉, 종래예 1에서는, 실리콘 웨이퍼의 반전 및 래핑의 재개를 행하지 않는다.
<평가 1: 형상 평가>
발명예 1∼5 및 종래예 1에 의한 래핑 후의 실리콘 웨이퍼의 각각에, 알칼리 에칭(이하, 「알칼리 ET」라고 약기함)을 동일 조건으로 행했다. 그 후, 정전 용량식 형상 측정기(코베르코 과연사 제조; SBW-451/R)를 이용하여, 실리콘 웨이퍼의 지름 방향(나노토포그래피·맵 중에 나타내는 화살표 방향으로서, 슬라이스 절단의 굴곡 영향을 받지 않도록, 와이어 주행 방향의 크로스 섹션에 상당)에서의 형상 분포의 그래프를 측정했다. 결과를 도 6, 7에 나타낸다. 또한, 각각의 형상 분포의 PV값을 표 1에 나타낸다. 도 6, 7 중의 그래프에 있어서, 횡축은 웨이퍼 중심으로부터의 거리를 의미하고, 높이는 상댓값(A.U.)이다. 또한, 알칼리 ET는 래핑 후의 실리콘 웨이퍼의 세정을 주목적으로 하는 것으로서, 정전 용량식 형상 측정기에 의해 측정되는 실리콘 웨이퍼의 형상 분포의 PV값에 영향을 주지 않는다. 또한, 래핑 후의 웨이퍼면은, 표면에 마이크로 크랙 등의 가공 대미지가 도입된 이지면(梨地面)이고, 알칼리 ET에 의해, 피트가 현재화된 면이 된다.
<평가 2: 나노토포그래피 평가>
발명예 1∼5 및 종래예 1에 의한 래핑 후의 실리콘 웨이퍼의 각각에, 상기 평가 1에 있어서 행한 알칼리 ET를 동일 조건으로 행한 후, 추가로, 동일 조건으로 양면 연마를 실시하여, 경면 가공했다. 경면 가공 후의 실리콘 웨이퍼를, 나노토포그래피 측정 장치(KLA 텐콜사 제조; WaferSight 3)를 이용하여 측정하고, 웨이퍼 표면의 나노토포그래피·맵을 얻었다. 또한, 지름 방향(나노토포그래피·맵 중에 나타내는 화살표 방향으로서, 슬라이스 절단의 굴곡 영향을 받지 않도록, 와이어 주행 방향의 크로스 섹션에 상당)의 나노토포그래피의 분포도 아울러 측정했다. 결과를 도 6, 7에 나타낸다. 도 6, 7 중의 그래프에 있어서, 횡축은 웨이퍼 중심으로부터의 거리를 의미한다. 또한, 지름 방향에 있어서의 나노토포그래피(NT)의 고저차(면 내 중앙부의 평균 높이와, 면 내 주연부의 평균 높이의 차)를 표 1에 나타낸다. 또한, 여기에서 말하는 면 내 중앙부란, 실리콘 웨이퍼의 중심으로부터 160㎜ 이내의 영역이고, 면 내 주연부란, 실리콘 웨이퍼의 중심으로부터 160∼200㎜의 영역이다.
Figure 112018121103911-pct00001
도 6, 7로부터, 종래예 1에 비해, 발명예 1∼5에서는, 나노토포그래피·맵에 있어서의 링 형상의 패턴의 발생을 억제할 수 있는 것이 확인된다. 특히, 발명예 2∼4에서는, 나노토포그래피·맵 평가에 의한 링 형상의 패턴은 전혀 관찰되지 않았다. 또한, 알칼리 ET 후의 형상 분포의 PV값을 0.3㎛ 이하(구체적으로는 0.26㎛ 이하)로 하면, 나노토포그래피·맵에 있어서의 링 형상의 패턴의 발생을 보다 확실하게 억제할 수 있는 것이 확인되었다. 또한, 나노토포그래피·맵에 있어서의 링 형상의 패턴이 확실하게 관찰되지 않는 것은, 연마 후 크로스 섹션에 있어서의 NT의 고저차가 1㎚ 이하(구체적으로는 0.80㎚ 이하)인 경우라고 할 수도 있다.
(산업상 이용가능성)
본 발명에 의하면, 나노토포그래피·맵에 있어서의 링 형상의 패턴의 발생을 억제할 수 있는 반도체 웨이퍼의 래핑 방법을 제공할 수 있어, 반도체 산업에 있어서 유용하다.
10A : 상정반
10B : 하정반
11 : 선 기어
12 : 인터널 기어
20 : 캐리어 플레이트
W : 반도체 웨이퍼

Claims (6)

  1. 서로 대향 배치되며, 반도체 웨이퍼 지름보다도 지름이 큰 상정반 및 하정반의 사이에서, 지립(砥粒)을 포함하는 액을 공급하면서, 복수의 상기 반도체 웨이퍼가 장전된 유지 구멍을 갖는 캐리어 플레이트를 유성 회전시켜, 상기 반도체 웨이퍼의 표리면을, 연마포를 개재하지 않고 상기 상정반 및 하정반에 의해 래핑하며, 하나의 캐리어 플레이트에 대하여 하나의 웨이퍼만이 장전되도록 구성되며, 상기 유지 구멍의 중심은 상기 캐리어 플레이트의 중심과 일치하지 않는 반도체 웨이퍼의 래핑 방법에 있어서,
    상기 반도체 웨이퍼의 래핑을 개시하는 개시 공정과,
    상기 반도체 웨이퍼의 래핑을 정지하는 정지 공정과,
    당해 정지 공정 후, 상기 반도체 웨이퍼의, 상기 상정반 및 상기 하정반에 대한 대향면을 반전시키는 반전 공정과,
    당해 반전 공정 후, 상기 대향면의 반전을 유지한 채로 상기 반도체 웨이퍼의 래핑을 재개하는 재개 공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 래핑 방법.
  2. 제1항에 있어서,
    상기 반전 공정을, 목표 래핑 가공 여유분에 대하여 40％ 이상 60％ 이하의 래핑 가공 여유분이 얻어진 때에 행하는, 반도체 웨이퍼의 래핑 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼는 실리콘 웨이퍼인, 반도체 웨이퍼의 래핑 방법.
  4. 삭제
  5. 삭제
  6. 삭제
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