WO2018042761A1 - 半導体ウェーハのラッピング方法および半導体ウェーハ - Google Patents

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Definitions

  • a semiconductor wafer is generally a slicing process in which a single crystal ingot is sliced with a wire saw to form a thin disk-shaped wafer, and a lapping process for flattening the front and back surfaces of the sliced wafer to a predetermined thickness, It is obtained by sequentially performing a polishing process that eliminates irregularities on the wafer surface after lapping and provides a mirror finish with high flatness.
  • a double-head grinding process which is mechanical grinding, may be performed instead of the lapping process or in combination with the lapping process.
  • the upper surface plate 10A and the lower surface plate 10B are initially flat when introduced into the wrapping apparatus. However, the present inventors have confirmed that the shape of the upper surface plate 10A and the lower surface plate 10B is deformed as the semiconductor wafer lapping is repeated.
  • the shapes of the upper surface plate 10A and the lower surface plate 10B after deformation are schematically shown in FIGS. 3 (B) and 4 (B).
  • a central portion between the sun gear 11 side and the internal gear 12 side (see also FIG. 1) has a concave shape and is locally present on both the sun gear 11 side and the internal gear 12 side. A convex portion is formed.
  • the central portion between the sun gear 11 side and the internal gear 12 side has a convex shape and is recessed on both the sun gear 11 side and the internal gear 12 side. Is formed. And the unevenness
  • the upper surface plate 10A and the lower surface plate 10B are deformed into shapes as schematically shown in FIGS. 3 (B) and 4 (B). Therefore, as shown in FIG. 3B, when the semiconductor wafer W is away from the center of the surface plate (that is, when approaching the internal gear side), a relatively strong pressure F is applied to the internal gear 12 side of the surface plate. While S is applied, a relatively weak pressure FW is applied on the sun gear 11 side of the surface plate. As shown in FIG. 4B, when the semiconductor wafer W is approaching the center of the surface plate (that is, when approaching the sun gear side), a relatively weak pressure F W is applied to the internal gear 12 side of the surface plate. On the other hand, a relatively strong pressure F S is applied to the sun gear 11 side of the surface plate.
  • an object of the present invention is to provide a semiconductor wafer wrapping method capable of suppressing the generation of a ring-shaped pattern in a nanotopography map.
  • the present inventors diligently studied to achieve the above object.
  • the present inventors In order to suppress the undulation caused by the surface plate shape, the present inventors have conceived that lapping is temporarily stopped and the surface facing the surface plate of the semiconductor wafer is reversed. Then, it has been found that a semiconductor wafer having undergone such inversion can suppress the occurrence of a ring-shaped pattern in the polished nanotopography map, and the present invention has been completed.
  • the gist of the present invention is as follows. (1) Lapping the front and back surfaces of the semiconductor wafer by rotating the carrier plate loaded with the semiconductor wafer planetarily while supplying the liquid containing abrasive grains between the upper surface plate and the lower surface plate that are arranged opposite to each other.
  • a starting step of starting lapping of the semiconductor wafer A stopping step of stopping lapping of the semiconductor wafer; After the stopping step, a reversing step of reversing the facing surface of the semiconductor wafer to the upper surface plate and the lower surface plate, And a resuming step of resuming lapping of the semiconductor wafer while maintaining reversal of the facing surface after the reversing step.
  • 2 is a schematic diagram showing the arrangement of a surface plate, a carrier plate, and a semiconductor wafer when lapping a semiconductor wafer, and (A) is a top view, and (B) is II-II. It is sectional drawing.
  • 4 is a flowchart for explaining a semiconductor wafer lapping method according to an embodiment of the present invention
  • 2 is a graph and a nanotopography map showing the wafer shape distribution and nanotopography distribution of Conventional Example 1 and Invention Examples 1 and 2 in Examples.
  • 6 is a graph showing a wafer shape distribution and a nanotopography distribution of Invention Examples 3 to 5 and a nanotopography map in Examples.
  • the semiconductor wafer lapping method includes a start process (FIG. 5A) for starting the lapping of the semiconductor wafer W and a stop process for stopping the lapping of the semiconductor wafer W. (FIG. 5A) for starting the lapping of the semiconductor wafer W and a stop process for stopping the lapping of the semiconductor wafer W. (FIG. 5A) for starting the lapping of the semiconductor wafer W and a stop process for stopping the lapping of the semiconductor wafer W. (FIG. 5A) for starting the lapping of the semiconductor wafer W and a stop process for stopping the lapping of the semiconductor wafer W. (FIG. 5A) for starting the lapping of the semiconductor wafer W and a stop process for stopping the lapping of the semiconductor wafer W. (FIG. 5A) for starting the lapping of the semiconductor wafer W and a stop process for stopping the lapping of the semiconductor wafer W. (FIG. 5A) for starting the lapping of the semiconductor wafer W and a stop process for stopping the lapping of the semiconductor wa
  • FIG. 5 (B) shows the stopping process, after the reversing process (FIG. 5 (C)) for reversing the facing surface of the semiconductor wafer W to the upper surface plate 10A and the lower surface plate 10B, A resuming step (FIG. 5D) for resuming lapping of the semiconductor wafer W while maintaining inversion of the facing surface.
  • FIG. 5 only the upper surface plate 10A, the lower surface plate 10B, and the semiconductor wafer W in each of the above steps are illustrated. Hereinafter, the details of each process will be described sequentially.
  • a start process for starting lapping of the semiconductor wafer W is performed.
  • the semiconductor wafer W is loaded into the holding hole 20a of the carrier plate 20 as schematically shown in FIG.
  • the carrier plate 20 loaded with the semiconductor wafer W is placed between the upper surface plate 10A and the lower surface plate 10B that are arranged to face each other.
  • the upper surface plate 10A and the lower surface plate 10B rotate in directions opposite to each other, and the outer peripheral gear 20b of the carrier plate meshes with the sun gear 11 and the internal gear 12, so that the center of the carrier plate 20 is the center axis.
  • the carrier plate 20 While the plate 20 is rotating (hereinafter referred to as “spinning”), the carrier plate 20 rotates around the sun gear 11 around the centers of the upper surface plate 10A and the lower surface plate 10B (hereinafter referred to as “revolution”). ). Such rotation and rotation of the carrier plate 20 is called planetary rotation.
  • the carrier plate 20 itself is rotated on a planetary basis, a liquid (not shown) containing abrasive grains is supplied, and the semiconductor wafer W is pressurized by the upper surface plate 10A and the lower surface plate 10B. Start lapping the front and back. Note that the allowance for lapping increases according to the lapping time after the start of lapping.
  • a stop process for stopping lapping of the semiconductor wafer W is performed.
  • the rotation of the upper surface plate 10 ⁇ / b> A and the lower surface plate 10 ⁇ / b> B may be stopped while stopping the supply of the liquid containing the abrasive grains in the same manner as ending the lapping in the conventional lapping method.
  • the time from the previous start process (FIG. 5A) to the stop of lapping in this process (FIG. 5B) is arbitrary, and the stop process, inversion process, and restart process according to the present embodiment are performed. If it carries out sequentially, the effect by this invention can be acquired.
  • the reversing step when a lapping allowance of 40% or more and 60% or less with respect to the target lapping allowance is obtained.
  • the target lapping allowance referred to here corresponds to the entire allowance for the lapping method according to the present embodiment.
  • the stop process after the start process is preferably performed at a stage where a lapping allowance of 40% or more and 60% or less with respect to the target lapping allowance is obtained, and 45% or more and 55% with respect to the target lapping allowance. It is more preferable to carry out at the stage where the following lapping allowance is obtained. By doing so, the reversing step immediately after the stopping step can be performed when a desired lapping allowance is obtained.
  • the reversing step (FIG. 5C) of reversing the facing surfaces (surfaces Wa and Wb) of the semiconductor wafer W with respect to the upper surface plate 10A and the lower surface plate 10B is performed. It is as follows. This inversion process will be described more specifically with reference to FIGS. 5 (A) to (C).
  • the surface facing the upper surface plate 10 ⁇ / b> A of the semiconductor wafer W is a surface Wa from the start to the stop of lapping, and the surface Wa is opposed to the lower surface plate 10 ⁇ / b> B of the semiconductor wafer W.
  • the facing surface is a surface Wb.
  • the surface Wa and the surface Wb are inverted with respect to the upper surface plate 10A and the lower surface plate 10B, respectively. That is, in this process, the surface facing the upper surface plate 10A of the semiconductor wafer W is defined as a surface Wb, and the surface facing the lower surface plate 10B of the semiconductor wafer W is defined as a surface Wa.
  • the reversal method of the facing surface of the semiconductor wafer W is arbitrary.
  • the semiconductor wafer W loaded on the carrier plate 20 may be lifted by a known holding means such as a suction pad or a vacuum pad, the opposite surface is inverted as described above, and the semiconductor wafer W is loaded on the carrier plate 20 again.
  • a resumption process (FIG. 5D) is performed in which lapping of the semiconductor wafer W is resumed while maintaining the inversion of the facing surface.
  • lapping may be performed in the same manner as in the start process. Then, after the sum of the lapping allowance after resumption in this process and the lapping allowance already obtained from the start process to the stop process reaches the target lapping allowance, the lapping may be terminated. In addition, if time management of the target lapping allowance by lapping is performed, lapping may be ended after the remaining time with respect to the total lapping time has elapsed after resuming lapping.
  • the influence of the biased pressure due to the shapes of the upper surface plate 10A and the lower surface plate 10B is suppressed. Therefore, it is possible to suppress the processing influence on the semiconductor wafer surface due to lapping. If a polishing process is performed on the lapped semiconductor wafer according to the present embodiment, the generation of a ring-shaped pattern when a nanotopography map is acquired can be suppressed.
  • Nanotopography can be measured according to SEMI standards M43 and M78 using a commercially available measuring device from KLA Tencor, Raytex, ADE, or the like.
  • the polishing conditions in the polishing step performed after lapping can be general conditions.
  • either or both of cleaning and etching of the surface of the semiconductor wafer may be performed between lapping and polishing, or any other process may be performed.
  • the stop process, the inversion process, and the restart process may be performed a plurality of times in this order, and then the wrapping may be terminated. In that case, the wrapping stop timing may be set as appropriate for the target wrapping allowance.
  • the semiconductor wafer W to which the lapping method according to the present embodiment can be applied is arbitrary, and is applied to a thin disc-shaped wafer obtained by slicing a single crystal ingot with a wire saw, such as a compound semiconductor such as silicon or GaAs. Is possible.
  • a wire saw such as a compound semiconductor such as silicon or GaAs.
  • the semiconductor wafer W it is preferable to apply the lapping method of the present embodiment to a silicon wafer that requires excellent nanotopography.
  • the size of the semiconductor wafer W is not limited at all, but it is preferable to apply the lapping method of the present embodiment to a large-diameter wafer.
  • it is preferably applied to a silicon wafer having a diameter of 300 mm or more, and preferably applied to a silicon wafer having a diameter of 450 mm or more. Even with such a large-diameter silicon wafer, by applying the lapping method of this embodiment, it is possible to suppress the generation of a ring-shaped pattern in the polished nanotopography map.
  • the upper surface plate 10A, the lower surface plate 10B, and the carrier plate 20 can use the general thing used for lapping.
  • a liquid containing abrasive grains used for lapping a water-soluble liquid obtained by mixing small abrasive grains such as alumina and zirconium and a liquid such as water containing a surfactant can be used.
  • 1 to 4 show an example in which five carrier plates are used, but the number of carrier plates is not limited at all. 1 to 4, one semiconductor wafer W is loaded on one carrier plate, but a plurality of semiconductor wafers W may be loaded on one carrier plate.
  • a driving device such as a motor (not shown) or a control device.
  • the semiconductor wafer according to the present invention is a mirror-polished semiconductor wafer, and neither a ring-shaped concave pattern nor a convex pattern is observed on the surface of the semiconductor wafer by nanotopography map evaluation.
  • the semiconductor wafer according to the present invention can be manufactured by applying the above-described lapping method embodiment and further performing mirror polishing according to a conventional method.
  • a semiconductor wafer according to the prior art when nanotopography map evaluation is performed after mirror polishing, a ring-shaped concave pattern or convex pattern is observed on the surface of the semiconductor wafer.
  • the lapping method according to the above embodiment it becomes possible to produce a semiconductor wafer in which no ring-shaped pattern is observed by nanotopography map evaluation.
  • the average height of the in-plane center of the semiconductor wafer and the average height of the in-plane peripheral edge of the semiconductor wafer surrounding the in-plane center is preferably within 1 nm, in which case the ring pattern is not reliably observed.
  • the range of the in-plane central portion and the in-plane peripheral edge will be described more specifically.
  • the diameter of the semiconductor wafer is preferably 300 mm or more, and preferably 450 mm or more. Furthermore, the semiconductor wafer is preferably a silicon wafer. Even with a large-diameter silicon wafer, by using the lapping method according to the above embodiment, it is possible to realize a silicon wafer in which no ring-shaped pattern is observed by nanotopography map evaluation.
  • FIG. 1 A silicon wafer having a diameter of 450 mm was lapped according to the configuration shown in FIG. 1 and the flowchart shown in FIG. That is, a silicon wafer having a diameter of 450 mm obtained by slicing a single crystal silicon ingot was loaded on a carrier plate and placed between an upper surface plate and a lower surface plate of a wrapping apparatus. The total wrapping time until the target wrapping allowance was obtained was confirmed in advance.
  • lapping to a silicon wafer was started, and lapping was stopped after 35% of the total lapping time had elapsed.
  • the silicon wafer was removed from the carrier plate using the suction pad, the surfaces facing the upper and lower surface plates of the silicon wafer were inverted, and the silicon wafer was loaded on the carrier plate. That is, this inversion process was performed when a lapping allowance of 35% with respect to the target lapping allowance was obtained.
  • lapping was resumed, and lapping was terminated after the remaining time of the total lapping time (that is, 65% of the total lapping time) had elapsed.
  • the horizontal axis means the distance from the wafer center, and the height is a relative value (AU).
  • Alkali ET is mainly used for cleaning the silicon wafer after lapping, and does not affect the PV value of the shape distribution of the silicon wafer measured by a capacitance type shape measuring instrument.
  • the wafer surface after lapping is a textured surface in which processing damage such as microcracks is introduced on the surface, and is a surface in which pits are manifested by alkali ET.
  • the present invention it is possible to provide a semiconductor wafer lapping method capable of suppressing the generation of a ring-shaped pattern in a nanotopography map, which is useful in the semiconductor industry.

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Abstract

ナノトポグラフィ・マップにおけるリング状のパターンの発生を抑制できる半導体ウェーハのラッピング方法を提供する。本発明の半導体ウェーハのラッピング方法は、半導体ウェーハＷのラッピングを停止する停止工程と、該停止工程の後、半導体ウェーハＷの、上定盤１０Ａおよび下定盤１０Ｂに対する対向面を反転させる反転工程と、該反転工程の後、対向面Ｗａ，Ｗｂの反転を維持したまま半導体ウェーハＷのラッピングを再開する再開工程と、を含むことを特徴とする。

Description

半導体ウェーハのラッピング方法および半導体ウェーハ
　本発明は、半導体ウェーハのラッピング方法および半導体ウェーハに関する。
　半導体ウェーハとして、シリコンウェーハおよびＧａＡｓ等の化合物半導体ウェーハが知られている。半導体ウェーハは、一般的に、単結晶インゴットをワイヤーソーによりスライスして薄円板状のウェーハとするスライス工程と、スライスしたウェーハの表裏面を平坦化しつつ、所定の厚みにするラッピング工程と、ラッピング後のウェーハ表面の凹凸をなくし、平坦度の高い鏡面仕上げを施す研磨工程とを順次経ることにより得られる。なお、ラッピング工程に替えて、あるいはラッピング工程と併用して機械的研削である両頭研削工程が行われることもある。
　近年、特に大口径の半導体ウェーハでは、ウェーハの表面うねり成分のパラメータである「ナノトポグラフィ(Nanotopography)」（ＳＥＭＩ規格Ｍ４３）が重視されつつある。ナノトポグラフィは、空間波長成分が約０．２ｍｍから２０ｍｍの半導体ウェーハ表面に存在する凹凸の指標であり、ある指定された大きさの領域内での高低差により表される。そして、ナノトポグラフィは半導体ウェーハを鏡面加工した後の状態において、光干渉法を用いた光学的測定により得られる。前述のスライス工程、ラッピング工程および両頭研削工程等における加工起因のうねりによって、半導体ウェーハのナノトポグラフィが悪化し得ると考えられている。
　ここで、図１を用いて、従来技術に従う一般的な半導体ウェーハのラッピング方法を説明する。図１に模式的に示すように、半導体ウェーハＷは、キャリアプレート２０の保持孔２０ａに装填される。キャリアプレート２０は、互いに対向配置され、かつ、互いに反対方向に回転する上定盤１０Ａおよび下定盤１０Ｂの間に設置される。図面の簡略化のため、ギア形状については図示しないが、キャリアプレートの外周ギア２０ｂは、サンギア１１と、インターナルギア１２とに噛み合わせられる。このギア同士の噛み合わせにより、下定盤１０Ｂの回転に伴ってキャリアプレート２０はサンギア１１を中心に公転すると共に、キャリアプレート２０自身が自転し、遊星回転する。そして、砥粒を含む液（図示せず）が供給されつつ、上定盤１０Ａおよび下定盤１０Ｂによって半導体ウェーハＷが加圧され、半導体ウェーハＷの表裏面がラッピングされる。なお、所定時間ラッピングを行った後、あるいは、半導体ウェーハの厚みを測定するなどして、目標ラッピング取り代が得られたことを確認した後、ラッピングを終えることが通常である。
　例えば、特許文献１には、予め設定されたラッピング後の半導体ウェーハの厚みと略同じ厚みのキャリアプレートを準備する工程と、上定盤がキャリアプレートに当接したことを検出したとき、半導体ウェーハのラッピングを終了する工程とを含む半導体ウェーハのラッピング方法が記載されている。特許文献１に記載のラッピング方法により、ラッピング後の半導体ウェーハの平坦度を高める（すなわち、より平坦化する）ことができる。
特開２００１－２６００１５号公報
　さて、スライス、ラッピングおよび研磨を経たシリコンウェーハ表面のナノトポグラフィをマッピングしたナノトポグラフィ・マップの評価において、シリコンウェーハの周縁部にリング状のパターンが観察されることが、本発明者らにより確認された（図２（Ａ）参照）。なお、図２（Ａ）に示すナノトポグラフィ・マップは、ＫＬＡテンコール社製Wafersight 3により取得したものである。また、図２（Ａ）のナノトポグラフィ・マップにおいて、淡色部が凸部であり、濃色部が凹部であることを意味する。図２（Ａ）の例では、ウェーハエッジからウェーハ中心に向かって約２０～３０ｍｍの周縁部において、リング状の凹部パターンが形成されていることが確認される。なお、図２（Ａ）に示したナノトポグラフィ・マップに対応するシリコンウェーハの径方向における模式断面図を図２（Ｂ）に示す。一方、図２（Ａ）の例とは反対に、同様の範囲の周縁部において、リング状の凸部パターンが形成されたナノトポグラフィ・マップが観察される場合があることも、本発明者らにより確認された。
　そこで、本発明者らは、ナノトポグラフィ・マップにおいてこのようなリング状のパターンが形成される原因について鋭意検討した。すると、ラッピング後の半導体ウェーハの形状分布と、ラッピング後の研磨を経たナノトポグラフィの分布とに強い相関関係があることが判明し、この点に着目した。そこで、ナノトポグラフィの分布へのラッピングによる加工影響について検討した。なお、本明細書における半導体ウェーハの形状分布とは、図２（Ｂ）に示すように、基準面に対しての、半導体ウェーハ（シリコンウェーハ）の径方向における半導体ウェーハの厚み中心位置の高さ分布（図２（Ｂ）中の破線）である。図２（Ｂ）の例の場合、半導体ウェーハは全体として上に凸方向に反っているものの、径方向における半導体ウェーハの厚みは一定である。そして、半導体ウェーハの形状分布には、半導体ウェーハの両方のエッジ側に変曲点が存在する。
　ここで、図３，図４は、図１に既述のラッピング方法におけるラッピング中での定盤、キャリアプレートおよび半導体ウェーハの配置を説明する模式図である。半導体ウェーハＷが定盤（上定盤１０Ａおよび下定盤１０Ｂ）の中心から最も離れた時の模式図であり、図４は、半導体ウェーハＷが、定盤（上定盤１０Ａおよび下定盤１０Ｂ）の中心に最も近づいた時の模式図である。なお、図３（Ａ）、図４（Ａ）は、上定盤を仮想的に除外したときの上面図に相当する。そして、図３（Ｂ）は図３（Ａ）におけるI-I断面図であり、図４（Ｂ）は図４（Ａ）におけるII-II断面図である。
　上定盤１０Ａおよび下定盤１０Ｂは、ラッピング装置に導入する当初は平坦である。しかしながら、半導体ウェーハのラッピングを繰り返すにつれて、上定盤１０Ａおよび下定盤１０Ｂに形状に変形が生じることが、本発明者らにより確認された。変形後の上定盤１０Ａおよび下定盤１０Ｂの形状を、図３（Ｂ），図４（Ｂ）に模式的に示す。上定盤１０Ａでは、径方法において、サンギア１１側およびインターナルギア１２側（図１を併せて参照）の間の中央部が凹形状となると共に、サンギア１１側およびインターナルギア１２側の両方に局所的な凸部が形成される。上定盤１０Ａとは反対に、下定盤１０Ｂでは、径方法において、サンギア１１側およびインターナルギア１２側の間の中央部が凸形状となると共に、サンギア１１側およびインターナルギア１２側の両方に凹部が形成される。そして、上定盤１０Ａおよび下定盤１０Ｂにおける凹凸は、両者で概ね嵌合する。
　上定盤１０Ａおよび下定盤１０Ｂは、図３（Ｂ），図４（Ｂ）に模式的に示したような形状に変形する。そのため、図３（Ｂ）に示すように、半導体ウェーハＷが定盤の中心から離れている場合（すなわち、インターナルギア側に近づく場合）、定盤のインターナルギア１２側に比較的強い加圧力ＦSが加わる一方、定盤のサンギア１１側では比較的弱い加圧力ＦWが加わる。また、図４（Ｂ）に示すように、半導体ウェーハＷが定盤の中心に近づいている場合（すなわち、サンギア側に近づく場合）、定盤のインターナルギア１２側に比較的弱い加圧力ＦWが加わる一方、定盤のサンギア１１側に比較的強い加圧力ＦSが加わる。
　ラッピング時には、このように偏った加圧力が半導体ウェーハに加わる。そのため、半導体ウェーハ表面には加工影響のうねりが残存し、その後の研磨工程を経ても、うねりを十分に修正することはできない。その結果、ナノトポグラフィ・マップを取得したときにリング状の凸部パターンまたは凹部パターンが観察されるのだと本発明者らは考えた。従来技術においては、ラッピング工程の後に行われる研磨工程によって、ラッピング時に導入された加工影響のうねりは十分に解消できると考えられていた。しかしながら、ナノトポグラフィ品質が注目されつつある近年では、ナノトポグラフィ・マップ評価により、リング状の凹部パターンおよび凸部パターンのいずれも観察されないことの要求が今後見込まれる。
　そこで本発明は、ナノトポグラフィ・マップにおけるリング状のパターンの発生を抑制できる半導体ウェーハのラッピング方法を提供することを目的とする。
　上述の目的を達成すべく本発明者らは鋭意検討した。そして、定盤形状に起因するうねりを抑制するため、ラッピングを一旦停止して、半導体ウェーハの定盤への対向面を反転させることを本発明者らは着想した。そして、このような反転を経た半導体ウェーハであれば、研磨後のナノトポグラフィ・マップにおいて、リング状のパターンの発生を抑制できることを知見し、本発明を完成するに至った。
　すなわち、本発明の要旨構成は以下の通りである。
（１）互いに対向配置された上定盤および下定盤の間で、砥粒を含む液を供給しながら、半導体ウェーハが装填されたキャリアプレートを遊星回転させて、前記半導体ウェーハの表裏面をラッピングする半導体ウェーハのラッピング方法において、
　前記半導体ウェーハのラッピングを開始する開始工程と、
　前記半導体ウェーハのラッピングを停止する停止工程と、
　該停止工程の後、前記半導体ウェーハの、前記上定盤および前記下定盤に対する対向面を反転させる反転工程と、
　該反転工程の後、前記対向面の反転を維持したまま前記半導体ウェーハのラッピングを再開する再開工程と、を含むことを特徴とする半導体ウェーハのラッピング方法。
（２）前記反転工程を、目標ラッピング取り代に対して４０％以上６０％以下のラッピング取り代が得られたときに行う、前記（１）に記載の半導体ウェーハのラッピング方法。
（３）前記半導体ウェーハはシリコンウェーハである、前記（１）または（２）に記載の半導体ウェーハのラッピング方法。
（４）鏡面研磨された半導体ウェーハであって、
　ナノトポグラフィ・マップ評価により、該半導体ウェーハの表面にリング状の凹部パターンおよび凸部パターンのいずれも観察されないことを特徴とする半導体ウェーハ。
　ここで、本明細書における「ナノトポグラフィ・マップ評価」とは、鏡面研磨された半導体ウェーハ表面を光学干渉式の平坦度測定装置（ＫＬＡテンコール社製：Wafersight 3）を用いて半導体ウェーハ表面の高さ分布（高低差）を測定したナノトポグラフィ・マップにおいて、リング状の凹部パターンまたは凸部パターンがウェーハ周縁部に観察されるか否かを判定するものである。具体的には、鏡面研磨処理後の半導体ウェーハの高さ測定結果を、カットオフ・フィルター値を２０ｍｍとし、ダブルガウシアンフィルタでフィルタリング処理して長波長成分を除去した後、ナノトポグラフィの測定結果を濃淡色で図示化したナノトポグラフィ・マップからリング状のパターンの発生を判定する。なお、このナノトポグラフィ・マップにおいて、濃い色になるほど高度が低く、最も濃い部分は中心高度から－２０ｎｍに相当し、淡い色になるほど高度は高く、最も淡い部分は中心高度から＋２０ｎｍに相当する。したがって、最低高度から最高高度までの高低差は４０ｎｍとなる。なお、ナノトポグラフィ・マップの取得にあたり、半導体ウェーハの表裏面を鉛直面としつつ、半導体ウェーハの外縁の任意の３点を固定して半導体ウェーハ表面を測定する。したがって、ナノトポグラフィ・マップは非吸着状態での半導体ウェーハ表面の高低差を表す。特に、ナノトポグラフィ・マップのクロスセクションにおいて、半導体ウェーハの面内中央部の平均高さと、前記面内中央部を取囲む前記半導体ウェーハの面内周縁部の平均高さとの差分が１ｎｍ以内であれば、リングパターンは観察されない。
（５）前記半導体ウェーハの直径は３００ｍｍ以上である、前記（４）に記載の半導体ウェーハ。
（６）前記半導体ウェーハは、シリコンウェーハである、前記（４）または（５）に記載の半導体ウェーハ。
　本発明によれば、ナノトポグラフィ・マップにおけるリング状のパターンの発生を抑制できる半導体ウェーハのラッピング方法を提供することができる。
従来技術における半導体ウェーハのラッピング方法を説明する模式図である。 （Ａ）は、本発明者らにより観察されたシリコンウェーハのナノトポグラフィ・マップの一例を示す図であり、（Ｂ）は、（Ａ）に示したナノトポグラフィ・マップに対応するシリコンウェーハの径方向における模式断面図である。 本発明者らの検討による、半導体ウェーハをラッピングするときの、定盤、キャリアプレートおよび半導体ウェーハの配置を示す模式図であり、（Ａ）は上面図であり、（Ｂ）はそのI-I断面図である。 本発明者らの検討による、半導体ウェーハをラッピングするときの、定盤、キャリアプレートおよび半導体ウェーハの配置を示す模式図であり、（Ａ）は上面図であり、（Ｂ）はそのII-II断面図である。 本発明の一実施形態に従う半導体ウェーハのラッピング方法を説明するためのフローチャートである。 実施例における、従来例１、発明例１，２のウェーハ形状分布およびナノトポグラフィ分布を示すグラフならびにナノトポグラフィ・マップである。 実施例における、発明例３～５のウェーハ形状分布およびナノトポグラフィ分布を示すグラフならびにナノトポグラフィ・マップである。
　以下、図面を参照しつつ本発明の一実施形態に従う半導体ウェーハのラッピング方法を説明する。なお、図中の各構成の縦横比は、説明の便宜上誇張して図示しており、実際とは異なる。
（半導体ウェーハのラッピング方法）
　本発明の一実施形態に従う半導体ウェーハのラッピング方法では、図１を用いて模式的に示されるように、互いに対向配置された上定盤１０Ａおよび下定盤１０Ｂの間で、砥粒を含む液（図示せず）を供給しながら、半導体ウェーハＷが装填されたキャリアプレート２０を遊星回転させて、半導体ウェーハＷの表裏面をラッピングする。そして、図５に示されるように、本実施形態に従う半導体ウェーハのラッピング方法は、半導体ウェーハＷのラッピングを開始する開始工程（図５（Ａ））と、半導体ウェーハＷのラッピングを停止する停止工程（図５（Ｂ））と、停止工程の後、半導体ウェーハＷの、上定盤１０Ａおよび下定盤１０Ｂに対する対向面を反転させる反転工程（図５（Ｃ））と、該反転工程の後、対向面の反転を維持したまま半導体ウェーハＷのラッピングを再開する再開工程（図５（Ｄ））と、を含む。こうすることで、ナノトポグラフィ・マップにおけるリング状のパターンの発生を抑制することができる。なお、図５では上記各工程における上定盤１０Ａ、下定盤１０Ｂおよび半導体ウェーハＷのみを図示している。以下、各工程の詳細を順次説明する。
　まず、半導体ウェーハＷのラッピングを開始する開始工程（図５（Ａ））を行う。この開始工程は、従来技術と同様、図１に模式的に示すように、半導体ウェーハＷを、キャリアプレート２０の保持孔２０ａに装填する。そして、半導体ウェーハＷが装填されたキャリアプレート２０を、互いに対向配置された上定盤１０Ａおよび下定盤１０Ｂの間に設置する。上定盤１０Ａおよび下定盤１０Ｂは、互いに反対方向に回転し、キャリアプレートの外周ギア２０ｂが、サンギア１１と、インターナルギア１２とに噛み合わせられることで、キャリアプレート２０の中心を中心軸としてキャリアプレート２０が回転しつつ（以下、「自転」という。）、上定盤１０Ａおよび下定盤１０Ｂの中心を中心軸として、サンギア１１の周りをキャリアプレート２０は回転する（以下、「公転」という。）。このようなキャリアプレート２０の自転かつ回転する運動は、遊星回転と呼ばれる。本工程では、キャリアプレート２０自身を遊星回転させつつ、砥粒を含む液（図示せず）を供給し、上定盤１０Ａおよび下定盤１０Ｂによって半導体ウェーハＷを加圧することで、半導体ウェーハＷの表裏面のラッピングを開始する。なお、ラッピング開始後のラッピング時間に応じて、ラッピングによる取り代が増大する。
　次に、半導体ウェーハＷのラッピングを停止する停止工程（図５（Ｂ））を行う。例えば、従来技術のラッピング方法においてラッピングを終了するのと同様に、砥粒を含む液の供給を停止しつつ、上定盤１０Ａおよび下定盤１０Ｂの回転を停止させればよい。なお、先の開始工程（図５（Ａ））から、本工程（図５（Ｂ））においてラッピングを停止するまでの時間は任意であり、本実施形態による停止工程、反転工程および再開工程を順次行えば、本発明による効果を得ることができる。
　本実施形態では、反転工程を、目標ラッピング取り代に対して４０％以上６０％以下のラッピング取り代が得られたときに行うことが好ましい。なお、ここで言う目標ラッピング取り代とは、本実施形態によるラッピング方法による取り代の全体に相当する。ここで、開始工程後の停止工程を、目標ラッピング取り代に対して４０％以上６０％以下のラッピング取り代を得た段階で行うことが好ましく、目標ラッピング取り代に対して４５％以上５５％以下のラッピング取り代を得た段階で行うことがより好ましい。こうすることで、停止工程直後の反転工程を所望のラッピング取り代が得られたときに行うことができる。なお、目標ラッピング取り代を時間管理により設定する場合は、総ラッピング時間の４０％以上６０％以下経過後に停止工程を行えばよく、総ラッピング時間の４５％以上５５％以下経過後に停止工程を行ってもよい。こうすることで、図３，４を用いて既述のとおり、上定盤１０Ａおよび下定盤１０Ｂの形状と、キャリアプレート２０に装填された半導体ウェーハＷの遊星回転とに起因する加工影響を、より確実に抑制することができる。その結果、ラッピング後、研磨を行う前の状態において、半導体ウェーハＷの、径方向でのウェーハ形状のＰＶ（Peak to Valley）値を０．５１μｍ以下とすることができ、さらには、ＰＶ値を０．２６μｍ以下とすることもできる。なお、径方向でのウェーハ形状のＰＶ値とは、半導体ウェーハＷの形状分布を、直径方向の一端から他端までをスキャンしたときの最大値(Peak)と、最小値(Valley)との差を意味する。
　半導体ウェーハＷのラッピングを停止した後、半導体ウェーハＷの、上定盤１０Ａおよび下定盤１０Ｂに対する対向面（面Ｗａ，Ｗｂ）を反転させる反転工程（図５（Ｃ））を行うことは既述のとおりである。この反転工程について、図５（Ａ）～（Ｃ）を用いて、より具体的に説明する。図５（Ａ），（Ｂ）に示すように、ラッピングを開始してから停止するまでは、半導体ウェーハＷの上定盤１０Ａに対する対向面は面Ｗａであり、半導体ウェーハＷの下定盤１０Ｂに対する対向面は面Ｗｂである。本工程では、この面Ｗａおよび面Ｗｂを、上定盤１０Ａおよび下定盤１０Ｂに対してそれぞれ反転させる。すなわち、本工程により、半導体ウェーハＷの上定盤１０Ａに対する対向面を面Ｗｂとし、半導体ウェーハＷの下定盤１０Ｂに対する対向面を面Ｗａとする。
　本反転工程において、半導体ウェーハＷの対向面の反転手法は任意である。例えばキャリアプレート２０に装填された半導体ウェーハＷを、吸着パッドまたは真空パッドなどの公知の保持手段によって持ち上げ、対向面を上記のとおり反転させ、再度キャリアプレート２０に半導体ウェーハＷを装填すればよい。
　最後に、対向面の反転を維持したまま半導体ウェーハＷのラッピングを再開する再開工程（図５（Ｄ））を行う。ラッピングの再開にあたっては、開始工程と同様にラッピングを行えばよい。そして、本工程による再開後のラッピング取り代と、開始工程から停止工程までに既に得られたラッピング取り代との合計が目標ラッピング取り代に至った後、ラッピングを終了すればよい。また、ラッピングによる目標ラッピング取り代を時間管理するのであれば、ラッピングを再開してから、総ラッピング時間に対する残時間経過後にラッピングを終了すればよい。
　以上説明したように、このようにして得られた半導体ウェーハＷは、上定盤１０Ａおよび下定盤１０Ｂの形状に起因する偏った加圧力の影響が抑制されている。そのため、ラッピングによる半導体ウェーハ表面への加工影響を抑制することができる。そして、本実施形態に従うラッピングを経た半導体ウェーハに研磨工程を施せば、ナノトポグラフィ・マップを取得したときの、リング状のパターンの発生を抑制することができる。
　なお、ナノトポグラフィは、ＫＬＡテンコール社、レイテックス社、ＡＤＥ社等より市販の測定装置を用いて、ＳＥＭＩ規格Ｍ４３およびＭ７８に従って測定することができる。また、ナノトポグラフィを測定するにあたり、ラッピング後に行う研磨工程の研磨条件は一般的な条件とすることができる。さらに、ナノトポグラフィを測定するにあたり、ラッピングと研磨との間に、半導体ウェーハ表面の洗浄およびエッチングのいずれか一方または両方を行ってもよいし、他の任意の工程を行ってもよい。また、本実施形態において、開始工程の後、停止工程、反転工程、再開工程をこの順に複数回行い、その後、ラッピングを終了してもよい。その場合、目標ラッピング取り代に対してラッピングの停止タイミングを適宜設定すればよい。
　以下、本実施形態における具体的態様について説明するが、本発明は下記に具体例に何ら限定されない。
　本実施形態によるラッピング方法が適用可能な半導体ウェーハＷは任意であり、シリコンまたはＧａＡｓ等の化合物半導体などの、単結晶インゴットをワイヤーソーによりスライスして得た薄円板状のウェーハに対して適用可能である。半導体ウェーハＷとして、優れたナノトポグラフィが求められるシリコンウェーハに本実施形態のラッピング方法を適用することが好ましい。
　半導体ウェーハＷのサイズは何ら制限されないが、大口径のウェーハに本実施形態のラッピング方法を適用することが好ましい。例えば、直径３００ｍｍ以上のシリコンウェーハに適用することが好ましく、直径４５０ｍｍ以上のシリコンウェーハに適用することが好ましい。このような大口径のシリコンウェーハであっても、本実施形態のラッピング方法を適用することにより、研磨後のナノトポグラフィ・マップにおいて、リング状のパターンの発生を抑制できることができる。
　なお、上定盤１０Ａ、下定盤１０Ｂ、キャリアプレート２０はラッピングに用いる一般的なものを用いることができる。ラッピングに用いる砥粒を含む液としては、アルミナ・ジルコニウム等の小粒径の遊離砥粒と界面活性剤を含む水などの液体を混合した水溶性の液などを用いることができる。
　また、図１～４では、キャリアプレートを５枚用いた例を示したが、キャリアプレートの枚数は何ら制限されない。また、図１～４では、１枚のキャリアプレートに１枚の半導体ウェーハＷが装填されているが、１枚のキャリアプレートに複数枚の半導体ウェーハＷが装填されていてもよい。
　さらに、図示しないモータ等の駆動装置や、制御装置を用いることが可能なのは勿論である。
（半導体ウェーハ）
　本発明に従う半導体ウェーハは、鏡面研磨された半導体ウェーハであり、ナノトポグラフィ・マップ評価により、該半導体ウェーハの表面にリング状の凹部パターンおよび凸部パターンのいずれも観察されない。本発明に従う半導体ウェーハは、上述のラッピング方法の実施形態を適用し、さらに、常法に従う鏡面研磨を経て作製することができる。従来技術に従う半導体ウェーハでは、鏡面研磨後にナノトポグラフィ・マップ評価を行うと、半導体ウェーハの表面にリング状の凹部パターンまたは凸部パターンが観察される。しかしながら、上記実施形態に従うラッピング方法を用いることで、ナノトポグラフィ・マップ評価によりリング状のパターンが観察されない半導体ウェーハを作製することが可能となった。
　さらに、鏡面研磨された半導体ウェーハのナノトポグラフィ・マップのクロスセクションにおいて、半導体ウェーハの面内中央部の平均高さと、面内中央部を取囲む前記半導体ウェーハの面内周縁部の平均高さとの差分が１ｎｍ以内であることが好ましく、この場合、リングパターンは確実に観察されない。例示のため、より具体的に面内中央部および面内周縁部の範囲について説明すると、半導体ウェーハの直径が４５０ｍｍ（半径２２５ｍｍ）の場合は、半導体ウェーハの中心から１６０ｍｍ以内の領域を面内中央部とすることができ、半導体ウェーハの中心から１６０～２００ｍｍの領域を半導体ウェーハの面内周縁部とすることができる。
　また、半導体ウェーハの直径は３００ｍｍ以上であることが好ましく、直径４５０ｍｍ以上であることが好ましい。さらに、半導体ウェーハは、シリコンウェーハであることが好ましい。大口径のシリコンウェーハであっても、上記実施形態に従うラッピング方法を用いることで、ナノトポグラフィ・マップ評価によりリング状のパターンが観察されないシリコンウェーハを実現することができる。
　次に、本発明の効果をさらに明確にするため、以下の実施例を挙げるが、本発明は以下の実施例に何ら制限されるものではない。
（発明例１）
　前述の図１の構成および図５に示したフローチャートに従い、直径４５０ｍｍのシリコンウェーハのラッピングを行った。すなわち、単結晶シリコンインゴットをスライスして得られた直径４５０ｍｍのシリコンウェーハをキャリアプレートに装填し、ラッピング装置の上定盤および下定盤間に設置した。なお、目標ラッピング取り代が得られるまでの総ラッピング時間を予め確認した。
　まず、シリコンウェーハへのラッピングを開始し、総ラッピング時間の３５％が経過した後にラッピングを停止した。ラッピング停止後、吸着パッドを用いて、シリコンウェーハをキャリアプレートから取り外して、シリコンウェーハの上定盤および下定盤との対向面を反転させ、シリコンウェーハをキャリアプレートに装填した。すなわち、この反転工程を、目標ラッピング取り代に対して３５％のラッピング取り代が得られたときにおこなった。次いで、ラッピングを再開し、総ラッピング時間の残時間（すなわち、総ラッピング時間の６５％）経過後にラッピングを終了した。
（発明例２～５）
　ラッピング開始からラッピング停止するまでのラッピング時間を、総ラッピング時間の４０％、５０％、６０％、６５％にそれぞれ変えた以外は、発明例１と同様にして、直径４５０ｍｍのシリコンウェーハのラッピングを行った。すなわち、発明例２～５では、目標ラッピング取り代に対して、それぞれ４０％、５０％、６０％、６５％のラッピング取り代が得られたときに反転工程を行った。
（従来例１）
　ラッピングを停止せず、総ラッピング時間経過後にラッピング経過後にラッピングを終了した以外は、発明例１と同様にして、直径４５０ｍｍのシリコンウェーハのラッピングを行った。すなわち、従来例１では、シリコンウェーハの反転およびラッピングの再開を行っていない。
＜評価１：形状評価＞
　発明例１～５および従来例１によるラッピング後のシリコンウェーハのそれぞれに、アルカリエッチング（以下、「アルカリＥＴ」と略記する）を同一条件で行った。その後、静電容量式形状測定器（コベルコ科研社製；SBW-451/R）を用いて、シリコンウェーハの径方向（ナノトポグラフィ・マップ中に示す矢印方向であり、スライス切断のうねり影響を受けないように、ワイヤー走行方向のクロスセクションに相当）での形状分布のグラフを測定した。結果を図６，７に示す。また、それぞれの形状分布のＰＶ値を表１に示す。図６，７中のグラフにおいて、横軸はウェーハ中心からの距離を意味し、高さは相対値（Ａ．Ｕ．）である。なお、アルカリＥＴはラッピング後のシリコンウェーハの洗浄を主目的とするものであり、静電容量式形状測定器により測定されるシリコンウェーハの形状分布のＰＶ値に影響しない。なお、ラッピング後のウェーハ面は、表面にマイクロクラックなどの加工ダメージが導入された梨地面であり、アルカリＥＴにより、ピットが顕在化された面となる。
＜評価２：ナノトポグラフィ評価＞
　発明例１～５および従来例１によるラッピング後のシリコンウェーハのそれぞれに、上記評価１において行ったアルカリＥＴを同一条件で行った後、さらに、同一条件で両面研磨を施し、鏡面加工した。鏡面加工後のシリコンウェーハを、ナノトポグラフィ測定装置（ＫＬＡテンコール社製；WaferSight 3）を用いて測定し、ウェーハ表面のナノトポグラフィ・マップを得た。また、径方向（ナノトポグラフィ・マップ中に示す矢印方向であり、スライス切断のうねり影響を受けないように、ワイヤー走行方向のクロスセクションに相当）のナノトポグラフィの分布も併せて測定した。結果を図６，７に示す。図６，７中のグラフにおいて、横軸はウェーハ中心からの距離を意味する。また、径方向におけるナノトポグラフィ（ＮＴ）の高低差（面内中央部の平均高さと、面内周縁部の平均高さとの差）を表１に示す。なお、ここでいう面内中央部とは、シリコンウェーハの中心から１６０ｍｍ以内の領域であり、面内周縁部とは、シリコンウェーハの中心から１６０～２００ｍｍの領域である。
Figure JPOXMLDOC01-appb-T000001
　図６，７から、従来例１に比べて、発明例１～５では、ナノトポグラフィ・マップにおけるリング状のパターンの発生を抑制できていることが確認される。特に、発明例２～４では、ナノトポグラフィ・マップ評価によるリング状のパターンは全く観察されなかった。また、アルカリＥＴ後の形状分布のＰＶ値を０．３μｍ以下（具体的には０．２６μｍ以下）とすれば、ナノトポグラフィ・マップにおけるリング状のパターンの発生をより確実に抑制できることが確認された。また、ナノトポグラフィ・マップにおけるリング状のパターンが確実に観察されないのは、研磨後クロスセクションにおけるＮＴの高低差が１ｎｍ以下（具体的には０．８０ｎｍ以下）の場合である、と言うこともできる。
　本発明によれば、ナノトポグラフィ・マップにおけるリング状のパターンの発生を抑制できる半導体ウェーハのラッピング方法を提供することができ、半導体産業において有用である。
１０Ａ　上定盤
１０Ｂ　下定盤
１１　　サンギア
１２　　インターナルギア
２０　　キャリアプレート
　Ｗ　　半導体ウェーハ

Claims (6)

  1. 　互いに対向配置された上定盤および下定盤の間で、砥粒を含む液を供給しながら、半導体ウェーハが装填されたキャリアプレートを遊星回転させて、前記半導体ウェーハの表裏面をラッピングする半導体ウェーハのラッピング方法において、
    　前記半導体ウェーハのラッピングを開始する開始工程と、
    　前記半導体ウェーハのラッピングを停止する停止工程と、
    　該停止工程の後、前記半導体ウェーハの、前記上定盤および前記下定盤に対する対向面を反転させる反転工程と、
    　該反転工程の後、前記対向面の反転を維持したまま前記半導体ウェーハのラッピングを再開する再開工程と、を含むことを特徴とする半導体ウェーハのラッピング方法。
  2. 　前記反転工程を、目標ラッピング取り代に対して４０％以上６０％以下のラッピング取り代が得られたときに行う、請求項１に記載の半導体ウェーハのラッピング方法。
  3. 　前記半導体ウェーハはシリコンウェーハである、請求項１または２に記載の半導体ウェーハのラッピング方法。
  4. 　鏡面研磨された半導体ウェーハであって、
    　ナノトポグラフィ・マップ評価により、該半導体ウェーハの表面にリング状の凹部パターンおよび凸部パターンのいずれも観察されないことを特徴とする半導体ウェーハ。
  5. 　前記半導体ウェーハの直径は３００ｍｍ以上である、請求項４に記載の半導体ウェーハ。
  6. 　前記半導体ウェーハは、シリコンウェーハである、請求項４または５に記載の半導体ウェーハ。
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