CN109643650B - 半导体晶片的研磨方法及半导体晶片 - Google Patents

半导体晶片的研磨方法及半导体晶片 Download PDF

Info

Publication number
CN109643650B
CN109643650B CN201780036024.4A CN201780036024A CN109643650B CN 109643650 B CN109643650 B CN 109643650B CN 201780036024 A CN201780036024 A CN 201780036024A CN 109643650 B CN109643650 B CN 109643650B
Authority
CN
China
Prior art keywords
semiconductor wafer
polishing
nanotopography
wafer
stopping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780036024.4A
Other languages
English (en)
Other versions
CN109643650A (zh
Inventor
桥本大辅
又川敏
桥井友裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Publication of CN109643650A publication Critical patent/CN109643650A/zh
Application granted granted Critical
Publication of CN109643650B publication Critical patent/CN109643650B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02013Grinding, lapping
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/04Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/04Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/08Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for double side lapping
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/27Work carriers
    • B24B37/28Work carriers for double side lapping of plane surfaces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02024Mirror polishing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

本发明提供一种半导体晶片的研磨方法,其能够抑制纳米形貌图中的环状图案的产生。本发明的半导体晶片的研磨方法的特征在于,包括:停止工序,停止半导体晶片(W)的研磨;翻转工序,在该停止工序之后,将半导体晶片(W)的相对于上平台(10A)及下平台(10B)的对置面进行翻转;及重新开始工序,在该翻转工序之后,在保持对置面(Wa、Wb)的翻转的状态下,重新开始半导体晶片(W)的研磨。

Description

半导体晶片的研磨方法及半导体晶片
技术领域
本发明涉及一种半导体晶片的研磨方法及半导体晶片。
背景技术
已知有硅晶片及GaAs等化合物半导体晶片作为半导体晶片。一般而言,通过依次经过如下工序来得到半导体晶片:切片工序,用线锯将单晶锭切片来作为薄圆板状晶片;研磨工序,将已切片的晶片的正面和背面平坦化并作成指定厚度;及抛光工序,消除研磨后的晶片的正面凹凸,并实施高平坦度的镜面加工。另外,有时代替研磨工序或者与研磨工序一同地进行作为机械磨削的两头磨削工序。
近年来,尤其在大口径的半导体晶片中,越发注重作为晶片的正面起伏成分的参数的“纳米形貌(Nanotopography)”(SEMI标准M43)。纳米形貌为存在于空间波长成分为约0.2mm到20mm的半导体晶片正面的凹凸指标,通过某个指定大小的区域内的高低差来表示。而且,在将半导体晶片镜面加工后的状态下,通过使用光干涉法的光学测定得出纳米形貌。认为半导体晶片的纳米形貌有可能会因为上述的切片工序、研磨工序及两头磨削工序等加工引起的起伏而恶化。
在此,使用图1,说明根据现有技术的通常的半导体晶片的研磨方法。如图1中示意地所示那样,半导体晶片W装填在载板20的保持孔20a中。载板20配置成相互对置,而且设置在彼此向相反方向旋转的上平台10A及下平台10B之间。虽然为了附图的简略化而未图示齿轮形状,但载板的外周齿轮20b与太阳轮11和内齿轮12啮合。通过该齿轮彼此的啮合,随着下平台10B的旋转,载板20以太阳轮11为中心进行公转,并且载板20本身自转,进行行星旋转。然后,供应含有磨粒的液体(未图示),并且用上平台10A及下平台10B对半导体晶片W加压,半导体晶片W的正面和背面被研磨。另外,通常,在进行指定时间的研磨之后,或者在通过进行半导体晶片的厚度的测量等而确认到得到目标研磨加工余量之后,结束研磨。
例如,专利文献1中记载有一种半导体晶片的研磨方法,其包括:准备与预先设定的研磨后的半导体晶片厚度大致相同厚度的载板的工序;以及当检测出上平台抵接于载板的情况时,结束半导体晶片的研磨的工序。通过专利文献1中记载的研磨方法,能够提高研磨后的半导体晶片的平坦度(即,更平坦化)。
现有技术文献
专利文献
专利文献1:日本特开2001-260015号公报
发明内容
发明所要解决的技术问题
然后,本发明人等确认到:在测绘了经过切片、研磨及抛光的硅晶片正面的纳米形貌的纳米形貌图的评价中,在硅晶片的周缘部观察到环状图案(参考图2(A))。另外,图2(A)所示的纳米形貌图是由KLA-TENCOR公司制Wafersight 3所取得。并且,在图2(A)的纳米形貌图中,浅色部是指凸部,深色部是指凹部。在图2(A)的例中确认出:在从晶片边缘朝向晶片中心大约20~30mm的周缘部中,形成有环状的凹部图案。另外,在图2(B)中示出与图2(A)所示的纳米形貌图对应的硅晶片的径向的示意剖视图。另一方面,本发明人等还确认到:与图2(A)的例相反地,在相同范围的周缘部中,有观察到形成了环状的凸部图案的纳米形貌图的情况。
因此,本发明人等对在纳米形貌图中形成这种环状图案的原因进行了深入的研究。判断出研磨后的半导体晶片的形状分布和经过研磨后的抛光的纳米形貌的分布有强的相关关系,并关注了该方面。因此研究了研磨对纳米形貌的分布的加工影响。另外,本说明书中的半导体晶片的形状分布是指,如图2(B)所示,半导体晶片(硅晶片)在径向上的半导体晶片的厚度中心位置相对于基准面的高度分布(图2(B)中的虚线)。图2(B)的例子的情况下,半导体晶片在整体上向上朝凸出方向翘曲,但在径向的半导体晶片的厚度为恒定。而且,在半导体晶片的形状分布中,在半导体晶片两边的边缘侧存在拐点。
在此,图3及图4为说明图1中已述的研磨方法中的研磨中的平台、载板及半导体晶片的配置的示意图。为半导体晶片W距离平台(上平台10A及下平台10B)的中心最远时的示意图,图4为半导体晶片W距离平台(上平台10A及下平台10B)的中心最近时的示意图。另外,图3(A)、图4(A)相当于假想将上平台除掉时的俯视图。而且,图3(B)为图3(A)中的I-I剖视图,图4(B)为图4(A)中的II-II剖视图。
上平台10A及下平台10B在当初导入到研磨装置时是平坦的。但本发明人等确认到:随着重复进行半导体晶片的研磨,在上平台10A及下平台10B产生形状变形。将变形后的上平台10A及下平台10B的形状示意地示于图3(B)及图4(B)。在上平台10A中,在径向上,太阳轮11侧及内齿轮12侧(一并参考图1)之间的中央部成为凹形状,并且在太阳轮11侧及内齿轮12侧这两侧形成局部凸部。与上平台10A相反地,在下平台10B中,在径向上,太阳轮11侧及内齿轮12侧之间的中央部成为凸形状,并且在太阳轮11侧及内齿轮12侧这两侧形成凹部。而且,上平台10A及下平台10B中的凹凸,二者大致嵌合。
上平台10A及下平台10B变形为如图3(B)和图4(B)中示意地示出的形状。因此,如图3(B)所示,半导体晶片W远离平台的中心时(即,靠近内齿轮侧时),比较强的加压力FS施加于平台的内齿轮12侧,而比较弱的加压力FW施加于平台的太阳轮11侧。并且,如图4(B)所示,半导体晶片W靠近平台的中心时(即,靠近太阳轮侧时),比较弱的加压力FW施加于平台的内齿轮12侧,而比较强的加压力FS施加于平台的太阳轮11侧。
研磨时,如此偏向的加压力施加于半导体晶片。因此在半导体晶片正面残留了加工影响的起伏,即使经过后续的抛光工序,也无法充分地修正起伏。本发明人等认为,其结果在取得纳米形貌图时观察到环状的凸部图案或者凹部图案。在现有技术中认为,通过研磨工序之后进行的抛光工序,能够充分消除研磨时导入的加工影响的起伏。但是,越发关注纳米形貌品质的最近,今后估计会要求通过纳米形貌图评价观察不到环状的凹部图案及凸部图案中的任一个。
因此,本发明的目的在于提供半导体晶片的研磨方法,其能够抑制纳米形貌图中的环状图案的产生。
用于解决技术问题的方案
本发明人等为了达成上述目的而进行了深入的研究。然后,本发明人等想到,为了抑制由平台形状引起的起伏,暂时停止研磨,对半导体晶片的面向平台的对置面进行翻转。而且了解到,只要为这种经过翻转的半导体晶片,则在抛光后的纳米形貌图中,能够抑制环状图案的产生,从而完成了本发明。
即,本发明的主旨方案如以下所述。
(1)一种半导体晶片的研磨方法,在相互对置配置的上平台及下平台之间,一边供给含有磨粒的液体,一边使装填了半导体晶片的载板行星旋转,由此对所述半导体晶片的正面和背面进行研磨,所述半导体晶片的研磨方法的特征在于,包括:
开始工序,开始所述半导体晶片的研磨;
停止工序,停止所述半导体晶片的研磨;
翻转工序,在该停止工序之后,对所述半导体晶片的相对于所述上平台及所述下平台的对置面进行翻转;及
重新开始工序,在该翻转工序之后,在保持所述对置面的翻转的状态下,重新开始所述半导体晶片的研磨。
(2)根据所述(1)记载的半导体晶片的研磨方法,其中,在相对于目标研磨加工余量得到40%以上且60%以下的研磨加工余量时,进行所述翻转工序。
(3)根据所述(1)或(2)记载的半导体晶片的研磨方法,其中,所述半导体晶片为硅晶片。
(4)一种半导体晶片,其为经镜面抛光的半导体晶片,所述半导体晶片的特征在于,
通过纳米形貌图评价,在该半导体晶片的正面上观察不到环状的凹部图案及凸部图案中的任一个。
在此,本说明书中的“纳米形貌图评价”是指,在使用光学干涉式平坦度测定装置(KLA-TENCOR公司制:Wafersight 3)对经镜面抛光的半导体晶片正面进行了半导体晶片正面的高度分布(高低差)的测定的纳米形貌图中,判断是否在晶片周缘部观察到环状的凹部图案或者凸部图案。具体而言,将截止滤波值设为20mm,用双高思滤波器对镜面抛光处理后的半导体晶片的高度测定结果进行滤波处理,去除长波长成分后,从将纳米形貌的测定结果以深浅色图示化的纳米形貌图,判断环状图案的产生。另外,在该纳米形貌图中,越成为深色高度越低,最深的部分相当于从中心高度起为-20nm,越成为浅色高度越高,最浅的部分相当于从中心高度起为+20nm。因此,从最低高度到最高高度的高低差为40nm。另外,在取得纳米形貌图时,将半导体晶片的正面和背面设为铅垂面,并且固定半导体晶片的外缘的任意3点,从而测定半导体晶片正面。因此,纳米形貌图表示非吸附状态下的半导体晶片正面的高低差。尤其在纳米形貌图的剖视图中,若半导体晶片的面内中央部的平均高度和包围所述面内中央部的所述半导体晶片的面内周缘部的平均高度之差在1nm以内,则观察不到环状图案。
(5)所述(4)记载的半导体晶片,其中,所述半导体晶片的直径为300mm以上。
(6)所述(4)或(5)记载的半导体晶片,其中,所述半导体晶片为硅晶片。
发明效果
根据本发明,能够提供一种半导体晶片的研磨方法,其能够抑制纳米形貌图中的环状图案的产生。
附图说明
图1是说明现有技术中的半导体晶片的研磨方法的示意图。
图2中,图2(A)是表示本发明人等观察到的硅晶片的纳米形貌图的一例的图,图2(B)是相对于图2(A)所示的纳米形貌图的硅晶片的径向上的示意剖视图。
图3是表示根据本发明人等的研究的研磨半导体晶片时的平台、载板及半导体晶片的配置的示意图,图3(A)为俯视图,图3(B)为其I-I剖视图。
图4是表示根据本发明人等的研究的研磨半导体晶片时的平台、载板及半导体晶片的配置的示意图,图4(A)为俯视图,图4(B)为其II-II剖视图。
图5是用于说明根据本发明的一实施方式的半导体晶片的研磨方法的流程图。
图6是实施例中的表示现有例1、发明例1及2的晶片形状分布及纳米形貌分布的曲线图以及纳米形貌图。
图7是实施例中的表示发明例3~5的晶片形状分布及纳米形貌分布的曲线图以及纳米形貌图。
具体实施方式
以下,参考附图对根据本发明的一实施方式的半导体晶片的研磨方法进行说明。另外,关于图中的各结构的纵横比,为了便于说明而夸张图示,与实际不同。
(半导体晶片的研磨方法)
如使用图1示意地所示,根据本发明的一实施方式的半导体晶片的研磨方法中,在相互对置配置的上平台10A及下平台10B之间,一边供给含有磨粒的液体(未图示),一边使装填了半导体晶片W的载板20行星旋转,从而将半导体晶片W的正面和背面进行研磨。而且,如图5所示,根据本实施方式的半导体晶片的研磨方法包括:开始半导体晶片W的研磨的开始工序(图5(A));停止半导体晶片W的研磨的停止工序(图5(B));在停止工序之后,对半导体晶片W的相对于上平台10A及下平台10B的对置面进行翻转的翻转工序(图5(c));及在该翻转工序之后,在保持对置面的翻转的状态下,重新开始半导体晶片W的研磨的重新开始工序(图5(D))。由此能够抑制纳米形貌图中的环状图案的产生。另外,图5中仅图示上述各工序中的上平台10A、下平台10B及半导体晶片W。以下,依次说明各工序的细节。
首先,进行开始半导体晶片W的研磨的开始工序(图5(A))。如图1中示意地所示,该开始工序与现有技术同样地,将半导体晶片W装填在载板20的保持孔20a中。然后,将装填了半导体晶片W的载板20设置在相互对置配置的上平台10A及下平台10B之间。上平台10A及下平台10B以彼此相反方向旋转,载板的外周齿轮20b与太阳轮11及内齿轮12啮合,由此载板20以载板20的中心为中心轴进行旋转(以下,称为“自转”),并且载板20以上平台10A及下平台10B的中心为中心轴在太阳轮11的周围旋转(以下,称为“公转”)。这种载板20的自转且旋转的运动被称为行星旋转。在本工序中,使载板20本身进行行星旋转,并且供给含有磨粒的液体(未图示),通过上平台10A及下平台10B对半导体晶片W进行加压,由此开始半导体晶片W的正面和背面的研磨。另外,由研磨引起的加工余量随着研磨开始后的研磨时间而增加。
接着,进行停止半导体晶片W的研磨的停止工序(图5(B))。例如,与现有技术的研磨方法中的结束研磨的方式同样地,停止含有磨粒的液体的供给,并且停止上平台10A及下平台10B的旋转即可。另外,从先前的开始工序(图5(A))到本工序(图5(B))中停止研磨为止的时间为任意,若依次进行根据本实施方式的停止工序、翻转工序及重新开始工序,则能够得到基于本发明的效果。
本实施方式中,优选在相对于目标研磨加工余量得到40%以上且60%以下的研磨加工余量时,进行翻转工序。另外,在此所说的目标研磨加工余量相当于由根据本实施方式的研磨方法引起的加工余量的全部。在此,优选在相对于目标研磨加工余量得到40%以上且60%以下的研磨加工余量的阶段进行开始工序之后的停止工序,更优选在相对于目标研磨加工余量得到45%以上且55%以下的研磨加工余量的阶段进行。由此能够在得到所期望的研磨加工余量时进行紧接在停止工序之后的翻转工序。另外,通过时间管理设定目标研磨加工余量的情况下,在经过总研磨时间的40%以上且60%以下之后进行停止工序即可,也可以在经过总研磨时间的45%以上且55%以下之后进行停止工序。由此,如使用图3及图4已说明那样,能够更可靠地抑制由上平台10A及下平台10B的形状和装填在载板20中的半导体晶片W的行星旋转引起的加工影响。其结果,在研磨后且进行抛光前的状态下,能够将半导体晶片W的径向上的晶片形状的PV(Peak to Valley:峰谷)值设为0.51μm以下,还能够将PV值设为0.26μm以下。另外,径向上的晶片形状的PV值意味着,将半导体晶片W的形状分布从直径方向的一端扫描到另一端时的最大值(Peak:峰)和最小值(Valley:谷)之差。
如上所述地,在停止半导体晶片W的研磨之后,进行对半导体晶片W的相对于上平台10A及下平台10B的对置面(面Wa、Wb)进行翻转的翻转工序(图5(C))。使用图5(A)~图5(C),更具体地说明该翻转工序。如图5(A)及图5(B)所示,从研磨开始后直到停止为止,半导体晶片W的相对于上平台10A的对置面为面Wa,半导体晶片W的相对于下平台10B的对置面为面Wb。本工序中,将该面Wa及面Wb分别相对于上平台10A及下平台10B进行翻转。即,通过本工序,将半导体晶片W的相对于上平台10A的对置面设为面Wb,将半导体晶片W的相对于下平台10B的对置面设为面Wa。
在本翻转工序中,半导体晶片W的对置面的翻转方法是任意的。例如,通过吸附垫或真空垫等公知的保持机构将装填在载板20的半导体晶片W拿起,将对置面如上述那样翻转,再次将半导体晶片W装填在载板20即可。
最后,在保持对置面的翻转的状态下,进行重新开始半导体晶片W的研磨的重新开始工序(图5(D))。重新开始研磨时,与开始工序同样地进行研磨即可。然后,在根据本工序的重新开始后的研磨加工余量和从开始工序到停止工序为止已经得到的研磨加工余量的合计到达目标研磨加工余量之后,结束研磨即可。并且,若对由研磨引起的目标研磨加工余量进行时间管理,则重新开始研磨后,在经过相对于总研磨时间的剩余时间后结束研磨即可。
如以上说明,关于如此所得到的半导体晶片W,由上平台10A及下平台10B的形状引起的偏向的加压力的影响受到抑制。因此,能够抑制研磨对半导体晶片正面的加工影响。而且,若对经过根据本实施方式的研磨的半导体晶片实施抛光工序,则能够抑制在取得纳米形貌图时的环状图案的产生。
另外,能够使用通过KLA-TENCOR公司、RAYTEX公司、ADE公司等市售的测定装置,按照SEMI标准M43及M78测定纳米形貌。并且,在测定纳米形貌时,在研磨后进行的抛光工序的抛光条件能够设为一般的条件。而且,在测定纳米形貌时,在研磨和抛光之间,可以进行半导体晶片正面的清洗及蚀刻中的任一个或两者,也可以进行其他的任意工序。并且在本实施方式中,可以在开始工序之后,依次进行多次停止工序、翻转工序、重新开始工序,然后结束研磨。在该情况下,只要相对于目标研磨加工余量适当设定研磨的停止时间即可。
以下,说明本实施方式中的具体方式,但本发明不受以下具体例的任何限定。
本实施方式的研磨方法能够适用的半导体晶片W是任意的,能够适用于用线锯将硅或者GaAs等化合物半导体等单晶锭切片而得到的薄圆板状的晶片。优选将本实施方式的研磨方法适用在作为半导体晶片W要求优异的纳米形貌的硅晶片。
半导体晶片W的大小并无任何限制,但优选将本实施方式的研磨方法适用于大口径的晶片。例如,优选适用于直径300mm以上的硅晶片,优选适用于直径450mm以上的硅晶片。即使是如此大口径的硅晶片,通过适用本实施方式的研磨方法,能够在抛光后的纳米形貌图中抑制环状图案的产生。
另外,上平台10A、下平台10B、载板20能够使用研磨中使用的通常的上平台、下平台、载板。作为研磨中使用的含有磨粒的液体,能够使用将氧化铝/锆等小粒径的游离磨粒和含有表面活性剂的水等液体进行混合而成的水溶性的液体等。
并且,在图1~图4中示出了使用5个载板的例,但载板的个数并无任何限制。并且,在图1~图4中,在1个载板上装填了1个半导体晶片W,但可以在1个载板上装填多个半导体晶片W。
而且,当然也能够使用未图示的马达等驱动装置或控制装置。
(半导体晶片)
根据本发明的半导体晶片为经镜面抛光的半导体晶片,通过纳米形貌图评价,在该半导体晶片的正面观察不到环状的凹部图案及凸部图案中的任一个。根据本发明的半导体晶片能够适用上述研磨方法的实施方式,再经过按照常规方法的镜面抛光来制造。关于根据现有技术的半导体晶片,若在镜面抛光后进行纳米形貌图评价,则在半导体晶片的正面观察到环状的凹部图案或凸部图案。但是,通过使用根据上述实施方式的研磨方法,能够制造出通过纳米形貌图评价不会观察到环状图案的半导体晶片。
而且优选在经镜面抛光的半导体晶片的纳米形貌图的剖视图中,半导体晶片的面内中央部的平均高度和包围面内中央部的所述半导体晶片的面内周缘部的平均高度之差在1nm以内,在该情况下确实观察不到环状图案。为了例示,若更具体地说明面内中央部及面内周缘部的范围,则半导体晶片的直径为450mm(半径225mm)的情况下,能够将距离半导体晶片的中心160mm以内的区域作为面内中央部,能够将距离半导体晶片的中心160~200mm的区域作为半导体晶片的面内周缘部。
并且,半导体晶片的直径优选为300mm以上,直径优选为450mm以上。而且,半导体晶片优选为硅晶片。即使是大口径的硅晶片,通过使用按照上述实施方式的研磨方法,能够实现通过纳米形貌图评价观察不到环状图案的硅晶片。
实施例
接着,为了更明确本发明的效果,举出以下的实施例,但本发明并不受以下的实施例的任何限制。
(发明例1)
根据前述图1的结构及图5所示的流程图,进行了直径450mm的硅晶片的研磨。即,将对单晶锭进行切片而得到的直径450mm的硅晶片装填在载板,设置在研磨装置的上平台及下平台之间。另外,预先确认了得到目标研磨加工余量为止的总研磨时间。
首先,开始对硅晶片的研磨,在经过总研磨时间的35%后停止了研磨。停止研磨后,使用吸附垫,将硅晶片从载板取下,将硅晶片的与上平台及下平台的对置面翻转,将硅晶片装填在载板。即,在相对于目标研磨加工余量得到35%的研磨加工余量时,进行了该翻转工序。接着,重新开始研磨,在经过总研磨时间的剩余时间(即,总研磨时间的65%)后,结束了研磨。
(发明例2~5)
除了将研磨开始到研磨停止为止的研磨时间分别改变为总研磨时间的40%、50%、60%、65%以外,与发明例1同样地进行了直径450mm的硅晶片的研磨。即,在发明例2~5中,在相对于目标研磨加工余量分别得到40%、50%、60%、65%的研磨加工余量时,进行了翻转工序。
(现有例1)
除了不停止研磨,在经过总研磨时间后经过研磨后结束了研磨以外,与发明例1同样地进行了直径450mm的硅晶片的研磨。即,现有例1中,未进行硅晶片的翻转及研磨的重新开始。
<评价1:形状评价>
对于发明例1~5及现有例1的研磨后的各硅晶片,以相同条件进行了碱蚀刻(以下缩写成“碱ET”)。然后,使用静电电容式形状测定器(kobelco科研公司制;SBW-451/R),测定了硅晶片的径向(为纳米形貌图中所示的箭头方向,相当于线锯移动方向的剖视图,以免受切片切断的起伏影响)的形状分布的曲线图。将结果示于图6及图7。并且,将各个形状分布的PV值示于表1中。图6及图7的曲线图中,横轴意味着距离晶片中心的距离,高度为相对值(A.U.)。另外,碱ET是以研磨后的硅晶片的清洗为主要目的,不影响由静电电容式形状测定器测定的硅晶片的形状分布的PV值。另外,研磨后的晶片面为,在正面导入有微裂痕等加工损伤的梨皮状表面,通过碱ET成为凹坑明显化的面。
<评价2:纳米形貌评价>
对于发明例1~5及现有例1的研磨后的各硅晶片,以相同条件进行了上述评价1中进行的碱ET之后,再以相同条件实施双面抛光,进行了镜面加工。用纳米形貌测定装置(KLA-TENCOR公司制;WaferSight3)测定镜面加工后的硅晶片,得到了晶片正面的纳米形貌图。并且,也一并测定了径向(为纳米形貌图中所示的箭头方向,相当于线锯移动方向的剖视图,以免受切片切断的起伏影响)的纳米形貌的分布。将结果示于图6及图7。图6及图7的曲线图中,横轴意味着距离晶片中心的距离。并且,将径向中的纳米形貌(NT)的高低差(面内中央部的平均高度和面内周缘部的平均高度之差)示于表1中。另外,在此所说的面内中央部为距离硅晶片的中心160mm以内的区域,面内周缘部为距离硅晶片的中心160~200mm的区域。
[表1]
Figure BDA0001898866070000131
从图6及图7中确认到:相较于现有例1,在发明例1~5中,抑制了纳米形貌图中的环状图案的产生。尤其在发明例2~4中,通过纳米形貌图评价完全没有观察到环状图案。并且确认到,若将碱ET后的形状分布的PV值设为0.3μm以下(具体而言,为0.26μm以下),则能够更可靠地抑制纳米形貌图中的环状图案的产生。并且,也可以说,纳米形貌图中没有确实地观察到环状图案是在抛光后剖视图中NT的高低差为1nm以下(具体而言,为0.80nm以下)的情况下。
产业上的可利用性
根据本发明能够提供一种半导体晶片的研磨方法,其能够抑制纳米形貌图中的环状图案的产生,在半导体产业中是有用的。
附图标记说明
10A-上平台,10B-下平台,11-太阳轮,12-内齿轮,20-载板,W-半导体晶片。

Claims (2)

1.一种半导体晶片的研磨方法,在相互对置配置的直径比半导体晶片的直径大的上平台及下平台之间,一边供给含有磨粒的液体,一边使装填了多个所述半导体晶片的载板行星旋转,由此在不借助抛光布的情况下借助所述上平台及下平台对所述半导体晶片的正面和背面进行研磨,所述半导体晶片的研磨方法的特征在于,包括:
开始工序,开始所述半导体晶片的研磨;
停止工序,停止所述半导体晶片的研磨;
翻转工序,在该停止工序之后,对所述半导体晶片的相对于所述上平台及所述下平台的对置面进行翻转,将前述半导体晶片装填在前述载板;及
重新开始工序,在该翻转工序之后,在保持所述对置面的翻转的状态下,重新开始所述半导体晶片的研磨;
前述半导体晶片的直径为300mm以上,
在相对于目标研磨加工余量得到40%以上且60%以下的研磨加工余量时,进行所述翻转工序。
2.根据权利要求1所述的半导体晶片的研磨方法,其中,
所述半导体晶片为硅晶片。
CN201780036024.4A 2016-08-31 2017-05-01 半导体晶片的研磨方法及半导体晶片 Active CN109643650B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016169383A JP6323515B2 (ja) 2016-08-31 2016-08-31 半導体ウェーハのラッピング方法および半導体ウェーハ
JP2016-169383 2016-08-31
PCT/JP2017/017201 WO2018042761A1 (ja) 2016-08-31 2017-05-01 半導体ウェーハのラッピング方法および半導体ウェーハ

Publications (2)

Publication Number Publication Date
CN109643650A CN109643650A (zh) 2019-04-16
CN109643650B true CN109643650B (zh) 2023-05-23

Family

ID=61300419

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780036024.4A Active CN109643650B (zh) 2016-08-31 2017-05-01 半导体晶片的研磨方法及半导体晶片

Country Status (7)

Country Link
US (1) US11456168B2 (zh)
JP (1) JP6323515B2 (zh)
KR (1) KR102264085B1 (zh)
CN (1) CN109643650B (zh)
DE (1) DE112017004349T5 (zh)
TW (1) TWI642099B (zh)
WO (1) WO2018042761A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210090318A (ko) 2020-01-09 2021-07-20 (주)에이치엠씨 다기능 스마트 가로등
TWI786672B (zh) * 2021-06-09 2022-12-11 環球晶圓股份有限公司 晶圓的研磨方法
CN116175397A (zh) * 2022-12-13 2023-05-30 西安奕斯伟材料科技有限公司 一种用于研磨硅片的设备和方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1787181A (zh) * 2004-12-08 2006-06-14 中国电子科技集团公司第四十六研究所 一种可以改善半导体晶片几何参数的晶片加工方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US330881A (en) * 1885-11-24 Jacob pelbel
JP3379097B2 (ja) * 1995-11-27 2003-02-17 信越半導体株式会社 両面研磨装置及び方法
JP2001260015A (ja) 2000-03-10 2001-09-25 Mitsubishi Materials Silicon Corp 半導体ウェーハのラッピング方法およびその装置
JP2002280332A (ja) * 2001-03-22 2002-09-27 Toyoda Mach Works Ltd 研磨方法および研磨装置
EP1489649A1 (en) * 2002-03-28 2004-12-22 Shin-Etsu Handotai Co., Ltd Double side polishing device for wafer and double side polishing method
JP2004314192A (ja) * 2003-04-11 2004-11-11 Speedfam Co Ltd ワークの研磨装置及び研磨方法
JP2006100799A (ja) * 2004-09-06 2006-04-13 Sumco Corp シリコンウェーハの製造方法
JP2006237055A (ja) * 2005-02-22 2006-09-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法および半導体ウェーハの鏡面面取り方法
JP4752475B2 (ja) * 2005-12-08 2011-08-17 信越半導体株式会社 半導体ウェーハの両頭研削装置、静圧パッドおよびこれを用いた両頭研削方法
JP4654209B2 (ja) * 2007-02-27 2011-03-16 信越半導体株式会社 研磨装置
JP2010010358A (ja) * 2008-06-26 2010-01-14 Sumco Corp 半導体ウェーハの製造方法
KR101079468B1 (ko) * 2009-03-04 2011-11-03 주식회사 엘지실트론 양면 연마장치용 캐리어 및 이를 이용한 양면 연마방법
DE102009030292B4 (de) * 2009-06-24 2011-12-01 Siltronic Ag Verfahren zum beidseitigen Polieren einer Halbleiterscheibe
JP5630414B2 (ja) 2011-10-04 2014-11-26 信越半導体株式会社 ウェーハの加工方法
JP5862492B2 (ja) * 2012-07-09 2016-02-16 信越半導体株式会社 半導体ウェーハの評価方法及び製造方法
CN104813448A (zh) * 2012-09-28 2015-07-29 圣戈本陶瓷及塑料股份有限公司 改进的微研磨工艺
DE112014000276B4 (de) * 2013-02-19 2022-03-31 Sumco Corporation Verfahren zum Prozessieren von Halbleiterwafern
KR101660900B1 (ko) * 2015-01-16 2016-10-10 주식회사 엘지실트론 웨이퍼 연마 장치 및 이를 이용한 웨이퍼 연마 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1787181A (zh) * 2004-12-08 2006-06-14 中国电子科技集团公司第四十六研究所 一种可以改善半导体晶片几何参数的晶片加工方法

Also Published As

Publication number Publication date
US11456168B2 (en) 2022-09-27
TWI642099B (zh) 2018-11-21
US20190181001A1 (en) 2019-06-13
JP2018037517A (ja) 2018-03-08
JP6323515B2 (ja) 2018-05-16
TW201812890A (zh) 2018-04-01
CN109643650A (zh) 2019-04-16
KR20190004771A (ko) 2019-01-14
WO2018042761A1 (ja) 2018-03-08
KR102264085B1 (ko) 2021-06-10
DE112017004349T5 (de) 2019-05-23

Similar Documents

Publication Publication Date Title
TWI390616B (zh) Semiconductor wafer manufacturing method
EP1755156B1 (en) Process for producing silicon wafers
US9293318B2 (en) Semiconductor wafer manufacturing method
EP1852899A1 (en) Method for manufacturing semiconductor wafer and method for mirror chamfering semiconductor wafer
US7601644B2 (en) Method for manufacturing silicon wafers
KR101103415B1 (ko) 반도체 웨이퍼 양면 연마 방법
US9748089B2 (en) Method for producing mirror-polished wafer
KR20180067657A (ko) 웨이퍼 연마 방법
KR102117362B1 (ko) 실리콘 웨이퍼의 연마 방법 및 실리콘 웨이퍼의 제조 방법
CN109643650B (zh) 半导体晶片的研磨方法及半导体晶片
CN112218737A (zh) 晶片的镜面倒角方法、晶片的制造方法及晶片
KR102454449B1 (ko) 웨이퍼의 제조방법
JP4103808B2 (ja) ウエーハの研削方法及びウエーハ
US9962802B2 (en) Workpiece double-disc grinding method
JP5074845B2 (ja) 半導体ウェハの研削方法、及び半導体ウェハの加工方法
JP3584824B2 (ja) 高平坦度半導体ウェーハおよびその製造方法
JP2009298680A (ja) 半導体ウェーハ
JP2004087523A (ja) 半導体ウェーハの製造方法
JP2009135180A (ja) 半導体ウェーハの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant